KR101547535B1 - manufacturing method of multi semiconductor epi-layer on SOI(001) substrate - Google Patents

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Abstract

The present invention relates to a method for forming various kinds of semiconductor epitaxial layers on an SOI substrate. The method for manufacturing various kinds of semiconductor epitaxial layers on the SOI substrate according to the present invention includes a first step of removing a top silicon layer, a second step of depositing a protection layer, a third step of forming an aspect ratio trapping (ART) pattern, a forth step of forming an arrow aspect ratio trapping (AART) pattern, a fifth step of forming an undercut, and a sixth step of growing a semiconductor layer on the upper sides of the ART pattern and the AART pattern. The present invention easily obtains various kinds of semiconductor epitaxial layers without defects on the SOI substrate.

Description

SOI(001) 기판 상에 다종의 반도체 에피층 성장방법{manufacturing method of multi semiconductor epi-layer on SOI(001) substrate}(001) substrate on a SOI (001) substrate.

본 발명은 SOI 기판 상에 고품위의 반도체 에피층을 형성하는 방법에 관한 것으로서, 특히 부가적인 절연물 증착 공정없이 SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 고품위의 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법에 관한 것이다.The present invention relates to a method of forming a high-quality semiconductor epitaxial layer on an SOI substrate, in particular by forming an arrow-shaped trapping pattern in which a silicon (111) surface is exposed on an SOI substrate, (001) substrate by trapping a tunneling potential generated at an interface between a semiconductor layer and a semiconductor layer, thereby producing a defect free semiconductor epitaxial layer on a high-quality SOI (001) substrate.

일반적으로, Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 화합물 반도체 센서, 태양전지, LED 등이 있다.In general, a semiconductor device using a III-V compound semiconductor includes a field effect transistor (FET), a fin field effect transistor (FinFET), a compound semiconductor sensor, a solar cell, and an LED.

일반적으로 반도체 소자는 Si 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시키는 구조로 형성되어 있다.In general, a semiconductor device is formed by forming a trench and a patterned oxide film on a Si substrate, and epitaxially growing a III-V compound semiconductor on the trench and the patterned oxide film.

이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자는 기존의 Si 기판을 이용한 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.The semiconductor device using the III-V compound semiconductor has superior mobility of electrons as compared with a conventional two-dimensional planar CMOS (Complementary Metal Oxide Semiconductor) device using a Si substrate, and is widely used for semiconductor diodes, laser devices, It is being studied.

그러나, Si 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 결함, 특히 관통전위(threading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되고 있다.However, in growing the III-V compound semiconductor on the Si substrate, the lattice mismatch between the Si substrate and the III-V compound semiconductor and the defect on the interface, particularly threading dislocation, There is a problem of known crystal defects, which is hindering practicality.

이러한 문제점을 해결하기 위해 종래에는 실리콘과 Ⅲ-Ⅴ화합물 반도체 사이에 버퍼층을 형성하거나, 웨이퍼 본딩 등의 방법을 도입하는 등 많은 접근이 있어 왔다.In order to solve such problems, conventionally, many approaches have been taken, such as forming a buffer layer between silicon and III-V compound semiconductor, introducing a method such as wafer bonding.

버퍼층 형성의 경우엔 격자 부정합을 해결하기 위해선 버퍼층이 일정 정도의 두께를 가져야 하므로 제조단가를 상승시키고 박막의 균열을 초래하는 문제점이 있으며, 웨이퍼 본딩의 경우에는 제조방법이 까다로우며, 화합물 반도체와 SOI 기판과의 열팽창률이 달라 균열이 발생하는 문제점이 있다.In order to solve the lattice mismatch in the case of forming the buffer layer, the buffer layer must have a certain thickness to raise the manufacturing cost and cause the crack of the thin film. In the case of wafer bonding, the manufacturing method is complicated. The thermal expansion coefficient of the SOI substrate is different from that of the SOI substrate.

최근에는 이러한 관통전위 결함을 해소하기 위해 Aspect Ratio Trapping(이하에서는 "ART"라고 한다) 기술에 대한 연구가 진행되고 있다. 일반적으로 관통전위는 물질의 격자 내부의 특정 방향으로 전위되는데, ART 기술은 산화막 측벽에서 관통전위를 고정시킴으로서 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 얻고자 하는 것이다.In recent years, studies on Aspect Ratio Trapping (hereinafter referred to as "ART") technology are underway to solve such threading dislocation defects. In general, the threading dislocations are displaced in a certain direction inside the lattice of the material. ART technology aims to obtain defect-free III-V compound semiconductors by fixing the threading dislocation at the oxide film side walls.

ART 기술은 도 1에 도시된 바와 같이, Si 기판 상에 SiO2 또는 SiNx와 같은 산화막을 증착하고, 패터닝 후 에칭하여 오픈된 트렌치(trench)를 형성한 후(도 1(a)), 상기 트렌치 및 산화막 상측에 화합물 반도체를 선택적으로 성장시켜(도 1(b)), 계면에서 발생하는 결함들을 트렌치 측벽 내부에 트랩시켜 상층부에 결함이 없는(defect free) 영역을 얻는 것이다.As shown in FIG. 1, an ART technique is a technique in which an oxide film such as SiO 2 or SiN x is deposited on a Si substrate, patterned and then etched to form an open trench (FIG. 1 (a) A compound semiconductor is selectively grown on the trench and the oxide film (FIG. 1 (b)), and defects generated in the interface are trapped in the trench sidewall to obtain a defect free region in the upper layer.

일반적으로, Si(001) 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 Si(001) 계면으로부터 대략 54.7°각도(111)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 멈추게 되는 것이다(trap).Generally, in the Si (001) interface, the III-V compound semiconductor propagates upward in the trench at an angle of about 54.7 ° from the Si (001) interface to stop at the sidewall of the trench It is trap.

도 2는 종래의 ART 기술을 이용한 결함이 없는(defect free) 에피층 성장을 통해 제조된 반도체 소자에 관한 것(US7799592)으로서, 큐빅(cubic) 결정 구조를 가지는 Si(001) 기판 상에 큐빅 구조를 가진 화합물 반도체 또는 Ge 에피 성장 시 격자불일치에 의해 발생하는 결함(특히, 관통전위 결함)은 Si(001)면과 54.7°의 경사를 가지는 (111)면을 따라 전파되어 측벽의 STI에 트랩되는 형상을 이용하는 것이며, 이후에 성장되는 에피층(S3)은 결함이 없는 에피층을 성장시키게 되는 것이다.FIG. 2 shows a semiconductor device (US7799592) fabricated through defect free epitaxial layer growth using conventional ART technology, wherein a cubic structure is formed on a Si (001) substrate having a cubic crystal structure (In particular, through-hole dislocation defects) caused by the lattice mismatch in the compound semiconductor or Ge epitaxial growth with the Si (001) plane are propagated along the (111) plane having a slope of 54.7 DEG to the Si Shape, and the epitaxial layer S3 grown thereafter grows a defect-free epitaxial layer.

그러나, 종래의 이러한 ART 기술은 오픈된 트렌치의 폭과 트렌치 측벽의 높이(산화막의 높이)의 비율에 따라 얻을 수 있는 결함이 없는(defect free) 영역의 면적이 달라지게 된다.However, in the conventional ART technology, the area of the defect free region obtained by the ratio of the width of the open trench and the height of the trench sidewall (height of the oxide film) is changed.

따라서, 넓은 면적의 관통전위가 없는 화합물 반도체 영역을 얻기 위해서는, 도 3에 도시된 바와 같이, 트렌치 측벽, SiO2와 같은 산화막의 높이가 매우 높아져야 하는데, 이러한 패턴 형성은 공정상 매우 어렵다. 즉, Si 기판 상에서의 소자와 ART 부위의 소자의 높이 차로 인하여 동시에 소자 제조 구현이 어려운 단점이 있다.Therefore, in order to obtain a compound semiconductor region having no large area through-potential, the height of the oxide film such as the sidewall of the trench and the SiO 2 should be very high as shown in FIG. 3, and such pattern formation is very difficult in the process. That is, there is a disadvantage that it is difficult to realize the device manufacturing simultaneously due to the height difference between the element on the Si substrate and the element on the ART region.

일반적으로, Logic 소자의 경우, multi-VT 소자를 사용하므로, 화합물 반도체 트랜지스터와 기존의 Si 트랜지스터의 동일 기판에서의 제조가 필요하게 되는데, 이러한 점은 기판(Si)에서의 높이가 매우 중요하게 작용하게 된다.Generally, in the case of a Logic device, since a multi-V T device is used, it is necessary to manufacture a compound semiconductor transistor and a conventional Si transistor on the same substrate. This is because the height of the substrate Si is very important .

따라서, Si 기판 상에 SiO2의 높이를 낮출 필요성이 있으나, 종래에는 이러한 방안이 전무한 상태였다.Therefore, there is a need to lower the height of SiO 2 on the Si substrate, but this has not been done conventionally.

또한, SiO2의 높이보다 높게 Ⅲ-Ⅴ화합물 반도체를 성장시키게 되면(overgrowth), 트렌치 영역에서의 결함은 해소되나, 각 트렌치에서 성장한 Ⅲ-Ⅴ화합물 반도체 물질들이 만나면서 계면을 형성하게 되는데, 이는 또 다른 결함(예를 들면, 트윈(twin))을 발생시키게 된다(도 1(c)).In addition, when the III-V compound semiconductor is grown higher than the height of SiO 2 , defects in the trench region are overcome, but the III-V compound semiconductor materials grown in each trench meet to form an interface, (For example, a twin) (Fig. 1 (c)).

따라서, 기존의 ART 패턴의 폭에 해당되는 영역에서만 고품질의 Ⅲ-Ⅴ화합물 반도체를 얻을 수 있으므로, 기존의 ART 기술은 고품질이면서 대면적 반도체 소자를 얻는 데는 현실적으로 어려운 단점이 있다.Therefore, since high-quality III-V compound semiconductors can be obtained only in a region corresponding to the width of the conventional ART pattern, the conventional ART technology is disadvantageous in realizing high-quality and large-area semiconductor devices.

Tri-gate field-effect transistors formed by aspect ratio trapping(출원번호 : US7799592).Tri-gate field-effect transistors formed by aspect ratio trapping (Application No. US7799592). Reduction of edge effects from aspect ratio trapping(출원번호 : US 12/495,161).Reduction of edge effects from aspect ratio trapping (Application No. US 12 / 495,161).

본 발명은 상기 문제점을 해결하기 위한 것으로서, SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 고품위의 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법의 제공을 그 목적으로 한다.An object of the present invention is to solve the problems described above by forming an arrow-shaped trapping pattern in which a silicon (111) surface is exposed on an SOI substrate to trap a threading potential generated at an interface between silicon and a semiconductor layer, it is an object of the present invention to provide a method of growing a semiconductor epitaxial layer on a defect-free, high-quality SOI (001) substrate.

상기 목적을 달성하기 위해 본 발명은, SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서, SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계와, 상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계를 포함하여 이루어지되, 상기 ART패턴 영역과 AART 패턴 영역 그리고 상기 상부 실리콘층 전면에 마스킹 절연막을 형성하고, 상기 ART패턴과 AART패턴 영역 외의 상기 실리콘 기판 상에 상기 제1단계 내지 제6단계를 반복수행하여 다종의 반도체층을 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법을 기술적 요지로 한다.In order to achieve the above object, the present invention provides a method of growing a semiconductor epitaxial layer on an SOI (upper silicon layer / insulator / lower silicon layer) substrate, comprising the steps of: A second step of removing the upper silicon layer by removing the upper silicon layer and depositing a protective film on the upper silicon layer, and a second step of patterning a part of the lower silicon layer through a patterning process of a part where epi- A third step of forming an AART (Aspect Ratio Trapping) pattern to expose the (111) surface of the lower silicon layer by wet etching under the ART pattern; And forming an undercut on an interface between the insulator and the lower silicon layer as the (111) surface of the lower silicon layer exposes to the lower side of the insulator, Forming a masking insulating film on the ART pattern region, the AART pattern region, and the upper silicon layer, and forming a masking insulating film on the ART pattern and the ASTAR pattern region outside the AART pattern region, A plurality of semiconductor layers are formed on the SOI (001) substrate by repeating the first to sixth steps.

또한, 상기 AART패턴은, KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것이 바람직하다.In addition, the AART pattern is preferably formed by wet etching using KOH or TMAH.

또한, 상기 제 6단계 이후에, CMP 공정을 수행하여 상부 실리콘층을 제거할 수도 있며, 상기 상부 실리콘층을 제거한 후, 습식 식각 공정을 통해 돌출된 형태의 에피층이 나타나도록 형성할 수도 있다.After the sixth step, a CMP process may be performed to remove the upper silicon layer. Alternatively, the upper silicon layer may be removed, and then the epitaxial layer may be formed to protrude through the wet etching process.

여기에서, 상기 ART패턴은, 트렌치 또는 홀 형태로 형성되는 것이 바람직하다.Here, it is preferable that the ART pattern is formed in the form of a trench or a hole.

또한, 상기 SOI 기판에서의 절연물은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것이 바람직하다.The insulating material in the SOI substrate may be SiO 2 , SiN x , SiO x N y , AlN, HfO x , ZrO x , or a mixture of the above materials.

또한, 상기 제6단계의 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식 식각에 의한 평탄화 공정이 더 추가되는 것이 바람직하다.In addition, when the semiconductor layer of the sixth step is overgrown, it is preferable to further planarize by CMP or dry etching.

또한, 상기 제6단계는, 상기 반도체의 성장 시 표면에너지가 가장 낮은 (111)면으로 끝나게 성장한 후, CMP 또는 건식 식각에 의한 평탄화 공정을 더 수행하여 상기 ART패턴 상에 반도체의 일정 부위가 잔존하도록 하는 것이 바람직하다.In the sixth step, the semiconductor is grown to the (111) plane having the lowest surface energy during the growth of the semiconductor, and then a planarization process by CMP or dry etching is further performed, so that a certain portion of the semiconductor remains on the ART pattern .

한편, 상기 반도체는, 실리콘과 동일한 다이아몬드 결정구조를 갖거나 또는 Zinc Blende 결정구조를 갖는 물질을 사용하는 것이 바람직하다.On the other hand, it is preferable that the semiconductor has a diamond crystal structure identical to that of silicon or a material having a Zinc Blende crystal structure.

본 발명은, SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 반도체 소자를 제공할 수 있으며, 특히 본 발명은 이러한 과정을 반복수행함으로써, 동일한 실리콘 기판 상에 다종의 반도체 에피층의 형성이 용이하여, 다양한 반도체 소자 응용분야에 적용될 수 있는 효과가 있다.An object of the present invention is to provide an SOI substrate in which an arrow-shaped trapping pattern in which a silicon (111) surface is exposed is formed on a SOI substrate to trap a threading potential generated at the interface between silicon and a semiconductor layer, The present invention can provide a semiconductor device. In particular, since the present invention is repeatedly performed in this manner, it is easy to form a plurality of semiconductor epitaxial layers on the same silicon substrate, and the present invention can be applied to various semiconductor device applications.

또한, 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴에 의하여, 반도체 에피층 성장 시, 부가적인 절연물 증착 공정이 필요없게 되어, 기존의 실리콘(001)면이 노출된 ART패턴 상에서의 에피층 성장시보다 결함이 없는(defect free) 에피층을 더욱 낮은 두께에서 얻을 수 있는 효과가 있다.Further, the arrow-shaped trapping pattern in which the silicon (111) surface is exposed eliminates the additional insulating material deposition process during the growth of the semiconductor epi layer, so that the existing silicon (001) It is possible to obtain a defect free epi layer at a lower thickness at the time of layer growth.

또한, 이에 의해 SOI 기판 상에서의 소자와 ART패턴 부위에서의 소자의 높이 차를 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, SOI(001) 기판 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이한 효과가 있다.In addition, it is possible to reduce the difference in height between the device on the SOI substrate and the device on the ART pattern site, thereby facilitating device fabrication. At the same time, by using the ART method on the SOI (001) substrate, It is easy to grow epi in a wide area.

따라서, 본 발명은 결함이 최소화된 고품위의 반도체 소자를 얻을 수 있으며, 이는 광소자 또는 전자소자와 같은 반도체 소자에 널리 활용될 것으로 기대된다.Therefore, the present invention can obtain a high-quality semiconductor device with minimized defects, which is expected to be widely used in semiconductor devices such as optical devices or electronic devices.

도 1 및 도 2 - 종래의 ART 기술에 따른 반도체 소자의 제작방법에 대한 모식도.
도 3 - 종래의 SOI 기판을 이용한 ART기술의 문제점(도 3(a)과 본 발명의 따른 SOI기판을 이용한 ART기술에 대한 모식도.
도 4 - 본 발명의 일실시예에 따른 측면 모식도.
도 5 - 도 4에 따른 정면 모식도.
도 6 - 본 발명의 다른 실시예에 따른 측면 모식도.1 and 2 are schematic diagrams of a method of manufacturing a semiconductor device according to a conventional ART technique.
FIG. 3 is a schematic view of an ART technique using an SOI substrate according to the present invention and FIG. 3 (a).
FIG. 4 is a side schematic view of an embodiment of the present invention. FIG.
Fig. 5 is a front schematic view according to Fig. 4; Fig.
FIG. 6 is a side view schematically showing another embodiment of the present invention. FIG.

본 발명은 SOI 기판 상에 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 부가적인 절연물 증착 공정없이 SOI 기판 상에 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 반도체 에피층을 반복하여 형성하여 실리콘 기판 상에 다종의 반도체 에피층을 성장시키는 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device on an SOI substrate and more particularly to a method of forming an arrow-shaped trapping pattern on an SOI substrate without additional insulating material deposition process, And a method of repeatedly forming a defect free semiconductor epitaxial layer by growing a plurality of semiconductor epitaxial layers on a silicon substrate.

구체적으로는, SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서, SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계와, 상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계를 포함하여 이루어지되, 상기 ART패턴 영역과 AART 패턴 영역 그리고 상기 상부 실리콘층 전면에 마스킹 절연막을 형성하고, 상기 ART패턴과 AART패턴 영역 외의 상기 실리콘 기판 상에 상기 제1단계 내지 제6단계를 반복수행하여 다종의 반도체층을 형성하는 것을 특징으로 한다.Specifically, in a method of growing a semiconductor epitaxial layer on an SOI (upper silicon layer / insulator / lower silicon layer) substrate, an upper silicon layer is patterned through a patterning process on a region where epitaxial growth is required on the SOI (001) A second step of removing the upper silicon layer and depositing a protective film on the upper silicon layer, and a second step of patterning the portion of the lower silicon layer through an epitaxial growth process, A fourth step of forming an AART (Arrow Aspect Ratio Trapping) pattern so that the (111) surface of the lower silicon layer is exposed through the wet etching under the ART pattern; Forming an undercut on an interface between the insulator and the lower silicon layer as the (111) surface of the lower silicon layer progresses, and forming an undercut on an interface between the ART pattern region and the AART pattern region, Forming a masking insulating film on the ART pattern region, the AART pattern region, and the upper silicon layer, and forming a masking insulating film on the silicon substrate except for the ART pattern and the AART pattern region, And the sixth step is repeated to form a plurality of semiconductor layers.

본 발명에서의 SOI 기판 상에 성장되는 에피층은 실리콘과 동일한 결정구조인 다이아몬드 구조를 갖는 Ge, Ge-Si와 같은 반도체 물질을 사용하거나, Zinc Blende 구조를 가지는 모든 화합물 반도체를 사용할 수 있다. 화합물 반도체의 경우에는 주로 주기율표 상의 3족과 5족 원소가 포함된 Ⅲ-Ⅴ화합물 반도체를 이용하며, 예를 들어 GaP, GaAs, InAS, AlAs, InP, InSb, AlSb 등과 같은 화합물을 사용할 수 있다.The epitaxial layer grown on the SOI substrate in the present invention may be a semiconductor material such as Ge or Ge-Si having a diamond structure which is the same crystal structure as silicon, or may be any compound semiconductor having a Zinc Blende structure. In the case of a compound semiconductor, a compound semiconductor such as GaP, GaAs, InAs, AlAs, InP, InSb, AlSb and the like may be used. For example, a compound semiconductor of III-V compound containing Group 3 and Group 5 elements in the periodic table is used.

이러한 반도체를 이용한 본 발명에 따른 반도체 소자는 SOI 기판(001) 상에 ART패턴에 의한 트렌치(trench) 또는 홀(hole)을 형성하고, 상기 ART패턴과 그 하부에 형성된 AART패턴으로 이루어진 트랩핑 패턴 영역 상측에 상기의 반도체를 에피텍셜(epitaxial)하게 성장시킨 에피층을 형성하는 것이다.A semiconductor device according to the present invention using such a semiconductor is formed by forming a trench or a hole by an ART pattern on an SOI substrate 001 and forming a trench or hole by patterning the ART pattern and a trapping pattern An epitaxial layer is formed by epitaxially growing the above semiconductor on the upper side of the region.

여기에서, 상기 반도체 소자는 FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED, 평판MOSFET(planar MOSFET) 등에 사용된다.Here, the semiconductor device is used in a field effect transistor (FET), a fin field effect transistor (FinFET), a semiconductor sensor, a solar cell, an LED, a planar MOSFET,

먼저, 본 발명에 따른 SOI 기판은 일반적인 반도체 소자 제조 공정시 사용되는 SOI 기판을 사용하는 것으로 하부 실리콘층과 상부 실리콘층 사이에 절연물(insulator)이 형성된 것으로, 실리콘층은 모두 (001) 면방향으로 성장 또는 폴리싱된 것을 준비한다.First, an SOI substrate according to the present invention uses an SOI substrate used in a general semiconductor device manufacturing process, and an insulator is formed between a lower silicon layer and an upper silicon layer. The silicon layers are all oriented in a (001) plane direction Prepared to be grown or polished.

일반적으로, ART(Aspect Ratio Trapping) 기술은 SOI(001) 기판 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 실리콘(001) 계면으로부터 대략 54.7°각도((111) 방향)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 효율적으로 트랩(trap)되도록 하는 것으로, 본 발명이 기본 개념은 여기에서부터 출발한다.
In general, the ART (Aspect Ratio Trapping) technique is a technique in which the III-V compound semiconductor at the interface of the SOI (001) substrate propagates upward in the trench at an angle of approximately 54.7 ° from the silicon (001) Thereby enabling efficient trapping at the side wall of the trench. The basic concept of the present invention starts from here.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도 3은 종래의 SOI 기판을 이용한 ART기술의 문제점(도 3(a)과 본 발명의 따른 SOI기판을 이용한 ART기술에 대한 모식도이고, 도 4 및 도 5는 본 발명의 일실시예에 따른 측면 및 정면 모식도이고, 도 6은 본 발명의 다른 실시예에 따른 측면 모식도이다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 3 is a schematic view of a conventional ART technique using an SOI substrate (FIG. 3 (a) and an ART technique using an SOI substrate according to the present invention, and FIGS. 4 and 5 are cross- And FIG. 6 is a side schematic view according to another embodiment of the present invention.

본 발명의 일실시예로 도 3을 참고로 하며, 도 4에 도시된 바와 같이, SOI(상부 실리콘층(130)/절연물(120)/하부 실리콘층(110)) 기판(100) 상에 반도체 에피층(700)을 성장하는 방법에 있어서, SOI(001) 기판(100) 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층(130)을 제거하는 제1단계와, 상기 상부 실리콘층(130)을 제거하고 그 상층에 보호막(200)을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층(110)의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴(400) 하부에 습식 식각을 통해 하부 실리콘층(110)의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물(120) 하측에 상기 하부 실리콘층(110)의 (111)면의 노출이 진행됨에 따른 절연물(120)과 하부 실리콘층(110)과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴(400) 영역과 AART패턴(500) 영역 상측으로 반도체층(700)을 성장시키는 제6단계를 포함하여 이루어지되, 상기 ART패턴(400) 영역과 AART 패턴 영역 그리고 상기 상부 실리콘층(130) 전면에 마스킹 절연막(600)을 형성하고, 상기 ART패턴(400)과 AART패턴(500) 영역 외의 상기 실리콘 기판(100) 상에 상기 제1단계 내지 제6단계를 반복수행하여 다종의 반도체층(700)을 형성하는 것을 특징으로 한다.As shown in FIG. 3, an SOI (upper silicon layer 130 / insulator 120 / lower silicon layer 110) substrate 100 is formed on a substrate 100, A method of growing an epitaxial layer (700) comprising: a first step of removing an upper silicon layer (130) through a patterning process in a region where epi growth is required on an SOI (001) substrate (100) A second step of depositing a passivation layer 200 on the upper part of the lower silicon layer 110 by removing the upper silicon layer 130 and an Aspect Ratio Trapping (ART) pattern A fourth step of forming an AART (Arrow Aspect Ratio Trapping) pattern so that the (111) surface of the lower silicon layer 110 is exposed through the wet etching under the ART pattern 400, An insulating material 120 is formed on the lower surface of the insulator 120 to expose the (111) surface of the lower silicon layer 110, A fifth step of forming an undercut on the interface with the silicon layer 110 and a sixth step of growing the semiconductor layer 700 above the ART pattern 400 region and the AART pattern 500 region A masking insulating layer 600 is formed on the ART pattern 400 and the AART pattern region and on the entire surface of the upper silicon layer 130 and the silicon substrate 100 The first to sixth steps are repeatedly performed to form a plurality of semiconductor layers 700.

먼저, 상기 제1단계는 SOI(001) 기판(100) 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층(130)을 제거하는 것이다.First, the first step is to remove the upper silicon layer 130 through a patterning process in a region where epitaxial growth is required on the SOI (001) substrate 100.

상기 SOI(001) 기판(100)에서 상부 실리콘층(130)을 에피 성장이 필요한 부위에 패터닝하기 위해서 포토리소그래피법 및 건식식각 공정을 통해 상부 실리콘층(130)을 제거한다.The upper silicon layer 130 is removed by photolithography and a dry etching process in order to pattern the upper silicon layer 130 on the SOI (001) substrate 100 at a portion where epitaxial growth is required.

그리고, 상기 제2단계로 상기 상부 실리콘층(130)을 제거하고, 그 상층에 보호막(200)을 증착한다. 상기 보호막(200)은 SiO2나 SiNx 등과 같은 물질을 사용한다. 상기 제2단계는 SOI 기판(100)을 전체 다 사용하고자 하는 경우나 반도체 소자 모듈의 크기에 따라 필요하지 않을 수도 있다.Then, in the second step, the upper silicon layer 130 is removed, and the passivation layer 200 is deposited on the upper layer. The protective layer 200 may be formed of SiO 2 or SiN x And the like. The second step may not be required depending on the size of the semiconductor device module or the case where the entirety of the SOI substrate 100 is used up.

그리고, 제3단계로 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층(110)의 일부 영역이 노출되는 ART패턴(400)을 형성하는 것이다.In the third step, an ART pattern 400 is formed in which a part of the lower silicon layer 110 is exposed through a patterning process of a part where epitaxial growth is required.

여기에서, ART패턴(400)은 트렌치 또는 홀 형태로 형성되며, 포토리소그래피법 및 식각 공정을 이용한 패터닝을 통해 에피 성장이 필요한 부위를 오픈(open)하여 하부 실리콘층의 (001)면이 노출되도록 하는 것이다.Here, the ART pattern 400 is formed in the form of a trench or a hole, and a portion required for epitaxial growth is opened by patterning using photolithography and etching so that the (001) plane of the lower silicon layer is exposed .

본 발명은 기존의 ART패턴(400)의 형성을 위한 절연물을 별도로 형성하지 않고, SOI 기판(100) 내에 포함된 중간 절연물(120)을 이용하여 ART패턴(400)을 형성하므로, 부가적인 절연물 형성을 위한 공정이 필요없게 되고, SOI 기판(100) 내의 소자 형성을 위한 절연물층의 두께를 감소시킬 수 있으며, 이에 의해 상부 실리콘층(130) 위의 구조물 높이를 낮출 수 있어, 상부 실리콘층(130) 상에서의 소자와 ART 부위의 소자의 높이 차가 줄어들게 되어, 동시에 소자 제조의 구현이 가능하게 된다.The present invention forms an ART pattern 400 using the intermediate insulator 120 included in the SOI substrate 100 without separately forming an insulator for forming the conventional ART pattern 400, The thickness of the insulating layer for forming elements in the SOI substrate 100 can be reduced and thereby the height of the structure on the upper silicon layer 130 can be lowered so that the upper silicon layer 130 The height difference between the element on the ART region and the element on the ART region is reduced, and at the same time, device manufacture can be realized.

상기 SOI에 포함되는 절연물(120)은 SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질이 이용된다.The insulator 120 included in the SOI may be SiO 2 , SiN x , SiO x N y , AlN, HfO x , and ZrO x , or a mixture of the above materials.

그리고, 상기 하부 실리콘층(110)의 일부 영역을 노출시키는 형태로 형성되며, 구체적으로는 도 5에 도시한 바와 같이 트렌치(trench)(도 5(a)) 또는 홀(hole)(도 5(b)) 형태로 형성되게 된다.5 (a)) or a hole (as shown in FIG. 5 (a)) as shown in FIG. 5, and is formed to expose a part of the lower silicon layer 110. [ b).

그 다음, 상기 ART패턴(400) 하부에 습식 식각을 통해 하부 실리콘층(110)의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping)패턴을 형성하는 것으로서, 구체적으로는 KOH 또는 TMAH(Tetramethylammonium hydroxide)에 의한 습식 식각을 통해 형성한다.Next, an AART (Arrow Aspect Ratio Trapping) pattern is formed to expose the (111) surface of the lower silicon layer 110 by wet etching under the ART pattern 400. Specifically, KART or TMAH (Tetramethylammonium hydroxide. < / RTI >

즉, ART패턴(400) 이외의 노출된 실리콘을 식각하게 되는데, 실리콘의 선택 식각 및 실리콘 이방성 식각 특성을 이용한 습식 식각을 통해 실리콘(111)면이 노출되게 되는 것이다.That is, the exposed silicon other than the ART pattern 400 is etched, and the silicon 111 surface is exposed through wet etching using selective etching of silicon and silicon anisotropic etching characteristics.

그리고, 하부 실리콘층(110)과 절연물(120)의 선택식각비율이 높은 KOH 또는 TMAH를 이용하여 노출된 실리콘을 식각할 경우 식각율이 가장 낮은 실리콘(111)면으로 끝나는 면이 노출되며 또한 실리콘의 측면으로의 식각으로 인하여 절연물(120) 하측에 절연물(120)과 하부 실리콘층(110)과의 계면 상에 언더컷(undercut)이 형성되게 된다.When the exposed silicon is etched using KOH or TMAH having a high selective etching rate of the lower silicon layer 110 and the insulating material 120, the surface ending with the silicon 111 surface having the lowest etching rate is exposed, An undercut is formed on the interface between the insulator 120 and the lower silicon layer 110 under the insulator 120. [

이러한 습식 식각 과정에 의해 상기 절연물(120) 하측에는 상기 실리콘(111)면의 노출이 진행됨에 따른 절연물(120) 언더컷이 형성되게 되어, 트랩핑 패턴은 상기 ART패턴(400)과 합쳐져서 화살표 패턴으로 이루게 된다.As a result of this wet etching process, an undercut of the insulator 120 is formed on the lower side of the insulator 120 as the silicon 111 surface exposes, so that the trapping pattern is combined with the ART pattern 400 to form an arrow pattern .

이러한, 상기 ART패턴(400) 및 AART패턴(500)으로 이루어진 트랩핑 패턴은 단수 또는 복수의 형태로 반복 형성될 수 있으며, 이는 SOI(001) 기판(100)의 크기에 따라 또는 최종 제작하고자 하는 반도체 소자에 따라 크기 및 갯수를 달리하여 형성할 수 있는 것이다.The pattern of the ART pattern 400 and the pattern of the AART pattern 500 may be repeatedly formed in a single or plural form depending on the size of the SOI (001) substrate 100, And may be formed in different sizes and numbers depending on semiconductor devices.

상기 트랩핑 패턴이 단수로 형성된 경우에는 그 자체에 하나의 소자를 형성하여 제공하거나, 이를 에칭하여 복수의 소자를 제작하여 제공할 수도 있다.In the case where the trapping pattern is formed in a single number, one element may be formed on the element itself, or the element may be etched to manufacture and provide a plurality of elements.

예를 들어 FinFET 소자를 제작하고자 하는 경우, 화합물 반도체층을 에칭하여 일반적인 FinFET 소자(etched FinFET)로 제작할 수 있으며, 패턴당 하나의 Fin을 형성하여 FinFET 소자(replacement FinFET)를 제작할 수도 있다. 즉, 단일 소자로의 제작도 가능하다.For example, when a FinFET device is to be fabricated, a compound semiconductor layer may be etched to form a general FinFET device (etched FinFET), or a Fin FinFET device (replacement FinFET) may be fabricated by forming one Fin per pattern. That is, a single device can be fabricated.

또한, 결함이 없는 기판 상층에 LED 어레이(array), 태양전지 어레이, 이미지 센서용 포토 디텍터 어레이(photo detector array) 등을 형성하여 제공할 수도 있다.In addition, an LED array, a solar cell array, a photo detector array for an image sensor, or the like may be formed on a substrate without any defects.

그 다음, 상기 AART패턴(500)에 따른 절연물(120) 하측에 언더컷을 형성한 후, 노출된 상기 ART패턴(400) 영역과 AART패턴(500) 영역 상측으로 반도체층(700)을 성장시키게 된다. 즉, 상기 트랩핑 영역에서는 실리콘(111)면 상으로 반도체층(700)을 성장시키게 된다.An undercut is formed under the insulating layer 120 according to the AART pattern 500 and then the semiconductor layer 700 is grown on the exposed region of the ART pattern 400 and the AART pattern 500 region . That is, the semiconductor layer 700 is grown on the silicon (111) surface in the trapping region.

상기 반도체층(700)은 일반적인 증착 공정에 의하며, 본 발명에서는 MOCVD 방법을 이용하여 증착하게 되며, 노출된 하부 실리콘층(110)의 (111)면에서만 성장하는 부분 성장 방법을 이용하여 Ⅲ-Ⅴ화합물 또는 Ge의 반도체 에피층(700) 성장을 ART패턴(트렌치 또는 홀)(400) 상부까지 에피탁셜하게 성장하게 된다.In the present invention, the semiconductor layer 700 is deposited by using the MOCVD method. The semiconductor layer 700 is grown using only the (111) plane of the exposed lower silicon layer 110, Compound epitaxial growth of the semiconductor epitaxial layer 700 of Ge to the top of the ART pattern (trench or hole) 400 is achieved.

여기에서, 상기 반도체층(700)은 AART패턴(500) 영역에서 하부 실리콘층(110)의 (111)면 방향으로 먼저 성장이 되게 된다. 이 경우 에피 성장 시 (111)면 상에서 성장되는 반도체 에피층(700)이 격자상수 차에 의해 발생하는 응력을 해소하기 위하여 성장된 반도체 에피층(700)의 (111)면을 통하여 발생하는 twin, stacking faults, misfit dislocation에 의해 발생하는 관통전위(threading dislocation)의 (111)면을 통한 전파를 언더컷 부위에서 트랩핑하도록 하는 것이다.Here, the semiconductor layer 700 is first grown in the (111) plane direction of the lower silicon layer 110 in the AART pattern 500 region. In this case, the semiconductor epitaxial layer 700 grown on the (111) plane at the time of epitaxial growth may have a twin (111) plane generated through the (111) plane of the semiconductor epitaxial layer 700 grown to relieve the stress caused by the lattice constant difference, stacking faults, and propagation through the (111) plane of the threading dislocation caused by the misfit dislocation is trapped at the undercut site.

이러한 방법을 통하여 반도체 에피층(700) 성장 시, 기존의 실리콘(001)면이 노출된 ART패턴(400) 상에서 반도체 에피층 성장시보다 무결점 반도체 에피층(700)을 더욱 낮은 두께에서 얻을 수 있는 장점이 있다.In this way, when the semiconductor epitaxial layer 700 is grown, the defect-free semiconductor epitaxial layer 700 can be obtained at a lower thickness than when the semiconductor epitaxial layer is grown on the ART pattern 400 on which the conventional silicon (001) There are advantages.

즉, 실리콘(001)이 노출된 기존의 ART방식을 적용할 경우, 트랩핑을 위한 높은 높이의 구조가 필요하나, 본 발명에 따르면 구조물의 높이와 상관없이 언더컷의 길이를 조절(습식 식각 깊이)함으로써, 발생하는 결함을 언더컷을 통하여 대부분 트랩핑함으로써, 구조물의 높이를 줄일 수 있게 되는 것이다.That is, when the conventional ART method in which the silicon (001) is exposed is applied, a high-height structure for trapping is required, but according to the present invention, the length of the undercut can be adjusted (wet etching depth) Thus, the height of the structure can be reduced by trapping most of the generated defects through the undercut.

또한, 이러한 언더컷 형성은 SOI 기판(100) 상에서의 소자와 ART패턴(400) 부위에서의 소자의 높이 차를 더욱 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, SOI(001) 기판(100) 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이하게 된다.This undercut formation can further reduce the height difference between the element on the SOI substrate 100 and the element on the ART pattern 400, The ART method is used to facilitate epitaxial growth over a wide area even when a low structure is used in epitaxial growth.

발생된 결함이 100% 언더컷을 통하여 트랩되지 않더라도, 언더컷을 이용함으로써 적어도 실리콘(001) 면에 성장되는 것 보다는 적은 밀도의 결함이 상부로 전파되게 되는 것이다.Even if the generated defects are not trapped through the 100% undercut, by using the undercut, defects having less density than those grown on the silicon (001) plane are propagated upward.

한편, 상기 반도체층(700)을 성장시키는 경우, 반도체층(700)이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정을 더 수행하여, 그 상층에 반도체 소자의 목적에 맞는 물질들을 성장시키게 된다.In the case where the semiconductor layer 700 is grown, the semiconductor layer 700 may be planarized by CMP or dry etching in the case where the semiconductor layer 700 is overgrown, .

이렇게 평탄화 공정이 완료되게 되면, 도 6(a)와 같은 형태의 반도체 에피층(700)이 형성되게 되며, 상부 실리콘층(130)과 성장된 반도체 에피층(700)의 높이가 같게 되어, 추후 소자 제조 공정이 용이하게 된다.When the planarization process is completed, the semiconductor epitaxial layer 700 of the shape as shown in FIG. 6A is formed, the height of the upper silicon layer 130 and the grown semiconductor epitaxial layer 700 are equal to each other, The device manufacturing process becomes easy.

또한, 상기 반도체의 성장 시, 성장 조건을 잘 선택하여 과성장된 부분을 표면에너지가 가장 낮은 면인 (111)면으로 끝나게 성장한 후, 상기의 평탄화 공정을 수행하여 상기 ART패턴(400) 상에 반도체의 일정 부위가 잔존하도록 하여 다음 공정 시 사용할 수 있도록 한다.In the growth of the semiconductor, a growth condition is well selected and the overgrown portion is grown to a (111) plane which is the plane with the lowest surface energy, and then the planarization process is performed to form a semiconductor So that it can be used in the next step.

한편, 이와 같이 형성된 상기 ART패턴(400) 영역과 AART 패턴 영역 그리고 상기 상부 실리콘층(130) 전면에 마스킹 절연막(600)을 형성하고, 상기 ART패턴(400)과 AART패턴(500) 영역 외의 상기 실리콘 기판(100) 상에 상기 제1단계 내지 제6단계를 반복수행하여 다종의 반도체층(700)을 형성한다.A masking insulating layer 600 may be formed on the ART pattern 400 and the AART pattern region and the upper silicon layer 130 and may be formed on the ART pattern 400 and the AART pattern 500, The first to sixth steps are repeatedly performed on the silicon substrate 100 to form a plurality of semiconductor layers 700.

상기 마스킹 절연막(600)은 상기 평탄화 공정을 수행하거나, 평탄화 공정을 수행하지 않아도, 상기 ART패턴(400) 영역과 AART 패턴 영역 그리도 반도체층(700) 전면에 형성할 수 있다.The masking insulating layer 600 may be formed on the ART pattern 400 region, the AART pattern region, or the entire surface of the semiconductor layer 700 without performing the planarization process or performing the planarization process.

도 4에 도시된 것은 실리콘 기판(100) 상에 1차로 반도체 에피층(700)을 형성한 후, 그 전면에 마스킹 절연막(600)을 형성하고, 상기에서 형성된 ART패턴(400)과 AART패턴(500) 영역을 제외한 영역의 실리콘 기판(100) 상에 제2, 제3,...의 ART패턴(400)과 AART패턴(500) 및 언더컷을 형성하여 다종의 반도체 에피층(700)을 순차적으로 형성하는 것이다.4 illustrates a method of forming a semiconductor epitaxial layer 700 on a silicon substrate 100 and then forming a masking insulating film 600 on the entire surface of the semiconductor epitaxial layer 700 and forming an ART pattern 400 and an AART pattern The ART pattern 400, the AART pattern 500 and the undercut are formed on the silicon substrate 100 in the region excluding the region of the first semiconductor epitaxial layer 500 and the second semiconductor epitaxial layer 700 sequentially .

이 경우에 하나의 반도체 에피층(700)의 형성이 완료되면 평탄화 공정을 거쳐도 되고, 다음 반도체 에피층(700)의 형성 후 평탄화 공정을 거쳐도 무방하며, 그 후 제1단계 내지 제6단계가 이루어지면서 다종의 에피층(700)이 동일한 SOI 기판(100) 상에 형성되는 것이다.In this case, if the formation of one semiconductor epitaxial layer 700 is completed, the semiconductor epitaxial layer 700 may be subjected to a planarization process, or may be subjected to a planarization process after the formation of the next semiconductor epitaxial layer 700, And a plurality of epitaxial layers 700 are formed on the same SOI substrate 100.

여기에서, 도 6의 (a)에서 평탄화 공정을 더 진행하여 SOI 기판(100)의 상부 실리콘층(130) 및 절연물(120), 보호막(200) 등이 완전히 제거된 형태로도 실시할 수 있으며(도 6(b)), SOI 기판(100)의 절연물(120)을 습식 식각으로 진행 후 돌출된 형태의 에피층(700)이 나타나도록 실시할 수 있다(도 6(c)).6 (a), the upper silicon layer 130, the insulating layer 120, the protective layer 200, and the like of the SOI substrate 100 may be completely removed by performing the planarization process (FIG. 6 (b)), the insulating layer 120 of the SOI substrate 100 may be subjected to wet etching so that the protruded epi layer 700 appears (FIG. 6 (c)).

이에 의해 동일한 SOI 기판(100) 상에 결함이 없는 다종의 반도체 에피층(700)을 형성하여, 다양한 목적으로 사용될 수 있도록 한다.
Thereby, a plurality of defect-free semiconductor epitaxial layers 700 are formed on the same SOI substrate 100 so that they can be used for various purposes.

이와 같이, 본 발명은 SOI 기판 상에 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 다종의 반도체 에피층을 제공하고자 하는 것이다.As described above, the present invention relates to a method of forming a semiconductor device on an SOI substrate, and more particularly, to a method of forming a semiconductor device by forming an arrow-shaped trapping pattern in which a silicon (111) And to provide a defect free semiconductor epitaxial layer by trapping the generated threading dislocations.

이러한 방법을 통하여 에피층 성장 시, 부가적인 절연물 증착 공정이 필요없게 되어, 공정이 간단해지며, 기존의 실리콘(001)면이 노출된 ART패턴 상에서의 에피층 성장시보다 무결점 에피층을 더욱 낮은 두께에서 얻을 수 있는 장점이 있다.This method eliminates the need for an additional dielectric deposition process during epitaxial growth, simplifying the process and reducing the defect-free epitaxial layer to a lower (lower) level than that of an epilayer growth on an ART pattern with a conventional silicon (001) There is an advantage to be obtained from the thickness.

또한, SOI 기판 상에서의 소자와 ART패턴 부위에서의 소자의 높이 차를 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, SOI(001) 기판 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이하게 된다.In addition, it is possible to reduce the height difference between the elements on the SOI substrate and the ART pattern portion, and to easily implement the device at the same time. Even if the ART method is used on the SOI (001) Thereby facilitating epitaxial growth over a wide area.

특히, 본 발명은 이러한 과정을 반복수행함으로써, 동일한 SOI 기판 상에 다종의 반도체 에피층의 형성이 용이하여, 다양한 반도체 소자 응용분야에 널리 활용될 것으로 기대된다.Particularly, by repeating this process, it is expected that various kinds of semiconductor epitaxial layers can be easily formed on the same SOI substrate and widely used in various semiconductor device application fields.

100 : SOI 기판 또는 SOI(001) 기판
110 : 하부 실리콘층 120 : 절연물
130 : 상부 실리콘층 200 : 보호막
400 : ART패턴 500 : AART패턴
600 : 마스킹 절연막
700 : 반도체층 또는 반도체 에피층100: SOI substrate or SOI (001) substrate
110: lower silicon layer 120: insulator
130: upper silicon layer 200:
400: ART pattern 500: AART pattern
600: masking insulating film
700: semiconductor layer or semiconductor epitaxial layer

Claims (9)

SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서,
SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계;
상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계;
에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계;
상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계;
상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계; 및
상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계;를 포함하여 이루어지되,
상기 ART패턴 영역과 AART 패턴 영역 그리고 상기 상부 실리콘층 전면에 마스킹 절연막을 형성하고, 상기 ART패턴과 AART패턴 영역 외의 상기 실리콘 기판 상에 상기 제1단계 내지 제6단계를 반복수행하여 다종의 반도체층을 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.A method of growing a semiconductor epitaxial layer on an SOI (upper silicon layer / insulator / lower silicon layer) substrate,
A first step of removing an upper silicon layer through a patterning process of a portion where an epitaxial growth is required on an SOI (001) substrate;
A second step of removing the upper silicon layer and depositing a protective film on the upper silicon layer;
A third step of forming an Aspect Ratio Trapping (ART) pattern in which a part of the lower silicon layer is exposed through a patterning process of a part where epitaxial growth is required;
A fourth step of forming an AART (Arrow Aspect Ratio Trapping) pattern so that the (111) surface of the lower silicon layer is exposed through the wet etching under the ART pattern;
Forming an undercut on an interface between the insulator and the lower silicon layer as the (111) surface of the lower silicon layer exposes to the lower side of the insulator; And
And a sixth step of growing a semiconductor layer above the ART pattern region and the AART pattern region,
Forming a masking insulating layer on the ART pattern region, the AART pattern region, and the upper silicon layer; repeating the first through sixth steps on the silicon substrate outside the ART pattern and the AART pattern region, (001) substrate. ≪ RTI ID = 0.0 > 11. < / RTI > 제 1항에 있어서, 상기 AART패턴은,
KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The method of claim 1,
KOH or TMAH. The method of growing a semiconductor epitaxial layer on a SOI (001) substrate. 제 1항에 있어서, 제 6단계 이후에,
CMP 공정을 수행하여 상부 실리콘층을 제거하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The method of claim 1, further comprising, after the sixth step,
Wherein the upper silicon layer is removed by performing a CMP process on the SOI (001) substrate. 제 3항에 있어서, 상기 상부 실리콘층을 제거한 후,
습식 식각 공정을 통해 돌출된 형태의 에피층이 나타나도록 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The method of claim 3, further comprising, after removing the upper silicon layer,
Wherein the epitaxial layer is formed such that a protruding type of epi layer is formed through a wet etching process. 제 1항 내지 제 4항 중의 어느 한 항에 있어서, 상기 ART패턴은,
트렌치 또는 홀 형태로 형성되는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The method according to any one of claims 1 to 4,
(001) substrate. The method of claim 1, wherein the SOI (001) substrate is formed in a trench or a hole. 제 1항에 있어서, 상기 절연물은,
SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The semiconductor device according to claim 1,
SiO 2 , SiN x , (001) substrate, characterized in that any one of SiO x N y , AlN, HfO x , ZrO x , or a mixture of these materials is used. 제 1항에 있어서, 상기 제6단계의 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식 식각에 의한 평탄화 공정이 더 추가되는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The method according to claim 1, further comprising the step of planarizing by CMP or dry etching when the semiconductor layer of the sixth step is overgrowth. Growth method. 제 1항에 있어서, 상기 제6단계는,
상기 반도체의 성장 시 표면에너지가 가장 낮은 (111)면으로 끝나게 성장한 후, CMP 또는 건식 식각에 의한 평탄화 공정을 더 수행하여 상기 ART패턴 상에 반도체의 일정 부위가 잔존하도록 하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The method as claimed in claim 1,
(111) plane in the growth of the semiconductor, and then performing a planarization process by CMP or dry etching so that a certain region of the semiconductor is left on the ART pattern. 001) A method for growing a plurality of semiconductor epitaxial layers on a substrate. 제 1항에 있어서, 상기 반도체는,
실리콘과 동일한 다이아몬드 결정구조를 갖거나 또는 Zinc Blende 결정구조를 갖는 물질인 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법.The semiconductor device according to claim 1,
(001) substrate having a diamond crystal structure identical to that of silicon or having a Zinc Blende crystal structure.
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