KR101531875B1 - manufacturing method of semiconductor devices with large area on Si substrate - Google Patents

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Abstract

The present invention relates to a method for manufacturing a compound semiconductor device on a silicon substrate using a trench stepped by a trap hole. The key technology is a method for forming a large-scale compound semiconductor device by using a trench stepped by a trap hole, comprising: a first step of preparing a silicon substrate; a second step of laminating an oxide film on the silicon substrate; a third step of forming a trench stepped by a trap hole on the silicon substrate by exposing a part area of the silicon substrate by patterning the oxide film; and a fourth step of increasing a compound semiconductor layer on the trench stepped by the trap hole, and increasing a compound semiconductor on an upper side of the exposed silicon substrate area and the trench stepped by the trap hole after forming the trench stepped by the trap hole. Accordingly, the method provides a large scale compound semiconductor device without having a defect by trapping a penetrated front point which is generated at an interface between the silicon and the compound semiconductor device by forming the trench stepped by the trap hole on the silicon substrate.

Description

트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법{manufacturing method of semiconductor devices with large area on Si substrate}BACKGROUND OF THE INVENTION Field of the Invention [0001] The present invention relates to a method of manufacturing a large area compound semiconductor device on a silicon substrate by using a stepped trench by a trap hole,

본 발명은 실리콘 기판 상에 화합물 반도체 소자를 제조하는 방법에 관한 것으로서, 실리콘 기판 상에 트랩홀에 의한 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공하기 위한 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a compound semiconductor device on a silicon substrate, in which a stepped trench is formed by a trap hole on a silicon substrate to trap a threading potential generated at the interface between the silicon and the compound semiconductor layer, To a method of forming a large area compound semiconductor device on a silicon substrate by using a stepped trench formed by trap holes for providing a defect free large area compound semiconductor device.

일반적으로, Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED 등이 있다.In general, a semiconductor device using a III-V compound semiconductor includes a field effect transistor (FET), a fin field effect transistor (FinFET), a semiconductor sensor, a solar cell, and an LED.

이러한 반도체 소자는 Si 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시키는 구조로 형성되어 있다.Such a semiconductor device is formed by forming a trench and a patterned oxide film on a Si substrate, and epitaxially growing the III-V compound semiconductor on the trench and the patterned oxide film.

이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자는 기존의 Si 기판을 이용한 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.The semiconductor device using the III-V compound semiconductor has superior mobility of electrons as compared with a conventional two-dimensional planar CMOS (Complementary Metal Oxide Semiconductor) device using a Si substrate, and is widely used for semiconductor diodes, laser devices, It is being studied.

그러나, Si 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 관통전위(threading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되고 있다.However, in growing III-V compound semiconductors on a Si substrate, crystal defects, known as lattice mismatches between the Si substrate and III-V compound semiconductors and threading dislocations on the interfaces, And there is a problem of practicality.

이러한 문제점을 해결하기 위해 종래에는 실리콘과 Ⅲ-Ⅴ화합물 반도체 사이에 버퍼층을 형성하거나, 웨이퍼 본딩 등의 방법을 도입하는 등 많은 접근이 있어 왔다.In order to solve such problems, conventionally, many approaches have been taken, such as forming a buffer layer between silicon and III-V compound semiconductor, introducing a method such as wafer bonding.

버퍼층 형성의 경우엔 격자 부정합을 해결하기 위해선 버퍼층이 일정 정도의 두께를 가져야 하므로 제조단가를 상승시키고 박막의 균열을 초래하는 문제점이 있으며, 웨이퍼 본딩의 경우에는 제조방법이 까다로우며, 화합물 반도체와 실리콘 기판과의 열팽창률이 달라 균열이 발생하는 문제점이 있다.In order to solve the lattice mismatch in the case of forming the buffer layer, the buffer layer must have a certain thickness to raise the manufacturing cost and cause the crack of the thin film. In the case of wafer bonding, the manufacturing method is complicated. The thermal expansion coefficient of the silicon substrate is different from that of the silicon substrate, and cracks are generated.

최근에는 이러한 관통전위 결함을 해소하기 위해 Aspect Ratio Trapping(이하에서는 "ART"라고 한다)에 대한 연구가 진행되고 있다. 일반적으로 관통전위는 물질의 격자 내부의 특정 방향으로 전위되는데, ART 기술은 산화막 측벽에서 관통전위를 고정시킴으로서 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 얻고자 하는 것이다.In recent years, studies on Aspect Ratio Trapping (hereinafter referred to as "ART") have been made to solve such threading dislocation defects. In general, the threading dislocations are displaced in a certain direction inside the lattice of the material. ART technology aims to obtain defect-free III-V compound semiconductors by fixing the threading dislocation at the oxide film side walls.

ART 기술은 도 1에 도시된 바와 같이, Si 기판 상에 SiO2 또는 SiNx와 같은 산화막을 증착하고, 패터닝 후 에칭하여 오픈된 트렌치(trench)를 형성한 후(도 1(a)), 상기 트렌치 및 산화막 상측에 화합물 반도체를 선택적으로 성장시켜(도 1(b)), 계면에서 발생하는 결함들을 트렌치 측벽 내부에 트랩시켜 상층부에 결함이 없는(defect free) 영역을 얻는 것이다.As shown in FIG. 1, an ART technique is a technique in which an oxide film such as SiO 2 or SiN x is deposited on a Si substrate, patterned and then etched to form an open trench (FIG. 1 (a) A compound semiconductor is selectively grown on the trench and the oxide film (FIG. 1 (b)), and defects generated in the interface are trapped in the trench sidewall to obtain a defect free region in the upper layer.

일반적으로, Si(001) 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 Si(001) 계면으로부터 대략 54.7°각도(111)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 멈추게 되는 것이다(trap).Generally, in the Si (001) interface, the III-V compound semiconductor propagates upward in the trench at an angle of about 54.7 ° from the Si (001) interface to stop at the sidewall of the trench It is trap.

즉, 오픈된 트렌치의 폭과 트렌치 측벽의 높이(산화막의 높이)의 비율에 따라 얻을 수 있는 결함이 없는(defect free) 영역의 면적이 달라지게 된다.That is, the area of the defect free region that can be obtained depends on the ratio of the width of the opened trench and the height of the sidewall of the trench (height of the oxide film).

따라서, 넓은 면적의 관통전위가 없는 화합물 반도체 영역을 얻기 위해서는, 트렌치 측벽, SiO2와 같은 산화막의 높이가 매우 높아져야 하는데, 이러한 패턴 형성은 공정상 매우 어렵다. 또한, SiO2의 높이보다 높게 Ⅲ-Ⅴ화합물 반도체를 성장시키게 되면(overgrowth), 트렌치 영역에서의 결함은 해소되나, 각 트렌치에서 성장한 Ⅲ-Ⅴ화합물 반도체 물질들이 만나면서 계면을 형성하게 되는데, 이는 또 다른 결함(예를 들면, 트윈(twin))을 발생시키게 된다(도 1(c)).Therefore, in order to obtain a compound semiconductor region having no large area through-potential, the height of the oxide film such as the sidewall of the trench and SiO 2 must be very high, and such pattern formation is very difficult in the process. In addition, when the III-V compound semiconductor is grown higher than the height of SiO 2 , defects in the trench region are overcome, but the III-V compound semiconductor materials grown in each trench meet to form an interface, (For example, a twin) (Fig. 1 (c)).

따라서, ART 패턴의 폭에 해당되는 영역에서만 고품질의 Ⅲ-Ⅴ화합물 반도체를 얻을 수 있으므로, 기존의 ART 기술은 고품질이면서 대면적 화합물 반도체 얻는 데는 현실적으로 어려운 단점이 있다.Therefore, since high-quality III-V compound semiconductors can be obtained only in the area corresponding to the width of the ART pattern, the existing ART technology is disadvantageous in realizing high quality and large area compound semiconductors.

Tri-gate field-effect transistors formed by aspect ratio trapping(출원번호 : US 13/107,483).Tri-gate field-effect transistors formed by aspect ratio trapping (Application No. US 13 / 107,483). Reduction of edge effects from aspect ratio trapping(출원번호 : US 12/495,161).Reduction of edge effects from aspect ratio trapping (Application No. US 12 / 495,161).

본 발명은 상기 문제점을 해결하기 위한 것으로서, 실리콘 기판 상에 트랩홀에 의한 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공하기 위한 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법의 제공을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-described problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device in which a stepped trench is formed by a trap hole on a silicon substrate to trap a threading potential generated at an interface between silicon and a compound semiconductor layer, And a method for forming a large area compound semiconductor device on a silicon substrate by using a stepped trench formed by trap holes for providing a compound semiconductor device of the present invention.

상기 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 화합물 반도체 소자를 제조하는 방법에 있어서, 실리콘 기판을 준비하는 제1단계와, 상기 실리콘 기판 상에 산화막을 증착시키는 제2단계와, 상기 산화막을 패터닝하여, 상기 실리콘 기판의 일부 영역을 노출시키면서, 상기 실리콘 기판 상에는 트랩홀에 의한 계단형 트렌치를 형성하는 제3단계와, 상기 트랩홀에 의한 계단형 트렌치 형성 후, 노출된 상기 실리콘 기판 영역과 상기 트랩홀에 의한 계단형 트렌치 상측에 화합물 반도체층을 성장시키는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법을 기술적 요지로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a compound semiconductor device on a silicon substrate, comprising the steps of: preparing a silicon substrate; depositing an oxide film on the silicon substrate; A step of forming a stepped trench by trap holes on the silicon substrate while exposing a part of the silicon substrate to form a stepped trench by the trap hole, And a fourth step of growing a compound semiconductor layer on the upper side of the stepped trench by the trap hole, wherein the step of forming a large-area compound semiconductor device on the silicon substrate is performed using the stepped trench by the trap hole The method is a technical point.

또한, 상기 트랩홀에 의한 계단형 트렌치는, 상기 실리콘 기판 상측에 형성되어 상기 화합물 반도체층의 결함을 트랩하는 트랩홀과, 상기 트랩홀 상측에 수평으로 확장형성되어, 무결함의 화합물 반도체층 영역을 형성하는 테라스부로 이루어진 것이 바람직하다.The stepped trench formed by the trap hole may include a trap hole formed on the silicon substrate to trap defects of the compound semiconductor layer and a trap hole formed horizontally and extended above the trap hole, And is formed of a terrace portion.

또한, 상기 트랩홀에 의한 계단형 트렌치는, 상기 트랩홀 및 테라스부를 순차적으로 에칭하여 형성하는 것이 바람직하다.It is preferable that the stepped trench by the trap hole is formed by sequentially etching the trap hole and the terrace portion.

또한, 상기 트랩홀은, 실리콘 기판에 대한 수직 단면이 원형, 정사각형, 직사각형 및 다각형 중 어느 하나의 형태로 형성되는 것이 바람직하며, 상기 테라스부는, 중심부위에 상기 트랩홀이 형성되며, 실리콘 기판에 대한 수직 단면이 정사각형, 직사각형 및 다각형 중 어느 하나의 형태로 형성되는 것이 바람직하다.Preferably, the trap hole is formed in a shape of a circular, square, rectangular, or polygonal vertical cross section with respect to the silicon substrate. The terrace portion has the trap hole formed on the center portion thereof, It is preferable that the vertical section is formed in any one of a square, a rectangle and a polygon.

또한, 상기 트랩홀에 의한 계단형 트렌치는, 단수 또는 복수의 형태로 반복 형성되는 것이 바람직하다.It is preferable that the stepped trenches formed by the trap holes are repeatedly formed in a single or plural form.

또한, 상기 화합물 반도체층은, 주기율표 상의 3족과 5족 원소가 포함되는 것이 바람직하며, 상기 화합물 반도체층은, 상기 실리콘 기판 상부에 시드층(seed layer)을 먼저 형성하고, 상기 시드층의 상부에 벌크층(bulk layer)으로 형성되는 것이 바람직하다.Preferably, the compound semiconductor layer includes Group 3 and Group 5 elements in the periodic table. The compound semiconductor layer may be formed by first forming a seed layer on the silicon substrate, It is preferable that the second electrode layer is formed as a bulk layer.

또한, 상기 시드층은, SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 벌크층은 GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것이 바람직하다.The seed layer may be a material selected from the group consisting of SiGe, Ge, GaP, GaAs, InP, InAs, GaSb and InSb or a mixed material of the materials. The bulk layer may be GaP, GaAs, InP, InAs, GaSb And InSb, or a mixed material of the above-mentioned materials.

또한, 상기 산화막은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 산화막의 패터닝 후 상기 물질로 이루어진 산화막을 적층하여 사용하는 것이 바람직하다.The oxide film may be SiO 2 , SiN x , It is preferable to use any one of SiO x N y , AlN, HfO x , and ZrO x or a mixed material of the above materials, and to laminate an oxide layer made of the above material after patterning the oxide layer.

또한, 상기 제 4단계의 화합물 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정이 더 추가되는 것이 바람직하며, 그 후 화합물 반도체 소자를 구성하는 물질의 증착 공정 및 패터닝 공정이 더 포함되거나, 화합물 반도체층의 깊이 방향으로의 에칭 공정 후에 화합물 반도체 소자를 구성하는 물질의 증착 공정 및 패터닝 공정이 더 포함되는 것이 바람직하다.In addition, when the compound semiconductor layer of the fourth step is overgrown, it is preferable to further planarize by CMP or dry etching. Thereafter, a deposition process and a patterning process of a material constituting the compound semiconductor device Or further includes a deposition process and a patterning process of a material constituting the compound semiconductor device after the etching process in the depth direction of the compound semiconductor layer.

여기에서, 상기 화합물 반도체 소자는, 태양전지, LED, 평판MOSFET, FinFET, 이미지 센서용 포토 디텍터 및 센서 중 어느 하나에 사용되며, 이러한 화합물 반도체 소자는 단일소자 또는 어레이(array) 형태로 제공되는 것이 바람직하다.Here, the compound semiconductor device is used in any one of a solar cell, an LED, a flat panel MOSFET, a FinFET, a photodetector for an image sensor, and a sensor, and the compound semiconductor device is provided in the form of a single element or an array desirable.

본 발명은 실리콘 기판 상에 트랩홀에 의한 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 트랩홀 내에서 트랩시키고, 상기 트랩홀 상측의 테라스부에서는 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공할 수 있는 효과가 있다.According to the present invention, a stepped trench is formed by a trap hole on a silicon substrate so that a threading potential generated at an interface between silicon and a compound semiconductor is trapped in the trap hole. In the terrace portion above the trap hole, free compound semiconductor device having a large area can be provided.

도 1 - 종래의 ART 기술에 따른 화합물 반도체 소자의 제작방법에 대한 모식도.
도 2 - 본 발명에 따른 트랩홀에 의한 계단형 트렌치가 형성된 실리콘 기판을 나타낸 모식도.
도 3 - 본 발명에 따른 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자가 형성되는 과정을 나타낸 모식도.
도 4 - 본 발명의 일실시예로 나타낸 태양전지에 대한 모식도.
도 5 - 본 발명의 일실시예로 나타낸 평판MOSFET에 대한 모식도.
도 6 - 본 발명의 일실시예로 나타낸 FinFET에 대한 모식도.1 is a schematic diagram of a method of manufacturing a compound semiconductor device according to a conventional ART technique.
2 is a schematic view showing a silicon substrate having a stepped trench formed by a trap hole according to the present invention.
3 is a schematic view showing a process of forming a large area compound semiconductor device on a silicon substrate by using a stepped trench by trap hole according to the present invention.
4 is a schematic diagram of a solar cell according to an embodiment of the present invention.
5 is a schematic diagram of a planar MOSFET shown in one embodiment of the present invention;
FIG. 6 is a schematic diagram of a FinFET according to one embodiment of the present invention. FIG.

본 발명은 실리콘 기판 상에 화합물 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 실리콘 기판 상에 트랩홀에 의한 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 트랩홀 상측의 테라스부에서는 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 형성하는 방법에 관한 것이다.
The present invention relates to a method of forming a compound semiconductor device on a silicon substrate, in particular, a stepped trench formed by a trap hole on a silicon substrate, trapping the threading potential generated at the interface between the silicon and the compound semiconductor layer, And a method of forming a defect free large area compound semiconductor device in a terrace portion above a hole.

이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 2는 본 발명에 따른 트랩홀에 의한 계단형 트렌치가 형성된 실리콘 기판을 나타낸 모식도를 나타낸 것이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. FIG. 2 is a schematic view showing a silicon substrate having a stepped trench formed by a trap hole according to the present invention.

도시된 바와 같이 본 발명은 실리콘 기판(100) 상에 화합물 반도체 소자를 제조하는 방법에 있어서, 실리콘 기판(100)을 준비하는 제1단계와, 상기 실리콘 기판(100) 상에 산화막(200)을 증착시키는 제2단계와, 상기 산화막(200)을 패터닝하여, 상기 실리콘 기판(100)의 일부 영역을 노출시키면서, 상기 실리콘 기판(100) 상에는 트랩홀에 의한 계단형 트렌치(300)를 형성하는 제3단계와(도 2(a)), 상기 트랩홀에 의한 계단형 트렌치(300) 형성 후, 노출된 상기 실리콘 기판(100) 영역과 상기 트랩홀에 의한 계단형 트렌치(300) 상측에 화합물 반도체층(400)을 증착시키는 제4단계(도 2(b))를 포함하여 이루어지는 것이다.As shown in the figure, the present invention provides a method of manufacturing a compound semiconductor device on a silicon substrate 100, comprising the steps of: preparing a silicon substrate 100; forming an oxide film 200 on the silicon substrate 100; A step of forming a stepped trench 300 by trap holes on the silicon substrate 100 while exposing a part of the silicon substrate 100 by patterning the oxide film 200, The stepped trench 300 is formed on the exposed region of the silicon substrate 100 and the stepped trench 300 by the trap hole after the formation of the stepped trench 300 by the trap hole. And a fourth step (FIG. 2 (b)) of depositing the layer 400.

본 발명에서의 화합물 반도체 소자는, 주기율표 상의 3족과 5족 원소가 포함된 Ⅲ-Ⅴ화합물 반도체를 이용하며, 실리콘 기판(100) 상에 산화막(200)을 패터닝하여 트랩홀에 의한 계단형 트렌치(trench)(300)를 형성하고, 상기 트랩홀에 의한 계단형 트렌치(300)와 산화막(200) 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시켜 형성한 것이다.The compound semiconductor device of the present invention uses a III-V compound semiconductor containing Group 3 elements and Group 5 elements on the periodic table and pattern the oxide film 200 on the silicon substrate 100 to form a stepped trench trenches 300 are formed on the trenches 300 and epitaxial growth of the III-V compound semiconductor is performed on the trenches 300 by the trap holes and the oxide film 200.

여기에서, 상기 화합물 반도체 소자는 태양전지, LED, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 평판MOSFET(planar MOSFET), 이미지센서용 포토 디텍터(photo deector) 및 센서 등에 사용되며, 이러한 화합물 반도체 소자는 단일소자 또는 어레이(array) 형태로 제공된다.The compound semiconductor device is used for a solar cell, an LED, a field effect transistor (FET), a fin field effect transistor (FinFET), a planar MOSFET, a photo detector for an image sensor, These compound semiconductor devices are provided in the form of a single element or an array.

먼저, 본 발명에 따른 실리콘 기판(100)은 일반적인 반도체 소자 제조 공정시 사용되는 실리콘 기판(100)을 사용하되, (001) 면방향으로 성장 또는 폴리싱된 것을 준비한다.First, the silicon substrate 100 according to the present invention is prepared by using a silicon substrate 100 used in a general semiconductor device manufacturing process, in which the silicon substrate 100 is grown or polished in the (001) plane direction.

일반적으로, 실리콘(001) 기판(100) 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 실리콘(001) 계면으로부터 대략 54.7°각도((111) 방향)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 효율적으로 트랩(trap)되도록 하는 것이다.Generally, in the interface of the silicon (001) substrate 100, the III-V compound semiconductor propagates upward in the trench at an angle of about 54.7 ° from the (001) interface of the silicon (001) So that they are effectively trapped in the side wall.

그리고, 상기 실리콘(001) 기판(100) 상에 산화막(200)을 증착시킨다. 상기 산화막(200)은 일반적인 물리적, 화학적 증착 공정에 의해 형성된다.Then, an oxide film 200 is deposited on the silicon (001) substrate 100. The oxide film 200 is formed by a general physical and chemical vapor deposition process.

여기에서, 상기 산화막(200)의 두께는, 실리콘(001) 기판(100) 계면으로부터 전파되는 화합물 반도체층(400)의 관통전위가 트랩된 후 그 상측으로 화합물 반도체층(400)의 결함이 없는 영역까지 포함할 수 있을 정도의 두께인 것이 바람직하며, 수백 nm 정도의 두께로 형성된다.The thickness of the oxide film 200 is set such that the penetrating potential of the compound semiconductor layer 400 propagating from the interface of the silicon (001) substrate 100 is trapped, , And is formed to have a thickness of several hundreds of nm.

상기 산화막은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 산화막의 패터닝 후 절연 특성 향상을 위하여 상기 물질로 이루어진 산화막을 적층하여 사용할 수도 있다.The oxide film may be SiO 2 , SiN x , SiO x N y , AlN, HfO x , or ZrO x , or a mixed material of the above materials may be used. In order to improve the insulation characteristics of the oxide film after patterning, an oxide film made of the above material may be laminated.

그 다음, 상기 산화막(200)을 패터닝하여, 상기 실리콘(001) 기판(100)의 일부 영역을 노출시키면서, 상기 실리콘(001) 기판(100) 상에는 트랩홀에 의한 계단형 트렌치(300)를 형성한다.A stepped trench 300 is formed on the silicon (001) substrate 100 by exposing a part of the silicon (001) substrate 100 by patterning the oxide film 200, do.

상기 트랩홀에 의한 계단형 트렌치(300)는 상기 실리콘(001) 기판(100) 상측에 형성되는 것으로서, 실리콘(001) 기판(100)이 좁은 영역에서 노출되도록 트랩홀(310)이 형성되고, 상기 트랩홀(310) 상측에는 화합물 반도체층(400)이 비교적 넓은 영역에서 성장되도록 테라스부(320)가 형성되어 트랩홀(310)에 의해 트렌치가 계단형으로 형성된 것이다.The stepped trench 300 formed by the trap hole is formed on the silicon (001) substrate 100. The trap hole 310 is formed such that the silicon (001) substrate 100 is exposed in a narrow region, A terrace portion 320 is formed on the trap hole 310 so that the compound semiconductor layer 400 is grown in a relatively wide region and the trench is formed in a stepped shape by the trap hole 310.

즉, 상기 트랩홀에 의한 계단형 트렌치(300)는 상기 실리콘 기판 상측에 형성되어 상기 화합물 반도체층(400)의 결함을 트랩하는 트랩홀(310)과, 상기 트랩홀(310) 상측에 수평으로 확장형성되어, 무결함의 화합물 반도체층(400) 영역을 형성하는 테라스부(320)로 이루어진 것이다.That is, the stepped trench 300 formed by the trap hole includes a trap hole 310 formed on the silicon substrate for trapping a defect of the compound semiconductor layer 400, and a trap hole 310 formed horizontally above the trap hole 310 And a terrace portion 320 which is formed by expanding and forming a region of the compound semiconductor layer 400 of a clean state.

이러한 트랩홀에 의한 계단형 트렌치(300)는 상기 산화막(200)을 패터닝하여 형성하게 되는데, 상기 트랩홀(310) 및 테라스부(320)를 순차적으로 에칭하여 형성할 수 있다.The stepped trench 300 formed by the trap hole is formed by patterning the oxide film 200. The trap hole 310 and the terrace part 320 may be sequentially etched.

즉, 상기 산화막(200)의 하층부에 좁은 영역의 트랩홀(310)을 먼저 에칭한 후, 상층부에 넓은 영역의 테라스부(320)를 에칭하여 형성하거나, 그 반대의 순서로 에칭하여 형성하는 것이다.That is, the trap holes 310 in the narrow region are etched first in the lower layer portion of the oxide film 200, and then the terrace portions 320 in the wide region are etched or etched in the opposite order .

구체적으로는 포토레지스트 및 패터닝된 마스크를 이용하여 사진 식각 공정 및 건식 또는 습식 식각 공정을 통하여 상기 트랩홀에 의한 계단형 트렌치(300)를 형성한다.Specifically, the photoresist and the patterned mask are used to form the stepped trench 300 by the photolithography process and the dry or wet etching process.

즉, 먼저 상기 산화막(200) 상층에 포토레지스트를 코팅한 후, 트랩홀(310)이 패터닝된 포토마스크를 이용하여 1차 사진 식각 공정에 의해 트랩홀(310)을 형성한 후, 그 다음 2차로 포토레지스트를 한번 더 코팅한 후 테라스부(320)가 패터닝된 포토마스크를 이용하여 2차 사진 식각 공정에 의해 테라스부(320)를 형성하게 된다. 반대로 테라스부(320)를 먼저 형성하고 난 후 트랩홀(310)을 형성할 수도 있다.That is, first, a photoresist is coated on the oxide film 200, a trap hole 310 is formed by a first photolithography process using a photomask having the trap hole 310 patterned thereon, After the photoresist is coated again by the car, the terrace portion 320 is formed by a secondary photolithography process using the photomask with the patterned portion 320. Alternatively, after forming the terrace portion 320, the trap hole 310 may be formed.

또한, 상기 트랩홀(310)을 먼저 사진 식각 공정에 의해 형성한 후, 테라스부(320)가 패터닝된 마스크를 이용하여 건식 식각 공정에 의해 테라스부(320)를 형성할 수도 있다.Also, after the trap hole 310 is first formed by a photolithography process, the terrace portion 320 may be formed by a dry etching process using a patterned mask of the terrace portion 320.

여기에서, 상기 트랩홀(310)의 폭과 트랩홀(310)의 높이(산화막(200) 측벽의 높이)의 비가 1:1~5의 비가 되도록 형성되는 것이 바람직하며, 이는 실리콘(001) 기판(100) 상측으로 형성된 관통전위를 트랩하고, 결함이 없는 영역을 포함하기 위한 최소한의 높이가 되는 것이다. 또한, 상기 테라스부(320)는 화합물 반도체 소자에 따라 다양한 폭으로 형성할 수 있다.It is preferable that the ratio of the width of the trap hole 310 to the height of the trap hole 310 (height of the sidewall of the oxide film 200) is 1: 1 to 5, The threading potential formed on the upper side of the substrate 100 is trapped and becomes the minimum height for including the defect-free region. The terrace portion 320 may be formed in various widths depending on the compound semiconductor device.

또한, 상기 트랩홀(310)은 실리콘(001) 기판에 대한 수직 단면이 원형, 정사각형, 직사각형 및 다각형 중 어느 하나의 형태로 형성되는 것이 바람직하며, 상기 테라스부(320)는 중심부위에 상기 트랩홀(310)이 형성되며, 상기 트랩홀(310) 상측에 수평으로 확장형성되고, 상기 실리콘 기판에 대한 수직 단면이 정사각형, 직사각형 및 다각형 중 어느 하나의 형태로 형성되는 것이 바람직하다.It is preferable that the trap hole 310 is formed in a shape of a circular, square, rectangular, or polygonal vertical cross section with respect to the silicon (001) substrate. And a vertical cross section of the silicon substrate may be formed in any one of a square shape, a rectangle shape, and a polygonal shape.

도 2는 본 발명에 따른 트랩홀에 의한 계단형 트렌치(300)가 형성된 실리콘 기판을 나타낸 모식도를 나타낸 것으로서, 실리콘 기판 상에 정사각형의 트랩홀(310)이 형성되고, 상기 트랩홀(310)을 중심으로 테라스부(320)가 정사각형 형태로 넓게 형성된 것이다.FIG. 2 is a schematic view showing a silicon substrate on which a stepped trench 300 is formed by a trap hole according to the present invention. A square trap hole 310 is formed on a silicon substrate, The terrace portion 320 is formed broadly in a square shape at the center.

실리콘(001) 기판(100) 상에 화합물 반도체를 성장시킬 경우, 실리콘 기판이 노출된 트랩홀(310)에서만 화합물 반도체가 선택적으로 핵생성 후 상부로 성장하게 된다.When compound semiconductors are grown on the silicon (001) substrate 100, the compound semiconductors selectively nucleate and then grow to the top only in the trap holes 310 where the silicon substrate is exposed.

즉, 화합물 반도체층(400)의 성장 시, 트랩홀(310) 내의 x,y축 방향((111) 방향)으로 발생하는 관통전위들은 ART 방식에 의하여 실리콘 기판의 측벽(트랩홀(310) 내부)에서 트랩이 된 후 계속된 성장을 통하여 넓은 면적의 관통전위 결함이 없는 영역(테라스부(320) 내부)을 얻게 되는 것이다.That is, the threading dislocations generated in the x and y axis directions ((111) direction) in the trap hole 310 during the growth of the compound semiconductor layer 400 are formed in the side wall of the silicon substrate (Area inside the terrace portion 320) free from a large area through-hole dislocation defect.

또한, 상기 트랩홀에 의한 계단형 트렌치(300)는 단수 또는 복수의 형태로 반복 형성될 수 있으며, 이는 실리콘(001) 기판(100)의 크기에 따라 또는 최종 제작하고자 하는 화합물 반도체 소자에 따라 트랩홀에 의한 계단형 트렌치(300)의 크기 및 갯수를 달리하여 형성할 수 있는 것이다.The stepped trenches 300 may be repeatedly formed in a single or a plurality of shapes depending on the size of the silicon (001) substrate 100 or depending on the compound semiconductor device to be finally fabricated, The trenches 300 may be formed by varying the size and the number of the stepped trenches 300 by holes.

상기 트랩홀에 의한 계단형 트렌치(300)가 단수로 형성된 경우에는 그 자체에 하나의 소자를 형성하여 제공하거나(단일소자), 이를 에칭하거나 패터닝하여 복수의 소자를 제작하여 제공할 수도 있다(어레이(array)).When the stepped trench 300 formed by the trap hole is formed in a single number, a single element may be formed and provided (single element), or a plurality of elements may be manufactured and provided by etching or patterning the same array)).

예를 들어 FinFET 소자를 제작하고자 하는 경우, 화합물 반도체층(400)을 에칭하여 일반적인 FinFET 소자(etched FinFET)로 제작할 수 있으며, 테라스부(320)의 싸이즈를 줄이고 양단의 산화막(200)을 제거하여 패턴당 하나의 Fin을 형성하여 FinFET 소자(replacement FinFET)를 제작할 수도 있다. 즉, 단일 소자로의 제작도 가능하다.For example, when a FinFET device is to be manufactured, the compound semiconductor layer 400 may be etched to form a general FinFET device (Etched FinFET). The size of the terrace portion 320 may be reduced and the oxide films 200 may be removed One Fin can be formed per pattern to fabricate a FinFET device (replacement FinFET). That is, a single device can be fabricated.

또한, 테라스부(320)를 에칭하거나, 복수의 트랩홀에 의한 계단형 트렌치(300)를 형성하여, 결함이 없는 기판 상층에 LED 어레이(array), 태양전지 어레이, 이미지 센서용 포토 디텍터 어레이(photo detector array) 등을 형성하여 제공할 수도 있다.In addition, the terrace portion 320 may be etched or a stepped trench 300 may be formed by a plurality of trap holes to form an LED array, a solar cell array, a photodetector array (not shown) for an image sensor photo detector array, or the like.

그 다음, 상기 트랩홀에 의한 계단형 트렌치(300)를 형성한 후, 노출된 상기 실리콘(001) 기판(100) 영역과 상기 트랩홀에 의한 계단형 트렌치(300) 영역 상측에 화합물 반도체층(400)을 성장시키게 된다.After the stepped trench 300 is formed by the trap hole, a compound semiconductor layer (not shown) is formed on the exposed region of the silicon (001) substrate 100 and the stepped trench 300 region by the trap hole 400).

상기 화합물 반도체층(400)은 일반적인 증착 공정에 의하며, 본 발명에서는 MOCVD 방법을 이용하여 증착하게 되며, 실리콘(001) 기판(100) 상측으로 에피탁셜하게 성장하게 된다.The compound semiconductor layer 400 is deposited by a general deposition process. In the present invention, the compound semiconductor layer 400 is deposited using the MOCVD method, and epitaxially grown on the silicon (001) substrate 100.

상기 화합물 반도체층(400)은 트랩홀에 의한 계단형 트렌치(300)에서 실리콘(001) 기판(100) 영역이 노출된 트랩홀(310)에 먼저 성장이 되게 된다. 이 경우 실리콘(001) 기판(100)과 화합물 반도체 간의 격자 부정합에 따라 관통전위가 트랩홀(310) 상측으로 형성되게 되며, 상기 관통전위는 실리콘(001) 계면에서부터 54.7°로 전파되게 되므로, 일정 높이에 다다르면 상기 트랩홀(310)에 트랩되어 더 이상 전파되지 않게 된다.The compound semiconductor layer 400 is first grown in the trap hole 310 where the silicon (001) substrate 100 region is exposed in the stepped trench 300 by the trap hole. In this case, due to the lattice mismatch between the silicon (001) substrate 100 and the compound semiconductor, the threading dislocations are formed above the trap holes 310 and the threading dislocations propagate to 54.7 degrees from the silicon (001) It is trapped in the trap hole 310 and is no longer propagated.

따라서, 상기 트랩홀(310) 상층 및 상기 테라스부(320)에서는 결함이 없는 화합물 반도체층(400)이 대면적으로 형성되게 되는 것이다. 즉, 기존과는 달리, 넓은 테라스부(320)의 형성에 의해, 화합물 반도체층(400)이 수평방향의 성장이 주를 이루게 된다.Therefore, the defect-free compound semiconductor layer 400 is formed in a large area in the upper part of the trap hole 310 and the terrace part 320. In other words, unlike the conventional art, the formation of the wide terrace portion 320 makes the compound semiconductor layer 400 mainly grow in the horizontal direction.

여기에서, 상기 화합물 반도체층(400)은 단일 또는 복수의 물질로 형성할 수 있다. 복수의 물질로 형성하는 경우에는 상기 실리콘(001) 기판(100) 상부에 트랩홀(310) 내에 시드층(seed layer)을 먼저 형성하고, 상기 시드층의 상부에 벌크층(bulk layer)을 형성할 수도 있다.Here, the compound semiconductor layer 400 may be formed of a single material or a plurality of materials. A seed layer is first formed in the trap hole 310 on the silicon (001) substrate 100, and a bulk layer is formed on the seed layer You may.

즉, 상기 시드층은 실리콘(001) 기판(100)과의 격자 부정합을 최소화할 수 있는 물질을 사용하며, 상기 벌크층은 반도체 소자의 기판으로 사용할 수 있는 물질을 사용하므로, 필요에 의해 시드층과 벌크층을 다른 제작방법 또는 다른 물질로도 형성할 수 있다.That is, the seed layer uses a material capable of minimizing lattice mismatching with the silicon (001) substrate 100, and the bulk layer uses a material usable as a substrate of a semiconductor device, And the bulk layer may be formed by other manufacturing methods or by other materials.

예를 들어, 상기 시드층은 SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 벌크층은 GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용한다.For example, the seed layer may be made of any one of SiGe, Ge, GaP, GaAs, InP, InAs, GaSb and InSb or a mixed material of these materials. The bulk layer may be GaP, GaAs, InP, InAs, GaSb and InSb, or a mixed material of the above materials.

도 3은 본 발명에 따른 트랩홀에 의한 계단형 트렌치(300)를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자가 형성되는 과정에 대한 모식도를 나타낸 것이다.FIG. 3 is a schematic view illustrating a process of forming a large area compound semiconductor device on a silicon substrate by using a stepped trench 300 with a trap hole according to the present invention.

도시된 바와 같이, 먼저 실리콘(001) 기판(100) 상의 트랩홀(310) 내에 상기 시드층을 형성한다(도 3(a)). 그 다음 벌크층을 상기 시드층 상측으로 형성하게 된다. 벌크층이 트랩홀(310) 내에서 성장되기 시작하면서 관통전위가 상측으로 (111) 방향으로 전파되게 되며, 어느 정도 관통전위가 전파되면 트랩홀(310) 내에 트랩된다(도 3(b)).The seed layer is first formed in the trap hole 310 on the silicon (001) substrate 100 (FIG. 3 (a)). And then the bulk layer is formed above the seed layer. As the bulk layer begins to grow in the trap hole 310, the threading dislocations propagate upward (111), and when the threading dislocations propagate to some extent, they are trapped in the trap hole 310 (Fig. 3 (b) .

그리고, 계속적으로 벌크층을 성장시키게 되면 결함이 없는 화합물 반도체층(400)은 (111) 방향으로 계속적으로 테라스부(320) 내에서 성장하게 되고(도 3(c)), 산화막(200)의 높이를 넘어서 벌크층을 이루는 화합물 반도체층(400)이 과성장(overgrowth)되면(도 3(d)), CMP 또는 건식식각에 의한 평탄화 공정을 더 수행할 수 있다(도 3(e)).When the bulk layer is continuously grown, the defect-free compound semiconductor layer 400 continuously grows in the terrace portion 320 in the (111) direction (FIG. 3 (c) When the compound semiconductor layer 400 forming the bulk layer is overgrown (FIG. 3 (d)), a planarization process by CMP or dry etching can be further performed (FIG. 3 (e)).

그리고, 상기 화합물 반도체층(400)의 평탄화 공정 후에 화합물 반도체 소자를 구성하는 물질의 증착 공정 및 패터닝 공정이 더 포함되도록 하여, 평탄화된 화합물 반도체층(400) 상부로 화합물 반도체 소자를 구성하는 물질의 성장이 이루어지게 된다.After the step of planarizing the compound semiconductor layer 400, a step of depositing and patterning the material constituting the compound semiconductor device may be further included, so that the material of the compound semiconductor device Growth is achieved.

또한, 상기 화합물 반도체층(400)의 평탄화 공정 후에 상기 화합물 반도체층(400)의 깊이 방향으로의 에칭 공정 후에 화합물 반도체 소자를 구성하는 물질의 증착 공정 및 패터닝 공정이 더 포함되도록 하여, 상기 산화막(200) 측벽 내부에서 상기 평탄화된 화합물 반도체층(400) 상부로 화합물 반도체 소자를 구성하는 물질의 성장이 이루어지게 된다.In addition, after the step of planarizing the compound semiconductor layer 400, the compound semiconductor layer 400 may be further subjected to a deposition process and a patterning process after the etching process in the depth direction of the compound semiconductor layer 400, The material for forming the compound semiconductor device is grown on the planarized compound semiconductor layer 400 in the sidewall of the substrate 200.

여기에서, 상기 테라스부(320) 내에서 성장되는 화합물 반도체층(400)은 트랩홀(310) 내에서 관통전위를 비롯한 격자 부정합에 의한 결함이 트랩되므로, 적어도 테라스부(320) 내의 화합물 반도체층(400)은 결함이 없는 영역을 형성하게 된다.Since the defect of the compound semiconductor layer 400 grown in the terrace part 320 is trapped in the trap hole 310 due to the lattice mismatch including the threading dislocations, (400) forms a defect free region.

이에 의해 하나의 트랩홀에 의한 계단형 트렌치(300)의 크기를 조절하여, 그 자체가 단일의 소자로 제공될 수도 있으며, 계단형 트렌치에 성장된 화합물 반도체층(400)을 에칭하거나 패턴을 형성하여 복수의 소자 어레이(array)를 형성할 수도 있다.
Thus, by adjusting the size of the stepped trench 300 by one trap hole, it may be provided as a single device itself, or the compound semiconductor layer 400 grown on the stepped trench may be etched or patterned So that a plurality of element arrays can be formed.

이하에서는 본 발명의 몇 가지 실시예에 대해 설명하고자 한다.Hereinafter, some embodiments of the present invention will be described.

도 4는 본 발명을 이용한 화합물 반도체 소자로써, 태양전지에 대한 모식도이다. 도시된 바와 같이 실리콘(001) 기판(100) 상층에 SiO2 산화막(200)을 형성하고, 이를 패터닝하여 트랩홀에 의한 계단형 트렌치(300)를 형성한 후, 그 상층에 Ⅲ-Ⅴ화합물 반도체층(400)(GaP)을 형성한 것으로서, 이를 태양전지의 기판으로 사용한다. 여기에서, 상기 Ⅲ-Ⅴ화합물 반도체층(400)은 GaP를 시드층으로 하여 그 상층에 Ge를 벌크층으로 증착하여 태양전지에 적용가능한 이종물질을 사용할 수도 있다.4 is a schematic view of a solar cell using a compound semiconductor device according to the present invention. As shown in the figure, a SiO 2 oxide film 200 is formed on a silicon (001) substrate 100 and is patterned to form a stepped trench 300 by a trap hole. Then, a III- Layer 400 (GaP), which is used as a substrate of a solar cell. Here, the III-V compound semiconductor layer 400 may be made of a heterogeneous material applicable to a solar cell by using GaP as a seed layer and depositing Ge as a bulk layer thereon.

상기 Ⅲ-Ⅴ화합물 반도체층(400) 상층에 태양전지 물질(윈도우층, 광변환층, 전극 등)들을 순차적으로 적층시킨 후 태양전지를 제작하게 되며, 단일 접합 이외에도 이중 또는 다중(multi) 접합에도 적용시킬 수 있다.A solar cell material (a window layer, a photo-conversion layer, an electrode, and the like) is sequentially stacked on the III-V compound semiconductor layer 400 and then a solar cell is manufactured. In addition to the single junction, Can be applied.

도 5는 평판MOSFET(planar MOSFET)에 대한 모식도에 관한 것으로서, 실리콘(001) 기판(100) 상측에 계단식 트렌치를 형성한 후, Ⅲ-Ⅴ화합물 반도체층(400)을 성장한 후, CMP 공정을 이용하여 평판(planar)의 표면(surface)을 형성하여, 기존 상용화된 실리콘 기판(100) 또는 Ⅲ-Ⅴ화합물 반도체 웨이퍼와 같이 사용할 수 있다.FIG. 5 is a schematic view of a planar MOSFET, in which a stepped trench is formed on a silicon (001) substrate 100, a III-V compound semiconductor layer 400 is grown and then a CMP process is used To form a planar surface to be used as a conventional commercialized silicon substrate 100 or a III-V compound semiconductor wafer.

상기 Ⅲ-Ⅴ화합물 반도체층(400) 상층에 게이트 산화막(200)과 게이트 금속층을 증착하고(gate first), 소스와 드레인 영역을 에칭한 후, 소스와 드레인 전극을 증착하여 평판MOSFET을 제공하는 것이다(도 5(a)).A gate oxide layer 200 and a gate metal layer are deposited on the III-V compound semiconductor layer 400, and the source and drain regions are etched. Then, source and drain electrodes are deposited to provide a planar MOSFET (Fig. 5 (a)).

또한, 도 5(b)와 같이, 더미 게이트(dummy gate)를 이용한 게이트 라스트(gate last) 공정을 이용하여 사용할 수도 있다. 이는 본 발명에 따른 Ⅲ-Ⅴ화합물 반도체층(400)을 대면적으로 고품질로 성장시킬 수 있으므로, 기존 웨이퍼와 같이 소자를 집적화시킬 수도 있기 때문이다.Also, as shown in FIG. 5 (b), a gate last process using a dummy gate may be used. This is because the III-V compound semiconductor layer 400 according to the present invention can be grown with high quality in a large area, so that it is possible to integrate the devices as with existing wafers.

도 6은 FinFET 소자에 관한 것으로서, 도 5와 같이 Ⅲ-Ⅴ화합물 반도체층(400)의 표면을 평탄화한 후, Ⅲ-Ⅴ화합물 반도체층(400)을 에칭하여 만드는 방식(도 6(a), etched FinFET)과, 계단식 트렌치의 싸이즈를 줄이고 산화막(200)을 제거하여 패턴당 하나의 Fin을 형성하는 방식(도 6(b), replacement FinFET)이 있으며, 이는 상기 도 5의 평판MOSFET의 제작방식과 유사하다.
6A and 6B illustrate a FinFET device in which the surface of the III-V compound semiconductor layer 400 is planarized and then the III-V compound semiconductor layer 400 is etched (FIGS. 6A and 6B) (FIG. 6 (b), replacement FinFET) in which the size of the stepped trench is reduced and the oxide film 200 is removed to form one Fin per pattern, .

이와 같이, 본 발명은 실리콘 기판 상에 트랩홀에 의한 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 트랩홀 내에서 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공하는 것이다.As described above, according to the present invention, a stepped trench is formed by a trap hole on a silicon substrate to trap a threading dislocation generated in an interface between silicon and a compound semiconductor in a trap hole to form a defect free large area compound And to provide a semiconductor device.

즉, 실리콘 기판 상층에 트랩홀에 의한 계단형 트렌치를 형성하여, 종래의 ART 기술을 이용하여 결함을 고정시키고, Ⅲ-Ⅴ화합물 반도체의 수평방향 성장을 이용하여 결함이 없는 Ⅲ-Ⅴ화합물 반도체층을 넓게 성장시킬 수 있어, 대면적의 Ⅲ-Ⅴ화합물 반도체층을 얻을 수 있으며, 이로 인해 광소자 또는 전자소자와 같은 반도체 소자 연구에 널리 사용될 것으로 기대된다.That is, a step-like trench is formed in the upper layer of the silicon substrate by a trap hole to fix the defect by using the conventional ART technology, and the III-V compound semiconductor layer Can be widely grown to obtain a III-V compound semiconductor layer having a large area, and thus it is expected to be widely used for researching semiconductor devices such as optical devices or electronic devices.

100 : 실리콘 기판 또는 실리콘(001) 기판
200 : 산화막 300 : 트랩홀에 의한 계단형 트렌치
310 : 트랩홀 320 : 테라스부
400 : 화합물 반도체층100: a silicon substrate or a silicon (001) substrate
200: oxide film 300: stepped trench by trap hole
310: Trap hole 320: Terrace portion
400: compound semiconductor layer

Claims (15)

실리콘 기판 상에 화합물 반도체 소자를 제조하는 방법에 있어서,
실리콘 기판을 준비하는 제1단계;
상기 실리콘 기판 상에 산화막을 증착시키는 제2단계;
상기 산화막을 패터닝하여, 상기 실리콘 기판의 일부 영역을 노출시키면서, 상기 실리콘 기판 상에는 트랩홀에 의한 계단형 트렌치를 형성하는 제3단계;
상기 트랩홀에 의한 계단형 트렌치 형성 후, 노출된 상기 실리콘 기판 영역과 상기 트랩홀에 의한 계단형 트렌치 상측에 화합물 반도체층을 성장시키는 제4단계;를 포함하여 이루어지되,
상기 트랩홀에 의한 계단형 트렌치는,
상기 실리콘 기판 상측에 형성되어 상기 화합물 반도체층의 결함을 트랩하는 트랩홀과,
상기 트랩홀 상측에 수평으로 확장형성되어, 상기 산화막을 패터닝하여 형성된 영역 내부에 무결함 기판 영역을 제공하여, 무결함의 화합물 반도체층 영역을 형성하는 테라스부로 이루어진 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.A method of manufacturing a compound semiconductor device on a silicon substrate,
A first step of preparing a silicon substrate;
A second step of depositing an oxide film on the silicon substrate;
A third step of patterning the oxide film to expose a part of the silicon substrate and forming a stepped trench on the silicon substrate by trap holes;
And a fourth step of growing a compound semiconductor layer on the stepped trench by the exposed silicon substrate region and the trap hole after forming the stepped trench by the trap hole,
The stepped trench by the trap hole,
A trap hole formed on the silicon substrate for trapping defects of the compound semiconductor layer,
And a terrace portion formed horizontally and extended above the trap hole to provide a defect-free substrate region in an area formed by patterning the oxide film to form a clean compound semiconductor layer region. A method of forming a large area compound semiconductor device on a silicon substrate by using a trench. 삭제delete 제 1항에 있어서, 상기 트랩홀에 의한 계단형 트렌치는,
상기 트랩홀 및 테라스부를 순차적으로 에칭하여 형성하는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.2. The method of claim 1, wherein the stepped trench by the trap hole comprises:
Wherein the trap hole and the terrace portion are sequentially etched to form a large-area compound semiconductor device on the silicon substrate by using the stepped trench. 제 1항에 있어서, 상기 트랩홀은,
실리콘 기판에 대한 수직 단면이 원형, 정사각형, 직사각형 및 다각형 중 어느 하나의 형태로 형성된 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.The apparatus according to claim 1, wherein the trap hole
Wherein the vertical cross section of the silicon substrate is formed in the shape of a circle, a square, a rectangle, or a polygon, and wherein the stepped trench is formed by a trap hole. 제 1항에 있어서, 상기 테라스부는,
실리콘 기판에 대한 수직 단면이 정사각형, 직사각형 및 다각형 중 어느 하나의 형태로 형성된 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.2. The apparatus according to claim 1,
A method for forming a large area compound semiconductor device on a silicon substrate by using a stepped trench by a trap hole, the vertical cross-section being formed in a shape of a square, a rectangle or a polygon. 제 1항에 있어서, 상기 트랩홀에 의한 계단형 트렌치는,
단수 또는 복수의 형태로 반복 형성되는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.2. The method of claim 1, wherein the stepped trench by the trap hole comprises:
Wherein the step of forming the large-area compound semiconductor device on the silicon substrate is performed by using the stepped trenches formed by the trap holes. 제 1항에 있어서, 상기 화합물 반도체층은,
주기율표 상의 3족과 5족 원소가 포함되는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.The organic electroluminescent device according to claim 1,
Wherein the third and fifth group elements on the periodic table are included in the step of forming the large-area compound semiconductor device on the silicon substrate by using the stepped trench by the trap hole. 제 1항에 있어서, 상기 제4단계의 상기 화합물 반도체층은,
상기 실리콘 기판 상부에 시드층(seed layer)을 먼저 형성하고, 상기 시드층의 상부에 벌크층(bulk layer)을 형성하는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.The method according to claim 1, wherein the compound semiconductor layer in the fourth step comprises:
Wherein a seed layer is first formed on the silicon substrate, and a bulk layer is formed on the seed layer. The stepped trench is formed on the silicon substrate, A method for forming an area compound semiconductor device. 제 8항에 있어서, 상기 시드층은,
SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 벌크층은 GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.9. The method according to claim 8,
Wherein the bulk layer is made of a material selected from the group consisting of GaP, GaAs, InP, InAs, GaSb, and InSb, wherein the bulk layer is made of a material selected from the group consisting of SiGe, Ge, GaP, GaAs, InP, InAs, GaSb and InSb. Or a mixed material of the above-mentioned materials is used as a material for forming the large-area compound semiconductor device on the silicon substrate by using the stepped trench by the trap hole. 제 1항에 있어서, 상기 산화막은,
SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.The semiconductor device according to claim 1,
SiO 2 , SiN x , Wherein the step of forming the trench is performed using a stepped trench formed of a material selected from the group consisting of SiO x N y , AlN, HfO x and ZrO x , or a mixed material of the above materials. Lt; / RTI > 제 10항에 있어서, 상기 산화막의 패터닝 후 상기 물질로 이루어진 산화막을 적층하여 사용하는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.11. The method according to claim 10, wherein an oxide film made of the material is stacked after patterning the oxide film, and the step of forming the oxide film is used to form a large area compound semiconductor device on the silicon substrate using the stepped trench. 제 1항에 있어서, 상기 제 4단계의 화합물 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정이 더 추가되는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.The method according to claim 1, further comprising the step of planarizing by CMP or dry etching when the compound semiconductor layer in the fourth step is overgrown, A method for forming a large area compound semiconductor device on a substrate. 제 12항에 있어서, 상기 화합물 반도체층의 평탄화 공정 후에 화합물 반도체 소자를 구성하는 물질의 증착 공정 및 패터닝 공정이 더 포함되는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.13. The method according to claim 12, further comprising a step of depositing and patterning a material constituting the compound semiconductor device after the step of planarizing the compound semiconductor layer, wherein a stepped trench is formed on the silicon substrate A method for forming an area compound semiconductor device. 제 12항에 있어서, 상기 화합물 반도체층의 평탄화 공정 후에 상기 화합물 반도체층의 깊이 방향으로의 에칭 공정 후에 화합물 반도체 소자를 구성하는 물질의 증착 공정 및 패터닝 공정이 더 포함되는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.13. The method according to claim 12, further comprising a step of depositing and patterning a material constituting the compound semiconductor device after the step of etching the compound semiconductor layer in the depth direction after the step of planarizing the compound semiconductor layer A method for forming a large area compound semiconductor device on a silicon substrate by using a stepped trench by a trench. 제 1항, 제 3항 내지 제 14항 중의 어느 한 항에 있어서, 상기 화합물 반도체 소자는,
태양전지, LED, 평판MOSFET, FinFET, 이미지 센서용 포토 디텍터 및 센서 중 어느 하나에 사용되며, 이러한 화합물 반도체 소자는 단일소자 또는 어레이(array) 형태로 제공되는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.15. The compound semiconductor device according to any one of claims 1 and 3 to 14,
Wherein the compound semiconductor device is used in any one of solar cells, LEDs, flat panel MOSFETs, FinFETs, photo detectors for image sensors, and sensors, and the compound semiconductor devices are provided in a single element or array form. A method of forming a large area compound semiconductor device on a silicon substrate by using a trench.
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