KR101547298B1

KR101547298B1 - Fractional-ratio frequency synthesizer with multi-phase output clocks and method for synthesizing frequency using the same

Info

Publication number: KR101547298B1
Application number: KR1020150034681A
Authority: KR
Inventors: 김종선; 한상우; 배봉호
Original assignee: 홍익대학교 산학협력단
Priority date: 2015-03-12
Filing date: 2015-03-12
Publication date: 2015-08-27

Abstract

The present invention relates to a fractional-ratio frequency synthesizer having multi-phase output clocks and a method for synthesizing a frequency using the same. The fractional-ratio frequency synthesizer having the multi-phase output clocks comprises: a forward pass unit to output an output clock having a frequency obtained by multiplying the frequency of the input clock by a natural number or a fraction; a delay control feedback block to generate a control voltage (V_Ctrl) to synchronize the output clock of the forward pass unit with the input clock; and a multiplication control feedback block to generate a control signal (Ctrl[1:0]) for a mode change to be applied to the forward pass unit and the delay control feedback block to multiply the frequency of the input clock of the forward pass unit by a natural number or a fraction. The forward pass unit comprises a voltage control delay line having a plurality of voltage control delay units. Time delays of the voltage control delay units are synchronized with each other to generate multi-phase output clock signals.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fractional-frequency synthesizer having a multi-phase output clock and a frequency synthesizer using the same,

본 발명은 분수배 주파수 합성기 및 증배기에 관한것으로, 보다 구체적으로는 입력 클록 주파수의 분수배 주파수를 갖는 출력 클록을 생성하는데 있어 다중 위상의 출력 신호를 생성할 수 있으며, 주파수 및 위상 락킹-타임을 큰 폭으로 감소시킬 수 있는 고속 락킹 모드가 구비된 다중위상 출력클록을 가지는 멀티플라잉 지연고정루프 기반의 분수배 주파수 합성기 및 이를 이용한 주파수 합성방법에 관한 것이다.
The present invention relates to a frequency synthesizer and a multiplier, and more particularly, to a multi-phase output signal generator for generating an output clock having a multiples of a multiple of an input clock frequency, And a frequency synthesizing method using the same. 2. Description of the Related Art [0002] The present invention relates to a multi-

종래의 멀티플라잉 지연 고정 루프 기반의 분수배 주파수 증배기 및 합성기는 종래의 위상 고정 루프 (PLL: Phase Locked Loop) 또는 지연 고정 루프 (DLL: Delay Locked Loop) 기반의 주파수 증배기를 대체하기 위해 제안되었다.Conventional multi-flying delay locked loop based multi-frequency multipliers and synthesizers have been proposed to replace conventional phase locked loop (PLL) or delay locked loop (DLL) based frequency multipliers .

도 1을 참조하면, 상기 멀티플라잉 지연 고정 루프 기반의 분수배 주파수 합성기는 멀티플렉서와 전압 제어 지연 라인으로 구성된 포워드 패스부의 모드 변경을 통해 상기 위상 고정 루프 기반의 주파수 합성기의 단점인 지터 축적 문제와 루프 안정성 문제를 해결 할 수 있으며, 상기 지연 고정 루프 기반의 주파수 합성기의 단점인 복잡한 주파수 증배 알고리즘 문제를 해결 할 수 있다. 또한, 3-입력 1-출력 멀티플렉서와 멀티플렉서 제어 디코더를 적용하여 클록 스큐 없이 분수배 주파수 증배가 가능하다.Referring to FIG. 1, the multi-splitting delay locked loop based multi-frequency multi-frequency synthesizer includes a multiplier and a voltage control delay line, It is possible to solve the stability problem and solve the problem of complicated frequency doubling algorithm which is a disadvantage of the delay locked loop based frequency synthesizer. In addition, by applying a 3-input 1-output multiplexer and a multiplexer-controlled decoder, it is possible to multiply the frequency division multiple without clock skew.

그러나 도 2를 참조하면, 종래의 멀티플라잉 지연 고정 루프 기반의 분수배 주파수 증배기 및 합성기는 필요 이상의 위상 검출 구간을 가지는 것으로 인해 락을 실패할 가능성을 소지하고 있는 문제가 있다. 구체적으로 단지 입력 클록(CLK_IN)의 (M+1)번째 상승에지와 출력 클록(CLK_360°의 (N+1)번째 상승에지의 위상 차이의 검출만 필요한 멀티플라잉 지연 고정 루프 기반의 분수배 주파수 증배기 및 합성기 동작에서 필요이상의 위상 검출 구간을 설정함으로써, 락이 되기 위해 지연이 생성되어야 하는 상황에서 오히려 지연을 감소시키는 동작을 하게 될 가능성이 있다. 이 경우 분수배 주파수 증배기 및 합성기는 락이 되지 않고 오동작으로 유지하는 문제가 있다.However, referring to FIG. 2, there is a problem in that the conventional multi-flying delay locked loop-based multi-frequency multiplier and synthesizer has a possibility of failing to lock due to having a phase detection period longer than necessary. Specifically, only the input clock (CLK _IN) of the (M + 1) th rising edge of the output clock (CLK _{360 °} of the (N + 1) of the phase detection only fixed necessary multiplying the delay of the difference between the loop based on the second rising edge minutes several times By setting a phase detection interval that is more than necessary in frequency multiplier and synthesizer operation, there is a possibility that the delay reducing operation may be performed in a situation where a delay has to be generated in order to be locked. In this case, There is a problem that it is maintained as a malfunction.

또한 상기 멀티플라잉 지연 고정 루프 기반의 분수배 주파수 합성기는 지연 제어 블록이 단순히 위상 검출기와 차지 펌프로만 구성되어 락킹 타임이 감소 할수록 지터 성능이 악화되는 특성을 갖는다. 따라서 빠른 락킹 타임을 요구하는 응용분야에 적용할 경우 지터 성능이 크게 악화된다. 또한, 전압 제어 지연 라인으로만 구성된 위상 고정 루프 기반 주파수 합성기의 링 오실레이터와 달리 전압 제어 지연 라인과 그 후단에 설치된 멀티플렉서로 구성된 포워드 패스가 모드에 따라 링 오실레이터 기능을 대체하므로 다중 위상 출력 클록을 생성하기 어렵다. 이로 인해, 종래 멀티플라잉 지연 고정 루프 기반의 분수배 주파수 합성기는 주파수 합성기로서의 성능과 유용성이 제한되는 문제가 있었다.
In addition, the multi-splitting delay locked loop based multi-frequency multi-frequency synthesizer is characterized in that the jitter performance deteriorates as the delay control block is composed only of the phase detector and the charge pump and the locking time is reduced. Therefore, jitter performance is significantly deteriorated when applied to an application requiring fast locking time. In addition, unlike a ring oscillator of a phase-locked loop-based frequency synthesizer consisting of only a voltage-controlled delay line, a forward path composed of a voltage-controlled delay line and a multiplexer disposed at the subsequent stage replaces the ring oscillator function depending on the mode, It is difficult to do. Therefore, the conventional multi-splitting delay locked loop based multi-frequency multi-frequency synthesizer has a problem in that its performance and usefulness are limited.

한국공개특허 제10-1990-0702661호Korean Patent Publication No. 10-1990-0702661

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 적절한 위상 검출 구간 설정을 통해 종래의 멀티플라잉 지연고정루프 기반의 분수배 주파수 합성기가 가지는 락 실패 가능성을 없애고, 고속 락킹 모드를 통해 다중 위상 출력 클록을 빠른 시간에 생성할 수 있는 다중위상 출력클록을 가지는 멀티플라잉 지연고정루프 기반의 분수배 주파수 합성기 및 이를 이용한 주파수 합성방법을 제공하기 위한 것이다.
SUMMARY OF THE INVENTION It is an object of the present invention to eliminate the possibility of a lock failure of a conventional multi-splitting delay locked loop based multi-frequency multi-frequency synthesizer through setting an appropriate phase detection interval, The present invention is to provide a multi-frequency multiplying frequency synthesizer based on a multi-flying delay locked loop having a multi-phase output clock capable of rapidly generating a multi-phase output clock through a fast locking mode and a frequency synthesizing method using the same.

본 발명의 예시적인 실시예에 따르면, 입력 클록의 주파수를 정수배 또는 분수배로 증배시킨 주파수를 갖는 출력 클록을 출력하는 포워드 패스부; 상기 포워드 패스부의 출력 클록을 입력 클록에 동기시키기 위한 제어 전압(V_Ctrl)을 생성하는 지연 제어 피드백 블록; 및 상기 포워드 패스부의 입력 클록의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호(Ctrl[1:0])를 생성하는 증배 제어 피드백 블록;을 포함하며, 상기 포워드 패스부는 다수의 전압 제어 지연 유닛을 포함한 전압 제어 지연 라인을 포함하며, 각 전압 제어 지연 유닛의 지연 시간을 일치시켜 다중 위상의 출력 클록 신호 생성하는 것을 특징으로 하는 분수배 주파수 합성기가 제공된다.According to an exemplary embodiment of the present invention, there is provided a clock control circuit comprising: a forward path portion for outputting an output clock having a frequency obtained by multiplying the frequency of an input clock by an integer multiple or a multiple of a multiple; A delay control feedback block for generating a control voltage (V _Ctrl ) for synchronizing the output clock of the forward path section with an input clock; And generating a control signal (Ctrl [1: 0]) for switching the mode to be applied to the forward path portion and the delay control feedback block to multiply the frequency of the input clock of the forward path portion by an integer multiple or a multiple of a multiple, Wherein the forward path unit includes a voltage control delay line including a plurality of voltage control delay units and generates a multi-phase output clock signal by matching the delay times of the voltage control delay units. A multiple frequency synthesizer is provided.

상기 포워드 패스부는 상기 증배 제어 피드백 블록에서 생성된 제어 신호를 입력받아 상기 전압 제어 지연 라인의 모드를 선택하는 멀티플렉서; 상기 지연 제어 피드백 블록에서 생성된 제어 전압을 입력받아 그에 해당하는 지연 시간을 생성시키는 다수의 전압 제어 지연 유닛; 및 상기 각 전압 제어 지연 유닛의 후단에 설치되며, 상기 멀티플렉서로 인한 지연 시간과 동일한 지연 시간을 생성하여 상기 각 전압 제어 지연 유닛들의 지연 시간이 일치시키기 위한 지연 보상기를 포함한다. Wherein the forward path unit receives a control signal generated in the multiplication control feedback block and selects a mode of the voltage control delay line; A plurality of voltage control delay units receiving the control voltage generated in the delay control feedback block and generating a delay time corresponding thereto; And a delay compensator disposed at a downstream end of each of the voltage control delay units to generate a delay time equal to the delay time due to the multiplexer to match the delay times of the voltage control delay units.

상기 지연 보상기는 상기 멀티플렉서로 인한 마지막 단의 전압 제어 지연 유닛에 추가되는 지연 시간만큼을 타 전압 제어 지연 유닛에 보상하여 다중 위상 출력 클록 신호를 생성할 수 있다. The delay compensator may compensate the other voltage control delay unit for a delay time added to the voltage control delay unit at the last stage caused by the multiplexer to generate a multi-phase output clock signal.

상기 포워드 패스부의 전압 제어 지연 라인은 상기 지연 제어 피드백 블록의 제어 전압(V_Ctrl)의 전압 레벨이 상승할 경우 상기 전압 제어 지연 라인의 지연 시간이 증가하고, 상기 지연 제어 피드백 블록의 제어 전압(V_Ctrl)의 전압 레벨이 하강할 경우 상기 전압 제어 지연 라인의 지연 시간이 감소하는 것을 특징으로 한다. The delay time of the voltage control delay line increases when the voltage level of the control voltage V _Ctrl of the delay control feedback block increases and the control voltage V of the delay control feedback block increases _When the voltage level of the voltage control delay line is lowered, the delay time of the voltage control delay line is reduced.

상기 지연 제어 피드백 블록은 상기 포워드 패스부의 입력 클록과 출력 클록의 위상 차이를 검출하는 위상 검출기; 및 상기 위상 검출기의 후단에 설치되며, 상기 제어 전압(V_Ctrl)을 생성하는 차지 펌프를 포함한다. Wherein the delay control feedback block includes: a phase detector for detecting a phase difference between an input clock and an output clock of the forward path portion; And a charge pump provided at the rear end of the phase detector to generate the control voltage V _Ctrl .

상기 지연 제어 피드백 블록은 상기 위상 검출기의 위상 검출 구간을 제어하는 위상 검출 제어 신호(Ctrl_PD)와 상기 차지 펌프의 제2충전경로를 제어하는 제2충전경로 제어 신호(UP2)를 생성하는 지연 제어신호 발생부; 및 하모닉 락을 감지하고, 하모닉 락 진행 시 복구 신호(Ctrl_HLD)를 생성하는 하모닉 락 감지부;를 더 포함하며, 상기 차지 펌프는 상기 위상 검출기의 신호와 상기 지연 제어신호 발생부의 제어 신호 및 하모닉 락 감지부의 하모닉 락 복구 신호를 입력받아 제어 전압(V_Ctrl)을 생성할 수 있다. The delay control feedback block includes a phase detection control signal (Ctrl _PD ) for controlling the phase detection period of the phase detector and a delay control signal (UP2) for generating a second charge path control signal (UP2) for controlling the second charge path of the charge pump A signal generator; And a harmonic lock detection unit for detecting a harmonic lock and generating a restoration signal (Ctrl _HLD ) upon the progression of the harmonic lock, wherein the charge pump is controlled by a signal of the phase detector, a control signal of the delay control signal generation unit, The control voltage ( _Vctrl ) can be generated by receiving the harmonic lock recovery signal of the lock detection unit.

상기 지연 제어 신호 발생부는 상기 증배 제어 피드백 블록의 출력 신호(Ctrl[0])가 '1'의 값을 가지고 입력 클록(CLK_IN)이 '0'의 값을 가지는 경우 상기 위상 검출 제어 신호(Ctrl_PD)가 생성되고, 상기 위상 검출기는 위상 검출 구간으로 진입할 수 있다. The delay control signal generator generates the delay control signal when the output signal (Ctrl [0]) of the multiplication control feedback block has a value of '1' and the input clock (CLK _IN ) has a value of '0' _PD ) is generated, and the phase detector can enter the phase detection section.

상기 지연 제어 신호 발생부는 상기 증배 제어 피드백 블록의 출력 신호(Ctrl[0])가 '1'의 값을 가지고 입력 클록(CLK_IN)이 '1'의 값을 가지는 경우 제 2 충전경로 제어 신호(UP2)가 생성되고, 상기 차지 펌프의 제 2 충전경로는 활성화되면서 제1 충전 경로에 비하여 상대적으로 빠른 속도로 제어 전압(V_Ctrl)의 전압 레벨을 변화시킬 수 있다. The delay control signal generator generates a second charge path control signal when the output signal (Ctrl [0]) of the multiplication control feedback block has a value of '1' and the input clock (CLK _IN ) UP2) is generated, the second charging path of said charge pump is enabled, as it is possible to change the voltage level of the control voltage at a relatively faster rate than the first charging path (V _Ctrl).

상기 차지 펌프는 하모닉 락이 발생한 경우, 상기 하모닉 락 감지부의 하모닉 락 복구 신호를 입력받아 제 2 방전경로를 통해 제어 전압의 전압 레벨을 제1 방전경로에 통했을 때에 비하여 상대적으로 빠르게 감소시키는 것을 특징으로 한다.Wherein the charge pump receives the harmonic lock recovery signal of the harmonic lock sensing unit and decreases the voltage level of the control voltage through the second discharge path relatively faster than when the voltage level of the control voltage passes through the first discharge path, do.

상기 위상 검출기는 하모닉 락이 발생한 경우, 지연 시간을 감소시키도록 방전 경로 활성화 제어 신호(DN)만 생성할 수 있다. When the harmonic lock occurs, the phase detector may generate only the discharge path activation control signal DN so as to reduce the delay time.

상기 증배 제어 피드백 블록은 상기 포워드 패스부의 입력 클록을 입력받아 외부 신호에 의해 설정된 분주값(M)에 해당하는 주기에 신호를 생성하는 입력 디바이더; 상기 포워드 패스부의 출력 클록을 입력받아 외부 신호에 의해 설정된 분주값(N)에 해당하는 주기에 신호를 생성하는 출력 디바이더; 상기 입력 디바이더와 상기 출력 디바이더에서 생성된 신호와 상기 포워드 패스부의 입력클록과 출력 클록을 입력받아 상기 포워드 패스부의 멀티플렉서를 제어하는 신호(Ctrl[1:0])를 생성하는 멀티플렉서 제어부를 포함한다. Wherein the multiplication control feedback block comprises: an input divider that receives an input clock of the forward path unit and generates a signal at a period corresponding to a division value M set by an external signal; An output divider that receives the output clock of the forward path unit and generates a signal at a period corresponding to the division value N set by the external signal; And a multiplexer control unit for receiving a signal generated by the input divider, the output divider, and an input clock and an output clock of the forward path unit and generating a signal (Ctrl [1: 0]) for controlling the multiplexer of the forward path unit.

상기 멀티플렉서 제어부는 외부에서 입력되는 모드 제어 신호(Ctrl_Mode)를 입력받아 분수배 주파수 합성기의 동작 모드를 주파수 증배 모드와 지연 고정 모드 중에서 선택하도록 제어할 수 있다. The multiplexer control unit may receive a mode control signal (Ctrl _Mode ) input from the outside and control the operation mode of the frequency multi-frequency synthesizer to be selected from the frequency multiplying mode and the delay fixing mode.

상기 모드 제어 신호(Ctrl_Mode)이 '1'의 값을 가지는 경우 분수배 주파수 합성기는 주파수 증배 모드로 동작하며, 모드 제어 신호(Ctrl_Mode)이 '0'의 값을 가지는 경우 분수배 주파수 합성기는 지연 고정 루프 회로와 동일하게 동작하는 지연 고정 모드로 동작하는 것을 특징으로 한다. When the mode control signal (Ctrl _Mode ) has a value of '1', the fractional frequency synthesizer operates in the frequency doubling mode. When the mode control signal (Ctrl _Mode ) has a value of '0' And operates in a delay locked mode which operates in the same manner as the delay locked loop circuit.

상기 증배 제어 피드백 블록은 상기 포워드 패스부를 링 오실레이터 모드, 입력 클록 주입 모드 및 전원 전압 주입 모드 간의 동작 모드를 변환시키도록 서로 다른 경우의 제어 신호를 생성할 수 있다.The multiplication control feedback block may generate control signals in different cases to convert the forward pass section into an operating mode between the ring oscillator mode, the input clock injection mode, and the power supply voltage injection mode.

상기 증배 제어 피드백 블록은 상기 입력 디바이더 및 출력 디바이더의 설정에 따라 입력 클록의 주파수가 N/M만큼 증배된 주파수를 갖는 출력 클록을 생성하도록 제어 신호(Ctrl[1:0])를 생성할 수 있다. The multiplication control feedback block may generate a control signal (Ctrl [1: 0]) to generate an output clock whose frequency of the input clock is multiplied by N / M according to the setting of the input divider and the output divider .

상기 포워드 패스부는 상기 입력 클록, 출력 클록, 서플라이 전압 및 그라운드 전압을 입력받고, 상기 증배 제어 피드백 블록으로부터 입력된 제어 신호(Ctrl[1:0])에 기초한 동작 모드의 변경을 통해 입력 클록의 주파수를 정수배 또는 분수배만큼 증배한 주파수를 갖는 클록을 출력할 수 있다. The forward path unit receives the input clock, the output clock, the supply voltage, and the ground voltage, and changes the frequency of the input clock by changing the operation mode based on the control signal (Ctrl [1: 0]) input from the multiplication control feedback block Can be outputted as a clock having a frequency multiplied by an integral multiple or a multiple of several times.

상기 포워드 패스부은 입력 클록이 지연 제어 피드백 블록으로부터 생성되는 제어 전압(V_Ctrl)에 의해 설정된 전압 제어 지연 라인의 지연 시간만큼 지연된 출력 클록을 출력하는 입력 클록 주입 모드; 지연 제어 피드백 블록으로부터 생성되는 제어 전압(V_Ctrl)에 의해 설정된 전압 제어 지연 라인의 지연 시간을 반주기로 갖는 출력 클록을 출력하는 링 오실레이터 모드; 및 서플라이 전압 및 그라운드 전압을 출력 클록으로 출력하는 전원 전압 주입 모드를 포함하는 동작 모드의 변경을 통해 입력 클록의 주파수에 대해 정수배 또는 분수배만큼 증배된 주파수를 가지는 출력 클록을 출력할 수 있다. Wherein the forward pass section includes: an input clock injection mode for outputting an output clock whose input clock is delayed by a delay time of a voltage control delay line set by a control voltage (V _Ctrl ) generated from a delay control feedback block; A ring oscillator mode for outputting an output clock having a half period of the delay time of the voltage control delay line set by the control voltage (V _Ctrl ) generated from the delay control feedback block; And a power supply voltage injection mode for outputting the supply voltage and the ground voltage to the output clock, the output clock having the frequency multiplied by an integral multiple or a multiple of several times with respect to the frequency of the input clock.

상기 증배 제어 피드백 블록과 포워드 패스부는 입력 클록과 출력 클록 간의 클록 스큐가 발생하지 않도록 서로 병렬적으로 신호를 처리할 수 있다. The multiplication control feedback block and the forward path unit may process signals in parallel with each other so that clock skew does not occur between the input clock and the output clock.

상기 멀티플렉서와 전압 제어 지연 라인은 차동쌍 구조로 형성될 수 있다.The multiplexer and the voltage control delay line may be formed in a differential pair structure.

본 발명의 다른 측면에 따르면, 최초의 입력 클록과 출력 클록의 상승에지를 검출하여, 입력클록의 상승 에지와 출력 클록의 상승 에지를 비교하는 단계; 락을 위해 생성되어야 할 지연이 상기 입력 클록의 주기 이상인지 여부를 판단하여 대전류 충전 구간으로의 진입 여부를 판단하는 단계; 판단 결과, 대전류 충전 구간으로의 진입이 필요할 경우, 차지 펌프의 제 2 충전경로가 활성화되고, 대전류 충전 구간으로의 진입이 불필요하다고 판단된 경우에는 차지 펌프의 제 2 충전경로의 활성화를 생략시키는 단계; 및 지연 제어신호 발생부에서 위상 검출 신호(CtrlPD)의 생성 여부 판단을 통해 위상 검출 구간으로의 진입 여부를 판단하되, 위상 검출 구간으로 진입한 경우에는 입력 클록과 출력 클록의 위상 차이를 검출하여 락킹 포인트를 검색하는 단계를 포함하는 것을 분수배 주파수 합성방법이 제공된다.According to another aspect of the present invention, there is provided a method of detecting a rising edge of an input clock and a rising edge of an output clock, Determining whether a delay to be generated for the lock is greater than or equal to a period of the input clock, and determining whether to enter the large current charging section; As a result of the determination, if it is determined that the second charge path of the charge pump is activated when it is necessary to enter the large current charging section and the activation of the second charge path of the charge pump is omitted ; And the delay control signal generator determines whether or not the phase detection signal CtrlPD is generated. When the phase detection section enters the phase detection section, the phase difference between the input clock and the output clock is detected, Searching for a point in the frequency domain.

상기 락킹 포인트 검색단계 이후에, 하모닉 락 감지부를 통해 다중 위상 분수배 주파수 합성기의 동작이 하모닉 락으로의 진행 여부를 판단하되, 하모닉 락으로 진행되고 있다고 판단될 경우 차지 펌프의 제 2 방전경로를 활성화되고, 그렇지 않은 경우 차지 펌프의 제 2 방전경로의 활성화를 생략하는 단계; 및 다중 위상 분수배 주파수 합성기가 올바른 락 동작을 하였다고 판단될 때까지 상기 단계를 반복하는 단계를 더 포함할 수 있다.
The method of claim 1, further comprising: after the locking point searching step, determining whether the operation of the multiphase fractional multiple frequency synthesizer is proceeding to the harmonic lock through the harmonic lock sensing unit, If not, omitting activation of the second discharge path of the charge pump; And repeating the steps until it is determined that the multi-phase divide-by-several frequency synthesizer has performed a proper locking operation.

본 발명에서와 같이, 적절한 위상 검출 구간 설정을 통해 종래의 멀티플라잉 지연고정루프 기반의 분수배 주파수 합성기가 가지는 락 실패 가능성을 없애고, 지연 제어신호 발생부를 통해 입력 클록과 출력 클록의 위상 차이를 감지하여 차지펌프의 전류량을 제어하는 동작을 통해 락킹 타임을 크게 감소시킴과 동시에 락 이후의 지터 성능을 개선시킬 수 있다.As in the present invention, it is possible to eliminate the possibility of lock failure of the multi-frequency multi-frequency synthesizer based on the conventional multi-flying delay locked loop through the setting of the appropriate phase detection interval and to detect the phase difference between the input clock and the output clock through the delay control signal generator The charge amount of the charge pump is controlled to greatly reduce the locking time and improve the jitter performance after the lock.

또한, 멀티플렉서에 의해 발생하는 위상 에러를 각 전압 제어 지연 라인 후단에 설치된 지연 보상기에서 제거하므로 위상 에러 없이 주파수가 증배된 다중 위상의 출력 클록 신호를 생성할 수 있다.
In addition, since the phase error generated by the multiplexer is removed from the delay compensator provided downstream of each voltage control delay line, it is possible to generate a multi-phase output clock signal in which the frequency is multiplied without a phase error.

도 1은 종래 기술에 따른 분수배 주파수 합성기의 세부 구성을 도시한 도면이다.
도 2는 종래 기술에 따른 분수배 주파수 합성기의 문제점을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 다중 위상 분수배 주파수 합성기의 세부 구성을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 다중 위상 분수배 주파수 합성기에 포함된 전압 제어 지연 라인을 구체화한 도면이다.
도 5a는 본 발명의 일 실시예에 따른 도 3의 다중 위상 분수배 주파수 합성기에 포함된 증배 제어 피드백 블록을 구체화한 도면이다.
도 5b는 본 발명의 일 실시예에 따른 도 3의 다중 위상 분수배 주파수 합성기에 포함된 증배 제어 피드백 블록의 논리 동작을 나타낸 도표이다.
도 6a는 본 발명의 일 실시예에 따른 도 3의 다중 위상 분수배 주파수 합성기에 포함된 지연 제어신호 발생부를 구체화한 도면이다.
도 6b는 본 발명의 일 실시예에 따른 도 3의 다중 위상 분수배 주파수 합성기에 포함된 지연 제어신호 발생부의 논리 동작을 나타낸 도표이다.
도 7은 본 발명의 일 실시예에 따른 도 3의 다중 위상 분수배 주파수 합성기에 포함된 차지 펌프를 구체화한 도면이다.
도 8a는 본 발명의 일 실시예에 따른 다중 위상 분수배 주파수 합성기의 락킹을 수행하는 전체 과정 중 초반부를 나타내는 도면이다.
도 8b는 본 발명의 일 실시예에 따른 다중 위상 분수배 주파수 합성기의 락킹을 수행하는 전체 과정 중 첫번째 중반부를 나타내는 도면이다.
도 8c는 본 발명의 일 실시예에 따른 다중 위상 분수배 주파수 합성기의 락킹을 수행하는 전체 과정 중 두번째 중반부를 나타내는 도면이다.
도 8d는 본 발명의 일 실시예에 따른 다중 위상 분수배 주파수 합성기의 락킹을 수행하는 전체 과정 중 후반부를 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 다중 위상 분수배 주파수 합성기의 동작을 나타낸 흐름도이다.
도 10은 본 발명의 다른 일실시예에 따른 다중 위상 분수배 주파수 합성기의 세부 구성을 도시한 도면이다.1 is a diagram showing a detailed configuration of a frequency divider / frequency synthesizer according to the prior art.
2 is a view for explaining a problem of a frequency divider according to the prior art.
FIG. 3 is a diagram illustrating a detailed configuration of a multi-phase division multiple-frequency synthesizer according to an embodiment of the present invention.
FIG. 4 illustrates a voltage controlled delay line included in the multi-phase divide-by-frequency synthesizer of FIG. 3 according to an embodiment of the present invention.
FIG. 5A illustrates a multiply control feedback block included in the multi-phase divide-and-hold synthesizer of FIG. 3 according to an embodiment of the present invention.
FIG. 5B is a chart illustrating the logic operation of the multiplication control feedback block included in the multi-phase division multiple-frequency synthesizer of FIG. 3 according to an embodiment of the present invention.
FIG. 6A illustrates a delay control signal generator included in the multi-phase division multiple-frequency synthesizer of FIG. 3 according to an embodiment of the present invention.
6B is a diagram illustrating a logic operation of a delay control signal generator included in the multi-phase division multiple-frequency synthesizer of FIG. 3 according to an embodiment of the present invention.
FIG. 7 illustrates a charge pump included in the multi-phase divide-by-frequency synthesizer of FIG. 3 according to an embodiment of the present invention.
FIG. 8A is a diagram illustrating an initial part of an overall process of performing locking of a multi-phase distributed multi-frequency synthesizer according to an embodiment of the present invention.
FIG. 8B is a diagram illustrating a first half of the entire process of performing locking of a multi-phase frequency multi-frequency synthesizer according to an embodiment of the present invention.
FIG. 8C is a diagram illustrating a second half of the entire process for performing locking of the multi-phase multiple frequency multi-frequency synthesizer according to the embodiment of the present invention.
FIG. 8D is a diagram illustrating a second half of the entire process of performing locking of the multi-phase frequency multi-frequency synthesizer according to the embodiment of the present invention.
9 is a flowchart illustrating an operation of a multi-phase division multiple-frequency synthesizer according to an embodiment of the present invention.
FIG. 10 is a detailed block diagram of a multi-phase division multiple-frequency synthesizer according to another embodiment of the present invention. Referring to FIG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기의 세부 구성을 도시한 도면이다. 도 3을 참조하면, 다중 위상 분수배 주파수 합성기는 지연 제어 피드백 블록(100), 포워드 패스부(200), 증배 제어 피드백 블록(300)을 포함한다.FIG. 3 is a diagram illustrating a detailed configuration of a multi-phase division multiple-frequency synthesizer according to an embodiment of the present invention. Referring to FIG. 3, the multi-phase divide-by-frequency synthesizer includes a delay control feedback block 100, a forward path portion 200, and a multiplication control feedback block 300.

포워드 패스부(200)는 지연 제어 피드백 블록(100)으로부터 전달된 제어 전압(V_Ctrl)과 증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])을 이용하여 입력 클록(CLK_IN)의 주파수를 정수배 또는 분수배만큼 증배된 주파수를 갖는 출력 클록(CLK₃₆₀ _°)을 출력한다.The forward pass unit 200 receives the control voltage V _Ctrl from the delay control feedback block 100 and the control signal Ctrl [1: 0] from the multiplication control feedback block 300, and it outputs an output clock (CLK ₃₆₀ _°) having a frequency doubling the frequency of the CLK _iN) by an integer multiple or branched arrangements.

포워드 패스부(200)는 증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])을 이용하여 입력 클록(CLK_IN)을 지연 제어 피드백 블록(100)으로부터 전달된 제어 전압(V_Ctrl)에 의해 설정된 전압 제어 지연 라인(202)의 지연 시간만큼 지연된 출력 클록(CLK₃₆₀ _°)으로 출력하는 입력 클록 주입 모드, 지연 제어 피드백 블록(100)으로부터 생성된 지연 제어 전압(V_Ctrl)에 의해 설정된 전압 제어 지연 라인(202)의 지연 시간을 반주기로 갖는 출력 클록(CLK₃₆₀ _°)을 출력하는 링 오실레이터 모드 및 서플라이 전압을 출력 클록(CLK₃₆₀ _°)으로 출력하는 전원 전압 주입 모드를 포함하는 동작 모드의 변경을 통해 입력 클록(CLK_IN)의 주파수에 대해 정수배 또는 분수배만큼 증배된 주파수를 가지는 출력 클록(CLK₃₆₀ _°)을 출력한다. The forward pass unit 200 receives the input clock CLK _IN from the delay control feedback block 100 using the control signal Ctrl [1: 0] received from the multiplication control feedback block 300 a delay control voltage generated by the V _Ctrl) voltage controlled delay line 202, delay time as the delayed output clock (CLK ₃₆₀ _°) input clock injection mode, the delay control feedback block 100 for outputting a set by (V _Ctrl) A ring oscillator mode for outputting an output clock (CLK ₃₆₀ _° ) having a delay time of the voltage control delay line 202 set by the oscillation circuit 202 and a power supply voltage injection mode for outputting the supply voltage as an output clock (CLK ₃₆₀ _° ) (CLK ₃₆₀ _° ) having a frequency multiplied by an integer multiple or a multiple of several times with respect to the frequency of the input clock (CLK _IN ) through the change of the operation mode for changing the operation mode.

구체적으로, 포워드 패스부(200)는 입력 클록(CLK_IN)과 지연 제어 피드백 블록(100)으로부터 전달된 제어 전압(V_Ctrl)과 증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])을 이용하여 출력 클록(CLK₃₆₀ _°)을 생성한다.Specifically, the forward path unit 200 receives the control signal V _Ctrl from the input clock CLK _IN and the delay control feedback block 100 and the control signal Ctrl [1] from the multiplication control feedback block 300 : 0]) to generate an output clock (CLK ₃₆₀ _° ).

지연 제어 피드백 블록(100)은 포워드 패스부(200)에서 입력 클록(CLK_IN)에 출력 클록(CLK_360°)를 동기시키기 위한 아날로그 제어 전압(V_Ctrl)을 생성한다.The delay control feedback block 100 generates an analog control voltage V _Ctrl for synchronizing the output clock (CLK ₃₆₀ ) to the input clock (CLK _IN ) in the forward pass section (200).

포워드 패스부(200)의 전압 제어 지연 라인(202)은 지연 제어 피드백 블록(100)으로부터 입력된 제어 전압(V_Ctrl)에 설정된 지연을 생성한다.The voltage control delay line 202 of the forward pass section 200 generates a delay set to the control voltage V _Ctrl input from the delay control feedback block 100.

일례로, 지연 제어 피드백 블록(100)의 제어 전압(V_Ctrl)의 전압 레벨이 상승할 경우, 전압 제어 지연 라인(202)의 지연을 상승시킬 수 있고, 반대로 지연 제어 피드백 블록(100)의 제어 전압(V_Ctrl)의 전압 레벨이 하강할 경우, 전압 제어 지연 라인(202)의 지연을 감소시킬 수 있다.For example, when the voltage level of the control voltage ( _Vctrl ) of the delay control feedback block 100 rises, the delay of the voltage control delay line 202 can be raised. Conversely, the control of the delay control feedback block 100 When the voltage level of the voltage ( _Vctrl ) falls, the delay of the voltage control delay line 202 can be reduced.

포워드 패스부(200)는 3-입력 1-출력 멀티플렉서(201), 전압 제어 지연 라인(202)를 포함한다.The forward pass section 200 includes a three-input one-output multiplexer 201 and a voltage controlled delay line 202.

포워드 패스부(200)는 입력 클록(CLK_IN), 출력 클록(CLK₃₆₀ _°), 서플라이 전압을 입력받을 수 있다.Forward path portion 200 may be input to the clock input (CLK _IN), an output clock (CLK ₃₆₀ _°), the supply voltage.

3-입력 1-출력 멀티플렉서(201)은 증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])를 이용하여 입력 클록(CLK_IN), 출력 클록(CLK₃₆₀ _°), 직류 전압 중 한 가지를 선택하여 전압 제어 지연 라인(202)으로 공급한다.The 3-input 1-output multiplexer 201 generates an input clock CLK _IN , an output clock CLK ₃₆₀ _° , a direct current signal CLK _IN using the control signal Ctrl [1: 0] Voltage is supplied to the voltage control delay line 202 by selecting one of the voltages.

증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])를 이용한 3-입력 1-출력 멀티플렉서(201)의 동작에 기초하여 포워드 패스부(200)의 모드가 입력 클록 주입 모드, 링 오실레이터 모드, 서플라이 전압 모드로 변경된다.Based on the operation of the 3-input 1-output multiplexer 201 using the control signal Ctrl [1: 0] transferred from the multiplication control feedback block 300, the mode of the forward path unit 200 is switched to the input clock injection mode , The ring oscillator mode, and the supply voltage mode.

증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])이 '01'일 경우, 전압 제어 지연 라인(202)의 입력(CLK_MID)을 3-입력 1-출력 멀티플렉서(201)를 통해 입력 클록(CLK_IN)에 연결함으로써 포워드 패스부(200)는 입력 클록 주입 모드로 동작한다. Input 1-output multiplexer 201 (CLK _MID ) of the voltage control delay line 202 when the control signal (Ctrl [1: 0]) transmitted from the multiplication control feedback block 300 is' To the input clock CLK _IN , the forward pass unit 200 operates in the input clock injection mode.

입력 클록 주입 모드로 동작할 경우, 3-입력 1-출력 멀티플렉서(201)를 통과한 입력 클록(CLK_IN)이 지연 제어 피드백 블록의 제어 전압(V_Ctrl)에 의해 설정된 지연만큼 지연된 출력 클록(CLK₃₆₀ _°)이 생성될 수 있다.When the input clock CLK _IN that has passed through the 3-input 1-output multiplexer 201 is delayed by the delay set by the control voltage V _Ctrl of the delay control feedback block, the output clock CLK ₃₆₀ _°) can be generated.

다른 일례로, 증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])가 '00'일 경우, 전압 제어 지연 라인(202)의 입력(CLK_MID)을 3-입력 1-출력 멀티플렉서(201)를 통해 출력 클록(CLK₃₆₀ _°)에 연결함으로써 포워드 패스부(200)는 링 오실레이터 모드로 동작한다. 링 오실레이터 모드로 동작할 경우, 지연 제어 피드백 블록의 제어 전압(V_Ctrl)에 의해 설정된 지연 시간을 반 주기로 갖는 출력 클록(CLK₃₆₀ _°)이 생성될 수 있다.In another example, when the control signal (Ctrl [1: 0]) transmitted from the multiplication control feedback block 300 is '00', the input (CLK _MID ) The forward pass section 200 operates in the ring oscillator mode by connecting to the output clock (CLK ₃₆₀ _° ) through the output multiplexer 201. When operating in the ring oscillator mode, an output clock (CLK ₃₆₀ _° ) having a delay time set by the control voltage (V _Ctrl ) of the delay control feedback block in a half period can be generated.

또 다른 일례로, 증배 제어 피드백 블록(300)으로부터 전달된 제어 신호(Ctrl[1:0])가 '10'일 경우, 전압 제어 지연 라인(202)의 입력(CLK_MID)을 직류 전압(서플라이)에 연결함으로써 포워드 패스부(200)는 전원 전압 주입 모드로 동작한다. 전원 전압 주입 모드로 동작할 경우, 3-입력 1-출력 멀티플렉서(201)를 통과한 직류 전압이 반전되어서 출력될 수 있다.
As another example, when the control signal (Ctrl [1: 0]) transmitted from the multiplication control feedback block 300 is '10', the input CLK _MID of the voltage control delay line 202 is set to a DC voltage The forward pass unit 200 operates in the power supply voltage injection mode. When operating in the power supply voltage injection mode, the DC voltage passed through the 3-input 1-output multiplexer 201 can be inverted and output.

도 4는 본 발명의 일 실시예에 따른 포워드 패스부(200)의 구체적인 회로도이다.4 is a detailed circuit diagram of the forward path unit 200 according to an embodiment of the present invention.

도 4를 참조하면, 본 실시예에 따른 전압 제어 지연 라인은 전압 제어 지연 유닛과 3-입력 1-출력 멀티플렉서로 구성된 종래의 전압 제어 지연 라인과 달리 3-입력 1-출력 멀티플렉서, 전압 제어 지연 유닛(203) 그리고 지연 보상기(204)를 포함한다.4, the voltage control delay line according to the present embodiment is different from the conventional voltage control delay line composed of the voltage-controlled delay unit and the 3-input 1-output multiplexer, and the 3-input 1-output multiplexer, (203) and a delay compensator (204).

도 4를 참조하면, 포워드 패스부(200)가 링-오실레이터 모드로 동작할 때 3-입력 1-출력 멀티플렉서는 A노드로부터 B노드까지 RC 지연 시간을 생성한다.Referring to FIG. 4, a 3-input 1-output multiplexer generates an RC delay time from an A node to a B node when the forward pass section 200 operates in a ring-oscillator mode.

따라서 종래의 전압 제어 지연 라인을 적용한 경우, 마지막 단의 전압 제어 지연 유닛의 지연 시간이 타 전압 제어 지연 유닛의 지연 시간에 비해 증가하여 각 전압 제어 지연 유닛의 지연 시간이 일치하지 않는다. 즉, 다중 위상의 출력 클록 신호 생성이 불가능하다. Therefore, when the conventional voltage control delay line is applied, the delay time of the voltage control delay unit at the last stage increases compared to the delay time of the other voltage control delay unit, so that the delay times of the voltage control delay units do not coincide with each other. That is, it is impossible to generate a multi-phase output clock signal.

그러나, 본 실시예에 따른 전압 제어 지연 라인의 경우 각 전압 제어 지연 유닛(203)의 후단에 설치된 지연 보상기(204)가 마지막 단의 전압 제어 지연 유닛의 후단에 설치된 3-입력 1-출력 멀티플렉서의 RC 지연 시간과 동일한 지연 시간을 생성하여 각 전압 제어 지연 유닛들의 지연 시간이 일치할 수 있다. 따라서, 적용된 전압 제어 지연 유닛의 개수에 비례하는 다중 위상의 출력 클록 신호를 생성하는 것이 가능하다.
However, in the case of the voltage control delay line according to the present embodiment, the delay compensator 204 provided at the rear stage of each voltage control delay unit 203 is a 3-input 1-output multiplexer provided at the last stage of the voltage control delay unit The delay times of the voltage control delay units can be matched by generating a delay time equal to the RC delay time. Therefore, it is possible to generate a multi-phase output clock signal proportional to the number of voltage control delay units applied.

도 5a 및 도 5b는 증배 제어 피드백 블록(300)를 나타낸 도면과 그 논리 동작을 나타낸 도표이다.5A and 5B are diagrams showing multiplication control feedback block 300 and their logic operations.

도 5a를 참조하면, 증배 제어 피드백 블록(300)은 입력 디바이더(302), 멀티플렉서 제어부(301), 출력 디바이더(303)을 포함한다.Referring to FIG. 5A, the multiplication control feedback block 300 includes an input divider 302, a multiplexer control section 301, and an output divider 303.

입력 디바이더(302)와 출력 디바이더(303)의 출력 신호(DIV_M, DIV_N)는 외부에서 입력되는 디지털 신호(입력 디바이더는 M[1:0], 출력 디바이더는 N[1:0])에 의해 분주값(M, N)이 설정된다.The output signals DIV _M and DIV _{N of the} input divider 302 and the output divider 303 are input to an externally input digital signal (input divider M [1: 0] and output divider N [1: 0]) The divided values M and N are set.

일례로, 입력 디바이더에 입력되는 외부 입력 신호(M[1:0])가 '10'일 경우 입력 디바이더의 분주값(M)은 2로 설정된다.For example, when the external input signal M [1: 0] input to the input divider is '10', the division value M of the input divider is set to 2.

도 5a를 참조하면, 증배 제어 피드백 블록(300)의 멀티플렉서 제어부(301)는 입력 클록(CLK_IN)과 입력 디바이더(302)의 출력 신호(DIV_M), 출력 디바이더(303)의 출력 신호(DIV_N)를 이용하여 포워드 패스부(200)의 동작 모드를 제어하는 제어 신호(Ctrl[1:0])를 출력한다. 또한 다중 위상 분수배 주파수 합성기의 동작 모드를 제어하는 외부에서 입력되는 모드 제어 신호(Ctrl_Mode)를 입력받아 다중 위상 분수배 주파수 합성기의 동작 모드를 주파수 증배 모드와 지연 고정 모드 중에서 결정할 수 있다.5A, the multiplexer control unit 301 of the multiplication control and feedback block 300 receives the input clock CLK _IN , the output signal DIV _M of the input divider 302, the output signal DIV of the output divider 303 _N to control the operation mode of the forward path unit 200. The control signal Ctrl [1: 0] In addition, the operation mode of the multi-phase frequency multi-frequency synthesizer can be determined from the frequency multiplying mode and the delay locked mode by receiving an externally input mode control signal (Ctrl _Mode ) for controlling the operation mode of the multi-

모드 제어 신호(Ctrl_Mode)이 '1'의 값을 가지는 경우 증배 제어 피드백 블록(300)의 출력 신호(Ctrl[1:0])는 상황에 따라 변화하면서 다중 위상 분수배 주파수 합성기는 주파수 증배 모드로 동작할 수 있고, 반대로 모드 제어 신호(Ctrl_Mode)이 '0'의 값을 가지는 경우 증배 제어 피드백 블록(300)의 출력 신호(Ctrl[1:0])는 '10'을 유지하게 되고, 다중 위상 분수배 주파수 합성기는 입력 지연 고정 모드로 즉, 지연 고정 루프 회로와 동일하게 동작할 수 있다.When the mode control signal (Ctrl _Mode ) has a value of '1', the output signal (Ctrl [1: 0]) of the multiplying control feedback block 300 changes according to the situation, The output signal (Ctrl [1: 0]) of the multiplication control feedback block 300 maintains '10' when the mode control signal (Ctrl _Mode ) has a value of '0' The multi-phase divide-by-2 frequency synthesizer can operate in the same manner as the delay locked loop circuit in the input delay locked mode.

다른 일례로, 모드 제어 신호(Ctrl_Mode)이 '1'의 값을 가지며 다중 위상 분수배 주파수 합성기가 주파수 증배 모드로 동작하는 경우에서 입력 디바이더(302)의 출력 신호(DIV_M)가 '1'의 값을 가지고 출력 디바이더(303)의 출력 신호(DIV_N)가 '0'의 값을 가지는 경우, 즉 출력 클록(CLK₃₆₀ _°)의 N·K번째(k는 정수) 상승 에지는 발생하였지만 입력 클록(CLK_IN)의 M·k번째(k는 정수) 상승 에지는 발생하지 않은 경우에, Ctrl[1:0]은 '10'의 값을 가지며 포워드 패스부(200)을 전원 전압 주입 모드로 변경시킬 수 있다. 그리고 입력 클록(CLK_IN)의 M·k번째(k는 정수) 상승 에지가 발생할 때까지 이 상태를 유지한다.In another example, when the mode control signal (Ctrl _Mode ) has a value of '1' and the output signal DIV _M of the input divider 302 is '1' in the case where the multi-phase divide- When the output signal DIV _N of the output divider 303 has a value of '0', that is _, the N · Kth (k is an integer) rising edge of the output clock (CLK ₃₆₀ _°) When the M · kth (k is an integer) rising edge of the clock (CLK _IN ) does not occur, Ctrl [1: 0] has a value of 10 and the forward path unit 200 is set to the power supply voltage injection mode Can be changed. This state is maintained until the M · kth (k is an integer) rising edge of the input clock (CLK _IN ) occurs.

또 다른 일례로, 모드 제어 신호(Ctrl_Mode)이 '1'의 값을 가지며 다중 위상 분수배 주파수 합성기가 주파수 증배 모드로 동작하는 경우에서 입력 디바이더(302)의 출력 신호(DIV_M)가 0의 값을 가지고 출력 디바이더(303)의 출력 신호(DIV_N)가 '0'의 값을 가지는 경우, 입력 클록(CLK_IN)의 M·k번째(k는 정수) 상승 에지와 출력 클록(CLK₃₆₀ _°)의 N·k번째(k는 정수) 상승 에지가 모두 발생한 경우에 Ctrl[1:0]은 '01'의 값을 가지며 포워드 패스부(200)을 입력 클록 주입 모드로 변경시킬 수 있다. 그리고 입력 클록(CLK_IN)의 (M·k+1)번째(k는 정수) 상승 에지가 발생할 때까지 이 상태를 유지한다.As another example, when the mode control signal (Ctrl _Mode ) has a value of '1' and the output signal DIV _M of the input divider 302 is 0 (K is an integer) rising edge of the input clock CLK _IN and an output clock CLK ₃₆₀ _° when the output signal DIV _N of the output divider 303 has a value of '0' , Ctrl [1: 0] has a value of '01' and can change the forward pass unit 200 to the input clock injection mode when all of the N.k.sup.th (k is an integer) rising edge of the forward pass unit 200 is generated. This state is maintained until (M · k + 1) th (k is an integer) rising edge of the input clock (CLK _IN ) occurs.

또 다른 일례로, 모드 제어 신호(Ctrl_Mode)가 '1'의 값을 가지며 다중 위상 분수배 주파수 합성기가 주파수 증배 모드로 동작하는 경우 입력 디바이더(302)의 출력 신호(DIV_M)가 '1'의 값을 가지고 출력 디바이더(303)의 출력 신호(DIV_N)가 '1'의 값을 가지는 경우, 즉 입력 클록(CLK_IN)과 출력 클록(CLK₃₆₀ _°)이 각각 M·k번째(k는 정수)와 N·k번째(k는 정수) 상승 에지가 발생하지 않은 경우에Ctrl[1:0]은 '00'의 값을 가지며 포워드 패스부(200)을 링 오실레이터 모드로 변경시킬 수 있다.
As another example, when the mode control signal (Ctrl _Mode ) has a value of '1' and the output signal DIV _M of the input divider 302 is '1' when the multi-phase divide- with the value if it has a value of "1" output signal (DIV _N) of the output divider 303, that is, the input clock (CLK _iN) and output clock (CLK ₃₆₀ _°) yi M · k-th (k are each Ctrl [1: 0] has a value of '00' and can change the forward pass unit 200 to the ring oscillator mode when no N · k (k is an integer) rising edge occurs.

도 5b는 증배 제어 피드백 블록(300)의 출력 신호(Ctrl[1:0])의 값에 따라 변경되는 포워드 패스부(200)의 동작 모드를 나타낸 도표이다.5B is a chart showing the operation mode of the forward pass section 200, which is changed according to the value of the output signal (Ctrl [1: 0]) of the multiplication control feedback block 300.

도 5b를 참조하면, Ctrl[1]이 '1'의 값을 가질 경우 Ctrl[0]의 값에 관계없이 포워드 패스부(200)는 전원 전압 주입 모드로 동작한다. 또한 Ctrl[1]이 '0'의 값을 가지고 Ctrl[0]이 '0'의 값을 가질 경우 포워드 패스부(200)는 링 오실레이터 모드로 동작하며, 반대로 Ctrl[1]이 '0'의 값을 가지고 Ctrl[0]이 '1'의 값을 가질 경우 포워드 패스부(200)는 입력 클록 주입 모드로 동작한다.
Referring to FIG. 5B, when Ctrl [1] has a value of '1', the forward pass unit 200 operates in the power source voltage injection mode regardless of the value of Ctrl [0]. In the case where Ctrl [1] has a value of '0' and Ctrl [0] has a value of '0', the forward pass unit 200 operates in a ring oscillator mode and conversely, Ctrl [1] And Ctrl [0] has a value of '1', the forward pass unit 200 operates in the input clock injection mode.

도 6a 및 도 6b는 지연 제어신호 발생부(101)를 나타낸 도면과 논리 동작을 나타낸 도표이다.6A and 6B are diagrams showing the delay control signal generator 101 and logical operations thereof.

도 6a를 참조하면, 지연 제어신호 발생부(101)은 입력 클록(CLK_IN), 출력 클록(CLK₃₆₀ _°), 입력 디바이더의 출력 신호(DIV_M), 출력 디바이더의 출력신호(DIV_N)을 이용하여 위상 검출 제어 신호(Ctrl_PD)와 차지 펌프(104)의 제 2 충전경로 제어 신호(UP2)를 생성한다.6A, the delay control signal generator 101 generates the delay control signal CLK _IN , the output clock CLK ₃₆₀ _° , the output signal DIV _M of the input divider, and the output signal DIV _N of the output divider To generate a phase detection control signal (Ctrl _PD ) and a second charge path control signal (UP2) of the charge pump (104).

구체적으로, 도 6a와 도 6b를 참조하면, 증배 제어 피드백 블록(300)의 출력 신호(Ctrl[0])가 '0'의 값을 가지는 경우 위상 검출 제어 신호(Ctrl_PD)와 차지 펌프(104)의 제 2 충전경로 제어 신호(UP2)는 생성되지 않는다. 6A and 6B, when the output signal (Ctrl [0]) of the multiplication control feedback block 300 has a value of '0', the phase detection control signal (Ctrl _PD ) and the charge pump 104 The second charge path control signal UP2 is not generated.

반대로 증배 제어 피드백 블록(300)의 출력 신호(Ctrl[0])가 '1'의 값을 가지고 입력 클록(CLK_IN)이 '0'의 값을 가지는 경우 위상 검출 제어 신호(Ctrl_PD)가 생성되고 위상 검출기(103)는 위상 검출 구간으로 접어들게 된다. 또한 증배 제어 피드백 블록(300)의 출력 신호(Ctrl[0])가 1의 값을 가지고 입력 클록(CLK_IN)이 1의 값을 가지는 경우 제 2 충전경로 제어 신호(UP2)가 생성되고 차지 펌프(104)의 제 2 충전경로는 활성화되면서 제어 전압(V_Ctrl)의 전압 레벨은 빠른 속도로 증가한다.
Conversely, when the output signal (Ctrl [0]) of the multiplication control feedback block 300 has a value of '1' and the input clock CLK _IN has a value of '0', the phase detection control signal Ctrl _PD is generated And the phase detector 103 enters the phase detection section. When the output signal (Ctrl [0]) of the multiplication control feedback block 300 has a value of 1 and the input clock (CLK _IN ) has a value of 1, a second charge path control signal UP2 is generated, The voltage level of the control voltage ( _Vctrl ) increases at a high speed while the second charge path of the control circuit (104) is activated.

도 7은 차지 펌프(104)를 나타내는 도면이다.Fig. 7 is a view showing the charge pump 104. Fig.

도 7을 참조하면, 차지 펌프(104)는 위상 검출기(103)에서 생성된 위상 차이 신호(UP1, DN)와 지연 제어 신호 발생부(101)로부터 전달된 제 2 충전 경로 제어 신호(UP2), 하모닉 락 감지부(102)로부터 전달된 하모닉 락 복구 신호(Ctrl_HDL)를 이용하여 제어 전압(V_CP)을 생성한다.7, the charge pump 104 receives the phase difference signals UP1 and DN generated by the phase detector 103 and the second charge path control signals UP2 and UP2 transmitted from the delay control signal generator 101, And generates a control voltage (V _CP ) using the harmonic lock recovery signal (Ctrl _HDL ) transmitted from the harmonic lock sensing unit (102).

구체적으로, 차지 펌프(104)의 제 1 충/방전경로와 제 2 충/방전경로에서 사용하는 전류원은 다를 수 있으며, 빠른 락킹 타임을 위해 제 2 충/방전경로에서 사용하는 전류원의 크기를 더 크게 할 수 있다.Specifically, the first charge / discharge path of the charge pump 104 and the current source used in the second charge / discharge path may be different, and the size of the current source used in the second charge / Can be greatly increased.

일례로, 락킹 동작초기에 지연 제어신호 발생부(101)에서 제 2 충전경로 제어신호(UP2)가 활성화될 경우 차지 펌프(104)의 제 1 충전경로와 제 2 충전경로가 같은 주기에 활성화되어 제어 전압(V_CP)의 전압 레벨을 빠른 속도로 증가시킬 수 있다. 이 후 락킹 포인트에 가까워지면 지연 제어 신호 발생부(101)의 제 2 충전경로 제어신호(UP2)는 비활성화 되고 제 1 충/방전 경로에 의해서만 제어 신호(V_CP)가 조절된다. For example, when the second charge path control signal UP2 is activated in the delay control signal generator 101 at the beginning of the locking operation, the first charge path and the second charge path of the charge pump 104 are activated in the same cycle The voltage level of the control voltage V _CP can be increased at a high speed. The second charge path control signal UP2 of the delay control signal generator 101 is deactivated and the control signal V _CP is adjusted only by the first charge / discharge path.

또 다른 일례로, 하모닉 락이 발생한 경우, 하모닉 락 감지부(102)에서 하모닉 락 복구 신호(Ctrl_HLD)가 활성화 될 때 차지 펌프(104)의 제 1 충/방전경로에서의 전류 방출만이 활성화되며 제 2 방전경로가 활성화되어 제어 전압(V_CP)의 전압 레벨을 큰 전류를 이용하여 빠르게 감소시킬 수 있다.
As another example, when a harmonic lock occurs, only the current emission in the first charge / discharge path of the charge pump 104 is activated when the harmonic lock recovery signal (Ctrl _HLD ) is activated in the harmonic lock detection unit 102 The second discharge path is activated and the voltage level of the control voltage V _CP can be rapidly reduced by using a large current.

도 8은 본 발명에 따른 멀티플라잉 지연 고정 루프 기반의 다중 위상 분수배 주파수 합성기의 동작을 나타낸다. 구체적으로 도 8은 입력 디바이더(302)의 분주수(M)는 3이고, 출력 디바이더(303)의 분주수(N)는 '10'으로 설정되어 입력 클록(CLK_IN)의 주파수보다 (10/3)배인 주파수인 출력 클록(CLK₃₆₀ _°)을 출력하는 다중 위상 분수배 주파수 합성기의 동작을 단계적으로 나타낸다.Figure 8 illustrates the operation of a multi-phase divide-by-2 frequency synthesizer based on a multi-flying delay locked loop according to the present invention. Specifically, FIG. 8 shows that the frequency division number M of the input divider 302 is 3 and the frequency division number N of the output divider 303 is set to 10 and is smaller than the frequency of the input clock CLK _IN by 10 / 3) multiple-phase divide-by-2 frequency synthesizer for outputting an output clock (CLK ₃₆₀ _° ) that is a double frequency.

도 8을 참조하면, t_IN은 입력 클록(CLK_IN)의 주기, t_Lock은 락이 된 경우의 출력 클록(CLK_OUT)의 주기, t_Delay는 락이 되기 위해 생성되어야 하는 지연을 나타낸다.Referring to FIG. 8, t _IN represents the period of the input clock (CLK _IN ), t _Lock represents the period of the output clock (CLK _OUT ) when the _lock is locked, and t _Delay represents the delay that should be generated to be locked.

도 8a는 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기가 락킹을 수행하는 전체 과정 중 초반부를 나타낸다. 구체적으로, 도 8a는 다중 위상 분수배 주파수 합성기가 락을 수행하기 위해서, 출력 클록(CLK₃₆₀ _°)의 (N·k)번째(k는 정수) 상승 에지가 입력 클록의 주기(t_IN)보다 긴 지연(t_Delay)이 생성되어야 하는 경우를 나타낸다. 분주수(M, N)에 따라 락킹 초반에 생성되어야 하는 지연(t_Delay)가 입력 클록의 주기(t_IN)보다 작은 경우 이 과정은 생략될 수 있다.FIG. 8A shows an initial part of the overall process of performing locking by the multi-phase division multiple-frequency synthesizer according to an embodiment of the present invention. Specifically, than Figure 8a (N · k) th (k is an integer), the rising edge period of the input clock (t _IN) in order to carry out a multi-phase minutes several times a frequency synthesizer locks the output clock (CLK ₃₆₀ _°) Indicates a case where a long delay (t _Delay ) should be generated. This process may be omitted if the delay t _DELAY to be generated in the early stage of locking according to the frequency division numbers M and N is smaller than the period t _IN of the input clock.

도 8a를 참조하면, 입력 클록(CLK_IN)의 (3·k)번째(k는 정수) 상승 에지와 출력 클록(CLK₃₆₀ _°)의 (10·k)번째(k는 정수) 상승 에지가 모두 발생하지 않은 경우, 입력 디바이더(302)의 출력 신호(DIV_M ₌₃)와 출력 디바이더(303)의 출력 신호(DIV_N ₌₁₀)는 모두 1의 값을 갖는다. 이 경우, 증배 제어 피드백 블록의 출력 신호(Ctrl[1:0])은 '00'의 값을 가지며 포워드 패스부(200)는 링 오실레이터 모드로 동작한다.8A, the rising edge of the (3 · k) (k is an integer) rising edge of the input clock CLK _IN and the rising edge of the output clock CLK ₃₆₀ _° of the (10 · k) The output signal DIV _M _{= 3} of the input divider 302 and the output signal DIV _N _{= 10} of the output divider 303 both have a value of one. In this case, the output signal (Ctrl [1: 0]) of the multiplication control feedback block has a value of '00', and the forward path unit 200 operates in the ring oscillator mode.

출력 디바이더(303)의 출력 신호(DIV_N ₌₁₀)의 하강 에지가 입력 디바이더(302)의 출력 신호(DIV_M ₌₃)의 하강 에지보다 시간적으로 앞서기 때문에 출력 디바이더(303)의 출력 신호(DIV_N ₌₁₀)의 하강 에지가 발생하고 출력 클록(CLK₃₆₀ _°)이 0의 값을 가지는 순간 Ctrl[1:0]은 '10'의 값을 가지며 포워드 패스부(200)는 전원 전압 주입 모드로 동작한다. 전원 전압 주입 모드는 입력 디바이더(302)의 출력 신호(DIV_M ₌₃)의 하강 에지가 발생할 때까지 유지되며, 입력 디바이더(302)의 출력 신호(DIV_M ₌₃)의 하강 에지가 발생하는 순간 Ctrl[1:0]은 '01'의 값을 가지며 포워드 패스부(200)는 입력 클록 주입 모드로 동작한다.Since the falling edge of the output signal DIV _N _{= 10} of the output divider 303 is temporally ahead of the falling edge of the output signal DIV _M _{= 3} of the input divider 302, the output signal of the output divider 303 DIV _N ₌ the falling edge of the ₁₀₎ occurs and the output clock (CLK ₃₆₀ _°), this moment has a value of 0 Ctrl [1: 0] has a value of '10' forward path portion 200 includes a power supply voltage injection mode . The power supply voltage injection mode is maintained until the falling edge of the output signal DIV _M _{= 3} of the input divider 302 occurs and the falling edge of the output signal DIV _M _{= 3} of the input divider 302 occurs Ctrl [1: 0] has a value of '01', and the forward pass unit 200 operates in an input clock injection mode.

또한, 입력 클록 주입 모드에서는 Ctrl[0]가 '1'의 값을 가지므로 입력 클록(CLK-_IN)에 따라 위상 검출 구간과 대전류 충전 구간으로 진입할 수 있다. 구체적으로, Ctrl[0]이 '1'의 값을 가지고 입력 클록(CLK_IN)이 '1'의 값을 가지는 경우 대전류 충전 구간으로 진입하고, Ctrl[0]이 '1'의 값을 가지고 입력 클록(CLK_IN)이 '0'의 값을 가지는 경우 위상 검출 구간으로 진입한다. 대전류 충전 구간으로 진입하는 경우, 차지 펌프(104)의 제 2 충전경로가 활성화되며 빠른 속도로 차지 펌프의 출력 신호(V_CP)의 전압 레벨을 상승시킨다. 또한 위상 검출 구간으로 진입하는 경우, 위상 검출기(103)에 의해 검출된 입력 클록(CLK_IN)과 출력 클록(CLK₃₆₀ _°)의 위상 차이 정보를 이용하여 제어 신호(V_CP)의 전압 레벨을 상승시킨다.Also, in the input clock injection mode, since Ctrl [0] has a value of '1', it can enter the phase detection period and the current charging period according to the input clock (CLK- _IN ). Specifically, when the input clock (CLK _IN ) has a value of '1' and a value of '1', Ctrl [0] When the clock (CLK _IN ) has a value of '0', it enters the phase detection section. When entering the high current charging period, the second charging path of the charge pump 104 is activated and the voltage level of the output signal V _CP of the charge pump is raised at a high speed. Further, when entering the phase detection period, the voltage level of the control signal V _CP is raised by using the phase difference information between the input clock CLK _IN detected by the phase detector 103 and the output clock CLK ₃₆₀ _° .

다중 위상 분수배 주파수 합성기의 동작 초기에, 전압 제어 지연 라인(202)은 최저 지연 시간을 갖고 다중 위상 분수배 주파수 합성기가 출력할 수 있는 최고 주파수를 갖는 출력 클록(CLK₃₆₀ _°)을 출력한다.
At the beginning of the operation of the multi-phase divide-by-several frequency synthesizer, the voltage-controlled delay line 202 outputs the output clock (CLK ₃₆₀ _° ) having the lowest frequency and the highest frequency that the multi-phase divide-

도 8b는 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기의 두번째 동작을 설명하는 도면이다.FIG. 8B is a view illustrating a second operation of the multi-phase division multiple frequency synthesizer according to the embodiment of the present invention.

도 8b는 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기가 락을 수행하는 전체 과정 중 첫 번째 중반부를 나타낸다. 구체적으로, 도 8b는 생성되어야 하는 지연(t_Delay)이 입력 클록의 주기(t_IN)보다 적은 경우를 나타낸다.FIG. 8B shows a first half of the entire process of performing a lock by a multi-phase frequency multi-frequency synthesizer according to an embodiment of the present invention. Specifically, FIG. 8B shows a case where the delay t _{DELAY to} be generated is less than the period t _IN of the input clock.

입력 클록(CLK_IN)의 (3·k)번째(k는 정수) 상승 에지와 출력 클록(CLK₃₆₀ _°)의 (10·k)번째(k는 정수) 상승 에지가 모두 발생하지 않은 경우 즉, 입력 디바이더(302)의 출력 신호(DIV_M ₌₃)와 출력 디바이더(303)의 출력 신호(DIV_N=10)이 모두 1의 값을 갖는 경우 Ctrl[1:0]은 '00'의 값을 가지며 포워드 패스부(200)는 링 오실레이터 모드로 동작한다.When the (3 · k) (k is an integer) rising edge of the input clock (CLK _IN ) and the (10 · k) (k is an integer) rising edge of the output clock (CLK ₃₆₀ _° ) If both the output signal DIV _M _{= 3} of the input divider 302 and the output signal DIV _{N = 10} of the output divider 303 have a value of 1, Ctrl [1: 0] sets the value of '00' And the forward pass unit 200 operates in a ring oscillator mode.

이후, 출력 디바이더(303)의 출력 신호(DIV_N ₌₁₀)의 하강 에지와 입력 디바이더(301)의 출력 신호(DIV_M ₌₃)의 하강 에지가 모두 발생하고 출력 클록(CLK₃₆₀ _°)이 '0'의 값을 갖는 순간 Ctrl[1:0]은 '01'의 값을 가지며 포워드 패스부(200)는 입력 클록 주입 모드로 동작한다.Thereafter, both the falling edge of the output signal DIV _N _{= 10} of the output divider 303 and the falling edge of the output signal DIV _M _{= 3} of the input divider 301 are generated and the output clock CLK ₃₆₀ _° is' The instantaneous Ctrl [1: 0] having a value of 0 has a value of '01', and the forward pass unit 200 operates in the input clock injection mode.

또한, 입력 클록 주입 모드에서는 Ctrl[0]가 '1'의 값을 가지므로 락 과정의 초반부와 마찬가지로 입력 클록(CLK_IN)에 따라 위상 검출 구간과 대전류 충전 구간으로 진입할 수 있으며, 지연이 증가되면서 대전류 충전 구간은 생략되고 위상 검출 구간에 의해서만 제어 전압(V_Ctrl)이 조절된다.
In the input clock injection mode, since Ctrl [0] has a value of '1', it can enter the phase detection period and the large current charge interval according to the input clock (CLK _IN ) as in the beginning of the lock process. The large current charging interval is omitted and the control voltage ( _Vctrl ) is adjusted only by the phase detection period.

도 8c는 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기의 세번째 동작을 설명하는 도면이다.8C is a diagram illustrating a third operation of the multi-phase divide-and-hold synthesizer according to an embodiment of the present invention.

도 8c는 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기가 락을 수행하는 전체 과정 중 두 번째 중반부를 나타낸다. 구체적으로, 도 8c는 생성되어야 하는 지연(t_Delay)이 입력 클록의 주기(t_IN)보다 적고 더 이상 대전류 충전 구간이 생기지 않는 경우를 나타낸다.FIG. 8C illustrates a second half of the entire process of performing the lock by the multi-phase frequency multi-frequency synthesizer according to the embodiment of the present invention. Specifically, FIG. 8C shows a case where the delay t _{DELAY to} be generated is smaller than the period (t _IN ) of the input clock and no longer a large current charging period.

입력 클록(CLK_IN)의 (3·k)번째(k는 정수) 상승 에지와 출력 클록(CLK₃₆₀ _°)의 (10·k)번째(k는 정수) 상승 에지가 모두 발생하지 않은 경우 즉, 입력 디바이더(302)의 출력 신호(DIV_M ₌₃)와 출력 디바이더(303)의 출력 신호(DIV_N=10)이 모두 '1'의 값을 갖는 경우 Ctrl[1:0]은 '00'의 값을 가지며 포워드 패스부(200)는 링 오실레이터 모드로 동작한다.When the (3 · k) (k is an integer) rising edge of the input clock (CLK _IN ) and the (10 · k) (k is an integer) rising edge of the output clock (CLK ₃₆₀ _° ) When both the output signal DIV _M _{= 3} of the input divider 302 and the output signal DIV _{N = 10} of the output divider 303 have a value of '1', Ctrl [1: 0] And the forward pass unit 200 operates in the ring oscillator mode.

이후, 출력 디바이더(303)의 출력 신호(DIV_N ₌₁₀)의 하강 에지와 입력 디바이더(302)의 출력 신호(DIV_M ₌₃)의 하강 에지가 모두 발생하고 출력 클록(CLK₃₆₀ _°)이 '0'의 값을 갖는 순간 Ctrl[1:0]은 '01'의 값을 가지며 포워드 패스부(200)는 입력 클록 주입 모드로 동작한다.Thereafter, the falling edge of the output signal (DIV _M _{= 3)} of the falling edge of the input divider (302) of the output signal (DIV _N _{= 10)} of the output divider 303 are all generated, and the output clock (CLK ₃₆₀ _°) ' The instantaneous Ctrl [1: 0] having a value of 0 has a value of '01', and the forward pass unit 200 operates in the input clock injection mode.

또한, 입력 클록 주입 모드에서는 Ctrl[0]가 '1'의 값을 가지므로 락 과정의 첫 번째 중반부와 마찬가지로 입력 클록(CLK_IN)에 따라 위상 검출 구간으로 진입할 수 있으며, 더 이상 대전류 충전 구간은 발생하지 않고 위상 검출 구간에 의해서만 제어 전압(V_Ctrl)이 조절된다.
In the input clock injection mode, since Ctrl [0] has a value of '1', it can enter the phase detection period according to the input clock (CLK _IN ) like the first half of the lock process. And the control voltage ( _Vctrl ) is adjusted only by the phase detection period.

도 8d는 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기의 네번째 동작을 설명하는 도면이다.FIG. 8D is a diagram illustrating a fourth operation of the multi-phase division multiple-frequency synthesizer according to the embodiment of the present invention.

도 8d는 본 발명의 일실시예에 따른 다중 위상 분수배 주파수 합성기가 락을 수행하는 전체 과정 중 후반부를 나타낸다. 구체적으로, 도 7d는 더 이상 지연 생성이 필요없는 락이 된 경우를 나타낸다.FIG. 8D shows a second half of the entire process in which the multi-phase divide-and-hold synthesizer according to the embodiment of the present invention performs locking. Specifically, FIG. 7D shows a case where the lock is no longer required to generate a delay.

락 상태에서는 입력 클록 주입 모드에서 입력 클록(CLK_IN)이 출력 클록(CLK₃₆₀ _°)과 출력 클록(CLK₃₆₀ _°)의 (10·k)번째(k는 정수) 하강 에지부터 (10·k+1)번째(k는 정수) 상승 에지까지 연결된다. 그래서, 출력 클록(CLK₃₆₀ _°)의 (10·k+1)번째(k는 정수) 상승 에지에서 링 오실레이터 모드에서 축적된 지터가 제거된다.In the locked state, in the input clock injection mode, the input clock (CLK _IN ) changes from the falling edge (k) of the output clock (CLK ₃₆₀ _° ) and the output clock (CLK ₃₆₀ _° ) 1) th (k is an integer) rising edge. Thus, accumulated jitter in the ring oscillator mode is removed at the (10 · k + 1) th (k is an integer) rising edge of the output clock (CLK ₃₆₀ _° ).

또한 입력 클록 주입 모드에서 Ctrl[0]가 '1'의 값을 가지므로 지연 제어 피드백 블록(100)이 위상 검출 구간으로 진입한다. 하지만, 검출된 입력 클록(CLK_IN)과 출력 클록(CLK₃₆₀ _°)의 위상 차이가 모두 제거되었으므로, 제어 전압(V_Ctrl)의 전압 레벨은 유지된다. 그래서, 입력 클록(CLK_IN)의 (3·k+1)번째(k는 정수) 상승 에지로부터 다시 시작되는 링 오실레이터 모드에서 출력되는 출력 클록(CLK₃₆₀ _°)의 주파수 또한 동일하게 유지된다.
Also, since Ctrl [0] has a value of '1' in the input clock injection mode, the delay control feedback block 100 enters the phase detection period. However, since the phase difference between the detected input clock (CLK _IN ) and the output clock (CLK ₃₆₀ _° ) is all eliminated, the voltage level of the control voltage ( _Vctrl ) is maintained. Thus, the frequency of the output clock (CLK ₃₆₀ _° ) output from the ring oscillator mode starting from the (3 · k + 1) th (k is an integer) rising edge of the input clock CLK _IN is also kept the same.

도 9는 본 발명의 일 실시예에 따른 다중 위상 분수배 주파수 합성기의 동작을 나타낸 흐름도이다.9 is a flowchart illustrating an operation of a multi-phase division multiple-frequency synthesizer according to an embodiment of the present invention.

우선, 최초의 입력 클록(CLK_IN)과 출력 클록(CLK₃₆₀ _°)의 상승에지를 검출하여, 입력클록의 (M·k)번째(k는 정수) 상승 에지와 출력 클록의 (N·k)번째(k는 정수) 상승 에지를 비교한다(S10)First, the rising edge of the first input clock (CLK _IN ) and the output clock (CLK ₃₆₀ _° ) are detected, and the rising edge of the input clock (M · k) (K is an integer) rising edge (S10)

출력 클록(CLK₃₆₀ _°)의 (N·k)번째(k는 정수) 상승 에지가 생성되어야 하는 지연이 입력 클록(CLK_IN)의 주기 이상인지 여부를 판단하여 대전류 충전 구간으로의 진입 여부를 판단하는 과정을 수행한다(S20).The output clock of a (N · k) th (k is an integer) is determined entry whether a rising edge is delayed, the input clock to be generated (CLK _IN) cycle charge more than it is determined whether the heavy current of period (CLK ₃₆₀ _°) (S20).

S20과정을 통하여, 대전류 충전 구간으로의 진입이 필요하다고 판단된 경우에는 차지 펌프의 제 2 충전경로가 활성화되고, 대전류 충전 구간으로의 진입이 불필요하다고 판단된 경우에는 차지 펌프의 제 2 충전경로의 활성화는 생략된다(S25).If it is determined through step S20 that the entry into the high current charging section is necessary, the second charging path of the charge pump is activated. If it is determined that the entry into the high current charging section is unnecessary, The activation is omitted (S25).

S20 내지 S25과정 이후, 지연 제어신호 발생부(101)에서 위상 검출 신호(CtrlPD)의 생성 여부 판단을 통해 위상 검출 구간으로의 진입 여부를 판단하는 과정을 수행한다(S30)After S20 to S25, the delay control signal generator 101 determines whether the phase detection signal CtrlPD is generated or not (S30)

S30과정을 통하여, 위상 검출 구간으로 진입한 경우에는 입력 클록(CLK_IN)과 출력 클록(CLK₃₆₀ _°)의 위상 차이를 검출하는 동작 수행을 하며 락킹 포인트를 검색한다(S40).If the S30 through the process enters a phase detection period, a clock input (CLK _IN) and an output clock operation is carried out for detecting the phase difference (CLK ₃₆₀ _°), and retrieves the locking point (S40).

S30과정 이후, 하모닉 락 감지부(102)를 통해 다중 위상 분수배 주파수 합성기의 동작이 하모닉 락으로의 진행 여부를 판단한다(S50).After step S30, it is determined whether the operation of the multi-phase multi-frequency multi-frequency synthesizer proceeds to the harmonic lock through the harmonic lock sensing unit 102 (S50).

S50과정을 통하여, 다중 위상 분수배 주파수 합성기의 동작이 하모닉 락으로 진행되고 있다고 판단될 경우 차지 펌프의 제 2 방전경로를 활성화되고, 올바른 락 동작이 진행되고 있다고 판단될 경우에는 차지 펌프의 제 2 방전경로의 활성화는 생략된다(S55).If it is determined in step S50 that the operation of the multi-phase divide-by-wave frequency synthesizer is proceeding to the harmonic lock, the second discharge path of the charge pump is activated. If it is determined that the correct locking operation is in progress, The activation of the discharge path is omitted (S55).

S50과정 이후, 다중 위상 분수배 주파수 합성기가 올바른 락 동작을 하였다고 판단될 때까지 상기 S10 내지 S50의 과정을 반복한다.(S60)After the step S50, the steps S10 to S50 are repeated until it is determined that the multi phase addendum frequency synthesizer has performed a proper lock operation. (S60)

S60과정을 통하여, 다중 위상 분수배 주파수 합성기가 올바른 락 동작을 하였다고 판단될 경우에는 동작을 완료한다(S70)If it is determined in step S60 that the multi-phase division multi-frequency synthesizer has performed a proper locking operation, the operation is completed (S70)

동작 완료 후, 입력 클록(CLKIN)과 출력 클록(CLK₃₆₀ _°) 사이에 위상 차이가 발생했는지 판단하는 과정을 수행하여, 위상 차이가 발생했다고 판단되는 경우 상기 S10 내지 S60의 과정을 반복한다(S80).
After the operation is completed, the input clock (CLKIN) and the output clock by performing the step of determining whether the phase difference is generated between (CLK ₃₆₀ _°), and repeats the processes of the S10 to S60 when it is determined that the phase difference occurs (S80 ).

도 10은 본 발명의 다른 실시예에 따른 다중 위상 분수배 주파수 합성기의 세부 구성을 도시한 도면이다. FIG. 10 is a diagram illustrating a detailed configuration of a multi-phase division multiple frequency synthesizer according to another embodiment of the present invention.

도 10을 참조하면, 다중 위상 분수배 주파수 합성기는 도 3의 다중 위상 주파수 합성기와 비교할 때, 3-입력 1-출력 멀티플렉서와 전압 제어 지연 라인의 구조만 상이할 뿐 동일한 구조를 갖는다.Referring to FIG. 10, the multiphase divide-by-2 frequency synthesizer has the same structure as that of the multiphase frequency synthesizer of FIG. 3 except that the structure of the 3-input 1-output multiplexer and the voltage control delay line is different.

도 10의 다중 위상 분수배 주파수 합성기의 3-입력 1-출력 멀티플렉서와 전압 제어 지연 라인은 차동쌍 구조가 적용되어 있다. The three-input 1-output multiplexer and the voltage-controlled delay line of the multi-phase divide-by-2 frequency synthesizer of FIG. 10 have a differential pair structure.

따라서, 소신호 차동쌍 입력 클록을 입력받아 그 주파수의 정수배 또는 분수배 주파수를 갖는 다중 위상, 소신호 차동쌍 출력 클록 신호를 클록 스큐 없이 고속 락킹 모드를 통해 생성할 수 있다.
Therefore, a multi-phase, small-signal differential pair output clock signal having a small-signal differential pair input clock and an integer multiple or a multiple of that frequency can be generated through a high-speed locking mode without clock skew.

이상에서 설명한 것은 본 발명에 따른 다중위상 출력클록을 가지는 멀티플라잉 지연고정루프 기반의 분수배 주파수 합성기 및 이를 이용한 주파수 합성방법의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
The above description is only an exemplary embodiment of a frequency synthesizer using a multi-flying delay locked loop having a multi-phase output clock according to the present invention and a method of synthesizing a frequency using the same. The present invention is not limited to the above- It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims and their equivalents. something to do.

100 : 지연 제어 피드백 블록
101 : 지연 제어신호 발생부
102 : 하모닉 락 감지부
103 : 위상 검출기
104 : 차지 펌프
200 : 포워드 패스부
201 : 3-입력 1-출력 멀티플렉서
202 : 전압 제어 지연 라인
203 : 전압 제어 지연 유닛
204 : 지연 보상기
300 : 증배 제어 피드백 블록
301 : 멀티플렉서 제어부
302 : 입력 디바이더
303 : 출력 디바이더100: delay control feedback block
101: delay control signal generator
102: Harmonic lock detection unit
103: phase detector
104: charge pump
200:
201: 3-input 1-output multiplexer
202: voltage control delay line
203: Voltage control delay unit
204: delay compensator
300: Multiplication control feedback block
301: Multiplexer control unit
302: Input divider
303: Output divider

Claims

A multi-frequency synthesizer having a multi-phase output clock,
A forward path unit for outputting an output clock having a frequency obtained by multiplying a frequency of an input clock by an integer multiple or a multiple of a multiple;
A delay control feedback block for generating a control voltage (V _Ctrl ) for synchronizing the output clock of the forward path section with an input clock; And
Generating a control signal (Ctrl [1: 0]) for switching the mode to be applied to the forward pass section and the delay control feedback block to multiply the frequency of the input clock of the forward pass section by an integer multiple or a multiple of a multiple, &Lt; / RTI >
Wherein the forward path unit includes a voltage control delay line including a plurality of voltage control delay units, and generates a multi-phase output clock signal by matching the delay times of the voltage control delay units.

The method according to claim 1,
The forward pass unit includes:
A multiplexer for receiving a control signal generated in the multiplication control feedback block and selecting a mode of the voltage control delay line;
A plurality of voltage control delay units receiving the control voltage generated in the delay control feedback block and generating a delay time corresponding thereto; And
And a delay compensator provided at a downstream end of each of the voltage control delay units to generate a delay time equal to a delay time due to the multiplexer to match the delay times of the voltage control delay units. Frequency synthesizer.

3. The method of claim 2,
Wherein the delay compensator compensates only the delay time added to the voltage control delay unit at the last stage due to the multiplexer to the other voltage control delay unit to generate a multi-phase output clock signal.

The method according to claim 1,
The delay time of the voltage control delay line increases when the voltage level of the control voltage V _Ctrl of the delay control feedback block increases and the control voltage V of the delay control feedback block increases _And the delay time of the voltage control delay line decreases when the voltage level of the voltage control delay line ( _Ctrl ) decreases.

The method according to claim 1,
The delay control feedback block includes:
A phase detector for detecting a phase difference between an input clock and an output clock of the forward path unit; And
And a charge pump provided downstream of the phase detector to generate the control voltage V _Ctrl .

6. The method of claim 5,
The delay control feedback block includes:
A delay control signal generator for generating a phase detection control signal (Ctrl _PD ) for controlling a phase detection period of the phase detector and a second charge path control signal (UP2) for controlling a second charge path of the charge pump; And
And a harmonic lock detection unit for detecting a harmonic lock and generating a restoration signal (Ctrl _HLD ) upon progression of the harmonic lock,
Wherein the charge pump generates a control voltage (V _Ctrl ) by receiving a signal of the phase detector, a control signal of the delay control signal generating unit, and a harmonic lock recovery signal of the harmonic lock sensing unit.

The method according to claim 6,
The delay control signal generator generates the delay control signal when the output signal (Ctrl [0]) of the multiplication control feedback block has a value of '1' and the input clock (CLK _IN ) has a value of '0' _PD ) is generated, and the phase detector enters a phase detection period.

The method according to claim 6,
The delay control signal generator generates a second charge path control signal when the output signal (Ctrl [0]) of the multiplication control feedback block has a value of '1' and the input clock (CLK _IN ) And the second charge path of the charge pump is activated to change the voltage level of the control voltage ( _Vctrl ) at a relatively faster rate than the first charge path.

The method according to claim 6,
Wherein the charge pump receives a harmonic lock recovery signal of the harmonic lock sensing unit and relatively lowers a voltage level of the control voltage through the second discharge path in comparison with the first discharge path when the harmonic lock occurs, Frequency synthesizer.

The method according to claim 6,
The phase detector comprising:
And generates only the discharge path activation control signal (DN) so as to reduce the delay time when the harmonic lock is generated.

The method according to claim 1,
The multiplication control feedback block includes:
An input divider that receives the input clock of the forward path unit and generates a signal at a period corresponding to the division value M set by the external signal;
An output divider that receives the output clock of the forward path unit and generates a signal at a period corresponding to the division value N set by the external signal;
And a multiplexer control unit for receiving a signal generated by the input divider, the output divider, and an input clock and an output clock of the forward path unit and generating a signal (Ctrl [1: 0]) for controlling the multiplexer of the forward path unit Frequency synthesizer.

12. The method of claim 11,
Wherein the multiplexer control unit receives a mode control signal (Ctrl _Mode ) input from the outside and controls the operation mode of the frequency multi-frequency synthesizer to be selected from a frequency multiplying mode and a delay fixing mode.

13. The method of claim 12,
When the mode control signal (Ctrl _Mode ) has a value of '1', the fractional frequency synthesizer operates in the frequency doubling mode. When the mode control signal (Ctrl _Mode ) has a value of '0' And operates in a delay locked mode that operates in the same manner as the delay locked loop circuit.

The method according to claim 1,
Wherein the multiplication control feedback block generates control signals in different cases to convert the forward pass section into an operating mode between a ring oscillator mode, an input clock injection mode, and a power supply voltage injection mode.

The method according to claim 1,
The multiplication control feedback block generates a control signal (Ctrl [1: 0]) to generate an output clock having a frequency whose input clock is multiplied by N / M according to the setting of the input divider and the output divider Frequency synthesizer.

The method according to claim 1,
The forward path unit receives the input clock, the output clock, the supply voltage, and the ground voltage, and changes the frequency of the input clock by changing the operation mode based on the control signal (Ctrl [1: 0]) input from the multiplication control feedback block And outputs a clock having a frequency obtained by multiplying an output signal of the frequency divider by an integer multiple or a multiple of several times.

The method according to claim 1,
The forward-
An input clock injection mode for outputting an output clock whose input clock is delayed by the delay time of the voltage control delay line set by the control voltage ( _Vctrl ) generated from the delay control feedback block;
A ring oscillator mode for outputting an output clock having a half period of the delay time of the voltage control delay line set by the control voltage (V _Ctrl ) generated from the delay control feedback block; And
And a power supply voltage injection mode for outputting a supply voltage and a ground voltage to an output clock, the output clock having an output frequency that is multiplied by an integer multiple or a multiple of a multiple of the frequency of the input clock through the change of the operation mode Frequency synthesizer.

The method according to claim 1,
Wherein the multiplication control feedback block and the forward path unit process signals in parallel with each other so that clock skew between the input clock and the output clock does not occur.

3. The method of claim 2,
Wherein the multiplexer and the voltage controlled delay line are formed in a differential pair structure.

A method for synthesizing a frequency division multiple of a frequency division multiple frequency synthesizer according to any one of claims 1 to 19,
Detecting a rising edge of the first input clock and the output clock to compare the rising edge of the input clock with the rising edge of the output clock;
Determining whether the input clock is greater than or equal to a period of the input clock, and determining whether to enter the high current charging section;
As a result of the determination, if it is determined that the second charge path of the charge pump is activated when it is necessary to enter the large current charging section and the activation of the second charge path of the charge pump is omitted ; And
The delay control signal generation unit determines whether or not the phase detection signal CtrlPD is generated. If the phase detection unit enters the phase detection period, it detects the phase difference between the input clock and the output clock, And searching for the frequency division multiple frequency.

21. The method of claim 20,
The method of claim 1, further comprising: after the locking point searching step, determining whether the operation of the multiphase fractional multiple frequency synthesizer is proceeding to the harmonic lock through the harmonic lock sensing unit, If not, omitting activation of the second discharge path of the charge pump; And
Further comprising repeating the steps until it is determined that the multi-phase divide-by-4 frequency synthesizer has performed a proper locking operation.