KR101541369B1 - Improving Method of the Scallop's Characterization of Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체 소자의 스캘롭 제거방법 및 그 반도체 소자에 관한 것으로서, 더욱 상세하게는 오존을 이용하여 플라즈마를 형성시켜 Si 기판의 산화 속도를 증대하고, 펄스 피딩 방식과 기판 바이어스 조합을 통한 방향성 산화 기술을 활용하여 스캘롭 특성의 개선을 통해 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 스캘롭 제거방법 및 그 반도체 소자에 관한 것이다.
본 발명은 반도체 소자의 스캘롭 제거방법은 하드마스크 산화막과 노광막을 증착한 후 Si 식각 또는 SiC 식각에 의해 Si 기판 또는 Sic 기판에 홀이나 트렌치를 형성하는 단계와, 상기 홀이나 트렌치 측벽의 스캘롭을 오존으로 산화하여 스캘롭 표면에 산화막을 형성하는 단계, 및 상기 산화막을 선택적으로 식각하여 스캘롭을 제거하는 단계를 포함하여 구성된다.More particularly, the present invention relates to a method of removing a scallop of a semiconductor device, and more particularly, to a method of removing a scallop of a semiconductor device by forming a plasma using ozone to increase the oxidation rate of the Si substrate, The present invention relates to a method for removing a scallop of a semiconductor device and a semiconductor device thereof that can improve the reliability of a device by improving the characteristics of the scallop using the technique.
According to the present invention, there is provided a method for removing a scallop of a semiconductor device, comprising: forming a hole or a trench in a Si substrate or a SiC substrate by a Si etching or a SiC etching after depositing a hard mask oxide film and an exposure film; Oxidizing the oxide film with ozone to form an oxide film on the surface of the scallop, and removing the scallop by selectively etching the oxide film.
Description
본 발명은 반도체 소자의 스캘롭 제거방법 및 그 반도체 소자에 관한 것으로서, 더욱 상세하게는 오존(O3)을 이용하여 플라즈마를 형성시켜 Si 기판의 산화 속도를 증대하고, 펄스 피딩(pulse feeding) 방식과 기판 바이어스(bias) 조합을 통한 방향성 산화 기술을 활용하여 스캘롭 특성의 개선을 통해 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 스캘롭 제거방법 및 그 반도체 소자에 관한 것이다.The present invention relates to a switch kaelrop removal method and a semiconductor device of the semiconductor device, and more particularly, ozone (O 3) to and to form a plasma increase the oxidation rate of the Si substrate, and the pulse feeding (pulse feeding) scheme used And a semiconductor device using the directional oxidation technique through a combination of a substrate bias to improve the reliability of the device by improving the scallop characteristics and a semiconductor device.
반도체 소자 제조 공정 중 소자가 집적화됨에 따라 인터포저(interposer) 공정을 이용한 2.5차원(2.5D), 3차원(3D)으로 적층하는 IC 기술 즉, 2장 이상의 웨이퍼를 본딩 장비(bonder)를 이용하여 적층하는 기술과, 홀 형성 후에 Cu 배선 공정을 위한 인터커넥션(interconnection) 기술이 필요하다.(IC) technology that stacks 2.5-dimensional (2.5D) and three-dimensional (3D) semiconductor devices using an interposer process as semiconductor devices are integrated during the semiconductor device manufacturing process. That is, two or more wafers are stacked using a bonding device There is a need for a technique of stacking and an interconnection technique for Cu wiring process after hole formation.
메모리나 로직 프로세서, MEMS, 센서에 배선을 형성하고 이를 통하여 2.5차원, 3차원적인 수직 인터커넥션을 구현하여 배선공정을 수행한다.Wiring is performed by forming wirings in a memory, a logic processor, a MEMS, and a sensor, thereby realizing 2.5-dimensional and 3-dimensional vertical interconnection.
웨이퍼와 웨이퍼를 접합하는 wafer-to-wafer(W2W) 방식에서 2장의 웨이퍼를 접합 후에 배선 공정을 위해 홀 식각 공정이 필요하며, 상기 W2W 방식은 MEMS(Micro Electro Mechanical Systems)센서나 반도체 제조 공정에서 매우 우수한 방법으로 알려져 있다.In the wafer-to-wafer (W2W) method of bonding wafers and wafers, a hole etching process is required for the wiring process after bonding two wafers. The W2W method is used in MEMS (Micro Electro Mechanical Systems) It is known for its excellent methods.
특히 비용 측면에서도 유리한 것으로 알려져, 바이오센서, CIS(CMOS Image Sensor)센서, MEMS, 전력반도체(power device) 기술 등 다양한 분야에 적용이 예상된다.Especially, it is expected to be applied to various fields such as biosensor, CIS (CMOS Image Sensor) sensor, MEMS, and power device technology.
이때 WLP(Wafer Level Package)의 제품개발에서는 웨이퍼 접합기술과 홀 식각공정이 필요하며, 이러한 WOW(Wafer-On-Wafer) 방식은 대용량 메모리 생산, MEMS, 센서, LED, RF, 아날로그, 전력 등의 응용 분야로부터 메모리 및 로직까지 다양한 범위로 확산되고 있으며, 응용 분야는 앞으로 더욱 다양할 것으로 사료된다. Wafer-on-wafer (WOW) method is used for large-capacity memory production, MEMS, sensor, LED, RF, analog and power It is widely spreading from application field to memory and logic field.
이처럼 wafer-to-wafer, chip-to-wafer 접합을 위해 상세하게는, MEMS 소자 또는 반도체 칩 등과 같은 미세 구조물이 형성된 베이스 기판(제1기판)과 상부의 제2기판을 결합하여 접합한다.In detail, a base substrate (first substrate) on which a microstructure such as a MEMS element or a semiconductor chip is formed and a second substrate on the upper side are joined and bonded to each other for wafer-to-wafer and chip-to-wafer bonding.
그 후 배선 공정을 위해 3차원 집적회로의 반도체 칩 또는 반도체 웨이퍼들 사이의 상호접속, 즉 전기적 연결은 관통형 실리콘 비아(Through Si Via)를 이용하여 3차원적으로 구현된다.Thereafter, the interconnection, that is, the electrical connection, between the semiconductor chips or the semiconductor wafers of the three-dimensional integrated circuit for the wiring process is realized three-dimensionally using a through silicon via.
또한, 플래시 메모리와 DRAM 등과 같은 메모리 분야, MEMS 소자, CIS센서, 무선회로를 탑재한 SiP(System in Package) 모듈분야 등 다양한 응용 분야에서 관통형 실리콘 비아가 사용된다.In addition, through-silicon vias are used in a variety of applications such as memory areas such as flash memory and DRAM, MEMS devices, CIS sensors, and SiP (System in Package) modules equipped with wireless circuits.
특히 관통형 실리콘 비아를 이용한 3D 패키지 기술은 소형화와 저비용화를 위하여 최근 활발하게 기술 개발이 진행되고 있다.Particularly, 3D package technology using through-hole silicon vias has been actively developed for the purpose of miniaturization and low cost.
일반적인 관통형 실리콘 비아를 이용한 3D IC 기술은 다수의 마스크를 이용한 노광과 식각 공정, 절연층 증착, 확산 방지층 증착, 시드층 증착과 금속 배선 공정을 위한 전기도금 공정 등의 전(front)공정과, 본딩과 솔더볼 배치 등의 다수의 후공정을 포함하고 있다.The 3D IC technology using a general through-type silicon via includes a front process such as an exposure and etching process using a plurality of masks, an insulation layer deposition, a diffusion prevention layer deposition, a seed layer deposition and an electroplating process for a metal wiring process, And a number of post-processes such as bonding and solder ball placement.
상기 전공정에서 관통형 실리콘 비아에 금속 물질을 채우기 위한 홀 형성은 DRIE(deep reactive ion etching)를 이용하여 형성하고, 후에 채울 금속과 소자의 절연을 위하여 홀에 절연층으로 증착하고, Cu 등의 금속이 Si 기판 내부로 확산되는 것을 방지하기 위한 확산 방지층을 증착하고, 금속의 증착을 돕기 위한 시드층을 형성한 후에 Cu 등의 금속을 전기도금 등의 방법으로 채운 후에야 웨이퍼 상태의 관통형 실리콘 비아가 형성된다.In the previous step, a hole for filling a metal material into the through-type silicon via is formed by using deep reactive ion etching (DRIE), and then an insulating layer is formed in the hole for insulation between the metal to be filled and the device. A diffusion barrier layer is deposited to prevent metal from diffusing into the Si substrate, a seed layer is formed to assist deposition of the metal, and then a metal such as Cu is filled by electroplating or the like, .
이때 관통형 실리콘 비아를 형성하기 위해서는 Si 식각과 보호층(passivation) 형성 공정이 반복적으로 수행되는 것이 필수적이다.In this case, it is essential that the Si etching and the passivation forming process are repeatedly performed in order to form the through silicon vias.
이러한 종래기술은 관통형 실리콘 비아를 형성하는 경우에 필연적으로 비아 홀의 측벽이 매끄럽지 못하고 울퉁불퉁한 모양으로 형성되는 스캘롭(scallop)이 발생하게 된다.In this conventional technique, when the through silicon wirings are formed, a scallop is formed in which the side walls of the via holes are not smooth and rugged.
홀의 측벽에 형성되는 스캘롭에 의하여 유전체의 증착, 확산 방지층의 증착, 그리고 시드층의 증착 공정에서 증착되는 박막 두께가 균일하지 못하게 되며, 그 결과 Cu 등의 금속을 채울 때 보이드(Void) 또는 심(Seam)과 같은 결함이 발생하게 되고, Cu 원자가 소자 내부로 확산되어 소자의 특성을 저하시켜 신뢰성 열화의 원인이 된다.
The thickness of the thin film to be deposited in the process of depositing the dielectric layer, the diffusion preventing layer, and the seed layer by the scallop formed on the sidewall of the hole becomes uneven. As a result, when a metal such as Cu is filled, A defect such as Seam is generated, and Cu atoms diffuse into the device to deteriorate the characteristics of the device, which is a cause of reliability deterioration.
상술한 종래 기술과 그 문제점을 선행문헌을 참고로 자세히 설명하면, 먼저 로버트 보쉬(Bosch)사의 하기 특허문헌 1에 개시된 홀 형성 공정 기술은, 실리콘 박막의 이방성 식각을 하기 위하여 등방성 식각 공정과 보호층 공정을 반복적으로 수행하는 실리콘 건식 식각 방식이다.The hole forming process technique disclosed in the following patent document 1 of Bosch Corporation is an isotropic etching process for anisotropic etching of a silicon thin film, This is a silicon dry etching method that performs the process repeatedly.
즉, 식각과 보호층의 반복 공정에서 등방성(isotropic) 식각 공정 기체로는 SF6를, 보호막 공정 기체로는 C4F8을 반복적으로 공급하게 된다.That is, SF 6 is used as an isotropic etching process gas and C 4 F 8 is used as a protective film process gas in the repeated etching and protection layer processes.
도 1a와 도 1b는 하지막(underlayer)이 있는 경우와 없는 경우 상술한 종래의 건식 식각 방법으로 식각된 소자 홀의 단면 모식도이고, 도 2는 종래의 건식 식각 방법으로 식각된 소자 홀의 실제 실험 결과를 보여주는 SEM 사진이다.FIGS. 1A and 1B are cross-sectional schematic views of an element hole etched by the conventional dry etching method with and without an underlayer, and FIG. 2 is a cross-sectional view of an element hole etched by a conventional dry etching method. It is a SEM photograph showing.
또한, 하기 특허문헌 2에 개시된 가스 공급 장치를 포함한 건식 식각 장치는 종래의 교번 공정에 의한 반도체 또는 전자부품의 건식 식각 공정에 있어서, 각각 서로 다른 역할을 하는 공정가스간의 오버랩 시간을 제거하고, 각각의 교번 공정 시간을 짧게 하여 웨이퍼의 식각면에서의 스캘롭핑 효과를 최소화를 하고자 하였으나, Si 식각 속도를 저하시켜 생산성에 문제점이 있었다.In addition, the dry etching apparatus including the gas supply device disclosed in the following Patent Document 2 eliminates the overlap time between the process gases having different roles in the dry etching process of the semiconductor or the electronic component by the conventional alternate process, To minimize the effect of scaling on the etched surface of the wafer. However, there is a problem in productivity because the Si etching rate is lowered.
또한, 스캘롭을 제거하기 위해 DRIE를 이용한 Si 식각 공정을 수행하고, 스캘롭이 있는 표면에 열산화막을 형성하며, 이 열산화막을 습식식각으로 제거함으로써 스캘롭을 제거하는 방안이 개시되었으나, 900℃가 넘는 열산화막 형성 공정이 포함되어 있어 웨이퍼에 소자가 형성되어 있는 실리콘 관통형 비아 공정에는 적용하기 어렵다는 문제점이 있었다.In order to remove the scallop, a silicon etching process using DRIE is performed, a thermal oxide film is formed on the scalloped surface, and the scallop is removed by removing the thermal oxide film by wet etching. However, Lt; RTI ID = 0.0 > C < / RTI > in a silicon wafer, which is difficult to apply to a silicon through-via process in which devices are formed in wafers.
또한, 하기 특허문헌 3에는 DRIE를 이용하여 딥트렌치를 형성한 후 습식 세정을 하여 보호층을 제거하고, 다시 건식 식각을 하여 스캘롭을 제거하는 방법을 개시하고 있으나, 습식 식각 공정 후 다시 건식 식각 공정을 수행하기 위해서는 식각 챔버에 대한 세정 공정이 추가적으로 필요하다는 점에서 그 공정이 복잡하고 제조 시간이 증가한다는 문제점이 있었다.In the following Patent Document 3, there is disclosed a method of forming a deep trench using DRIE, followed by wet cleaning to remove the protective layer, and dry etching again to remove the scallop. However, after the wet etching process, There is a problem that the process is complicated and the manufacturing time is increased because a cleaning process for the etching chamber is additionally required to perform the process.
또한, 산소(O2) 기체를 활용하여 딥 트렌치의 표면에 가벼운 산화(lightly oxidation)를 유발시켜 CF4의 F에 의해 상기 산화된 스캘롭 부분을 식각하여, 딥 트렌치 식각 공정상 발생한 데미지(damage) 및 스캘롭을 제거하는 기술이 개시되어 있으나, 초기 형성된 스캘롭 면에 산화막이 동일하게 생성되기 때문에 스캘롭 최대, 최저 단차를 줄이는데 한계가 있었다.In addition, by using oxygen (O 2 ) gas to cause lightly oxidation on the surface of the deep trench, the oxidized scallop portion is etched by the F 4 of CF 4 , and the damage caused by the deep trench etching process ) And scallops are removed. However, since the oxide film is formed on the surface of the initially formed scallop, there is a limit in reducing the scallop maximum and minimum steps.
또한, 하기 특허문헌 4에서는 스캘롭 표면상에 형성된 산화막을 식각하여 스캘롭을 제거하는 단계를 포함하였다.In addition, in
DRIE를 이용하여 관통형 실리콘 비아를 형성한 후, Dark Mode O2 플라즈마의 O2 이온과 높은 하부 바이어스 전압을 이용함으로써 관통형 실리콘 비아의 측벽 스캘롭 높이를 저감할 수 있다.By using the DRIE to form the penetrating silicon vias, the height of the side wall scallops of the through silicon vias can be reduced by using the O 2 ions of the Dark Mode O 2 plasma and the high lower bias voltage.
낮은 온도에서 Bright Mode O2 플라즈마를 이용하여 스캘롭에 플라즈마 산화막을 형성한 후, 습식 식각(BOE 또는 HF) 또는 건식 식각(F 계열 가스)를 이용함으로써 관통형 실리콘 비아의 측벽에서 스캘롭을 제거하여 매끄러운 측벽을 형성할 수 있다고 하였으나, 기형성된 면에 산화막이 동일하게 생성되기 때문에 스캘롭 최대, 최저 단차를 줄이는데 한계가 있었다.After removing the scallop from the side walls of the through silicon vias by using wet etching (BOE or HF) or dry etching (F series gas) after forming a plasma oxide film on the scallop using Bright Mode O 2 plasma at low temperature However, since the oxide film is uniformly formed on the pre-formed surface, there is a limit in reducing the scallop maximum and minimum steps.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 오존을 이용하여 플라즈마를 형성시켜 Si 기판의 산화 속도를 증대하고, 펄스 피딩(pulse feeding) 방식과 기판 바이어스(bias) 조합을 통한 방향성 산화 기술을 활용하여 측벽 스캘롭 특성의 개선을 통해 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 스캘롭 제거방법 및 그 반도체 소자를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a method of forming a plasma by using ozone to increase the oxidation rate of a Si substrate, A method of removing a scallop of a semiconductor device that can improve the reliability of a device by improving the characteristics of a side wall scallop using the semiconductor device and the semiconductor device.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 스캘롭 제조방법은 (a) 하드마스크 산화막과 노광막을 증착한 후 Si 식각 또는 SiC 식각에 의해 Si 기판 또는 Sic 기판에 홀이나 트렌치를 형성하는 단계;According to another aspect of the present invention, there is provided a method of manufacturing a scaled semiconductor device, comprising: (a) forming a hole or a trench in a Si substrate or a SiC substrate by Si etching or SiC etching after depositing a hard mask oxide film and an exposure film step;
(b) 상기 홀이나 트렌치 측벽의 스캘롭을 오존으로 산화하여 스캘롭 표면에 산화막을 형성하는 단계; 및(b) oxidizing the scallop of the hole or trench sidewall with ozone to form an oxide film on the surface of the scallop; And
(c) 상기 산화막을 선택적으로 식각하여 스캘롭을 제거하는 단계;(c) selectively removing the oxide film to remove the scallop;
를 포함하여 구성된다..
여기서, 상기 (b)단계에서 스캘롭 표면에 방향성 산화막을 형성하는 것을 특징으로 한다.In the step (b), a directional oxide film is formed on the surface of the scallop.
또한, 상기 방향성 산화막을 펄스 피딩 방식과 기판 바이어스 조합을 통해 형성된 플라즈마에 의해 형성하는 것을 특징으로 한다.Further, the directional oxide film is formed by a plasma formed by a pulse-feeding method and a substrate bias combination.
또한, 상기 펄스 피딩 방식은 퍼지 및 펌핑에 의해 오존을 유입하고, 이후 Ar, N2 또는 H2 기체를 유입하는 공정을 반복하는 것임을 특징으로 한다.The pulse-feeding method is characterized in that ozone is introduced by purging and pumping, and then the process of introducing Ar, N 2 or H 2 gas is repeated.
또한, 상기 오존 유입 시간은 0.1초~10분이고, Ar, N2 또는 H2 기체의 유입 시간은 10초~10분인 것을 특징으로 한다.The ozone inflow time is 0.1 second to 10 minutes, and the inflow time of the Ar, N 2 or H 2 gas is 10 seconds to 10 minutes.
또한, 상기 방향성 산화막을 300℃ 이하에서 형성하는 것을 특징으로 한다.Further, the directional oxide film is formed at 300 DEG C or less.
여기서 상기 (c)단계에서 Si과 SiO2 선택도가 1: 10 이상인 불산 기상 식각 장비를 이용하는 것을 특징으로 한다.In the step (c), a fluoric acid gas phase etching apparatus having Si and SiO 2 selectivity of 1: 10 or more is used.
또한, 상기 불산 기상 식각 장비는 건식 세정 공정으로 HF와 NH3를 혼합하여 세정하는 것을 특징으로 한다.Further, the hydrofluoric acid etching equipment is characterized in that HF and NH 3 are mixed and cleaned by a dry cleaning process.
또한, 상기 HF/NH3의 혼합 중량비율은 0.1~10인 것을 특징으로 한다.Also, the mixed weight ratio of HF / NH 3 is 0.1 to 10.
여기서 상기 (b)단계와 상기 (c)단계를 동일 장비에서 모듈화하여 수행하는 것을 특징으로 한다.
Here, the step (b) and the step (c) are modularized in the same equipment.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 상술한 방법에 의해 측벽 스캘롭이 제거된 홀이나 트렌치가 구비된 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a semiconductor device including a hole or a trench in which a sidewall scallop is removed by the above-described method.
상술한 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 패키지는 상술한 방법에 의해 관통형 실리콘 비아가 형성된 웨이퍼를 이용하여 제조된 것을 특징으로 한다.
According to an aspect of the present invention, there is provided a wafer-level package, which is manufactured by using a wafer having a through-type silicon via formed by the above-described method.
상술한 과제의 해결 수단에 의하면, 깊은 홀을 수직으로 깊게 형성할 때 발생하는 초기 홀 측벽 스캘롭의 산(peak)과 골(valley)간 높이 차이값을 최소화하여 후속으로 연속되는 절연층 증착, 확산 방지층 증착, 시드층 증착, 금속층 증착 등의 후속 공정에 공정 마진(margin)을 넓혀주고 생산성을 향상시키며 궁극적으로는 소자의 신뢰성 향상시킬 수 있다.According to the solution of the above-mentioned problems, it is possible to minimize the height difference value between the peak and the valley of the initial hole side wall scallop which occurs when the deep hole is formed deep vertically, The process margin can be widened in subsequent processes such as diffusion prevention layer deposition, seed layer deposition, and metal layer deposition, productivity can be improved, and ultimately, device reliability can be improved.
도 1a와 도 1b는 하지막이 있는 경우와 없는 경우 종래의 방법으로 식각된 소자 홀의 단면 모식도이다.
도 2는 종래의 방법으로 식각된 소자 홀의 실제 실험 결과를 보여주는 SEM 사진이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 스캘롭 제거방법을 나타내는 공정도이다.
도 4 내지 도 7은 도 3의 공정별 반도체 소자의 단면도이다.
도 8a 및 도 8b는 도 3에 나타낸 방향성 산화 공정의 펄스 피딩 방식을 설명하기 위한 도면이다.
도 9는 도 3에 나타낸 식각 공정 후 초기 스캘롭의 개선 순서를 설명하기 위한 도면이다.
도 10은 도 3에 나타낸 식각 공정 후 초기 스캘롭과 본 발명에 의해 개선된 스캘롭 모양을 나타내는 도면이다.1A and 1B are cross-sectional schematic views of an element hole etched by a conventional method with and without a base film.
FIG. 2 is a SEM photograph showing an actual experimental result of an element hole etched by a conventional method. FIG.
FIG. 3 is a process diagram showing a scaling removal method of a semiconductor device according to an embodiment of the present invention.
4 to 7 are cross-sectional views of the semiconductor device according to the process of FIG.
8A and 8B are diagrams for explaining the pulse-feeding method of the directional oxidation process shown in FIG.
FIG. 9 is a diagram for explaining an improvement procedure of an initial scallop after the etching process shown in FIG. 3. FIG.
10 is a view showing an initial scallop after the etching process shown in FIG. 3 and a scallop shape improved by the present invention.
이하 본 발명의 실시예에 대하여 첨부된 도면을 참고로 그 구성 및 작용을 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
도면들 중 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호들로 나타내고 있음에 유의해야 한다.It is to be noted that the same components of the drawings are denoted by the same reference numerals and symbols as possible even if they are shown in different drawings.
하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
Also, when a part is referred to as "including " an element, it does not exclude other elements unless specifically stated otherwise.
도 3은 본 발명의 실시예에 따른 반도체 소자의 스캘롭 제거방법을 나타내는 공정도이고, 도 4 내지 도 7은 도 3의 공정별 반도체 소자의 단면도이다.FIG. 3 is a process diagram showing a scallop removal method of a semiconductor device according to an embodiment of the present invention, and FIGS. 4 to 7 are cross-sectional views of semiconductor devices according to the process of FIG.
도 3 및 도 5에 도시된 바와 같이 식각에 의해 Si 기판(4)에 홀(8)을 형성한다(S10).As shown in FIGS. 3 and 5, holes 8 are formed in the
다음 도 3 및 도 6에 도시된 바와 같이 산소보다 산화력이 큰 오존 기체를 이용해 펄스 피딩 방식, 기판 바이어스 조절로 상기 홀(8)을 식각하면서 형성된 스캘롭(7) 표면에 방향성 산화를 수행한다(S20).As shown in FIGS. 3 and 6, directional oxidation is performed on the surface of the
이때 자기력(magnetic field)에 의한 오즌 플라즈마 방향성 산화는 도움이 될 수 있으며 소자의 design rule 특성에 따라 개선 정도는 다를 수 있다.At this time, the directional oxidation of the plasma by the magnetic field may be helpful, and the degree of improvement may vary depending on the design rule characteristics of the device.
그 후 다음 도 3 및 도 7에 도시된 바와 같이 Si와 산화막 식각율 비율이 10 이상인 고선택도 불화수소(HF vapor) 반응기에서 스캘롭의 산화막 식각(3)을 수행한다(S30).Then, as shown in FIG. 3 and FIG. 7, oxide film etching (3) of scallops is performed in a high selective hydrogen fluoride (HF vapor) reactor having an oxide film etching rate ratio of 10 or more (S30).
이때 S20단계의 방향성 산화 반응기와 S30단계의 고선택도 산화막 식각 반응기를 동일 장비에서 모듈화하여 양산성을 향상시킬 수 있도록 하는 것이 바람직하다.
At this time, it is preferable that the directional oxidation reactor in step S20 and the high selectivity oxide etching reactor in step S30 are modularized in the same equipment to improve the mass productivity.
상기 공정을 좀 더 자세히 설명하면, 도 4에서 Si 기판(4)은 MEMS, 센서, 반도체, 태양전지, LED, SiC, GaN 등의 기판이 될 수 있으며, 이하에서는 기판을 Si 기판으로 국한하여 설명하고자 한다.4, the
반도체 소자를 형성하기 위한 우물(well), 아이솔레이션(isolation), 트랜지스터(transistor), 커패시터(capacitor) 형성 공정 등 다수의 공정은 일반적인 반도체 공정으로 수행하며, Si 기판(4)은 웨이퍼가 2장 또는 그 이상으로 3층도 적층될 수 있다.Many processes such as a well, isolation, transistor, and capacitor forming process for forming a semiconductor device are performed by a general semiconductor process, and the
도 4에 도시된 바와 같이 Si 기판(4)에 Si 식각시 마스크로 작용할 하드마스크 산화막(5)과 노광막(6)을 차례로 증착한 후 노광과 식각으로 패턴을 형성한다.As shown in FIG. 4, a hard
이후 도 5에 도시된 바와 같이 Si 식각을 통해 Si 기판(4)에 홀(8)을 형성한다(S10).Then, as shown in FIG. 5, a
이때 홀(8)이 형성된 Si 기판(4)의 측벽에는 스캘롭(7)이 형성된다.At this time,
다음 도 6에 도시된 바와 같이 상기 스캘롭(7)에 방향성 산화막(9)을 수nm ~ 수십nm 두께로 형성시킨다(S20).Next, as shown in FIG. 6, a
이때 상기 방향성 산화막(9)의 두께는 스캘롭(7)의 피크 크기(산(peak)과 골(valley) 사이의 높이 차)에 의해 결정된다.The thickness of the
일예로 식각하고자 하는 Si의 두께가 약 50nm라면 도입된 오존 유량은 10~500(sccm)로 조절하고, 약 0.01torr~300torr 압력에서 전력을 50~2,000W로 정도로 조절한다.For example, if the thickness of Si to be etched is about 50 nm, the introduced ozone flow rate is adjusted to 10 to 500 (sccm), and the power is adjusted to about 50 to 2,000 W at a pressure of about 0.01 torr to 300 torr.
이때 오존 유입은 도 8a와 같이 퍼지(Pruge)와 펌핑(pumpimg)을 반복하는 펄스 피딩 형태로 약 0.1초~10분간 오존 기체를 흘리고, 이후 Ar(또는 N2, H2) 기체를 10초~10분 정도 플로우(flow)시키면서 펌핑한다.At this time, ozone gas is flowed for about 0.1 second to 10 minutes in a pulse-feeding mode in which purging and pumpimg are repeated as shown in FIG. 8A, and then Ar (or N 2 , H 2 ) Pump for about 10 minutes while flowing.
이처럼 오존 기체와 Ar(또는 N2, H2) 기체를 반복적으로 반응기에 흘려보내 확산에 의한 산화보다는 바이어스에 의한 산화를 많을 생성시켜 방향성 산화를 유도한다.Thus, ozone gas and Ar (or N 2 , H 2 ) gas are repeatedly flowed into the reactor to generate oxidation due to the bias rather than diffusion, thereby inducing directional oxidation.
소자가 고집적화됨에 따라 일부 고단차 소자는 형성된 오존 플라즈마의 자기력(Magnetic field)에 의한 방향성 플로우(flow) 유도가 방향성 산화를 증진시킬 수 있다. As the devices become highly integrated, some high stage devices can induce directional oxidation by inducing a directional flow by the magnetic field of the formed ozone plasma.
이때 반응기의 온도는 가능한 300℃ 이하로 조절하여 확산에 의한 산화는 최대한 억제한다.At this time, the temperature of the reactor is controlled to be 300 ° C or less as much as possible to suppress the oxidation by diffusion as much as possible.
이와 같이 산소보다 산화력이 큰 오존을 이용하여 플라즈마를 형성시켜 Si의 산화 속도를 증대하고, 도 8a와 같이 펄스 피딩 방식과 기판 바이어스 조합을 통한 방향성 산화 기술을 활용하여 측벽 스캘롭 특성을 개선할 수 있다.As described above, the oxidation rate of Si is increased by forming a plasma using ozone having a higher oxidizing power than that of oxygen, and the side wall scallop characteristics can be improved by utilizing a directional oxidation technique using a pulse feeding method and a substrate bias combination as shown in FIG. have.
즉, 펄스 피딩 방식으로 확산에 의한 Si 산화는 최소화하여 기형성된 스캘롭면에 산화막이 공정하게 산화되는 문제점을 해결하고, 도 8b와 같이 산소 라디컬(radical) 반응 기체로 스캘롭 산(peak) 부위에 물리적 충돌에 의한 식각과 확산에 의한 반응을 촉진시켜 방향성 산화를 증대한다.That is, by solving the problem that the oxidation of Si due to diffusion is minimized by the pulse-feeding method, the oxide film is oxidized fairly on the preformed scale, and as shown in FIG. 8b, the oxide radical radical To accelerate the reaction by etching and diffusion due to physical impact, thereby increasing directional oxidation.
이에 의해 스캘롭 산(peak) 부위에만 집중적으로 방향성 산화가 일어난다.Whereby intensive directional oxidation occurs only at the scallop acid site.
다음 방향성 산화막(9)의 선택적 제거를 위해 Si와 SiO2 선택도가 1: 10 이상인 상용 불소(HF vapor) 기상 식각 반응기를 활용하여 방향성 산화막(9)을 선택적으로 식각함으로써(S30), 도 7과 같이 스캘롭이 삭제된(스캘롭 특성이 개선된) 관통형 실리콘 비아를 형성할 수 있다.The following Si and SiO 2 selected for the selective removal of the
이때 반응기 압력은 0.1torr~100torr, 서셉터(susceptor) 온도는 상온~100℃, HF와 NH3는 각각 10~100sccm 정도 흘려보내되, 기상 세정 공정의 HF/NH3의 중량비율을 0.1~10 정도로 혼합하여 세정한다.At this time, the reactor pressure is from 0.1 Torr to 100 Torr, the susceptor temperature is from room temperature to 100 ° C, HF and NH 3 are each flowed from 10 to 100 sccm, and the weight ratio of HF / NH 3 in the gas- .
일예로 HF/NH3의 중량비율이 1:1일 때 Si와 SiO2 식각 선택도가 1:30 정도 특성을 보인다.
For example, when the weight ratio of HF / NH 3 is 1: 1, the etch selectivity of Si and SiO 2 is about 1:30.
도 9는 도 3에 나타낸 식각 공정 후 초기 스캘롭의 개선 순서를 설명하기 위한 도면이고, 도 10은 도 3에 나타낸 식각 공정 후 초기 스캘롭과 본 발명에 의해 개선된 스캘롭 모양을 나타내는 도면이다.FIG. 9 is a view for explaining an improvement procedure of the initial scallop after the etching process shown in FIG. 3, FIG. 10 is a view showing an initial scallop after the etching process shown in FIG. 3 and a scallop shape improved by the present invention .
이상과 같은 본 발명에 의하면, 깊은 홀(8)을 수직으로 깊게 형성할 때 홀 측벽 스캘롭(7)으로 발생되는 소자의 신뢰성을 향상시킬 수 있다.According to the present invention as described above, it is possible to improve the reliability of the device generated in the hole
즉, 도 9의 방향성 산화에 의해 초기 스캘롭 특성이 개선되어 도 10과 같이 개선된 스캘롭 모양을 얻을 수 있다.That is, the initial scallop characteristics are improved by the directional oxidation of FIG. 9, and an improved scallop shape as shown in FIG. 10 can be obtained.
이에 의해 초기의 스캘롭 산-골간 높이 차이값을 최소화하여 후속 공정의 마진(margin)을 넓혀주고 생산성을 향상시킬 수 있으며 궁극적으로는 소자의 신뢰성을 향상시킬 수 있다.
This minimizes initial scallop-to-skeletal height difference value, thereby widening the margin of the subsequent process, improving the productivity, and ultimately improving the reliability of the device.
이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만, 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. In addition, it is a matter of course that various modifications and variations are possible without departing from the scope of the technical idea of the present invention by anyone having ordinary skill in the art.
본 발명은 3D IC 배선 기술에서 필요한 Si 식각 또는 SiC 식각후 홀 측벽의 표면 거칠기 스캘롭 개선 기술로, 웨이퍼 레벨 패키지 기술이나 웨이퍼 레벨 3차원 IC 기술로 다양하게 작용되며 반도체, MEMS센서, LED 등의 다양한 분야에 이용이 가능하다.The present invention is a technique for improving the surface roughness scallop of a side wall of a hole after Si etching or SiC etching required for a 3D IC wiring technology. The present invention can be applied to a semiconductor wafer, a MEMS sensor, an LED It can be used in various fields.
4: Si 기판 5: 하드마스크 막
6: 노광막 7: 스캘롭
8: 홀 9: 방향성 산화막4: Si substrate 5: hard mask film
6: Exposure film 7: scallop
8: hole 9: directional oxide film
Claims (13)
(b) 상기 홀이나 트렌치 측벽의 스캘롭을 오존으로 산화하여 스캘롭 표면에 방향성 산화막을 형성하는 단계; 및
(c) 상기 방향성 산화막을 선택적으로 식각하여 스캘롭을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.(a) depositing a hard mask oxide film and an exposure film, and then forming holes or trenches in the Si substrate or SiC substrate by Si etching or SiC etching;
(b) forming a directional oxide film on the surface of the scallop by oxidizing the scallop of the hole or trench sidewall with ozone; And
(c) selectively etching the directional oxide layer to remove the scallop.
상기 방향성 산화막을 펄스 피딩 방식과 기판 바이어스 조합을 통해 형성된 플라즈마에 의해 형성하는 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.The method according to claim 1,
Wherein the directional oxide film is formed by a plasma formed by a pulse-feeding method and a substrate bias combination.
상기 펄스 피딩 방식은 퍼지 및 펌핑에 의해 오존을 유입하고, 이후 Ar, N2 또는 H2 기체를 유입하는 공정을 반복하는 것임을 특징으로 하는 반도체 소자의 스캘롭 제거방법.The method of claim 3,
Wherein the pulse feeding method repeats a process of flowing ozone by purging and pumping and then introducing Ar, N 2 or H 2 gas.
상기 오존 유입 시간은 0.1초~10분이고, Ar, N2 또는 H2 기체의 유입 시간은 10초~10분인 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.5. The method of claim 4,
Wherein the ozone inflow time is 0.1 second to 10 minutes, and the inflow time of Ar, N 2, or H 2 gas is 10 seconds to 10 minutes.
상기 방향성 산화막을 300℃ 이하에서 형성하는 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.The method of claim 3,
Wherein the directional oxide film is formed at 300 DEG C or less.
상기 (c)단계에서 Si과 SiO2 선택도가 1: 10 이상인 불산(HF vapor) 기상 식각 장비를 이용하는 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.The method according to claim 1,
Wherein a hydrofluoric acid (HF) vapor etching apparatus having a Si and SiO 2 selectivity of 1: 10 or more is used in the step (c).
상기 불산 기상 식각 장비는 건식 세정 공정으로 HF와 NH3를 혼합하여 세정하는 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.8. The method of claim 7,
Wherein the hydrofluoric acid etching equipment is cleaned by mixing HF and NH 3 by a dry cleaning process.
상기 HF/NH3의 혼합 중량비율인 0.1~10인 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.9. The method of claim 8,
Wherein the mixed weight ratio of HF / NH 3 is 0.1-10.
상기 (b)단계와 상기 (c)단계를 동일 장비에서 모듈화하여 수행하는 것을 특징으로 하는 반도체 소자의 스캘롭 제거방법.The method according to claim 1,
Wherein the step (b) and the step (c) are performed by modularizing the same equipment.
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