KR101520535B1 - Display device - Google Patents

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Abstract

본 발명은 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 표시장치는 제1 전원 전압이 공급되는 제1 전원 전압 공급라인에 접속된 제1 보조 전극; 제1 연결 전극을 통해 제2 전원 전압이 공급되는 제2 전원 전압 공급라인과 접속된 제2 보조 전극; 데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 상기 제1 보조 전극과 접속된 제1 전압 라인들, 상기 제2 보조 전극과 접속된 제2 전압 라인들, 및 상기 데이터 라인들과 상기 스캔 라인들의 교차 영역에 매트릭스 형태로 배치된 화소들을 포함하는 액티브 영역; 및 상기 데이터 라인들에 접속된 데이터 링크들에 데이터 전압들을 공급하는 디스플레이 구동회로를 포함하고, 상기 제2 보조 전극은 상기 제1 보조 전극과 상기 액티브 영역 사이에 형성되고, 상기 제1 보조 전극은 상기 디스플레이 구동회로와 상기 제2 보조 전극 사이에 형성되는 것을 특징으로 한다.The present invention relates to a display device. A display device according to an embodiment of the present invention includes a first auxiliary electrode connected to a first power source voltage supply line to which a first power source voltage is supplied; A second auxiliary electrode connected to a second power supply voltage supply line to which a second power supply voltage is supplied through the first connection electrode; Data lines, scan lines intersecting with the data lines, first voltage lines connected to the first auxiliary electrode, second voltage lines connected to the second auxiliary electrode, An active region including pixels arranged in a matrix form in an intersection region of scan lines; And a display driving circuit for supplying data voltages to the data lines connected to the data lines, wherein the second auxiliary electrode is formed between the first auxiliary electrode and the active region, And is formed between the display driving circuit and the second auxiliary electrode.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 특히 유기발광다이오드 표시장치에 관한 것이다.
The present invention relates to a display device, and more particularly to an organic light emitting diode display device.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다. 평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다.2. Description of the Related Art [0002] As an information-oriented society develops, there have been various demands for a display device for displaying images. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various flat panel display devices such as an organic light emitting diode (OLED) are being utilized. Among the flat panel display devices, the organic light emitting diode display device is low-voltage driven, thin, has excellent viewing angle, and has a high response speed.

유기발광다이오드 표시장치는 다수의 화소들이 매트릭스(matrix) 형태로 배치된 표시패널을 포함한다. 표시패널은 화소들 각각을 구동하기 위해 스캔 구동회로로부터 스캔 신호들을 공급받고, 데이터 구동회로로부터 데이터 전압들을 공급받는다. 또한, 표시패널은 전원 공급부로부터 다수 개의 전원 전압들을 공급받는다. 특히, 표시패널은 일 측면(예를 들어, 표시패널의 상부 측면)을 통해 데이터 전압들과 전원 전압들을 공급받는다. 이로 인해, 데이터 전압들과 전원 전압들이 공급되는 표시패널의 일 측면은 다수의 데이터 라인들과 전원 전압 라인들로 인하여 베젤(bezel) 영역의 축소가 어려운 단점이 있다. 베젤 영역은 표시패널의 가장자리 영역으로서 영상이 표시되지 않는 비표시 영역을 의미한다.The organic light emitting diode display includes a display panel in which a plurality of pixels are arranged in a matrix form. The display panel is supplied with the scan signals from the scan driver circuit to drive each of the pixels, and receives the data voltages from the data driver circuit. Further, the display panel is supplied with a plurality of power supply voltages from the power supply unit. In particular, the display panel is supplied with the data voltages and the power supply voltages through one side (for example, the upper side of the display panel). Accordingly, one side of the display panel to which the data voltages and the power supply voltages are supplied is disadvantageous in that it is difficult to reduce the bezel region due to the plurality of data lines and the power supply voltage lines. The bezel area is an edge area of the display panel, which means a non-display area where no image is displayed.

최근에 시장 요구에 따라 더욱 슬림(slim)하고 미적 외관을 높인 표시장치가 출시되고 있으며, 베젤 영역의 축소는 표시장치의 슬림화와 미적 외관을 높이는데 가장 중요한 요소로 인식되고 있다. 하지만, 다수의 데이터 라인들과 전원 전압 라인들로 인하여 데이터 전압들과 전원 전압들이 공급되는 표시패널의 일 측면은 베젤 영역의 축소가 어렵다.
In recent years, a display device has been introduced that has a slim and aesthetic appearance according to market demands, and the reduction of the bezel area is recognized as the most important factor in increasing the slimness and aesthetic appearance of the display device. However, due to the plurality of data lines and the power supply voltage lines, it is difficult to reduce the bezel area on one side of the display panel to which the data voltages and the power supply voltages are supplied.

본 발명은 데이터 전압들과 전원 전압들이 공급되는 표시패널의 일 측면의 베젤 영역을 줄일 수 있는 표시장치를 제공한다.
The present invention provides a display device capable of reducing a bezel area on one side of a display panel to which data voltages and power supply voltages are supplied.

본 발명의 실시 예에 따른 표시장치는 제1 전원 전압이 공급되는 제1 전원 전압 공급라인에 접속된 제1 보조 전극; 제1 연결 전극을 통해 제2 전원 전압이 공급되는 제2 전원 전압 공급라인과 접속된 제2 보조 전극; 데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 상기 제1 보조 전극과 접속된 제1 전압 라인들, 상기 제2 보조 전극과 접속된 제2 전압 라인들, 및 상기 데이터 라인들과 상기 스캔 라인들의 교차 영역에 매트릭스 형태로 배치된 화소들을 포함하는 액티브 영역; 및 상기 데이터 라인들에 접속된 데이터 링크들에 데이터 전압들을 공급하는 디스플레이 구동회로를 포함하고, 상기 제2 보조 전극은 상기 제1 보조 전극과 상기 액티브 영역 사이에 형성되고, 상기 제1 보조 전극은 상기 디스플레이 구동회로와 상기 제2 보조 전극 사이에 형성되는 것을 특징으로 한다.
A display device according to an embodiment of the present invention includes a first auxiliary electrode connected to a first power source voltage supply line to which a first power source voltage is supplied; A second auxiliary electrode connected to a second power supply voltage supply line to which a second power supply voltage is supplied through the first connection electrode; Data lines, scan lines intersecting with the data lines, first voltage lines connected to the first auxiliary electrode, second voltage lines connected to the second auxiliary electrode, An active region including pixels arranged in a matrix form in an intersection region of scan lines; And a display driving circuit for supplying data voltages to the data lines connected to the data lines, wherein the second auxiliary electrode is formed between the first auxiliary electrode and the active region, And is formed between the display driving circuit and the second auxiliary electrode.

본 발명은 제2 전원 전압 공급라인과 제2 보조 전극을 접속시키는 제1 연결 전극과 데이터 링크들을 서로 다른 금속 패턴으로 형성함으로써, 데이터 링크가 데이터 라인 대비 비스듬하게 형성되는 제1 영역에서 데이터 링크들과 제1 연결 전극 간의 간섭 발생 가능성을 차단하였다. 이로 인해, 본 발명은 제1 영역에 제1 보조 전극을 형성할 수 있으므로, 종래 기술 대비 디스플레이 구동회로와 제1 보조 전극 간의 간격을 줄일 수 있다. 그 결과, 본 발명은 상부 베젤 영역의 두께를 줄일 수 있으므로, 표시장치를 더욱 슬림화할 수 있고, 미적 외관을 높일 수 있도록 설계할 수 있다.
The present invention is characterized in that the first connection electrode connecting the second power supply voltage supply line and the second auxiliary electrode and the data links are formed in different metal patterns so that the data links are formed in a first region obliquely formed with respect to the data lines, And the first connection electrode. Accordingly, since the first auxiliary electrode can be formed in the first area, the gap between the display driving circuit and the first auxiliary electrode can be reduced compared to the related art. As a result, since the thickness of the upper bezel region can be reduced, the display device can be made slimmer and the aesthetic appearance can be increased.

도 1은 본 발명의 실시 예에 따른 표시장치의 평면도.
도 2는 도 1의 A 영역의 확대 평면도.
도 3은 도 2의 I-I'의 단면도.
도 4는 도 2의 Ⅱ-Ⅱ'의 단면도.
도 5는 도 2의 Ⅲ-Ⅲ'의 단면도.
도 6은 도 2의 Ⅲ-Ⅲ'의 또 다른 단면도.
도 7은 도 2의 Ⅳ-Ⅳ'의 단면도.
도 8은 도 2의 Ⅳ-Ⅳ'의 또 다른 단면도.
도 9는 도 2에서 제4 연결 전극을 추가 도시한 확대 평면도.
도 10은 도 9의 Ⅴ-Ⅴ'의 단면도.
도 11은 도 2에서 제4 연결 전극을 추가 도시한 또 다른 확대 평면도.1 is a plan view of a display device according to an embodiment of the present invention;
2 is an enlarged plan view of region A of Fig.
3 is a cross-sectional view taken along line I-I 'of FIG. 2;
4 is a sectional view of II-II 'of FIG. 2;
5 is a sectional view of III-III 'of FIG. 2;
6 is another cross-sectional view of III-III 'of FIG. 2;
7 is a sectional view of IV-IV 'of FIG. 2;
8 is another cross-sectional view of IV-IV 'of FIG. 2;
FIG. 9 is an enlarged plan view showing the fourth connection electrode in FIG. 2 additionally. FIG.
10 is a sectional view of V-V 'of FIG. 9;
11 is another enlarged plan view further illustrating the fourth connecting electrode in Fig.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, the component names used in the following description may be selected in consideration of easiness of specification, and may be different from the parts names of actual products.

도 1은 본 발명의 실시 예에 따른 표시장치의 평면도이다. 본 발명의 실시 예에 따른 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시 예에서 표시장치가 유기발광다이오드 표시장치로 구현된 것을 중심으로 예시하였지만, 이에 한정되지 않는 것에 주의하여야 한다.1 is a plan view of a display device according to an embodiment of the present invention. A display device according to an exemplary embodiment of the present invention includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting diode A light emitting diode (OLED), or the like. It should be noted that the present invention has been described in the following embodiments, but the present invention is not limited thereto.

도 1을 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(DIS)과 회로 보드(CB)를 포함한다. 표시패널(DIS)에는 화상을 표시하는 액티브 영역(A/A)이 형성된다. 액티브 영역(A/A)에는 데이터 라인들, 데이터 라인들과 교차되는 스캔 라인들, 데이터 라인들과 나란한 제1 및 제2 전압 라인들이 형성된다. 또한, 액티브 영역(A/A)에는 데이터 라인들과 스캔 라인들의 교차 영역에 매트릭스 형태로 화소들이 형성된다. 화소들 각각은 적어도 하나 이상의 스위칭 TFT(thin film transistor), 구동 TFT, 유기발광다이오드 소자, 및 적어도 하나 이상의 캐패시터를 포함한다. 화소들 각각은 스캔 라인의 스캔 신호에 응답하여 턴-온되는 스위칭 TFT를 통해 데이터 라인의 데이터 전압을 공급받고, 데이터 전압에 따라 유기발광다이오드 소자에 흐르는 전류를 제어하는 구동 TFT를 이용하여 화상을 표시한다.Referring to FIG. 1, a display device according to an embodiment of the present invention includes a display panel DIS and a circuit board CB. An active area A / A for displaying an image is formed on the display panel DIS. In the active area A / A, first and second voltage lines are formed in parallel with the data lines, the scan lines crossing the data lines, and the data lines. In the active area A / A, pixels are formed in the form of a matrix in the intersecting area of the data lines and the scan lines. Each of the pixels includes at least one thin film transistor, a driving TFT, an organic light emitting diode element, and at least one capacitor. Each of the pixels receives a data voltage of a data line through a switching TFT that is turned on in response to a scan signal of the scan line and uses a drive TFT that controls a current flowing in the organic light emitting diode device in accordance with the data voltage, Display.

또한, 도 2와 같이 액티브 영역(A/A)에는 데이터 라인들과 나란한 제1 및 제2 전압 라인들(VL1, VL2)이 형성된다. 제1 전압 라인(VL1)에는 제1 전원 전압이 공급되고, 제2 전압 라인(VL2)에는 제2 전원 전압이 공급된다. 제1 전압 라인(VL1)은 화소들 각각에 제1 전원 전압을 공급하고, 제2 전압 라인(VL2)은 화소들 각각에 제2 전원 전압을 공급한다.Also, as shown in FIG. 2, first and second voltage lines VL1 and VL2 are formed in the active region A / A in parallel with the data lines. The first power supply voltage is supplied to the first voltage line VL1 and the second power supply voltage is supplied to the second voltage line VL2. The first voltage line VL1 supplies a first power source voltage to each of the pixels, and the second voltage line VL2 supplies a second power source voltage to each of the pixels.

표시패널(DIS)이 영상을 표시하기 위해서는 스캔 구동회로(110)와 디스플레이 구동회로(120)가 필요하다. 스캔 구동회로(110)는 디스플레이 구동회로(120)로부터의 스캔 타이밍 제어신호에 응답하여 화소들 각각의 스위칭 TFT를 제어하기 위한 스캔 신호들을 스캔 라인들에 순차적으로 공급한다. 한편, 도 1에서는 스캔 타이밍 제어신호를 공급하기 위한 신호 라인들은 설명의 편의를 위해 생략하였음에 주의하여야 한다.In order for the display panel DIS to display an image, a scan driving circuit 110 and a display driving circuit 120 are required. The scan driving circuit 110 sequentially supplies scan signals for controlling the switching TFTs of the pixels to the scan lines in response to a scan timing control signal from the display driving circuit 120. It should be noted that the signal lines for supplying the scan timing control signal are omitted in FIG. 1 for convenience of explanation.

스캔 구동회로(110)는 도 1과 같이 GIP(Gate In Panel) 공정에 의해 화소들과 동시에 하부 기판상에 직접 형성될 수 있다. 하지만, 이에 한정되지 않으며, 스캔 구동회로(110)는 TCP 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 스캔 라인(SL)들에 접속될 수도 있다.The scan driving circuit 110 may be formed directly on the lower substrate simultaneously with the pixels by a GIP (Gate In Panel) process as shown in FIG. However, the present invention is not limited to this, and the scan driver circuit 110 may be mounted on the TCP and connected to the scan lines SL by a TAB (Tape Automated Bonding) process.

디스플레이 구동회로(120)는 회로 보드(CB)의 호스트 시스템으로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 신호들은 수직 동기신호(vertical synchronization signal), 수평 동기신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함한다. 디스플레이 구동회로(120)는 디지털 비디오 데이터와 타이밍 신호에 기초하여 스캔 구동회로(110)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호를 발생한다. 타이밍 컨트롤러(130)는 스캔 타이밍 제어신호(GCS)를 스캔 구동회로(110)로 출력한다.The display driving circuit 120 receives the digital video data and the timing signal from the host system of the circuit board CB. The timing signals include a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, a dot clock, and the like. The display driving circuit 120 generates a scan timing control signal for controlling the operation timing of the scan driving circuit 110 based on the digital video data and the timing signal. The timing controller 130 outputs the scan timing control signal GCS to the scan driving circuit 110. [

또한, 디스플레이 구동회로(120)는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하고, 아날로그 데이터 전압을 스캔 펄스와 동기화(synchronization)하여 데이터 링크들을 통해 액티브 영역(A/A)의 데이터 라인들에 공급한다. 한편, 데이터 구동회로(120)는 하나의 데이터 링크에 복수의 데이터 전압들을 출력하도록 구현될 수 있다. 이 경우, 표시장치는 하나의 데이터 링크를 통해 출력된 복수의 데이터 전압들을 복수의 데이터 라인들로 분배하기 위한 멀티플렉서를 더 포함할 수 있다. 멀티플렉서는 제2 보조 전극(AE2)과 액티브 영역(A/A) 사이에 형성될 수 있다.In addition, the display driving circuit 120 converts the digital video data into analog data voltages, synchronizes the analog data voltages with the scan pulses, and supplies them to the data lines of the active area A / A through the data links . On the other hand, the data driving circuit 120 may be implemented to output a plurality of data voltages to one data link. In this case, the display device may further include a multiplexer for distributing a plurality of data voltages output through one data link to a plurality of data lines. The multiplexer may be formed between the second auxiliary electrode AE2 and the active area A / A.

디스플레이 구동회로(120)는 도 1과 같이 COG(chip on glass) 공정에 의해 표시패널(DIS)의 하부 기판상에 접착될 수 있다. 하지만, 이에 한정되지 않으며, 디스플레이 구동회로(120)는 TCP(tape carrier package) 상에 실장되어 TAB(tape automated bonding) 공정에 의해 데이터 링크들과 회로 보드(CB)에 접속될 수 있다.The display driving circuit 120 may be bonded onto a lower substrate of the display panel DIS by a COG (chip on glass) process as shown in FIG. However, the present invention is not limited to this, and the display driving circuit 120 may be mounted on a TCP (tape carrier package) and connected to the data links and the circuit board CB by a tape automated bonding (TAB) process.

표시패널(DIS)에는 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4)이 형성된다. 제1 보조 전극(AE1)은 제1 전원 전압이 공급되는 제1 전원 전압 공급라인(PSL1)에 접속된다. 제2 보조 전극(AE2)은 제1 연결 전극(CE1)을 통해 제2 전원 전압이 공급되는 제2 전원 전압 공급라인(PSL2)과 접속된다. 제3 보조 전극(AE3)은 제3 전원 전압이 공급되는 제3 전원 전압 공급라인(PSL3)에 접속된다. 제4 보조 전극(AE4)은 도 9 또는 도 11과 같이 제2 연결 전극(CE2)을 통해 제3 보조 전극(AE3)에 접속된다.The first to fourth auxiliary electrodes AE1, AE2, AE3 and AE4 are formed on the display panel DIS. The first auxiliary electrode AE1 is connected to the first power supply voltage supply line PSL1 to which the first power supply voltage is supplied. The second auxiliary electrode AE2 is connected to the second power supply voltage supply line PSL2 through which the second power supply voltage is supplied through the first connection electrode CE1. And the third auxiliary electrode AE3 is connected to the third power supply voltage supply line PSL3 to which the third power supply voltage is supplied. The fourth auxiliary electrode AE4 is connected to the third auxiliary electrode AE3 through the second connection electrode CE2 as shown in Fig. 9 or Fig.

제1 보조 전극(AE1), 제2 보조 전극(AE2), 및 제4 보조 전극(AE4)은 액티브 영역(A/A)과 디스플레이 구동회로(120) 사이에 형성된다. 특히, 제1 보조 전극(AE1)은 제2 보조 전극(AE2)과 제4 보조 전극(AE4) 사이에 형성된다. 제2 보조 전극(AE2)은 제1 보조 전극(AE1)과 액티브 영역(A/A) 사이에 형성된다. 제4 보조 전극(AE4)은 제1 보조 전극(AE1)과 디스플레이 구동회로(120) 사이에 형성된다. 제1 보조 전극(AE1), 제2 보조 전극(AE2), 및 제4 보조 전극(AE4)은 스캔 라인들과 나란하게 형성된다. 제3 보조 전극(AE3)은 액티브 영역(A/A)에서 제2 보조 전극(AE2)에 인접한 면을 제외하고는 액티브 영역(A/A)을 둘러싸도록 형성된다.The first auxiliary electrode AE1, the second auxiliary electrode AE2 and the fourth auxiliary electrode AE4 are formed between the active area A / A and the display driving circuit 120. [ In particular, the first auxiliary electrode AE1 is formed between the second auxiliary electrode AE2 and the fourth auxiliary electrode AE4. The second auxiliary electrode AE2 is formed between the first auxiliary electrode AE1 and the active area A / A. The fourth auxiliary electrode AE4 is formed between the first auxiliary electrode AE1 and the display driving circuit 120. [ The first auxiliary electrode AE1, the second auxiliary electrode AE2, and the fourth auxiliary electrode AE4 are formed in parallel with the scan lines. The third auxiliary electrode AE3 is formed so as to surround the active area A / A except the surface adjacent to the second auxiliary electrode AE2 in the active area A / A.

회로 보드(CB)는 전원 공급부와 호스트 시스템을 포함한다. 전원 공급부는 표시패널(DIS)에 제1 내지 제3 전원 전압들을 공급한다. 전원 공급부는 제1 전원 전압 공급라인(PSL1)을 통해 제1 전원 전압을 공급하고, 제2 전원 전압 공급라인(PSL2)을 통해 제2 전원 전압을 공급하며, 제3 전원 전압 공급라인(PSL3)을 통해 제3 전원 전압을 공급한다. 본 발명의 실시 예에 따른 표시장치가 유기발광다이오드 표시장치로 구현되는 경우, 제1 전원 전압은 고전위 전압, 제2 전원 전압은 초기화 전압, 제3 전원 전압은 저전위 전압일 수 있다. 고전위 전압은 저전위 전압보다 높은 레벨의 전압이고, 저전위 전압은 그라운드 전압이며, 초기화 전압은 화소 구동을 위해 화소들 각각을 소정의 기간마다 초기화시키기 위한 전압일 수 있다. 고전위 전압, 초기화 전압, 및 저전위 전압은 사전 실험을 통해 미리 결정될 수 있다. 또한, 전원 공급부는 스캔 구동회로(110)에 게이트 하이 전압과 게이트 로우 전압을 공급하도록 설계될 수 있다.The circuit board CB includes a power supply and a host system. The power supply unit supplies the first to third power supply voltages to the display panel DIS. The power supply unit supplies the first power supply voltage through the first power supply voltage line PSL1, the second power supply voltage through the second power supply voltage line PSL2, the third power supply voltage line PSL3, Lt; / RTI > When the display device according to the embodiment of the present invention is implemented as an organic light emitting diode display device, the first power supply voltage may be a high potential voltage, the second power supply voltage may be an initialization voltage, and the third power supply voltage may be a low potential voltage. The high-potential voltage is a voltage higher than the low-potential voltage, the low-potential voltage is a ground voltage, and the initialization voltage may be a voltage for initializing each of the pixels for every predetermined period for pixel driving. The high-potential voltage, the initialization voltage, and the low-potential voltage can be predetermined through a preliminary experiment. In addition, the power supply unit may be designed to supply the gate high voltage and the gate low voltage to the scan driving circuit 110.

호스트 시스템은 디지털 비디오 데이터(RGB)를 표시패널(DIS)에 표시하기에 적합한 해상도의 데이터 포맷으로 변환하기 위해 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip)을 포함할 수 있다. 호스트 시스템은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 디지털 비디오 데이터와 타이밍 신호들을 디스플레이 구동회로(120)에 공급한다.The host system may include a System on Chip with a scaler to convert digital video data (RGB) into a data format suitable for display on a display panel (DIS). The host system supplies digital video data and timing signals to the display driving circuit 120 through an interface such as a Low Voltage Differential Signaling (LVDS) interface and a TMDS (Transition Minimized Differential Signaling) interface.

한편, 도 1에서는 설명의 편의를 위해 보호막 상에 형성되는 애노드 전극 및 제4 연결 전극을 포함하는 제3 금속패턴, 캐소드 전극을 포함하는 제4 금속패턴은 생략하였음에 주의하여야 한다. 제4 연결 전극은 도 9 내지 도 11을 결부하여 상세히 설명한다. 캐소드 전극은 표시패널(DIS)의 전면(全面)에 형성될 수 있다.1, the third metal pattern including the anode electrode and the fourth connection electrode formed on the protective film, and the fourth metal pattern including the cathode electrode are omitted for convenience of description. The fourth connecting electrode will be described in detail with reference to Figs. 9 to 11. Fig. The cathode electrode may be formed on the entire surface of the display panel DIS.

한편, 표시패널(DIS)에는 액티브 영역(A/A) 이외에 화상을 표시하지 않는 비표시 영역에 해당하는 베젤 영역이 존재한다. 베젤 영역은 도 1과 같이 상부 베젤 영역(UBZ), 좌측 베젤 영역(LBZ), 우측 베젤 영역(RBZ), 및 하부 베젤 영역(BBZ)으로 구분될 수 있다. 좌측 베젤 영역(LBZ)과 우측 베젤 영역(RBZ)에는 제3 보조 전극(AE3)과 스캔 구동회로(110)가 형성되고 하부 베젤 영역(BBZ)에는 제3 보조 전극(AE3)이 형성되는데 비해, 상부 베젤 영역(UBZ)에는 디스플레이 구동회로(120), 제1 보조 전극(AE1), 제2 보조 전극(AE2), 및 제4 보조 전극(AE4)이 형성되므로, 상부 베젤 영역(UBZ)의 면적은 좌측 베젤 영역(LBZ), 우측 베젤 영역(RBZ), 및 하부 베젤 영역(BBZ)의 면적보다 크다.On the other hand, in the display panel DIS, a bezel area corresponding to a non-display area other than the active area A / A is not present. The bezel region may be divided into an upper bezel region UBZ, a left bezel region LBZ, a right bezel region RBZ, and a lower bezel region BBZ, as shown in FIG. The third auxiliary electrode AE3 and the scan driving circuit 110 are formed in the left bezel region LBZ and the right bezel region RBZ and the third auxiliary electrode AE3 is formed in the lower bezel region BBZ. Since the display driving circuit 120, the first auxiliary electrode AE1, the second auxiliary electrode AE2 and the fourth auxiliary electrode AE4 are formed in the upper bezel region UBZ, the area of the upper bezel region UBZ Is larger than the area of the left bezel region LBZ, the right bezel region RBZ, and the lower bezel region BBZ.

본 발명의 실시 예는 제2 전원 전압 공급라인(PSL2), 제2 보조 전극(AE2), 및 데이터 링크와 다른 금속패턴으로 형성된 제1 연결 전극(CE1)을 이용하여 제2 전원 전압 공급라인(PSL2)과 제2 보조 전극(AE2)을 접속시킨다. 이 경우, 본 발명의 실시 예에서 데이터 링크는 제1 금속패턴, 제1 전원 전압 공급라인(PSL1), 제2 전원 전압 공급라인(PSL2), 및 제1 보조 전극(AE1), 및 제2 보조 전극(AE2)은 제2 금속패턴, 제1 연결 전극(CE1)은 제3 금속패턴으로 구현될 수 있다. 하지만, 종래 기술은 데이터 링크와 동일한 금속패턴으로 형성된 제1 연결 전극(CE1)을 이용하여 제2 전원 전압 공급라인(PSL2)과 제2 보조 전극(AE2)을 접속시킨다. 이 경우, 종래 기술에서 데이터 링크와 제1 연결 전극(CE1)은 제1 금속패턴, 제1 전원 전압 공급라인(PSL1), 제2 전원 전압 공급라인(PSL2), 제1 보조 전극(AE1), 및 제2 보조 전극(AE2)은 제2 금속패턴으로 구현될 수 있다. 이로 인해, 종래 기술에서는 제1 보조 전극(AE1)이 데이터 링크가 데이터 라인 대비 비스듬하게 형성되는 제1 영역(A1)에 형성될 수 없었지만, 본 발명의 실시 예에서 제1 보조 전극(AE1)이 제1 영역(A1)에 형성될 수 있다. 따라서, 본 발명의 실시 예는 디스플레이 구동회로(120)와 제1 보조 전극(AE1) 간의 간격을 줄일 수 있으므로, 상부 베젤 영역(UBZ)을 줄일 수 있다.The embodiment of the present invention is applied to the second power supply voltage supply line (PSL2) by using the second power supply voltage supply line PSL2, the second auxiliary electrode AE2, and the first connection electrode CE1 formed of a metal pattern different from that of the data link PSL2 and the second auxiliary electrode AE2. In this case, in the embodiment of the present invention, the data link includes a first metal pattern, a first power supply voltage supply line PSL1, a second power supply voltage supply line PSL2, and a first auxiliary electrode AE1, The electrode AE2 may be embodied as a second metal pattern, and the first connection electrode CE1 may be embodied as a third metal pattern. However, the prior art connects the second power supply voltage supply line PSL2 and the second auxiliary electrode AE2 using the first connection electrode CE1 formed in the same metal pattern as the data link. In this case, in the prior art, the data link and the first connection electrode CE1 are connected to the first metal pattern, the first power supply voltage supply line PSL1, the second power supply voltage supply line PSL2, the first auxiliary electrode AE1, And the second auxiliary electrode AE2 may be implemented as a second metal pattern. Therefore, in the prior art, although the first auxiliary electrode AE1 can not be formed in the first area A1 where the data link is formed obliquely relative to the data line, in the embodiment of the present invention, the first auxiliary electrode AE1 May be formed in the first region A1. Therefore, since the interval between the display driving circuit 120 and the first auxiliary electrode AE1 can be reduced, the upper bezel region UBZ can be reduced.

이하에서는, 도 2를 결부하여 상부 베젤 영역(UBZ)을 축소하기 위한 제1 내지 제3 전원 전압 공급라인들(PSL1, PSL2, PSL3), 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4), 데이터 링크(DL)들, 데이터 라인(D)들, 제1 및 제2 전압 라인들(VL1, VL2)의 접속 구조에 대하여 상세히 설명한다.
2, the first to third power supply lines PSL1, PSL2 and PSL3 for reducing the upper bezel area UBZ, the first to fourth auxiliary electrodes AE1, AE2 and AE3 AE4, data links DL, data lines D, and first and second voltage lines VL1 and VL2 will be described in detail.

도 2는 도 1의 A 영역의 확대 평면도이다. 도 2를 참조하면, 제1 전원 전압 라인(PSL1)은 제1 보조 전극(AE1)에 직접 접속된다. 제2 전원 전압 라인(PSL2)은 제1 연결 전극(CE1)을 통해 제2 보조 전극(AE2)에 접속된다. 구체적으로, 도 3과 같이 제2 보조 전극(AE2)은 제1 콘택홀(C1)을 통해 제1 연결 전극(CE1)에 접속되고, 제2 전원 전압 라인(PSL2)은 제2 콘택홀(C2)을 통해 제1 연결 전극(CE1)에 접속된다. 제3 전원 전압 라인(PSL3)은 제3 보조 전극(AE3)에 직접 접속된다.2 is an enlarged plan view of region A of Fig. Referring to FIG. 2, the first power supply voltage line PSL1 is directly connected to the first auxiliary electrode AE1. The second power supply voltage line PSL2 is connected to the second auxiliary electrode AE2 through the first connection electrode CE1. 3, the second auxiliary electrode AE2 is connected to the first connection electrode CE1 through the first contact hole C1 and the second power supply voltage line PSL2 is connected to the second contact hole C2 To the first connection electrode CE1. And the third power supply voltage line PSL3 is directly connected to the third auxiliary electrode AE3.

제1 보조 전극(AE1)은 제2 보조 전극(AE2)과 제4 보조 전극(AE4) 사이에 형성되고, 제2 보조 전극(AE2)은 제1 보조 전극(AE1)과 액티브 영역(A/A) 사이에 형성된다. 제4 보조 전극(AE4)은 제1 보조 전극(AE1)과 디스플레이 구동회로(120) 사이에 형성된다. 제1 보조 전극(AE1), 제2 보조 전극(AE2), 및 제4 보조 전극(AE4)은 데이터 라인(D)들과 교차되는 스캔 라인들과 나란한 방향으로 형성된다. 제3 보조 전극(AE3)은 액티브 영역(A/A)에서 제2 보조 전극(AE2)에 인접한 면을 제외하고는 액티브 영역(A/A)을 둘러싸도록 형성된다. 또한, 제1 연결 전극(CE1)은 제1 보조 전극(AE1)과 서로 다른 평면상에서 중첩되도록 형성된다. 특히, 데이터 라인(D) 방향에서 제1 연결 전극(CE1)의 폭은 제1 보조 전극(AE1)의 폭보다 넓다.The first auxiliary electrode AE1 is formed between the second auxiliary electrode AE2 and the fourth auxiliary electrode AE4 and the second auxiliary electrode AE2 is formed between the first auxiliary electrode AE1 and the active area A / . The fourth auxiliary electrode AE4 is formed between the first auxiliary electrode AE1 and the display driving circuit 120. [ The first auxiliary electrode AE1, the second auxiliary electrode AE2 and the fourth auxiliary electrode AE4 are formed in a direction parallel to the scan lines crossing the data lines D. The third auxiliary electrode AE3 is formed so as to surround the active area A / A except the surface adjacent to the second auxiliary electrode AE2 in the active area A / A. In addition, the first connection electrode CE1 is formed to overlap with the first auxiliary electrode AE1 on different planes. In particular, the width of the first connection electrode CE1 in the direction of the data line D is wider than the width of the first auxiliary electrode AE1.

데이터 링크(DL)는 디스플레이 구동회로(120)와 데이터 라인(D)에 접속된다. 구체적으로, 도 4와 같이 데이터 링크(DL)의 일단은 디스플레이 구동회로(120)에 접속되고, 타단은 제3 콘택홀(C3)을 통해 데이터 라인(D)에 접속된다. 데이터 링크(DL)는 디스플레이 구동회로(120)에 접속되는 일단에서부터 소정의 길이까지 데이터 라인(D) 대비 비스듬하게 형성되고, 상기 소정의 길이부터 데이터 라인(D)에 접속되는 타단까지 데이터 라인(D)과 나란하게 형성된다.The data link DL is connected to the display driving circuit 120 and the data line D. [ 4, one end of the data link DL is connected to the display driving circuit 120 and the other end is connected to the data line D through the third contact hole C3. The data link DL is formed obliquely with respect to the data line D from one end connected to the display driving circuit 120 to a predetermined length and extends from the predetermined length to the other end connected to the data line D D).

제1 보조 전극(AE1)은 제2 연결 전극(CE2)을 통해 제1 전압 라인(VL1)에 접속된다. 구체적으로, 도 5 또는 도 6과 같이 제1 보조 전극(AE1)은 제4 콘택홀(C4)을 통해 제2 연결 전극(CE2)에 접속되고, 제1 전압 라인(VL1)은 제5 콘택홀(C5)을 통해 제2 연결 전극(CE2)에 접속된다. 제2 보조 전극(AE2)은 제3 연결 전극(CE3)을 통해 제2 전압 라인(VL2)에 접속된다. 구체적으로, 도 7 또는 도 8과 같이 제2 보조 전극(AE2)은 제6 콘택홀(C6)을 통해 제3 연결 전극(CE3)에 접속되고, 제2 전압 라인(VL2)은 제7 콘택홀(C7)을 통해 제3 연결 전극(CE3)에 접속된다. 제1 전압 라인(VL1)들과 제2 전압 라인(VL2)들은 데이터 라인(D)들과 나란한 방향으로 형성된다.The first auxiliary electrode AE1 is connected to the first voltage line VL1 through the second connection electrode CE2. 5 or 6, the first auxiliary electrode AE1 is connected to the second connection electrode CE2 through the fourth contact hole C4, the first voltage line VL1 is connected to the fifth contact hole CE1, And is connected to the second connection electrode CE2 through the second connection electrode C5. And the second auxiliary electrode AE2 is connected to the second voltage line VL2 through the third connection electrode CE3. 7 or 8, the second auxiliary electrode AE2 is connected to the third connection electrode CE3 through the sixth contact hole C6, the second voltage line VL2 is connected to the seventh contact hole C6, And connected to the third connection electrode CE3 through the third connection electrode C7. The first voltage lines VL1 and the second voltage line VL2 are formed in a direction parallel to the data lines D. [

한편, 데이터 링크(DL)들, 스캔 라인들은 제1 금속패턴으로 형성되고, 제1 보조 전극(AE1), 제2 보조 전극(AE2), 제3 보조 전극(AE3), 제4 보조 전극(AE4), 데이터 라인(D)들, 제1 전원 전압 공급라인(PSL1), 제2 전원 전압 공급라인(PSL2), 및 제3 전원 전압 공급라인(PSL3)은 제2 금속패턴으로 형성되며, 제1 연결 전극(CE1)은 제3 금속패턴으로 형성될 수 있다. 또한, 제2 연결 전극(CE2)과 제3 연결 전극(CE3)은 제1 금속패턴 또는 제3 금속패턴으로 형성될 수 있다. 본 발명의 실시 예에서는 제1 금속패턴이 게이트 금속패턴, 제2 금속패턴이 소스/드레인 금속패턴, 제3 금속패턴이 투명 전극 패턴인 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 특히, 제3 금속패턴은 투명 전극 패턴이 아닌 반사 전극 패턴으로 구현될 수 있다.
On the other hand, the data links DL and the scan lines are formed in the first metal pattern, and the first auxiliary electrode AE1, the second auxiliary electrode AE2, the third auxiliary electrode AE3, the fourth auxiliary electrode AE4 ), The data lines D, the first power supply voltage supply line PSL1, the second power supply voltage supply line PSL2 and the third power supply voltage supply line PSL3 are formed in the second metal pattern, The connection electrode CE1 may be formed of a third metal pattern. The second connection electrode CE2 and the third connection electrode CE3 may be formed of a first metal pattern or a third metal pattern. In the embodiment of the present invention, the first metal pattern is a gate metal pattern, the second metal pattern is a source / drain metal pattern, and the third metal pattern is a transparent electrode pattern. However, the present invention is not limited thereto. In particular, the third metal pattern may be implemented as a reflective electrode pattern rather than a transparent electrode pattern.

도 3은 도 2의 I-I'의 단면도이다. 도 3을 결부하여 제1 연결 전극(CE1)을 이용한 제2 전원 전압 공급라인(PSL2)과 제2 보조 전극(AE2)의 접속 구조를 상세히 설명한다.3 is a sectional view taken along the line I-I 'in Fig. 3, the connection structure of the second power supply voltage supply line PSL2 and the second auxiliary electrode AE2 using the first connection electrode CE1 will be described in detail.

도 3을 참조하면, 기판(SUB) 상에는 데이터 링크(DL)가 제1 금속패턴으로 형성되고, 데이터 링크(DL) 상에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI) 상에는 제2 전원 전압 공급라인(PSL2), 제1 보조 전극(AE1), 및 제2 보조 전극(AE2)이 제2 금속패턴으로 형성된다. 제2 전원 전압 공급라인(PSL2), 제1 보조 전극(AE1), 및 제2 보조 전극(AE2) 상에는 보호막(PAS)이 형성된다. 보호막(PAS)을 관통하여 제2 전원 전압 공급라인(PSL2)을 노출시키는 제1 콘택홀(C1)이 형성되고, 보호막(PAS)을 관통하여 제2 보조 전극(AE2)을 노출시키는 제2 콘택홀(C2)이 형성된다. 보호막(PAS)은 하나의 막 또는 복수 개의 막들로 구현될 수 있다. 보호막(PAS) 상에는 제1 콘택홀(C1)을 통해 제2 전원 전압 공급라인(PSL2)과 접속하고, 제2 콘택홀(C2)을 통해 제2 보조 전극(AE2)과 접속하는 제1 연결 전극(CE1)이 제3 금속패턴으로 형성된다.Referring to FIG. 3, a data link DL is formed in a first metal pattern on a substrate SUB, and a gate insulating film GI is formed in a data link DL. A second power supply line PSL2, a first auxiliary electrode AE1 and a second auxiliary electrode AE2 are formed on the gate insulating film GI in a second metal pattern. A protective film PAS is formed on the second power source voltage supply line PSL2, the first auxiliary electrode AE1, and the second auxiliary electrode AE2. A first contact hole C1 is formed through the passivation layer PAS to expose the second power supply line PSL2. A second contact hole C1 is formed through the passivation layer PAS to expose the second auxiliary electrode AE2. A hole C2 is formed. The protective film (PAS) may be formed of a single film or a plurality of films. The first connection electrode C1 is connected to the second power supply voltage supply line PSL2 through the first contact hole C1 and the first connection electrode Cs2 is connected to the second auxiliary electrode AE2 through the second contact hole C2. (CE1) is formed in the third metal pattern.

특히, 제1 연결 전극(CE1)은 제1 보조 전극(AE1)과 서로 다른 평면상에서 중첩되도록 형성된다. 또한, 데이터 라인(D) 방향에서 제1 연결 전극(CE1)의 폭은 제1 보조 전극(AE1)의 폭보다 넓다. 또한, 도 3에서는 설명의 편의를 위해 제3 금속패턴상에 적층되는 다른 보호막이나 금속패턴들을 생략하였음에 주의하여야 한다.In particular, the first connection electrode CE1 is formed to overlap with the first auxiliary electrode AE1 on different planes. In addition, the width of the first connection electrode CE1 in the direction of the data line D is wider than the width of the first auxiliary electrode AE1. It should be noted that in FIG. 3, for convenience of explanation, other protective films or metal patterns stacked on the third metal pattern are omitted.

한편, 종래 기술에서는 제1 연결 전극(AE1)과 데이터 링크(DL)들이 동일한 금속패턴으로 형성되었기 때문에, 데이터 링크(DL)가 데이터 라인(D) 대비 비스듬하게 형성되는 제1 영역(A1)에서 데이터 링크(DL)들을 회피하여 제1 연결 전극(CE1)을 설계하기가 사실상 어려웠다. 그러므로, 종래 기술에는 제1 영역(A1)에 어떠한 보조 전극도 형성되지 않았다. 하지만, 본 발명의 실시 예는 제1 연결 전극(CE1)과 데이터 링크(DL)들을 서로 다른 금속 패턴으로 형성함으로써, 제1 영역(A1)에서 데이터 링크(DL)들과 제1 연결 전극(CE1) 간의 간섭 발생 가능성 자체를 차단하였다. 이로 인해, 본 발명의 실시 예는 제1 영역(A1)에 제1 보조 전극(AE1)을 형성할 수 있으므로, 디스플레이 구동회로(120)와 제1 보조 전극(AE1) 간의 간격을 줄일 수 있다. 그 결과, 본 발명의 실시 예는 상부 베젤 영역(UBZ)의 두께를 줄일 수 있으므로, 표시장치를 더욱 슬림화할 수 있고, 미적 외관을 높일 수 있도록 설계할 수 있는 장점이 있다.
In the prior art, since the first connection electrode AE1 and the data link DL are formed in the same metal pattern, in the first region A1 in which the data link DL is formed obliquely relative to the data line D, It was practically difficult to design the first connection electrode CE1 by avoiding the data links DL. Therefore, no auxiliary electrode is formed in the first region A1 in the prior art. However, in the embodiment of the present invention, the first connection electrode CE1 and the data link DL are formed in different metal patterns, so that the data link DL and the first connection electrode CE1 ) Of the interference between the two. Thus, the first auxiliary electrode AE1 can be formed in the first area A1, so that the interval between the display driving circuit 120 and the first auxiliary electrode AE1 can be reduced. As a result, since the thickness of the upper bezel region UBZ can be reduced, the embodiment of the present invention is advantageous in that the display device can be made slimmer and the aesthetic appearance can be increased.

도 4는 도 2의 Ⅱ-Ⅱ'의 단면도이다. 도 4를 결부하여 데이터 링크(DL)와 데이터 라인(D)의 접속 구조를 상세히 설명한다.4 is a sectional view of II-II 'of FIG. The connection structure of the data link DL and the data line D will be described in detail with reference to FIG.

도 4를 참조하면, 기판(SUB) 상에는 데이터 링크(DL)가 제1 금속패턴으로 형성되고, 데이터 링크(DL) 상에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)을 관통하여 데이터 링크(DL)를 노출시키는 제3 콘택홀(C3)이 형성된다. 게이트 절연막(GI) 상에는 제3 콘택홀(C3)을 통해 데이터 링크(DL)와 접속되는 데이터 라인(D)이 제2 금속패턴으로 형성된다. 데이터 라인(D) 상에는 보호막(PAS)이 형성된다. 보호막(PAS)은 하나의 막 또는 복수 개의 막들로 구현될 수 있다.Referring to FIG. 4, a data link DL is formed in a first metal pattern on a substrate SUB, and a gate insulating film GI is formed in a data link DL. A third contact hole C3 is formed through the gate insulating film GI to expose the data link DL. A data line D connected to the data link DL through the third contact hole C3 is formed in the second metal pattern on the gate insulating film GI. On the data line D, a protective film PAS is formed. The protective film (PAS) may be formed of a single film or a plurality of films.

한편, 도 4에서는 설명의 편의를 위해 보호막(PAS) 상에 적층되는 다른 보호막이나 금속패턴들을 생략하였음에 주의하여야 한다.
It should be noted that in FIG. 4, other protective films and metal patterns stacked on the protective film PAS are omitted for convenience of explanation.

도 5는 도 2의 Ⅲ-Ⅲ'의 단면도이다. 도 5를 결부하여 제2 연결 전극(CE2)을 이용한 제1 보조 전극(AE1)과 제1 전압 라인(VL1)의 접속 구조를 상세히 설명한다.5 is a cross-sectional view of III-III 'of FIG. The connection structure of the first auxiliary electrode AE1 and the first voltage line VL1 using the second connection electrode CE2 will be described in detail with reference to FIG.

도 5를 참조하면, 기판(SUB) 상에는 제2 연결 전극(CE2)이 제1 금속패턴으로 형성되고, 제2 연결 전극(CE2) 상에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)을 관통하여 제2 연결 전극(CE2)을 노출시키는 제4 콘택홀(C4)과 제5 콘택홀(C5)이 형성된다. 게이트 절연막(GI) 상에는 제4 콘택홀(C4)을 통해 제2 연결 전극(CE2)에 접속되는 제1 보조 전극(AE1), 제5 콘택홀(C5)을 통해 제2 연결 전극(CE2)에 접속되는 제1 전압 라인(VL1)이 제2 금속패턴으로 형성된다. 또한, 제1 보조 전극(AE1)과 제1 전압 라인(VL1) 사이에는 제2 보조 전극(AE2)이 제2 금속패턴으로 형성된다. 제2 보조 전극(AE2)은 제1 보조 전극(AE1)과 제1 전압 라인(VL1)과 떨어져 형성된다. 제1 보조 전극(AE1), 제2 보조 전극(AE2), 및 제1 전압 라인(VL1) 상에는 보호막(PAS)이 형성된다. 보호막(PAS)은 하나의 막 또는 복수 개의 막들로 구현될 수 있다.Referring to FIG. 5, a second connection electrode CE2 is formed on the substrate SUB in a first metal pattern, and a gate insulation film GI is formed on the second connection electrode CE2. A fourth contact hole C4 and a fifth contact hole C5 are formed through the gate insulating film GI to expose the second connection electrode CE2. A first auxiliary electrode AE1 connected to the second connection electrode CE2 through the fourth contact hole C4 and a second auxiliary electrode AE1 connected to the second connection electrode CE2 through the fifth contact hole C5 are formed on the gate insulating film GI, The first voltage line VL1 to be connected is formed in the second metal pattern. A second auxiliary electrode AE2 is formed between the first auxiliary electrode AE1 and the first voltage line VL1 as a second metal pattern. The second auxiliary electrode AE2 is formed apart from the first auxiliary electrode AE1 and the first voltage line VL1. A protective film PAS is formed on the first auxiliary electrode AE1, the second auxiliary electrode AE2, and the first voltage line VL1. The protective film (PAS) may be formed of a single film or a plurality of films.

한편, 도 5에서는 설명의 편의를 위해 보호막(PAS) 상에 적층되는 다른 보호막이나 금속패턴들을 생략하였음에 주의하여야 한다.
It should be noted that in FIG. 5, for convenience of explanation, other protective films and metal patterns stacked on the protective film PAS are omitted.

도 6은 도 2의 Ⅲ-Ⅲ'의 또 다른 단면도이다. 도 6을 결부하여 제2 연결 전극(CE2)을 이용한 제1 보조 전극(AE1)과 제1 전압 라인(VL1)의 또 다른 접속 구조를 상세히 설명한다.6 is another cross-sectional view of III-III 'of FIG. 6, another connection structure of the first auxiliary electrode AE1 and the first voltage line VL1 using the second connection electrode CE2 will be described in detail.

도 6을 참조하면, 기판(SUB) 상에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI) 상에는 제1 보조 전극(AE1)과 제1 전압 라인(VL1)이 제2 금속패턴으로 형성된다. 또한, 제1 보조 전극(AE1)과 제1 전압 라인(VL1) 사이에는 제2 보조 전극(AE2)이 제2 금속패턴으로 형성된다. 제2 보조 전극(AE2)은 제1 보조 전극(AE1)과 제1 전압 라인(VL1)과 떨어져 형성된다. 제1 보조 전극(AE1), 제2 보조 전극(AE2), 및 제1 전압 라인(VL1) 상에는 보호막(PAS)이 형성된다. 보호막(PAS)은 하나의 막 또는 복수 개의 막들로 구현될 수 있다. 보호막(PAS)을 관통하여 제1 보조 전극(AE1)을 노출시키는 제4 콘택홀(C4)과 제1 전압 라인(VL1)을 노출시키는 제5 콘택홀(C5)이 형성된다. 보호막(PAS) 상에는 제5 콘택홀(C5)을 통해 제1 보조 전극(AE1)과 접속되고, 제5 콘택홀(C5)을 통해 제1 전압 라인(VL1)에 접속되는 제2 연결 전극(CE2)이 형성된다. 제2 연결 전극(CE2)은 제3 금속패턴으로 형성된다.Referring to FIG. 6, a gate insulating film GI is formed on a substrate SUB. The first auxiliary electrode AE1 and the first voltage line VL1 are formed in the second metal pattern on the gate insulating layer GI. A second auxiliary electrode AE2 is formed between the first auxiliary electrode AE1 and the first voltage line VL1 as a second metal pattern. The second auxiliary electrode AE2 is formed apart from the first auxiliary electrode AE1 and the first voltage line VL1. A protective film PAS is formed on the first auxiliary electrode AE1, the second auxiliary electrode AE2, and the first voltage line VL1. The protective film (PAS) may be formed of a single film or a plurality of films. A fourth contact hole C4 that exposes the first auxiliary electrode AE1 through the passivation film PAS and a fifth contact hole C5 that exposes the first voltage line VL1 are formed. A second connection electrode CE2 connected to the first auxiliary electrode AE1 through the fifth contact hole C5 and connected to the first voltage line VL1 through the fifth contact hole C5 is formed on the passivation layer PAS, Is formed. And the second connection electrode CE2 is formed of a third metal pattern.

한편, 도 6에서는 설명의 편의를 위해 제3 금속패턴 상에 적층되는 다른 보호막이나 금속패턴들을 생략하였음에 주의하여야 한다.
Note that in FIG. 6, for convenience of explanation, other protective films and metal patterns stacked on the third metal pattern are omitted.

도 7은 도 2의 Ⅳ-Ⅳ'의 단면도이다. 도 7을 결부하여 제3 연결 전극(CE3)을 이용한 제2 보조 전극(AE2)과 제2 전압 라인(VL2)의 접속 구조를 상세히 설명한다.7 is a cross-sectional view taken along line IV-IV 'of FIG. 7, the connection structure of the second auxiliary electrode AE2 and the second voltage line VL2 using the third connection electrode CE3 will be described in detail.

도 7을 참조하면, 기판(SUB) 상에는 제3 연결 전극(CE3)이 제1 금속패턴으로 형성되고, 제3 연결 전극(CE3) 상에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)을 관통하여 제3 연결 전극(CE3)을 노출시키는 제6 콘택홀(C6)과 제7 콘택홀(C7)이 형성된다. 게이트 절연막(GI) 상에는 제6 콘택홀(C6)을 통해 제3 연결 전극(CE3)에 접속되는 제2 보조 전극(AE2), 제7 콘택홀(C7)을 통해 제3 연결 전극(CE3)에 접속되는 제2 전압 라인(VL2)이 제2 금속패턴으로 형성된다. 제2 보조 전극(AE2) 및 제2 전압 라인(VL2) 상에는 보호막(PAS)이 형성된다. 보호막(PAS)은 하나의 막 또는 복수 개의 막들로 구현될 수 있다.Referring to FIG. 7, a third connection electrode CE3 is formed on the substrate SUB in a first metal pattern, and a gate insulation film GI is formed on the third connection electrode CE3. A sixth contact hole C6 and seventh contact hole C7 are formed through the gate insulating film GI to expose the third connection electrode CE3. A second auxiliary electrode AE2 connected to the third connection electrode CE3 through the sixth contact hole C6 and a third auxiliary electrode AE2 connected to the third connection electrode CE3 through the seventh contact hole C7 are formed on the gate insulating film GI, The second voltage line VL2 to be connected is formed in the second metal pattern. A protective film PAS is formed on the second auxiliary electrode AE2 and the second voltage line VL2. The protective film (PAS) may be formed of a single film or a plurality of films.

한편, 도 7에서는 설명의 편의를 위해 보호막(PAS) 상에 적층되는 다른 보호막이나 금속패턴들을 생략하였음에 주의하여야 한다.
Note that in FIG. 7, for convenience of description, other protective films and metal patterns stacked on the protective film PAS are omitted.

도 8은 도 2의 Ⅳ-Ⅳ'의 또 다른 단면도이다. 도 8을 결부하여 제3 연결 전극(CE3)을 이용한 제2 보조 전극(AE2)과 제2 전압 라인(VL2)의 또 다른 접속 구조를 상세히 설명한다.8 is another cross-sectional view of IV-IV 'of Fig. Referring to FIG. 8, another connection structure of the second auxiliary electrode AE2 and the second voltage line VL2 using the third connection electrode CE3 will be described in detail.

도 8을 참조하면, 기판(SUB) 상에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI) 상에는 제2 보조 전극(AE2)과 제2 전압 라인(VL2)이 제2 금속패턴으로 형성된다. 제2 보조 전극(AE2)과 제2 전압 라인(VL2) 상에는 보호막(PAS)이 형성된다. 보호막(PAS)은 하나의 막 또는 복수 개의 막들로 구현될 수 있다. 보호막(PAS)을 관통하여 제2 보조 전극(AE2)을 노출시키는 제6 콘택홀(C6)과 제2 전압 라인(VL2)을 노출시키는 제7 콘택홀(C7)이 형성된다. 보호막(PAS) 상에는 제6 콘택홀(C6)을 통해 제2 보조 전극(AE2)과 접속되고, 제7 콘택홀(C7)을 통해 제2 전압 라인(VL2)에 접속되는 제3 연결 전극(CE3)이 형성된다. 제3 연결 전극(CE3)은 제3 금속패턴으로 형성된다.Referring to FIG. 8, a gate insulating film GI is formed on a substrate SUB. On the gate insulating film GI, the second auxiliary electrode AE2 and the second voltage line VL2 are formed as a second metal pattern. A protective film PAS is formed on the second auxiliary electrode AE2 and the second voltage line VL2. The protective film (PAS) may be formed of a single film or a plurality of films. A sixth contact hole C6 for exposing the second auxiliary electrode AE2 through the protection film PAS and a seventh contact hole C7 for exposing the second voltage line VL2 are formed. A third connection electrode CE3 connected to the second auxiliary electrode AE2 through the sixth contact hole C6 and connected to the second voltage line VL2 through the seventh contact hole C7 is formed on the passivation layer PAS, Is formed. And the third connection electrode CE3 is formed of a third metal pattern.

한편, 도 8에서는 설명의 편의를 위해 제3 금속패턴 상에 적층되는 다른 보호막이나 금속패턴들을 생략하였음에 주의하여야 한다.
It should be noted that in FIG. 8, for convenience of explanation, other protective films and metal patterns stacked on the third metal pattern are omitted.

도 9는 도 2에서 제4 연결 전극을 추가 도시한 확대 평면도이다. 도 9에 도시된 제1 내지 제3 전원 전압 공급라인들(PSL1, PSL2, PSL3), 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4), 제1 내지 제3 연결 전극들(CE1, CE2, CE3), 데이터 링크(DL)들, 데이터 라인(D)들, 제1 및 제2 전압 라인들(VL1, VL2), 및 디스플레이 구동회로(120)는 도 2에서 설명한 바와 실질적으로 동일하다. 따라서, 제1 내지 제3 전원 전압 공급라인들(PSL1, PSL2, PSL3), 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4), 제1 내지 제3 연결 전극들(CE1, CE2, CE3), 데이터 링크(DL)들, 데이터 라인(D)들, 제1 및 제2 전압 라인들(VL1, VL2), 및 디스플레이 구동회로(120)에 대한 자세한 설명은 생략하기로 한다. 한편, 도 9에서는 제2 및 제3 연결 전극들(CE2, CE3)이 제1 금속패턴으로 구현된 것을 중심으로 설명하였음에 주의하여야 한다.FIG. 9 is an enlarged plan view showing the fourth connecting electrode in FIG. 2 additionally. The first to third power supply lines PSL1, PSL2 and PSL3, the first to fourth auxiliary electrodes AE1, AE2, AE3 and AE4, the first to third connection electrodes The data lines DL, the data lines D, the first and second voltage lines VL1 and VL2 and the display driving circuit 120 are substantially the same as those described in FIG. 2 same. Therefore, the first through third power supply lines PSL1, PSL2, and PSL3, the first through fourth auxiliary electrodes AE1, AE2, AE3, and AE4, the first through third connection electrodes CE1 and CE2 The data lines DL, the data lines D, the first and second voltage lines VL1 and VL2, and the display driving circuit 120 will not be described in detail. In FIG. 9, it is noted that the second and third connection electrodes CE2 and CE3 are embodied in the first metal pattern.

도 9를 참조하면, 제4 연결 전극(CE4)이 제3 보조 전극(AE3)과 제4 보조 전극(AE4)에 접속된다. 구체적으로, 도 10과 같이 제4 연결 전극(CE4)은 제8 콘택홀(C8)을 통해 제3 보조 전극(AE3)에 접속되고, 제9 콘택홀(C9)을 통해 제4 보조 전극(AE4)에 접속된다. 또한, 제4 연결 전극(CE4)은 제4 연결 전극(CE4)을 덮는 뱅크층상에 형성되는 캐소드 전극에 접속될 수 있다. 이로 인해, 제3 전원 전압 공급라인(PSL3)을 통해 공급된 제3 전원 전압은 제3 보조 전극(AE3), 제4 보조 전극(AE4), 및 캐소드 전극에 공급된다. 한편, 제1 연결 전극(CE1)과 제4 연결 전극(CE4)은 동일한 금속패턴으로 구현되므로, 제4 연결 전극(CE4)은 제1 연결 전극(CE1)과 중첩되지 않도록 제1 연결 전극(CE1)을 우회하여 설계된다.Referring to FIG. 9, the fourth connection electrode CE4 is connected to the third auxiliary electrode AE3 and the fourth auxiliary electrode AE4. 10, the fourth connection electrode CE4 is connected to the third auxiliary electrode AE3 via the eighth contact hole C8 and the fourth auxiliary electrode AE4 through the ninth contact hole C9. . The fourth connection electrode CE4 may be connected to a cathode electrode formed on the bank layer covering the fourth connection electrode CE4. Accordingly, the third power source voltage supplied through the third power source voltage supply line PSL3 is supplied to the third auxiliary electrode AE3, the fourth auxiliary electrode AE4, and the cathode electrode. Since the first connection electrode CE1 and the fourth connection electrode CE4 are formed in the same metal pattern, the fourth connection electrode CE4 is connected to the first connection electrode CE1 so as not to overlap the first connection electrode CE1. ).

한편, 도 9에서는 설명의 편의를 위해 제4 연결 전극(CE4) 상에 적층되는 다른 보호막들과 금속패턴들을 생략하였음에 주의하여야 한다.
It should be noted that in FIG. 9, for convenience of explanation, other protective films and metal patterns stacked on the fourth connection electrode CE4 are omitted.

도 10은 도 9의 Ⅴ-Ⅴ'의 단면도이다. 도 10을 결부하여 제4 연결 전극(CE4)을 이용한 제3 보조 전극(AE3)과 캐소드 전극(CAT)의 접속 구조를 상세히 설명한다.10 is a cross-sectional view taken along line V-V 'in FIG. Referring to FIG. 10, the connection structure of the third auxiliary electrode AE3 and the cathode electrode CAT using the fourth connection electrode CE4 will be described in detail.

도 10을 참조하면, 기판(SUB) 상에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI) 상에는 제3 보조 전극(AE3)이 제2 금속패턴으로 형성된다. 제3 보조 전극(AE3) 상에는 보호막(PAS)이 형성된다. 보호막(PAS)은 하나의 막 또는 복수 개의 막들로 구현될 수 있다. 보호막(PAS)을 관통하여 제3 보조 전극(AE3)을 노출시키는 제8 콘택홀(C8)이 형성된다. 보호막(PAS) 상에는 제8 콘택홀(C8)을 통해 제3 보조 전극(AE3)과 접속되는 제4 연결 전극(CE4)이 제3 금속패턴으로 형성된다. 제4 연결 전극(CE4) 상에는 뱅크층(BANK)이 형성된다. 뱅크층(BANK)을 관통하여 제4 연결 전극(CE4)을 노출시키는 제9 콘택홀(C9)이 형성된다. 뱅크층(BANK) 상에는 제9 콘택홀(C9)을 통해 제4 연결 전극(CE4)과 접속되는 캐소드 전극(CAT)이 형성된다. 캐소드 전극(CAT)은 표시패널(DIS)의 전면(全面)에 제4 금속패턴으로 형성된다.Referring to FIG. 10, a gate insulating film GI is formed on a substrate SUB. On the gate insulating film GI, a third auxiliary electrode AE3 is formed as a second metal pattern. A protective film PAS is formed on the third auxiliary electrode AE3. The protective film (PAS) may be formed of a single film or a plurality of films. An eighth contact hole C8 is formed through the protective film PAS to expose the third auxiliary electrode AE3. A fourth connection electrode CE4 connected to the third auxiliary electrode AE3 through the eighth contact hole C8 is formed in the third metal pattern on the passivation layer PAS. A bank layer BANK is formed on the fourth connection electrode CE4. A ninth contact hole C9 is formed through the bank layer BANK to expose the fourth connection electrode CE4. A cathode electrode CAT connected to the fourth connection electrode CE4 through the ninth contact hole C9 is formed on the bank layer BANK. The cathode electrode CAT is formed as a fourth metal pattern on the entire surface of the display panel DIS.

한편, 도 10에서는 설명의 편의를 위해 제4 금속패턴 상에 적층되는 다른 보호막들을 생략하였음에 주의하여야 한다. 또한, 도 9의 Ⅵ-Ⅵ'의 단면도는 도 10의 Ⅴ-Ⅴ'의 단면도와 실질적으로 동일하게 도시될 수 있으므로, 이에 대한 자세한 설명은 생략하기로 한다.
It should be noted that in FIG. 10, for convenience of explanation, other protective films laminated on the fourth metal pattern are omitted. 9 is substantially the same as the cross-sectional view taken along the line V-V 'of FIG. 10, a detailed description thereof will be omitted.

도 11은 도 2에서 브릿지 전극을 추가 도시한 또 다른 확대 평면도이다. 도 11에 도시된 제1 내지 제3 전원 전압 공급라인들(PSL1, PSL2, PSL3), 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4), 제1 내지 제3 연결 전극들(CE1, CE2, CE3), 데이터 링크(DL)들, 데이터 라인(D)들, 제1 및 제2 전압 라인들(VL1, VL2), 및 디스플레이 구동회로(120)는 도 2에서 설명한 바와 실질적으로 동일하다. 따라서, 제1 내지 제3 전원 전압 공급라인들(PSL1, PSL2, PSL3), 제1 내지 제4 보조 전극들(AE1, AE2, AE3, AE4), 제1 내지 제3 연결 전극들(CE1, CE2, CE3), 데이터 링크(DL)들, 데이터 라인(D)들, 제1 및 제2 전압 라인들(VL1, VL2), 및 디스플레이 구동회로(120)에 대한 자세한 설명은 생략하기로 한다. 한편, 도 11에서는 제2 및 제3 연결 전극들(CE2, CE3)이 제3 금속패턴으로 구현된 것을 중심으로 설명하였음에 주의하여야 한다.FIG. 11 is another enlarged plan view showing the bridge electrode in FIG. 2 additionally. FIG. The first through third power supply lines PSL1, PSL2 and PSL3 shown in FIG. 11, the first through fourth auxiliary electrodes AE1, AE2, AE3 and AE4, the first through third connection electrodes The data lines DL, the data lines D, the first and second voltage lines VL1 and VL2 and the display driving circuit 120 are substantially the same as those described in FIG. 2 same. Therefore, the first through third power supply lines PSL1, PSL2, and PSL3, the first through fourth auxiliary electrodes AE1, AE2, AE3, and AE4, the first through third connection electrodes CE1 and CE2 The data lines DL, the data lines D, the first and second voltage lines VL1 and VL2, and the display driving circuit 120 will not be described in detail. In FIG. 11, it is noted that the second and third connection electrodes CE2 and CE3 are implemented with the third metal pattern.

도 11을 참조하면, 제4 연결 전극(CE4)이 제3 보조 전극(AE3)과 제4 보조 전극(AE4)에 접속된다. 구체적으로, 도 10과 같이 제4 연결 전극(CE4)은 제8 콘택홀(C8)을 통해 제3 보조 전극(AE3)에 접속되고, 제9 콘택홀(C9)을 통해 제4 보조 전극(AE4)에 접속된다. 또한, 제4 연결 전극(CE4)은 도 10과 같이 제4 연결 전극(CE4)을 덮는 뱅크층상에 형성되는 캐소드 전극에 접속될 수 있다. 이로 인해, 제3 전원 전압 공급라인(PSL3)을 통해 공급된 제3 전원 전압은 제3 보조 전극(AE3), 제4 보조 전극(AE4), 및 캐소드 전극에 공급된다. 한편, 제1 내지 제4 연결 전극들(CE1, CE2, CE3, CE4)은 동일한 금속패턴으로 구현되므로, 제4 연결 전극(CE4)은 제1 내지 제3 연결 전극들(CE1, CE2, CE3)과 중첩되지 않도록 제1 내지 제3 연결 전극들(CE1, CE2, CE3)을 우회하여 설계된다.Referring to FIG. 11, the fourth connection electrode CE4 is connected to the third auxiliary electrode AE3 and the fourth auxiliary electrode AE4. 10, the fourth connection electrode CE4 is connected to the third auxiliary electrode AE3 via the eighth contact hole C8 and the fourth auxiliary electrode AE4 through the ninth contact hole C9. . The fourth connection electrode CE4 may be connected to the cathode electrode formed on the bank layer covering the fourth connection electrode CE4 as shown in FIG. Accordingly, the third power source voltage supplied through the third power source voltage supply line PSL3 is supplied to the third auxiliary electrode AE3, the fourth auxiliary electrode AE4, and the cathode electrode. Since the first to fourth connection electrodes CE1, CE2, CE3 and CE4 are formed in the same metal pattern, the fourth connection electrode CE4 is connected to the first to third connection electrodes CE1, CE2, CE3, CE2, CE3 so as not to overlap the first to third connection electrodes CE1, CE2, CE3.

한편, 도 11에서는 설명의 편의를 위해 제4 연결 전극(CE4) 상에 적층되는 다른 보호막들과 금속패턴들을 생략하였음에 주의하여야 한다. 또한, 도 11의 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ'의 단면도는 도 10의 Ⅴ-Ⅴ'의 단면도와 실질적으로 동일하게 도시될 수 있으므로, 이에 대한 자세한 설명은 생략하기로 한다.
It should be noted that in FIG. 11, for convenience of explanation, other protective films and metal patterns stacked on the fourth connection electrode CE4 are omitted. Further, the cross-sectional views of V-V 'and V-VI' of FIG. 11 can be shown substantially the same as the cross-sectional views of V-V 'of FIG. 10, and a detailed description thereof will be omitted.

이상에서 살펴본 바와 같이, 본 발명은 제2 전원 전압 공급라인과 제2 보조 전극을 접속시키는 제1 연결 전극과 데이터 링크들을 서로 다른 금속 패턴으로 형성함으로써, 데이터 링크가 데이터 라인 대비 비스듬하게 형성되는 제1 영역에서 데이터 링크들과 제1 연결 전극 간의 간섭 발생 가능성을 차단하였다. 이로 인해, 본 발명은 제1 영역에 제1 보조 전극을 형성할 수 있으므로, 종래 기술 대비 디스플레이 구동회로와 제1 보조 전극 간의 간격을 줄일 수 있다. 그 결과, 본 발명은 상부 베젤 영역의 두께를 줄일 수 있으므로, 표시장치를 더욱 슬림화할 수 있고, 미적 외관을 높일 수 있도록 설계할 수 있다.As described above, according to the present invention, the first connection electrode connecting the second power supply voltage supply line and the second auxiliary electrode and the data links are formed in different metal patterns, so that the data link is formed obliquely 1, the possibility of interference between the data links and the first connection electrode is blocked. Accordingly, since the first auxiliary electrode can be formed in the first area, the gap between the display driving circuit and the first auxiliary electrode can be reduced compared to the related art. As a result, since the thickness of the upper bezel region can be reduced, the display device can be made slimmer and the aesthetic appearance can be increased.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

DIS: 표시패널 CB: 회로 보드
PSL1: 제1 전원 전압 공급라인 PSL2: 제2 전원 전압 공급라인
PSL3: 제3 전원 전압 공급라인 AE1: 제1 보조 전극
AE2: 제2 보조 전극 AE3: 제3 보조 전극
AE4: 제4 보조 전극 CE1: 제1 연결 전극
CE2: 제2 연결 전극 CE3: 제3 연결 전극
CE4: 제4 연결 전극 110: 스캔 구동회로
120: 디스플레이 구동회로DIS: Display panel CB: Circuit board
PSL1: first power supply voltage supply line PSL2: second power supply voltage supply line
PSL3: Third power supply voltage supply line AE1: First auxiliary electrode
AE2: Second auxiliary electrode AE3: Third auxiliary electrode
AE4: fourth auxiliary electrode CE1: first connection electrode
CE2: second connection electrode CE3: third connection electrode
CE4: fourth connection electrode 110: scan drive circuit
120: a display driving circuit

Claims (11)

고전위 전압이 공급되는 제1 전원 전압 공급라인에 접속된 제1 보조 전극;
제1 연결 전극을 통해 초기화 전압이 공급되는 제2 전원 전압 공급라인과 접속된 제2 보조 전극;
저전위 전압이 공급되는 제3 전원 전압 공급라인에 접속된 제3 보조 전극;
데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 상기 제1 보조 전극과 접속된 제1 전압 라인들, 상기 제2 보조 전극과 접속된 제2 전압 라인들,및 상기 데이터 라인들과 상기 스캔 라인들의 교차 영역에 매트릭스 형태로 배치된 화소들을 가지는 액티브 영역; 및
상기 데이터 라인들에 접속된 데이터 링크들에 데이터 전압들을 공급하는 디스플레이 구동회로를 포함하고,
상기 제1 보조 전극, 상기 제2 보조 전극,상기 제3 보조 전극, 상기 제1 전원 전압 공급라인, 상기 제2 전원 전압 공급라인, 상기 데이터 링크들, 및 상기 디스플레이 구동회로는 상기 액티브 영역을 제외한 영역에 해당하는 베젤 영역에 있으며,
상기 제2 보조 전극은 상기 제1 보조 전극과 상기 액티브 영역 사이에 형성되고, 상기 제1 보조 전극은 상기 디스플레이 구동회로와 상기 제2 보조 전극 사이에 있는 표시장치.

A first auxiliary electrode connected to a first power supply voltage supply line supplied with a high potential voltage;
A second auxiliary electrode connected to the second power supply voltage supply line through which the initializing voltage is supplied through the first connection electrode;
A third auxiliary electrode connected to a third power supply voltage supply line to which a low potential voltage is supplied;
Data lines, scan lines intersecting with the data lines, first voltage lines connected to the first auxiliary electrode, second voltage lines connected to the second auxiliary electrode, An active region having pixels arranged in a matrix form in an intersection region of scan lines; And
And a display driving circuit for supplying data voltages to the data links connected to the data lines,
Wherein the first auxiliary electrode, the second auxiliary electrode, the third auxiliary electrode, the first power supply voltage supply line, the second power supply voltage supply line, the data links, and the display driving circuit, In the bezel area corresponding to the area,
The second auxiliary electrode is formed between the first auxiliary electrode and the active region, and the first auxiliary electrode is between the display driving circuit and the second auxiliary electrode.

제 1 항에 있어서,
상기 제1 보조 전극은 데이터 링크가 데이터 라인 대비 비스듬하게 형성되는 제1 영역에 있는 표시장치.
The method according to claim 1,
Wherein the first auxiliary electrode is in a first region where a data link is formed obliquely relative to a data line.
제 1 항에 있어서,
상기 제1 보조 전극은 상기 제1 연결 전극과 서로 다른 평면상에서 중첩되고,
데이터 라인 방향에서 상기 제1 연결 전극의 폭은 상기 제1 보조 전극의 폭보다 넓은 표시장치.
The method according to claim 1,
Wherein the first auxiliary electrode overlaps the first connection electrode in a different plane,
And the width of the first connection electrode in the data line direction is wider than the width of the first auxiliary electrode.
제 1 항에 있어서,
상기 제1 보조 전극과 상기 제2 보조 전극은 상기 스캔 라인들과 나란하게 배치되고,
상기 제1 전압 라인들 및 상기 제2 전압 라인들은 상기 데이터 라인들과 나란하게 배치된 표시장치.
The method according to claim 1,
Wherein the first auxiliary electrode and the second auxiliary electrode are arranged in parallel with the scan lines,
Wherein the first voltage lines and the second voltage lines are arranged in parallel with the data lines.
제 1 항에 있어서,
상기 제1 전압 라인들은 제2 연결 전극을 통해 상기 제1 보조 전극과 접속되고,
상기 제2 전압 라인들은 제3 연결 전극을 통해 상기 제2 보조 전극과 접속된 표시장치.
The method according to claim 1,
The first voltage lines are connected to the first auxiliary electrode through a second connection electrode,
And the second voltage lines are connected to the second auxiliary electrode through a third connection electrode.
제 5 항에 있어서,
상기 제3 보조 전극은 상기 액티브 영역에서 상기 제2 보조 전극에 인접한 면을 제외하고는 상기 액티브 영역을 둘러싸도록 배치된 표시장치.
6. The method of claim 5,
And the third auxiliary electrode is disposed so as to surround the active region except a surface adjacent to the second auxiliary electrode in the active region.
제 6 항에 있어서,
상기 베젤 영역에 형성되고 제4 연결 전극을 통해 상기 제3 보조 전극과 접속되는 제4 보조 전극이 상기 디스플레이 구동회로와 상기 제1 보조 전극 사이에 배치된 표시장치.
The method according to claim 6,
And a fourth auxiliary electrode formed in the bezel region and connected to the third auxiliary electrode through a fourth connection electrode is disposed between the display driving circuit and the first auxiliary electrode.
제 7 항에 있어서,
상기 제4 연결 전극이 상기 제3 보조 전극과 상기 제4 보조 전극을 캐소드 전극과 접속하는 표시장치.
8. The method of claim 7,
And the fourth connection electrode connects the third auxiliary electrode and the fourth auxiliary electrode to the cathode electrode.
제 7 항에 있어서,
상기 제4 보조 전극이 상기 스캔 라인들과 나란하게 배치된 표시장치.
8. The method of claim 7,
And the fourth auxiliary electrode is disposed in parallel with the scan lines.
제 7 항에 있어서,
상기 데이터 링크들, 상기 제2 연결 전극, 상기 제3 연결 전극, 상기 스캔 라인들은 제1 금속패턴이고,
상기 제1 보조 전극, 상기 제2 보조 전극, 상기 제3 보조 전극, 상기 제4 보조 전극, 상기 데이터 라인들, 상기 제1 전원 전압 공급라인, 상기 제2 전원 전압 공급라인, 및 상기 제3 전원 전압 공급라인은 제2 금속패턴이며,
상기 제1 연결 전극 및 상기 제4 연결 전극은 제3 금속패턴인 표시장치.
8. The method of claim 7,
Wherein the data links, the second connection electrode, the third connection electrode, and the scan lines are first metal patterns,
Wherein the first auxiliary electrode, the second auxiliary electrode, the third auxiliary electrode, the fourth auxiliary electrode, the data lines, the first power supply voltage supply line, the second power supply voltage supply line, The voltage supply line is a second metal pattern,
Wherein the first connection electrode and the fourth connection electrode are third metal patterns.
제 7 항에 있어서,
상기 데이터 링크들 및 상기 스캔 라인들은 제1 금속패턴이고,
상기 제1 보조 전극, 상기 제2 보조 전극, 상기 제3 보조 전극, 상기 제4 보조 전극, 상기 데이터 라인들, 상기 제1 전원 전압 공급라인, 상기 제2 전원 전압 공급라인, 및 상기 제3 전원 전압 공급라인은 제2 금속패턴이며,
상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제3 연결 전극, 및 상기 제4 연결 전극은 제3 금속패턴인 표시장치.

8. The method of claim 7,
The data links and the scan lines are a first metal pattern,
Wherein the first auxiliary electrode, the second auxiliary electrode, the third auxiliary electrode, the fourth auxiliary electrode, the data lines, the first power supply voltage supply line, the second power supply voltage supply line, The voltage supply line is a second metal pattern,
Wherein the first connection electrode, the second connection electrode, the third connection electrode, and the fourth connection electrode are third metal patterns.

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