KR101519743B1 - 직렬 통신용 양방향 패킷 전송 장애 극복 스위치 - Google Patents

직렬 통신용 양방향 패킷 전송 장애 극복 스위치 Download PDF

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Abstract

복수 개의 통신 디바이스 사이에서 양방향 통신을 위해 송수신되는 패킷 데이터를 소정의 데이터 단위로 분리하여 저장하는 메모리; 및 상기 메모리로부터 패킷 데이터 수신 여부를 트리거 신호로 받아 각 패킷 데이터가 도달한 순서에 따라 우선 순위를 결정하여 다른 통신 디바이스에 패킷 데이터를 전송하는 제어부를 포함하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치가 제공된다.

Description

직렬 통신용 양방향 패킷 전송 장애 극복 스위치{Bi-directional Packet Transfer Fail-over Switch for Serial Communication}
본 발명은 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에 관한 것으로, 통신 패킷 고속 전송과 양방향 통신 방식의 도입에 대응하여 직렬 통신 네트워크에서 단일 통신 선로를 복수개의 통신 선로로 다중화하고, 동시에 발생하는 양방향 통신 패킷 전달 및 처리를 수행할 수 있게 하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에 관한 것이다
산업용 실시간 감시 및 제어시스템의 통신 단말 장치는 시스템의 신뢰성을 제고하기 위해 통신 노드 이중화 및 네트워크 선로의 이중화 방식으로 운영된다.
그러나, 주장치 시스템에서 통신 단말 장치간의 거리가 수 km 이상의 원거리일 경우에는 네트워크 선로를 이중으로 구축하는 것은 선로 구축비용 및 운영 비용 상승을 초래한다.
이에 따라, 주 장치 및 통신 단말 장치간은 단일 통신 선로가 구축되고, 통신 단말 장치는 이중화 시스템으로 제공되는 시스템에 통신 네트워크 다중화 기능을 제공하여 효율적인 이중화 시스템이 운영하는 것이 필요하다.
직렬 장애 극복 스위치는 단일 통신 선로로 수신된 통신 패킷을 복수 네트워크 노드로 분배하는 기능을 수행한다. 대부분 시스템은 시스템 주장치가 마스터가 되어 최초 명령 요청자가 되는 단방향 통신 시스템으로 운영되고 있다.
종래의 직렬 통신용 장애 극복 스위치는 마스터가 유일하게 정해진 노드로부터 발생되는 단방향의 통신 패킷을 전달하는 기능에 적합하도록 구현되어 왔다.
따라서, 2개 이상의 노드에서 동시에 발생되는 신호는 정상적으로 전달하지 못하는 문제가 발생된다. 예를 들어, 동일 시점에서 3개의 노드 중에 2개 노드 이상에서 발생되는 패킷을 전달하는 동작 특성에는 한계를 가지고 있다.
멀티 마스터를 가지는 시스템 또는 노드간 1:1 풀 듀플렉스(Full Duplex) 방식처럼 양방향 패킷 전달이 가능하도록 하기 위해서는 노드간에 1:1 통신 선로를 구축하여야 운영하여야 하지만, 원거리 통신 등에서는 1:1 복수 통신 선로를 구축하는 것은 2배 이상의 구축비용과 운영 비용이 수반되어야 한다.
대부분의 감시 및 제어시스템에서는 제1 노드측을 주 장치 노드로 제2 노드 와 제3 노드는 통신 단말 장치측의 이중화 주/예비 노드로 사용된다. 예비 노드에서는 주 노드에서 응답 패킷이 부재 상태이거나 이상 발생시 예비 노드가 자동으로 동작권한을 취득하여 주 노드의 권한을 수행한다.
그러나 빈번한 통신 패킷의 충돌 발생은 주/예비노드의 동작 권한 검출 알고리즘 등의 정상적인 동작을 보장하지 못하는 현상을 초래하여, 시스템의 안전성을 저해하는 요소가 된다.
최근에 이더넷 통신등 보급이 확대되고 매체의 대중화 및 다른 네트워크과의 연결 등 필요가 증가함에 따라, 시스템 단말장치에는 통신 패킷 스위치 장비가 널리 보급 확대되고 있으며, 또한 통신 패킷 고속 전송과 양방향 통신 방식의 도입이 확대됨에 따라 시리얼 통신 네트워크에서도 양방향 스위칭 기능을 이용하는 시스템 도입이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 통신 패킷 고속 전송과 양방향 통신 방식의 도입에 대응하여 직렬 통신 네트워크에서 단일 통신 선로를 복수개의 통신 선로로 다중화하고, 동시에 발생하는 양방향 통신 패킷 전달 및 처리를 수행할 수 있게 하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일측면에 의하면, 복수 개의 통신 디바이스 사이에서 양방향 통신을 위해 송수신되는 패킷 데이터를 소정의 데이터 단위로 분리하여 저장하는 메모리; 및 메모리로부터 패킷 데이터 수신 여부를 트리거 신호로 받아 각 패킷 데이터가 도달한 순서에 따라 우선 순위를 결정하여 다른 통신 디바이스에 패킷 데이터를 전송하는 제어부를 포함하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치가 제공된다.
메모리는 제1 통신 디바이스로부터 수신되는 패킷 데이터를 저장하는 제1 듀얼 FIFO 메모리, 제2 통신 디바이스로부터 수신되는 패킷 데이터를 저장하는 제1 FIFO 메모리, 및 제3 통신 디바이스로부터 수신되는 패킷 데이터를 저장하는 제2 FIFO 메모리를 포함할 수 있으며, 제어부는 제1 듀얼 FIFO 메모리 및 제2 FIFO 메모리로부터 데이터를 읽어 우선 순위에 따라 제2 통신 디바이스에 출력하는 제1 송신 제어부, 및 제1 듀얼 FIFO 메모리 및 상기 제1 FIFO 메모리로부터 데이터를 읽어 우선 순위에 따라 제3 통신 디바이스에 출력하는 제2 송신 제어부를 포함할 수 있다.
메모리는 제1 통신 디바이스에 출력할 패킷 데이터를 저장하는 제2 듀얼 FIFO 메모리를 더 포함할 수 있으며, 제어부는 제2 통신 디바이스로부터 수신되는 패킷 데이터를 제1 FIFO 메모리 및 제2 듀얼 FIFO 메모리에 저장하는 제1 수신 제어부 및 제3 통신 디바이스로부터 수신되는 패킷 데이터를 제2 FIFO 메모리 및 제2 듀얼 FIFO 메모리에 저장하는 제2 수신 제어부를 더 포함할 수 있다.
제1 듀얼 FIFO 메모리는 제1 송신 제어부 및 상기 제2 송신 제어부에 패킷 데이터 존재 유무 신호를 트리거 신호 형태로 알리도록 구성될 수 있다.
제1 송신 제어부 및 제2 송신 제어부는 패킷 전송시에 제1 FIFO 메모리 및 제2 FIFO 메모리로부터 패킷 존재 트리거 신호를 수신하면, 제1 듀얼 FIFO 메모리의 통신 패킷이 전송 완료 후에 제1 FIFO 메모리 및 제2 FIFO 메모리의 통신 패킷을 제2 통신 디바이스 또는 제3 통신 디바이스에 전송하도록 구성될 수 있다.
제1 듀얼 FIFO 메모리, 제2 듀얼 FIFO 메모리, 제1 FIFO 메모리, 제2 FIFO 메모리에서 요구되는 단일 패킷의 캐릭터(Character) 크기와 패킷 크기는 가변적으로 조정되도록 구성될 수 있다.
제1 송신 제어부 및 제2 송신 제어부는 제1 FIFO 메모리 및 제2 FIFO 메모리로부터 시간적으로 먼저 수신된 패킷(First In)을 우선순위로 전달하도록 설계된 우선순위 판별 알고리즘을 내장하여 구성될 수 있다.
직렬 통신용 양방향 패킷 전송 장애 극복 스위치는 복수 개의 통신 디바이스로부터 수신되는 패킷 데이터에 대하여 통신 미디어 신호레벨을 TTL 레벨 신호로 변환하는 제1 직렬 드라이버 및 복수 개의 통신 디바이스에 송신할 패킷 데이터에 대하여 TTL 레벨 신호에서 통신 미디어 신호레벨로 변환하는 제2 직렬 드라이버를 더 포함할 수 있다.
직렬 통신용 양방향 패킷 전송 장애 극복 스위치는 복수개의 통신 디바이스에 TX/RX를 별도로 제공하는 풀 듀플렉스(Full-Duplex) 통신 송수신 구조를 위한 복수개의 입출력 단자를 더 포함할 수 있다.
제어부는 프로그래머블 로직 콘트롤러(Programmable Logic Controller) IC로 구현되며, 실시간 통신 패킷 전달 및 패킷간 IDLE 시간이 통신 보우 레이트(Baud rate) 속도에 자동으로 가변되도록 설계될 수 있다.
본 발명에 의하면, 직렬 통신을 기반으로 하는 원거리 단일 통신 디바이스를 단말장치 측의 2개의 통신 디바이스로 다중화하여 패킷을 전달함으로써, 단일 네트워크를 이중으로 확장하여 2개의 단말장치용 통신 디바이스중에 특정 단말 장치용 통신 디바이스의 비정상 동작시 자동으로 다른 통신 디바이스에서 백업(Backup) 동작이 수행 가능하게 할 수 있다.
또한, 양방향 패킷을 동시에 전송할 수 있으므로, 단말 장치측 2개의 통신 디바이스 사이에서 신뢰성 있는 통신 백업(Backup)기능을 가능하게 할 수 있다.
도 1은 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치를 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치의 구성 블록도이다.
도 3은 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에서 제1 통신 디바이스의 송신 데이터를 전송하는 경로를 보여주는 구성 블록도이다.
도 4는 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에서 제2 통신 디바이스의 송신 데이터를 전송하는 경로를 보여주는 구성 블록도이다.
도 5는 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에서 제3 통신 디바이스의 송신 데이터를 전송하는 경로를 보여주는 구성 블록도이다.
이하에서는 본 발명의 구체적인 실시 예를 도면과 함께 상세히 설명하도록 한다. 그러나, 본 발명의 사상이 제시되는 실시 예에 제한된다고 할 수 없으며, 또 다른 구성요소의 추가, 변경, 삭제 등에 의해서 퇴보적인 다른 발명이나, 본 발명 사상의 범위 내에 포함되는 다른 실시 예를 용이하게 제안할 수 있다.
본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀 두고자 한다.
즉, 이하의 설명에 있어서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다.
도 1은 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치(100)는 3개의 통신 노드(10, 20, 30)를 연결한다. 제1 통신 디바이스(10), 제2 통신 디바이스(20), 및 제3 통신 디바이스(30)는 TX/RX를 별도로 제공하는 풀 듀플렉스(Full-Duplex) 통신 송수신 구조를 가지고 있다.
양방향 패킷 전송 장애 극복 스위치(100)는 제1 통신 노드(10)로부터 송수신되는 패킷을 제2 통신 노드(20)와 제3 통신 노드(30)에 전달하도록 구성된다.
양방향 패킷 전송 장애 극복 스위치(100)는 제어부(110) 및 메모리(120)를 포함하고 있다.
양방향 패킷 전송 장애 극복 스위치(100)는 제1 통신 노드(10)의 송신 데이터를 NODE_A_TX 단자(101)를 거쳐, NODE_B_RX 단자(103)를 거쳐 제2 통신 노드(20)에 전달한다.
양방향 패킷 전송 장애 극복 스위치(100)는 제1 통신 노드(10)의 송신 데이터를 NODE_A_TX(101) 단자를 거쳐, NODE_C_RX 단자(105)를 거쳐 제3 통신 노드(30)에 전달한다.
양방향 패킷 전송 장애 극복 스위치(100)는 제2 통신 노드(20)의 송신 데이터를 NODE_B_TX 단자(104)를 거쳐, NODE_A_RX 단자(102)를 거쳐 제1 통신 노드(10)에 전달한다.
양방향 패킷 전송 장애 극복 스위치(100)는 제3 통신 노드(30)의 송신 데이터를 NODE_C_TX 단자(106)를 거쳐, NODE_A_RX 단자(102)를 거쳐 제1 통신 노드(10)에 전달한다.
제어부(110)는 제1 통신 노드(10), 제2 통신 노드(20), 및 제3 통신 노드(30)들간에 송수신되는 데이터를 메모리(120)에 저장한다.
제어부(110)는 제1 통신 노드(10), 제2 통신 노드(20), 및 제3 통신 노드(30)들 간에 송수신되는 데이터를 메모리(120)에 저장된 데이터에 대하여 각 데이터가 도달한 순서에 따라 데이터를 전송함으로써 데이터의 송수신시에 발생될 수 있는 패킷 충돌 없이 양방향 통신을 가능하게 한다.
도 2는 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치의 구성 블록도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치(100)는 제1 송신 제어부(111), 제1 수신 제어부(112), 제2 송신 제어부(113), 제2 수신 제어부(114)를 포함하는 제어부(110)를 포함한다.
제어부(110)는 FPGA(Field-programmable gate array) 또는 CPLD( complex programmable logic devic) 등의 프로그래머블 로직 콘트롤러(Programmable Logic Controller) IC로 구현될 수 있다. 이에 따라, 제어부(110)는 로직 Schematic 및 로직 언어로 구현될 수 있으며, 실시간 통신 패킷 전달 및 패킷간 IDLE 시간이 통신 보우 레이트(Baud rate) 속도에 자동으로 가변되도록 설계될 수 있다.
양방향 패킷 전송 장애 극복 스위치(100)는 제1 듀얼 FIFO 메모리(121), 제2 듀얼 FIFO 메모리(122), 제1 FIFO 메모리(123), 제2 FIFO 메모리(124)를 포함하는 메모리(120)를 포함한다.
양방향 패킷 전송 장애 극복 스위치(100)는 제1 직렬 드라이버(131), 제2 직렬 드라이버(132), 제3 직렬 드라이버(133), 제4 직렬 드라이버(134), 제5 직렬 드라이버(135), 제6 직렬 드라이버(136)를 포함한다.
제1 송신 제어부(111)는 제1 듀얼 FIFO 메모리(121)와 제2 FIFO 메모리(124)로부터 전송할 패킷을 판별하여 시간순서에 맞게 제2 통신 디바이스(20)에 전달하는 FIFO 컨트롤러이다.
제2 송신 제어부(113)는 제1 듀얼 FIFO 메모리(121)와 제1 FIFO 메모리(123)로부터 전송할 패킷을 판별하여 시간순서에 맞게 제3 통신 디바이스(30)에 전달하는 FIFO 컨트롤러이다.
제1 수신 제어부(112)는 제2 통신 디바이스(20)로부터 수신된 패킷을 제1 FIFO 메모리(123)와 제2 듀얼 FIFO 메모리(122)에 전달하는 FIFO 컨트롤러이다.
제2 수신 제어부(114)는 제3 통신 디바이스(30)로부터 수신된 패킷을 제2 FIFO 메모리(124)와 제2 듀얼 FIFO 메모리(122)에 전달하는 FIFO 컨트롤러이다.
제1 듀얼 FIFO 메모리(121) 및 제2 듀얼 FIFO 메모리(122)는 듀얼 포트 입출력 구조를 가지는 FIFO 메모리이다.
제1 듀얼 FIFO 메모리(121) 및 제2 듀얼 FIFO 메모리(122)는 내부에 2개의 FIFO 메모리를 내장하고 있으며, 선입력 선출력(First In/First Out) 방식으로 패킷을 처리할 수 있도록 동작한다.
제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)는 단일 포트 입출력 FIFO 메모리이다. 제1 FIFO 메모리(123)는 제1 수신 제어부(112)로부터 수신되는 패킷을 저장하고, 제2 송신 제어부(113)에 패킷 저장 유무를 전달한다.
제2 FIFO 메모리(124)는 제2 수신 제어부(114)로부터 수신되는 패킷을 저장하고, 제1 송신 제어부(111)에 패킷 저장 유무를 전달한다.
제1 직렬 드라이버(131), 제3 직렬 드라이버(133), 제5 직렬 드라이버(135)는 통신 미디어(예: RS323 또는 RS485) 신호레벨을 TTL 레벨 신호로 변환한다.
제2 직렬 드라이버(132), 제4 직렬 드라이버(134), 제6 직렬 드라이버(136)는 TTL 레벨 신호를 미디어 레벨 신호로 변환한다.
제1 수신 제어부(112) 및 제2 수신 제어부(114)는 TTL 비트 스트림 데이터(Bit Stream Data)를 8Bit 단위(1 Octet) 데이터 단위로 분리하여 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)에 저장한다.
이에 따라, 제2 통신 디바이스(20), 제3 통신 디바이스(30)로부터 입출력된 모든 TTL레벨 신호는 자동으로 통신 보오 레이트(Baudrate)의 1.5 Character(8Bit)의 IDLE 상태를 유지하면 패킷의 전송 종료로 판별하여 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)에 패킷단위로 저장된다.
제1 송신 제어부(111) 및 제2 송신 제어부(113)는 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)로부터 패킷 수신 여부인 트리거 신호를 받아 우선순위(First In, First Out)를 결정하여 제2 통신 노드(20) 및 제3 통신 노드(30)에 통신 패킷을 전송한다.
도 3은 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에서 제1 통신 디바이스의 송신 데이터를 전송하는 경로를 보여주는 구성 블록도이다.
도 3을 참조하면, 양방향 패킷 전송 장애 극복 스위치(100)는 제1 통신 노드(10)의 송신 데이터를 NODE_A_TX 단자(101)를 거쳐, 제1 직렬 드라이버(131)로 입력받는다.
제1 직렬 드라이버(131)는 통신 미디어(예: RS323 또는 RS485) 신호레벨을 TTL 레벨 신호로 변환하여 제1 듀얼 FIFO 메모리(121)에 저장한다. 제1 송신 제어부(111)는 제1 듀얼 FIFO 메모리(121)로부터 데이터를 읽어 제2 직렬 드라이버(132)에 출력한다. 제2 직렬 드라이버(132)는 TTL 레벨 신호를 통신 미디어 신호레벨로 변환하여 NODE_B_RX 단자(103)를 거쳐 제2 통신 노드(20)에 전달한다.
한편, 제2 송신 제어부(113)는 제1 듀얼 FIFO 메모리(121)로부터 데이터를 읽어 제4 직렬 드라이버(134)에 출력한다. 제4 직렬 드라이버(134)는 TTL 레벨 신호를 통신 미디어 신호레벨로 변환하여 NODE_C_RX 단자(105)를 거쳐 제3 통신 노드(30)에 전달한다.
제1 통신 디바이스(10)에서 송신 데이터는 NODE_A_TX 단자(101)를 통해 입력되어 제1 직렬 드라이버(131)에 의해 TTL레벨로 변환되며 제1 듀얼 FIFO 메모리(121)에 저장된다.
제1 듀얼 FIFO 메모리(121)는 제1 송신 제어부(111) 및 제2 송신 제어부(113)에 패킷 존재 유무 신호를 트리거 신호 형태로 알린다.
제1 송신 제어부(111) 및 제2 송신 제어부(113)는 트리거 신호를 수신한 직후에 제2 직렬 드라이버(132) 및 제4 직렬 드라이버(134)를 거쳐 NODE_B_RX 단자(103) 또는 NODE_C_RX 단자(105)로 통신 패킷을 전송한다.
제1 송신 제어부(111) 및 제2 송신 제어부(113)는 패킷 전송시에 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)로부터 패킷 존재 트리거 신호를 수신하면, 제1 듀얼 FIFO 메모리(121)의 통신 패킷이 전송 완료(1.5 Character IDLE 시간 이후)후에 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)의 통신 패킷을 NODE_B_RX 단자(103) 또는 NODE_C_RX 단자(105)에 통신 패킷을 전송한다.
제1 듀얼 FIFO 메모리(121), 제2 듀얼 FIFO 메모리(122), 제1 FIFO 메모리(123), 제2 FIFO 메모리(124)에서 요구되는 단일 패킷의 Character 크기와 패킷 크기는 가변적으로 조정할 수 있다.
제1 송신 제어부(111) 및 제2 송신 제어부(113)는 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)로부터 시간적으로 먼저 수신된 패킷(First In)을 우선순위로 전달하도록 설계된 우선순위 판별 알고리즘을 내장한다.
제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)는 선행 패킷을 전달하는 동안 데이터를 저장하는 목적과 복수개의 패킷을 저장하는 목적으로 사용된다.
도 4는 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에서 제2 통신 디바이스의 송신 데이터를 전송하는 경로를 보여주는 구성 블록도이다.
도 4를 참조하면, 양방향 패킷 전송 장애 극복 스위치(100)는 제2 통신 노드(20)의 송신 데이터를 NODE_B_TX 단자(104)를 거쳐, 제3 직렬 드라이버(133)로 입력받는다.
제3 직렬 드라이버(133)는 통신 미디어(예: RS323 또는 RS485) 신호레벨을 TTL 레벨 신호로 변환하여 제1 수신 제어부(112)에 전달한다. 제1 수신 제어부(112)는 입력받은 데이터를 제2 듀얼 FIFO 메모리(122)와 제1 FIFO 메모리(123)에 저장한다. 제2 송신 제어부(113)는 제1 FIFO 메모리(123)로부터 데이터를 읽어들여 제4 직렬 드라이버(134)에 출력한다. 제4 직렬 드라이버(134)는 TTL 레벨 신호를 통신 미디어 신호레벨로 변환하여 NODE_C_RX 단자(105)를 거쳐 제3 통신 노드(30)에 전달한다.
제2 듀얼 FIFO 메모리(122)는 입력받은 데이터를 제6 직렬 드라이버(136)에 출력한다. 제6 직렬 드라이버(136)는 TTL 레벨 신호를 통신 미디어 신호레벨로 변환하여 NODE_A_RX 단자(102)를 거쳐 제1 통신 노드(10)에 전달한다.
이와 같이, 제2 통신 디바이스(20)로부터의 송신 데이터는 NODE_B_TX 단자(104)를 통해 입력되어 제3 직렬 드라이버(133)에 의해 TTL레벨로 변환되어 제1 수신 제어부(112)에 의해, 제1 FIFO 메모리(123) 및 제2 듀얼 FIFO 메모리(122)에 저장된다.
제2 듀얼 FIFO 메모리(122)는 듀얼 포트로부터 수신된 패킷중에 First-IN First-Out방식을 적용하여 시간적으로 선행으로 수신하여 저장된 패킷을 우선순위로 NODE_A_RX 단자(102)에 전달한다.
제1 FIFO 메모리(123)에 저장된 패킷은 제2 송신 제어부(113)로 통신 패킷 전달 트리거 신호를 보내 제2 송신 제어부(113)의 우선 순위 알고리즘에 의해 NODE_C_RX 단자(105)로 전송된다.
도 5는 본 발명의 일실시예에 따른 직렬 통신용 양방향 패킷 전송 장애 극복 스위치에서 제3 통신 디바이스의 송신 데이터를 전송하는 경로를 보여주는 구성 블록도이다.
도 5를 참조하면, 양방향 패킷 전송 장애 극복 스위치(100)는 제3 통신 노드(30)의 송신 데이터를 NODE_C_TX 단자(106)를 거쳐, 제5 직렬 드라이버(135)로 입력받는다.
제5 직렬 드라이버(135)는 통신 미디어(예: RS323 또는 RS485) 신호레벨을 TTL 레벨 신호로 변환하여 제2 수신 제어부(114)에 전달한다. 제2 수신 제어부(114)는 입력받은 데이터를 제2 듀얼 FIFO 메모리(122)와 제2 FIFO 메모리(124)에 저장한다. 제1 송신 제어부(111)는 제2 FIFO 메모리(124)로부터 데이터를 읽어들여 제2 직렬 드라이버(132)에 출력한다. 제2 직렬 드라이버(132)는 TTL 레벨 신호를 통신 미디어 신호레벨로 변환하여 NODE_B_RX 단자(103)를 거쳐 제2 통신 노드(20)에 전달한다.
제2 듀얼 FIFO 메모리(122)는 입력받은 데이터를 제6 직렬 드라이버(136)에 출력한다. 제6 직렬 드라이버(136)는 TTL 레벨 신호를 통신 미디어 신호레벨로 변환하여 NODE_A_RX 단자(102)를 거쳐 제1 통신 노드(10)에 전달한다.
이와 같이, 제3 통신 디바이스(30)로부터의 송신 데이터는 NODE_C_TX 단자(106)를 통해 입력되어 제5 직렬 드라이버(135)에 의해 TTL레벨로 변환되어 제2 수신 제어부(114)에 의해, 제2 FIFO 메모리(124) 및 제2 듀얼 FIFO 메모리(122)에 저장된다.
제2 듀얼 FIFO 메모리(122)는 듀얼 포트로부터 수신된 패킷중에 First-IN First-Out방식을 적용하여 시간적으로 선행으로 수신하여 저장된 패킷을 우선순위로 NODE_A_RX 단자(102)에 전달한다.
제2 FIFO 메모리(124)에 저장된 패킷은 제1 송신 제어부(111)로 통신 패킷 전달 트리거 신호를 보내 제1 송신 제어부(111)의 우선 순위 알고리즘에 의해 NODE_BC_RX 단자(103)로 전송된다.
도 3 내지 도 5를 참조하여 설명한 바와 같이, 제1 통신 디바이스(10), 제2 통신 디바이스(20), 제3 통신 디바이스(30)로부터 양방향 패킷 전송 장애 극복 스위치(100)에 수신된 패킷은 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)에 우선 저장한 후 전송되는 저장 및 전달(Store and Through)방식으로 동작한다.
또한, 제1 수신 제어부(112) 및 제2 수신 제어부(113)에 의해 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)에 저장되고, 제1 송신 제어부(112) 및 제2 송신 제어부(113)에 의해 제1 FIFO 메모리(123) 및 제2 FIFO 메모리(124)에 저장된 패킷을 우선순위에 의해 전달되는 구조를 갖는다.
이러한 방식은 제1 통신 디바이스(10), 제2 통신 디바이스(20), 제3 통신 디바이스(30)로부터 동시에 수신된 신호를 충돌없이 제2 통신 디바이스(20) 또는 제3 통신 디바이스(30)의 서로 다른 노드에 데이터를 전송할 수 있으며, 2개의 통신 디바이스(20, 30)로부터 동시에 발생한 패킷을 제1 통신 디바이스(10)에 전송할 수 있는 양방향 통신 패킷 스위칭 기능을 제공할 수 있다.
지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 복수의 통신 디바이스들 사이에서 양방향 통신을 위해 송수신되는 패킷 데이터를 소정의 데이터 단위로 분리하여 저장하는 메모리; 및
    상기 메모리로부터 패킷 데이터 수신 여부를 트리거 신호로 받아 각 패킷 데이터가 도달한 순서에 따라 우선 순위를 결정하여 다른 통신 디바이스에 패킷 데이터를 전송하는 제어부;를 포함하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  2. 제1항에 있어서, 상기 메모리는 제1 통신 디바이스로부터 수신되는 패킷 데이터를 저장하는 제1 듀얼 FIFO 메모리, 제2 통신 디바이스로부터 수신되는 패킷 데이터를 저장하는 제1 FIFO 메모리, 및 제3 통신 디바이스로부터 수신되는 패킷 데이터를 저장하는 제2 FIFO 메모리를 포함하며,
    상기 제어부는 상기 제1 듀얼 FIFO 메모리 및 상기 제2 FIFO 메모리로부터 데이터를 읽어 우선 순위에 따라 상기 제2 통신 디바이스에 출력하는 제1 송신 제어부, 및 상기 제1 듀얼 FIFO 메모리 및 상기 제1 FIFO 메모리로부터 데이터를 읽어 우선 순위에 따라 상기 제3 통신 디바이스에 출력하는 제2 송신 제어부를 포함하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  3. 제2항에 있어서,
    상기 메모리는 상기 제1 통신 디바이스에 출력할 패킷 데이터를 저장하는 제2 듀얼 FIFO 메모리를 더 포함하며,
    상기 제어부는 상기 제2 통신 디바이스로부터 수신되는 패킷 데이터를 상기 제1 FIFO 메모리 및 상기 제2 듀얼 FIFO 메모리에 저장하는 제1 수신 제어부 및 상기 제3 통신 디바이스로부터 수신되는 패킷 데이터를 상기 제2 FIFO 메모리 및 상기 제2 듀얼 FIFO 메모리에 저장하는 제2 수신 제어부를 더 포함하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  4. 제2항에 있어서,
    상기 제1 듀얼 FIFO 메모리는 상기 제1 송신 제어부 및 상기 제2 송신 제어부에 패킷 데이터 존재 유무 신호를 트리거 신호 형태로 알리도록 구성된 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  5. 제4항에 있어서,
    상기 제1 송신 제어부 및 상기 제2 송신 제어부는 패킷 전송시에 상기 제1 FIFO 메모리 및 상기 제2 FIFO 메모리로부터 패킷 존재 트리거 신호를 수신하면, 상기 제1 듀얼 FIFO 메모리의 통신 패킷이 전송 완료 후에 상기 제1 FIFO 메모리 및 상기 제2 FIFO 메모리의 통신 패킷을 상기 제2 통신 디바이스 또는 상기 제3 통신 디바이스에 전송하도록 구성된 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  6. 제2 항에 있어서,
    상기 제1 듀얼 FIFO 메모리, 제2 듀얼 FIFO 메모리, 제1 FIFO 메모리, 제2 FIFO 메모리에서 요구되는 단일 패킷의 캐릭터(Character) 크기와 패킷 크기는 가변적으로 조정되도록 구성된 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  7. 제2항에 있어서, 상기 제1 송신 제어부 및 상기 제2 송신 제어부는 상기 제1 FIFO 메모리 및 상기 제2 FIFO 메모리로부터 시간적으로 먼저 수신된 패킷(First In)을 우선순위로 전달하도록 설계된 우선순위 판별 알고리즘을 내장하여 구성된 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  8. 제1항에 있어서,
    상기 복수 개의 통신 디바이스로부터 수신되는 패킷 데이터에 대하여 통신 미디어 신호레벨을 TTL 레벨 신호로 변환하는 제1 직렬 드라이버 및 상기 복수 개의 통신 디바이스에 송신할 패킷 데이터에 대하여 TTL 레벨 신호에서 통신 미디어 신호레벨로 변환하는 제2 직렬 드라이버를 더 포함하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  9. 제1 항에 있어서, 상기 복수개의 통신 디바이스에 TX/RX를 별도로 제공하는 풀 듀플렉스(Full-Duplex) 통신 송수신 구조를 위한 복수개의 입출력 단자를 더 포함하는 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
  10. 제1 항에 있어서, 상기 제어부는 프로그래머블 로직 콘트롤러(Programmable Logic Controller) IC로 구현되며, 실시간 통신 패킷 전달 및 패킷간 IDLE 시간이 통신 보우 레이트(Baud rate) 속도에 자동으로 가변되도록 설계된 직렬 통신용 양방향 패킷 전송 장애 극복 스위치.
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