KR101509498B1 - 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치 및 이를 이용한 자동 이득 제어방법 - Google Patents

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Abstract

2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치가 개시된다. 상기 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치는 입력된 아날로그 신호를 디지털 신호로 변환하여 출력하는 ADC와 상기 ADC로부터 출력된 디지털 신호의 포락선을 측정하고, 상기 측정한 포락선 중 클리프(Clipped)된 포락선의 개수와 제1임계값을 비교하여 이득을 이득 감쇠 계수만큼 감쇠하거나 이득 증폭 계수만큼 증폭하여 출력하는 코스(Coarse) AGC와 상기 코스(Coarse) AGC로부터 출력된 모드제어신호에 응답하여 상기 포락선의 수신신호강도(RSSI)를 측정하고, 제2임계값과 상기 측정한 수신신호강도의 차에 따라 상기 이득을 미세 조정하여 출력하는 미세(Fine) AGC와 상기 코스 AGC로부터 출력된 신호와 상기 미세 AGC로부터 출력된 신호를 아날로그 신호로 변환하여 이득의 데시벨 값으로서 출력하는 DAC 및 수신기로부터 수신한 아날로그 신호에 상기 DAC로부터 출력된 이득의 데시벨 값을 선형적으로 적용하여 상기 ADC에 입력되는 아날로그 신호로서 공급하는 VGA를 포함한다.

Description

2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치 및 이를 이용한 자동 이득 제어방법{TWO - STEP ALALOG DIGITAL MIXED AUTOMATIC GAIN CONTROLLER AND METHOD THEREOF}
본 발명의 개념에 따른 실시 예는 자동이득 제어 장치(Automatic gain controller)에 관한 것으로, 특히 코스(Coarse) AGC를 이용하여 빠르게 이득값을 원하는 범위로 조절하는 제1단계와 미세(Fine) AGC를 이용하여 정밀하게 이득값을 조절하는 제2단계로 이득을 제어할 수 있는 2 스텝의 아날로그 디지털 혼합 자동이득 제어장치 및 이를 이용한 자동이득 제어방법에 관한 것이다.
디지털 통신기기는 수신한 아날로그 신호를 아날로그-디지털 변환기(Analog-to-Digital Converter, ADC)를 이용하여 디지털 신호로 변환한다. 그러나 상기 수신한 아날로그 신호는 경로 손실(Path loss) 및 느린 페이딩(Slow fading) 등에 의해 진폭이 변화하게 되며, 이때 상기 진폭의 크기가 ADC의 입력 범위보다 매우 작으면 ADC의 양자화(Quantization) 과정에서 신호의 손실이 발생할 수 있으며, ADC의 입력 범위보다 큰 입력 신호를 수신한 경우에는 신호가 클리핑(Clipping)되어 신호의 손실이 발생하게 된다. 이러한 문제를 해결하기 위해서 수신기에 곱해지는 이득(Gain)을 조절함으로써 입력된 신호의 크기를 원하는 범위로 조절하는 자동 이득 제어장치(Automatic Gain Controller, AGC)를 이용하여 신호의 크기를 ADC 입력 범위에 맞게 조절한다. 기존의 AGC는 크게 AGC 루프(Loop) 내의 ADC 위치에 따라 아날로그 AGC, 디지털 AGC 및 아날로그-디지털 혼합 AGC로 분류된다. 아날로그 단에서만 수행되는 아날로그 AGC는 정확한 신호 크기 측정이 어려워 정확한 이득의 조절이 어렵다는 문제점이 있고, 디지털 단에서만 이뤄지는 디지털 AGC는 모든 신호를 수용할 수 있는 ADC가 요구되므로 구현상에 문제점이 있으며, 디지털 단에서 신호의 크기를 측정한 뒤, 아날로그 단에서 이득 값을 수신 신호에 곱해주는 아날로그-디지털 혼합 AGC는 아날로그 AGC보다 높은 정확도를 갖지만 상대적으로 속도가 매우 느린 문제점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 코스 AGC를 이용하여 빠르게 이득값을 원하는 범위로 조절하고 미세 AGC를 이용하여 정밀하게 이득값을 조절하는 2 스텝의 아날로그 - 디지털 혼합 자동이득 제어장치 및 이를 이용한 자동이득 제어방법을 제공하는 것이다.
본 발명이 실시 예에 따른 2 - 스텝 아날로그 - 디지털 혼합 자동이득 제어장치는 입력된 아날로그 신호를 디지털 신호로 변환하여 출력하는 ADC와 상기 ADC로부터 출력된 디지털 신호의 포락선을 측정하고, 상기 측정한 포락선 중 클리프(Clipped)된 포락선의 개수와 제1임계값을 비교하여 이득을 이득 감쇠 계수만큼 감쇠하거나 이득 증폭 계수만큼 증폭하여 출력하는 코스(Coarse) AGC와 상기 코스(Coarse) AGC로부터 출력된 모드제어신호에 응답하여 상기 포락선의 수신신호강도(RSSI)를 측정하고, 제2임계값과 상기 측정한 수신신호강도의 차에 따라 상기 이득을 미세 조정하여 출력하는 미세(Fine) AGC와 상기 코스 AGC로부터 출력된 신호와 상기 미세 AGC로부터 출력된 신호를 아날로그 신호로 변환하여 이득의 데시벨 값으로서 출력하는 DAC 및 수신기로부터 수신한 아날로그 신호에 상기 DAC로부터 출력된 이득의 데시벨 값을 선형적으로 적용하여 상기 ADC에 입력되는 아날로그 신호로서 공급하는 VGA를 포함한다.
상기 코스 AGC는 상기 ADC로부터 출력된 디지털 신호의 동상 성분 및 직각 위상 성분으로부터 상기 포락선을 측정하는 포락선 측정기와 상기 측정한 포락선 중 클리프 된 포락선의 개수를 카운팅하는 샘플 카운터와 상기 카운팅한 개수가 상기 제1임계값보다 큰 경우 상기 이득을 상기 이득 감쇠 계수에 따라 감쇠하여 상기 DAC로 출력하는 이득 감쇠기와 상기 카운팅한 개수가 상기 제1임계값보다 작거나 같은 경우 상기 포락선의수신신호강도(RSSI)를 측정하고, 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 제1RSSI 발생기 및 상기 제1RSSI 발생기로부터 출력된 데시벨 값이 상기 제2임계값보다 작은 경우 상기 이득을 상기 이득 증폭 계수에 따라 증폭하여 상기 DAC로 출력하는 이득 증폭기를 포함한다.
상기 코스 AGC는 상기 RSSI에 대한 데시벨 값이 상기 제2임계값보다 큰 경우 상기 미세 AGC로 상기 모드제어신호를 전송하기 위한 AGC모드 선택기를 더 포함할 수 있다.
상기 미세 AGC는 상기 코스 AGC로부터 출력된 모드제어신호에 응답하여 상기 포락선의 수신신호강도(RSSI)를 측정하고, 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 제2RSSI 발생기와 상기 제2임계값과 상기 제2RSSI 발생기로부터 출력된 데시벨 값의 차를 산출하는 뺄셈 연산기 및 상기 뺄셈 연산기로부터 산출된 결과만큼 상기 이득을 미세 조정하여 출력하는 루프필터를 포함한다.
본 발명이 실시 예에 따른 2 - 스텝 아날로그 - 디지털 혼합 자동이득 제어방법은 코스(Coarse) AGC가 ADC로부터 출력된 디지털 신호의 포락선을 측정하고, 상기 측정한 포락선 중 클리프(Clipped)된 포락선의 개수와 제1임계값을 비교하여 이득을 이득 감쇠 계수만큼 감쇠하거나 이득 증폭 계수만큼 증폭하여 출력하는 코스 AGC 단계 및 미세(Fine) AGC가 상기 코스 AGC로부터 출력된 모드제어신호에 응답하여 상기 포락선의 수신신호강도(RSSI)를 측정하고, 제2임계값과 상기 측정한 수신신호강도의 차에 따라 상기 이득을 미세 조정하여 출력하는 미세 AGC 단계를 포함한다.
상기 코스 AGC 단계는 포락선 측정기가 상기 ADC로부터 출력된 디지털 신호의 포락선을 측정하여 출력하는 단계와 샘플 카운터가 상기 출력된 포락선 중에서 클리프(clipped) 포락선의 개수를 카운팅하는 단계와 상기 카운팅 수가 상기 제1임계값보다 큰 경우 이득 감쇠기가 상기 이득에 상기 이득 감쇠 계수를 곱하여 DAC로 출력하는 단계와 상기 카운팅 수가 상기 제1임계값보다 작거나 같은 경우 제1RSSI 발생기가 상기 포락선에 대한 수신신호강도를 측정하고 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 단계와 상기 제1RSSI 발생기로부터 출력된 데시벨 값이 상기 제2임계값보다 작은 경우 이득 증폭기가 상기 이득에 상기 이득 증폭 계수를 곱하여 상기 DAC로 출력하는 단계 및 상기 제1RSSI 발생기로부터 출력된 데시벨 값이 상기 제2임계값보다 큰 경우 AGC 모드선택기가 상기 미세(Fine) AGC로 상기 모드제어신호를 전송하는 단계를 포함한다.
상기 미세 AGC 단계는 제2RSSI발생기가 상기 전송된 모드제어신호에 응답하여 상기 포락선 샘플에 대한 수신신호강도를 측정하고 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 단계와 뺄셈연산기가 상기 제2임계값과 상기 제2RSSI 발생기로부터 출력된 데시벨 값의 차를 연산하여 루프필터로 출력하는 단계 및 상기 연산 된 차에 기초하여 상기 루프필터가 상기 이득을 미세조정하여 상기 DAC로 출력하는 단계를 포함한다.
본 발명이 실시 예에 따른 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치는 코스 AGC를 이용하여 빠르게 이득값을 원하는 범위로 조절하고 미세 AGC를 이용하여 정밀하게 이득값을 조절하여 종래의 AGC가 갖는 정확성과 속도 측면에서의 한계를 극복할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치의 블록도를 나타낸다.
도 2는 도 1에 도시된 코스 AGC의 내부 블럭도를 나타낸다.
도 3은 도 1에 도시된 미세 AGC의 내부 블럭도를 나타낸다.
도 4는 본 발명의 실시 예에 따른 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어방법을 설명하기 위한 순서도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 2 스텝 아날로그 - 디지털 혼합 자동 이득 제어장치의 블록도를 나타낸다.
2 스텝 아날로그 - 디지털 혼합 자동 이득 제어장치(10)는 VGA(Varible Gain Amplifier, 100), ADC(200), 코스 AGC(Coarse AGC, 300), 미세 AGC(Fine AGC, 400) 및 DAC(500)를 포함한다.
VGA(100)는 가변이득 증폭기로서 하기의 수학식1과 같이, 수신기로부터 수신된 입력 신호(VIN)에 이득 계수(α)를 곱하여 출력 신호(VOUT)를 생성하고, 생성된 출력 신호(VOUT)를 ADC(200)로 전송한다.
Figure 112011043238635-pat00001
이때, 상기 이득 계수(α)는 이득의 선형 계수로서 하기의 수학식2와 같이 표시될 수 있다.
Figure 112011043238635-pat00002
이때, v는 이득 제어신호로서 이득의 데시벨(dB) 값을 나타내며, 상기 G(v)는 상기 v를 선형 값으로 변환하는 연산 또는 함수를 의미한다.
ADC(200)는 아날로그 신호인 상기 출력 신호(VOUT)를 디지털 신호(I, Q)로 변환하여 출력하는 역할을 수행한다.
코스 AGC(300)는 ADC(200)에 입력되는 신호(VOUT)의 크기를 원하는 범위의 크기로 빠르게 조절하기 위한 제1이득제어 단계를 수행한다.
코스 AGC(300)가 제1 이득제어단계를 수행한 이후, 미세 AGC(400)는 ADC(200)에 입력되는 신호(VOUT)의 크기를 보다 정밀하게 조절하기 위한 제2 이득제어단계를 수행한다.
DAC(500)는 상기 제1 이득제어단계 또는 제2 이득제어단계에서 조절된 이득값(v), 즉 이득의 데시벨 값을 다시 VGA(100)로 공급하는 역할을 한다.
이하 코스 AGC(300), 미세 AGC(400) 각각의 동작을 도면을 예시하여 더욱 구체적으로 설명한다.
도 2는 도 1에 도시된 코스 AGC의 내부 블럭도를 나타내고, 도 3은 도 1에 도시된 미세 AGC의 내부 블럭도를 나타낸다.
도 2를 참조하면, 코스 AGC(300)는 포락선 측정기(310), AGC 모드선택기(330), 모드선택 스위치(340), 제1RSSI 발생기(350), 샘플 카운터(360), 이득 감쇠기(370) 및 이득 증폭기(380)를 포함한다.
포락선 측정기(310)는 ADC(200)를 통하여 입력된 신호(I, Q)의 포락선(E)을 하기의 수학식3과 같이 측정한다.
Figure 112011043238635-pat00003
이때, 상기 Vout ( In - phase )는 상기 입력된 신호의 동상(In-phase) 성분인 I를 나타내고, 상기 Vout( quardrature )는 상기 입력된 신호의 직각 위상(quardrature) 성분인 Q를 나타낸다.
AGC 모드선택기(330)는 모드선택 스위치(340)로 모드제어신호(CS1, CS2)를 전송하고, 모드선택 스위치(340)는 전송된 모드제어신호(CS1, CS2)에 각각 응답하여 상기 제1 이득제어단계를 수행하기 위한 코스 이득제어경로(L1)와 제2 이득제어단계를 수행하기 위한 미세 이득제어경로(L2) 중에서 어느 하나를 선택한다.
실시 예에 따라, 모드 선택스위치(340)는 제1모드제어신호(CS1)에 응답하여 코스 이득제어경로(L1)를 선택하도록 초기 설정될 수 있다.
샘플 카운터(360)는 포락선 측정기(310)가 측정한 포락선(E) 중에서 클리프(Clipped) 포락선의 개수를 카운팅하고, 상기 카운팅된 클리프 포락선의 개수와 제1임계값(Zclip)을 비교하여, 상기 클리프 포락선의 개수가 제1임계값(Zclip)보다 크면 이득 감쇠기(370)로 이득의 데시벨 값에 이득 감쇠계수(Gatt)를 곱하여 출력하도록 제어하는 감쇠제어신호(CS3)를 전송한다.
샘플 카운터(360)가 이득 감쇠기(370)로 감쇠제어신호(CS3)를 전송하는 경우, AGC 모드선택기(330)는 모드선택 스위치(340)로 여전히 제1 모드제어신호(CS1)를 전송하여 코스 이득제어경로(L1)를 유지하도록 한다.
한편, 상기 클리프(Clipped) 포락선은 동상 성분(I)과 직각 위상 성분(Q)가 각각 ADC(200)의 입력 범위(±A)와 같으므로 그 값은
Figure 112011043238635-pat00004
가 되어, 샘플 카운터(360)는 상기
Figure 112011043238635-pat00005
값에 기초하여 클리프 포락선의 개수를 카운팅 할 수 있다.
이득 감쇠기(370)는 샘플 카운터(360)로부터 전송된 감쇠제어신호(CS3)에 응답하여 이득의 데시벨 값에 이득 감쇠 계수(Gatt)를 곱하고, 상기 곱한 값을 DAC(500)로 전송한다.
DAC(500)는 상기 이득의 데시벨 값에 이득 감쇠 계수(Gatt)를 곱한 디지털 신호를 아날로그 신호로 변환하여 새로운 이득의 데시벨 값(v)으로서 VGA(100)로 전송한다.
한편, 샘플 카운터(360)에서 카운팅된 클리프 포락선의 수가 제1임계값(Zclip)보다 작거나 같은 경우에, 샘플 카운터(360)는 수신신호강도(Received signal strength indicator, RSSI)를 산정하도록 제어하는 RSSI 제어신호(CS4)를 제1RSSI 발생기(350)로 전송한다.
제1RSSI 발생기(350)는 전송된 RSSI 제어신호(CS4)에 응답하여 클리프 포락선(E)의 수신신호강도(RSSI)를 하기 수학식4와 같이 측정한다.
Figure 112011043238635-pat00006
이때, 상기 E(k)는 k 번째 클리프 포락선의 크기를 의미하며, 상기 M은 카운팅 된 클리프 포락선의 총 개수를 의미한다.
제1RSSI 발생기(350)는 상기 측정된 수신신호강도(RSSI)를 데시벨(dB) 값인 RSSI(dB)로 변환하고, 상기 변환된 RSSI(dB)를 제2임계값(RTH)과 비교한다.
실시 예에 따라 상기 제2임계값(RTH)은 AGC 루프(Loop)를 통해 달성하고자 하는 신호 포락선의 데시벨 값, 예를 들어 클리핑 된 포락선 크기인
Figure 112011043238635-pat00007
의 약 80%정도로 설정될 수 있다.
상기 RSSI(dB)가 제2임계값(RTH)보다 작을 경우, 제1RSSI 발생기(350)는 이득 증폭기(380)로 이득의 데시벨 값에 이득 증폭 계수(Gamp)를 곱하여 출력하도록 제어하는 증폭제어신호(CS5)를 전송한다.
이득 증폭기(380)는 제1RSSI 발생기(350)로부터 전송된 증폭제어신호(CS5)에 응답하여 이득의 데시벨 값에 이득 증폭 계수(Gamp)를 곱하고, 상기 곱한 값을 DAC(500)로 전송한다.
제1RSSI 발생기(350)가 이득 증폭기(380)로 증폭제어신호(CS5)를 전송하는 경우, AGC 모드선택기(330)는 모드선택 스위치(340)로 여전히 제1 모드제어신호(CS1)를 전송하여 코스 이득제어경로(L1)를 유지하도록 한다.
DAC(500)는 상기 이득의 데시벨 값에 이득 증폭 계수(Gamp)를 곱한 디지털 신호를 아날로그 신호로 변환하여 새로운 이득의 데시벨 값(v)으로서 VGA(100)로 전송한다.
한편, 상기 RSSI(dB)가 제2임계값(RTH)보다 클 경우, 제1RSSI 발생기(350)는 AGC 모드선택기(330)로 제2모드제어신호(CS2)를 발생하도록 제어하는 제3모드제어신호(CS6)를 전송한다.
AGC 모드선택기(330)는 제3모드제어신호(CS6)에 응답하여 모드 선택스위치(340)로 제2모드제어신호(CS2)를 전송하고, 모드 선택스위치(340)는 전송된 제2모드제어신호(CS2)에 응답하여 제2 이득제어단계를 수행하기 위한 미세 이득제어경로(L2)를 선택한다.
모드 선택스위치(340)가 선택한 미세 이득제어경로(L2)는 통신이 종료될 때까지 항상 유지되어 상기 제2 이득제어단계가 수행될 수 있다.
도 3을 참조하면, 미세 AGC(400)는 제2RSSI 생성기(410), 뺄셈 연산기(430) 및 루프 필터(450)를 포함한다.
모드 선택스위치(340)에서 제2경로(L2)가 선택되면, 제2RSSI 생성기(410)는 상기 수학식4와 동일한 방법으로 클리프 포락선(E)의 수신신호강도(RSSI)를 측정한다.
제2RSSI 발생기(410)는 상기 측정된 수신신호강도(RSSI)를 데시벨(dB) 값인 RSSI(dB)로 변환하고, 상기 변환된 RSSI(dB)를 뺄셈 연산기(430)로 전송한다.
뺄셈 연산기(430)는 제2임계값(RTH)과 제2RSSI 발생기(410)로부터 전송된 RSSI(dB)의 차를 계산하고, 상기 계산된 제2임계값(RTH)과 상기 RSSI(dB)의 차를 루프필터(450)로 전송한다.
루프필터(450)는 하기의 수학식5와 같이 미세 조절된 이득의 데시벨 값을 계산한다.
Figure 112011043238635-pat00008
이때, 상기 Vtemp(l)은 현재 루프를 통해 조절된 이득의 데시벨 값을 나타내고, 상기 Vtemp(l-1)은 이전 루프를 통해 조절된 이득의 데시벨 값을 나타내며, 상기 μ는 루프필터 계수(Loop filter coefficient)를 나타낸다.
루프필터(450)를 통해 계산된 이득의 데시벨 값인 Vtemp(l)은 다시 DAC(500)에 입력되고, DAC(500)은 상기 입력된 Vtemp(l)을 아날로그 신호인 이득의 데시벨 값(v)으로 변환하여 VGA(100)로 전송한다.
VGA(100)는 상기 전송된 이득의 데시벨 값(v)을 선형 이득 값인 선형이득계수(α)로 변환하고, 선형이득계수(α)를 수신기로부터 수신된 입력신호(VIN)에 곱하여 출력신호(Vout)로서 다시 ADC(200)로 전송한다.
이후 신호의 크기가 ADC(200)의 원하는 범위에 들어올 때까지 상기와 같은 과정이 반복된다.
본 발명의 실시 예에 따른 2 스텝의 자동이득 제어 장치에 있어서, 이득 감쇠계수(Gatt), 이득 증폭계수(Gamp), 루프필터 계수(μ) 등의 파라미터들은 시스템의 설계사양에 따라 다양하게 설정될 수 있다.
도 4는 본 발명의 실시 예에 따른 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어방법을 설명하기 위한 순서도를 나타낸다.
도 1 내지 도 4를 참조하면, VGA(100)는 수신기로부터 수신된 입력 신호(VIN)에 이득 계수(α)를 곱하여 출력 신호(VOUT)를 생성하여 출력한다(S10).
ADC(200)는 VGA(100)로부터 출력된 아날로그 신호인 출력 신호(VOUT)를 디지털 신호(I, Q)로 변환하여 출력한다(S30).
포락선 측정기(310)는 ADC(200)로부터 출력된 디지털 신호(I, Q)가 포함하는 동상(In-phase) 성분인 I와 직각 위상(quardrature) 성분인 Q를 이용하여 포락선(E)을 측정한다(S50)
AGC 모드선택기(330)는 모드선택 스위치(340)가 코스 이득제어경로(L1)와 미세 이득제어경로(L2) 중 어느 하나를 선택하도록 제어하고, 모드선택 스위치(340)는 AGC 모드선택기(330)의 제어하에 코스 이득제어경로(L1)와 미세 이득제어경로(L2) 중에서 어느 하나를 선택한다.
이때, 초기값으로 모드 선택스위치(340)는 코스 이득제어경로(L1)를 선택하도록 설정된다(S70).
샘플 카운터(360)는 포락선 측정기(310)가 측정한 포락선(E) 중에서 클리프(Clipped) 포락선의 개수를 카운팅하고(S80), 상기 카운팅된 클리프 포락선의 개수와 제1임계값(Zclip)을 비교한다(S90).
상기 클리프 포락선의 개수가 제1임계값(Zclip)보다 크면, 이득 감쇠기(370)는 샘플 카운터(360)로부터 전송된 감쇠제어신호(CS3)에 응답하여 이득의 데시벨 값에 이득 감쇠 계수(Gatt)를 곱하여 DAC(500)로 출력한다(S110).
상기 클리프 포락선의 수가 제1임계값(Zclip)보다 작거나 같으면, 제1RSSI 발생기(350)는 클리프 포락선(E)의 수신신호강도(RSSI)를 측정하고, 상기 측정된 수신신호강도(RSSI)를 데시벨(dB) 값인 RSSI(dB)로 변환하여(S120), 상기 변환된 RSSI(dB)를 제2임계값(RTH)과 비교한다(S130).
상기 RSSI(dB)가 제2임계값(RTH)보다 작을 경우, 이득 증폭기(380)는 이득의 데시벨 값에 이득 증폭 계수(Gamp)를 곱하여 DAC(500)로 출력한다(S150).
상기 RSSI(dB)가 제2임계값(RTH)보다 클 경우, AGC 모드선택기(330)는 모드 선택스위치(340)로 제2모드제어신호(CS2)를 전송하고, 모드 선택스위치(340)는 전송된 제2모드제어신호(CS2)에 응답하여 제2 이득제어단계를 수행하기 위한 미세 이득제어경로(L2)를 선택한다(S170).
모드 선택스위치(340)에서 제2경로(L2)가 선택되면, 제2RSSI 생성기(410)는 상기 수학식 4와 같은 방법으로 클리프 포락선(E)의 수신신호강도(RSSI)를 측정하고, 상기 측정된 수신신호강도(RSSI)를 데시벨(dB) 값인 RSSI(dB)로 변환(S190)하여 뺄셈 연산기(430)로 전송한다.
뺄셈 연산기(430)는 제2임계값(RTH)과 제2RSSI 발생기(410)로부터 전송된 RSSI(dB)의 차를 계산(S210)하여 루프필터(450)로 전송한다.
루프필터(450)는 상기 수학식5와 같은 방법으로 미세 조절된 이득의 데시벨 값(Vtemp(l))을 계산하여 DAC(500)로 전송한다(S230).
DAC(500)는 상기 S110 단계, 상기 S150 단계 및 상기 S230 단계에서 전송된 신호, 예컨대 이득의 데시벨 값에 이득 감쇠 계수(Gatt)를 곱한 값. 이득의 데시벨 값에 이득 증폭 계수(Gamp)를 곱한 값 및 미세 조절된 이득의 데시벨 값(Vtemp(l)) 각각을 아날로그 신호인 이득의 데시벨 값(v)으로 변환하여 VGA(100)로 전송한다(S250).
VGA(100)는 상기 전송된 이득의 데시벨 값(v)을 선형 이득 값인 선형이득계수(α)로 변환하고, 선형이득계수(α)를 수신기로부터 수신된 입력신호(VIN)에 곱하여 출력신호(Vout)로서 다시 ADC(200)로 전송한다(S270).
이후 신호의 크기가 ADC(200)의 원하는 범위에 들어올 때까지 상기와 같은 과정(S10 내지 S270)이 반복된다.
따라서 본 발명의 실시 예에 따른 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치 및 이를 이용한 자동 이득 제어방법은 코스 AGC(300)를 이용하여 빠르게 이득값을 원하는 일정 범위로 조절하고, 상기 일정 범위에 이른 후 미세 AGC(400)를 이용하여 더 정밀한 이득값 조절이 가능하여 종래의 AGC가 모두 갖지 못하는 정확성 및 빠른 속도를 확보할 수 있는 효과가 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치
100: VGA
200: ADC
300: 코스 AGC
310: 포락선 측정기
330: AGC 모드선택기
340: 모드선택 스위치
350: 제1RSSI 생성기
360: 샘플 카운터
370: 이득 감쇠기
380: 이득 증폭기
400: 미세 AGC
410: 제2RSSI 생성기
430: 뺄셈 연산기
450: 루프 필터

Claims (7)

  1. 입력된 아날로그 신호를 디지털 신호로 변환하여 출력하는 ADC;
    상기 ADC로부터 출력된 디지털 신호의 포락선을 측정하고, 상기 측정한 포락선 중 클리프(Clip)된 포락선의 개수와 제1임계값을 비교하여 이득을 이득 감쇠 계수만큼 감쇠하거나 이득 증폭 계수만큼 증폭하여 출력하며, 상기 클리프된 포락선의 개수가 제1임계값보다 적은 경우 미세 조정을 위한 모드제어신호를 출력하고, 상기 클리프된 포락선의 개수가 제1임계값보다 큰 경우 코스(coarse) 조정을 유지하거나 코스 조정으로 변경하는 코스(Coarse) AGC;
    상기 코스(Coarse) AGC로부터 출력된 모드제어신호에 응답하여 상기 포락선의 수신신호강도(RSSI)를 측정하고, 제2임계값과 상기 측정한 수신신호강도의 차에 따라 상기 이득을 미세 조정하여 출력하는 미세(Fine) AGC;
    상기 코스 AGC로부터 출력된 신호와 상기 미세 AGC로부터 출력된 신호를 아날로그 신호로 변환하여 이득의 데시벨 값으로서 출력하는 DAC;
    수신기로부터 수신한 아날로그 신호에 상기 DAC로부터 출력된 이득의 데시벨 값을 선형적으로 적용하여 상기 ADC에 입력되는 아날로그 신호로서 공급하는 VGA를 포함하고,
    상기 코스 AGC는,
    상기 ADC로부터 출력된 디지털 신호의 동상 성분 및 직각 위상 성분으로부터 상기 포락선을 측정하는 포락선 측정기;
    상기 측정한 포락선 중 클리프 된 포락선의 개수를 카운팅하는 샘플 카운터;
    상기 카운팅한 개수가 상기 제1임계값보다 큰 경우 상기 이득을 상기 이득 감쇠 계수에 따라 감쇠하여 상기 DAC로 출력하는 이득 감쇠기;
    상기 카운팅한 개수가 상기 제1임계값보다 작거나 같은 경우 상기 포락선의수신신호강도(RSSI)를 측정하고, 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 제1RSSI 발생기;
    상기 제1RSSI 발생기로부터 출력된 데시벨 값이 상기 제2임계값보다 작은 경우 상기 이득을 상기 이득 증폭 계수에 따라 증폭하여 상기 DAC로 출력하는 이득 증폭기;
    상기 RSSI에 대한 데시벨 값이 상기 제2임계값보다 큰 경우 상기 미세 AGC로 상기 모드제어신호를 전송하기 위한 AGC모드 선택기를 포함하고,
    상기 미세 AGC는,
    상기 코스 AGC로부터 출력된 모드제어신호에 응답하여 상기 포락선의 수신신호강도(RSSI)를 측정하고, 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 제2RSSI 발생기;
    상기 제2임계값과 상기 제2RSSI 발생기로부터 출력된 데시벨 값의 차를 산출하는 뺄셈 연산기;
    상기 뺄셈 연산기로부터 산출된 결과만큼 상기 이득을 미세 조정하여 출력하는 루프필터를 포함하는 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어장치.
  2. 삭제
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  4. 삭제
  5. 코스(Coarse) AGC가 ADC로부터 출력된 디지털 신호의 포락선을 측정하고, 상기 측정한 포락선 중 클리프(Clip)된 포락선의 개수와 제1임계값을 비교하여 이득을 이득 감쇠 계수만큼 감쇠하거나 이득 증폭 계수만큼 증폭하여 출력하며, 상기 클리프된 포락선의 개수가 제1임계값보다 적은 경우 미세 조정을 위한 모드제어신호를 출력하고, 상기 클리프된 포락선의 개수가 제1임계값보다 큰 경우 코스(coarse) 조정을 유지하거나 코스 조정으로 변경하는모드제어신호를 출력하는 코스 AGC 단계;
    미세(Fine) AGC가 상기 코스 AGC로부터 출력된 모드제어신호에 응답하여 상기 포락선의 수신신호강도(RSSI)를 측정하고, 제2임계값과 상기 측정한 수신신호강도의 차에 따라 상기 이득을 미세 조정하여 출력하는 미세 AGC 단계를 포함하고,
    상기 코스 AGC 단계는,
    포락선 측정기가 상기 ADC로부터 출력된 디지털 신호의 포락선을 측정하여 출력하는 단계;
    샘플 카운터가 상기 출력된 포락선 중에서 클리프(clipped) 포락선의 개수를 카운팅하는 단계;
    상기 카운팅 수가 상기 제1임계값보다 큰 경우 이득 감쇠기가 상기 이득에 상기 이득 감쇠 계수를 곱하여 DAC로 출력하는 단계;
    상기 카운팅 수가 상기 제1임계값보다 작거나 같은 경우 제1RSSI 발생기가 상기 포락선에 대한 수신신호강도를 측정하고 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 단계;
    상기 제1RSSI 발생기로부터 출력된 데시벨 값이 상기 제2임계값보다 작은 경우 이득 증폭기가 상기 이득에 상기 이득 증폭 계수를 곱하여 상기 DAC로 출력하는 단계; 및
    상기 제1RSSI 발생기로부터 출력된 데시벨 값이 상기 제2임계값보다 큰 경우 AGC 모드선택기가 상기 미세(Fine) AGC로 상기 모드제어신호를 전송하는 단계를 포함하고,
    상기 미세 AGC 단계는,
    제2RSSI발생기가 상기 전송된 모드제어신호에 응답하여 상기 포락선 샘플에 대한 수신신호강도를 측정하고 상기 측정된 수신신호강도를 데시벨 값으로 변환하여 출력하는 단계;
    뺄셈연산기가 상기 제2임계값과 상기 제2RSSI 발생기로부터 출력된 데시벨 값의 차를 연산하여 루프필터로 출력하는 단계;
    상기 연산 된 차에 기초하여 상기 루프필터가 상기 이득을 미세조정하여 상기 DAC로 출력하는 단계를 포함하는 2 - 스텝 아날로그 디지털 혼합 자동 이득 제어방법.
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