KR101509421B1 - Power-On-Reset Circuit Using Clock Signal and Peak Detector - Google Patents

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KR101509421B1 KR20130048832A KR20130048832A KR101509421B1 KR 101509421 B1 KR101509421 B1 KR 101509421B1 KR 20130048832 A KR20130048832 A KR 20130048832A KR 20130048832 A KR20130048832 A KR 20130048832A KR 101509421 B1 KR101509421 B1 KR 101509421B1
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Abstract

본 실시예는 클럭신호와 피크검출기를 이용한 파워온 리셋 회로에 관한 것이다. 더욱 상세하게는, 외부 핀의 추가적인 사용 없이 클럭신호와 피크검출기를 이용하여 래치나 플립플롭 등과 같은 저장 소자를 포함하는 내부회로를 초기화하는 파워온 리셋 회로에 관한 것이다.This embodiment relates to a power-on reset circuit using a clock signal and a peak detector. More particularly, to a power-on reset circuit that initializes internal circuitry including a storage element, such as a latch or flip-flop, using a clock signal and a peak detector without additional use of an external pin.

Figure R1020130048832
Figure R1020130048832

Description

클럭신호와 피크검출기를 이용한 파워온 리셋 회로{Power-On-Reset Circuit Using Clock Signal and Peak Detector}[0001] The present invention relates to a power-on reset circuit using a clock signal and a peak detector,

본 실시예는 클럭신호와 피크검출기를 이용한 파워온 리셋 회로에 관한 것이다. 더욱 상세하게는, 외부 핀의 추가적인 사용 없이 클럭신호와 피크검출기를 이용하여 래치나 플립플롭 등과 같은 저장 소자를 포함하는 내부회로를 초기화하는 파워온 리셋 회로에 관한 것이다.This embodiment relates to a power-on reset circuit using a clock signal and a peak detector. More particularly, to a power-on reset circuit that initializes internal circuitry including a storage element, such as a latch or flip-flop, using a clock signal and a peak detector without additional use of an external pin.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The contents described in this section merely provide background information on the present embodiment and do not constitute the prior art.

일반적으로 래치나 플립플롭이 포함된 집적회로는 전원이 인가된 이후 저장 소자로서 동작을 하기 위해서 기저장된 내용을 소거해야 할 필요가 있다. 이렇게 기저장된 내용을 제거하는 것을 초기화(리셋)라고 한다.In general, an integrated circuit including a latch or a flip-flop needs to erase the stored contents in order to operate as a storage element after power is applied. The removal of such stored contents is called initialization (reset).

초기화하는 방식으로, 전원이 인가된 이후 모든 래치와 플립플롭을 초기화하는 방식을 사용하는데, 일반적으로 래치와 플립플롭이 포함된 소자 외부에서 리셋신호를 생성하여 래치와 플립플롭이 포함된 소자 내부에 인가하는 방식을 사용한다. 이런 경우에는 추가적으로 리셋을 위한 핀 및 리셋신호를 위한 추가적인 외부 소자가 필요해지는 단점이 생긴다. 따라서, 칩 내부에서 리셋신호를 생성할 수 있다면 칩의 설계의 측면에서 많은 이점이 발생하게 된다.In the initialization method, all the latches and flip-flops are initialized after the power is applied. In general, a reset signal is generated outside the device including the latches and flip-flops, . In this case, additional external devices for the reset and reset signals are required. Therefore, if the reset signal can be generated in the chip, many advantages are obtained in terms of chip design.

이전에도 파워온 리셋(Power-On-Reset)에 관계된 기술은 구현되어 있었다.Previously, technologies related to Power-On-Reset were implemented.

첫 번째로, 카운터만 사용해서 전원이 공급된 지 일정 시간이 지난 후 리셋신호를 생성하는 회로(한국 공개 공보 제10-1997-016951호)를 구현한 예가 있는데, 발진회로의 초기 값에 따라서 카운팅 횟수가 달라져서 부정확한 리셋신호를 생성할 수 있다.First, there is an example of implementing a circuit (Korean Unexamined Patent Application Publication No. 10-1997-016951) that generates a reset signal after a certain period of time after power is supplied by using only a counter. According to the initial value of the oscillation circuit, An incorrect reset signal can be generated because the number of times is changed.

두 번째는, 기준전압을 만들고 전압 검출 회로 및 펄스 발생 회로를 이용해서 리셋신호를 생성하는 회로(한국 공개 공보 제10-2003-0028289호)가 있는데, 추가적으로 리셋신호 생성회로 내부 또는 외부에 전원 전압을 분압하여 기준전압을 생성하는 기준전압 회로를 추가로 구현하여야 하는 단점이 있었다.Second, there is a circuit (Korean Patent Publication No. 10-2003-0028289) which generates a reference voltage and generates a reset signal using a voltage detection circuit and a pulse generation circuit. In addition, a power supply voltage A reference voltage circuit for generating a reference voltage is required to be further implemented.

본 실시 예는, 외부 핀과 외부 소자의 추가적인 사용 없이 외부에서 인가되는 클럭신호를 이용하여 메모리를 초기화하는 신호(파워온 리셋 신호)를 구현하는데 주된 목적이 있고, 이 신호는 집적회로 내부에 수정 발진기와 피크검출기를 이용해서 구현한다.The present embodiment has a main purpose in realizing a signal (power-on reset signal) for initializing a memory by using a clock signal applied from the outside without further use of an external pin and an external device, It is implemented using an oscillator and a peak detector.

본 실시 예의 일 측면에 의하면, 디지털정보 저장소자를 초기화시키기 위한 신호를 생성하는 파워온 리셋 회로에 있어서, 클럭신호를 수신하여 상기 클럭신호의 피크값을 검출하고 피크전압으로서 출력하는 피크검출기 및 상기 피크전압을 수신하여 피크전압을 기준전압과 비교하고, 상기 피크전압이 기준전압보다 크거나 같은 경우 트리거-신호로서 출력하는 비교기를 포함하는 것을 특징으로 하는 파워온 리셋 회로를 제공한다.According to an aspect of the present invention, there is provided a power-on reset circuit for generating a signal for initializing a digital information storage device, comprising: a peak detector for receiving a clock signal and detecting a peak value of the clock signal and outputting the peak value as a peak voltage; And a comparator that receives the voltage and compares the peak voltage with a reference voltage, and outputs the trigger-signal when the peak voltage is equal to or greater than the reference voltage.

또한, 상기 피크검출기는, 상기 클럭신호의 상기 피크값을 포함한 포락선 형태의 전압을 검출할 수 있다.The peak detector may detect an envelope-shaped voltage including the peak value of the clock signal.

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또한, 상기 비교기는, 히스테리시스를 가진 비교기일 수 있다.In addition, the comparator may be a comparator having hysteresis.

또한, 상기 파워온 리셋 회로는, 상기 트리거신호에 의해 활성화되어 기설정된 시간이 지난 후 상기 출력전압의 상태가 OFF로 전환되도록 함에 있어서 상기 기설정된 시간을 측정하기 위한 N비트 카운터(단, N은 1이상의 정수)를 더 포함할 수 있다.Also, the power-on reset circuit may include an N-bit counter for measuring the predetermined time when the state of the output voltage is switched to OFF after a predetermined period of time is activated by the trigger signal, And an integer of 1 or more).

또한, 상기 N비트 카운터는, 상기 클럭신호의 주기를 기설정된 횟수만큼 카운팅하는 방법으로 상기 기설정된 시간을 측정할 수 있다.The N-bit counter may measure the predetermined time by counting the period of the clock signal by a preset number of times.

본 실시예의 일 측면에 의하면, 적어도 하나의 디지털정보 저장소자를 포함하는 정보저장회로; 상기 디지털정보 저장소자의 동작을 위한 입력으로서 클럭신호를 수신하여 상기 클럭신호의 피크전압을 검출하는 피크검출기; 상기 피크전압을 수신하여 상기 피크전압을 기준전압과 비교하고, 상기 피크전압이 기설정된 전압과 비교하여 크거나 같을 경우 트리거신호를 생성하는 비교기; 및 상기 클럭신호를 수신하여 상기 클럭신호가 N회 주기만큼 경과하였을 때 활성화되어 상기 트리거신호를 OFF 상태로 전환하고 OFF 상태로 전환된 트리거신호를 출력하여 파워-온시 상기 디지털정보 저장소자를 초기화하기 위한 리셋신호를 생성하는 리셋신호 생성기를 포함하는 것을 특징으로 하는 반도체 집적회로를 제공한다.According to an aspect of this embodiment, there is provided an information storage circuit comprising at least one digital information repository; A peak detector for receiving a clock signal as an input for operation of the digital information store and detecting a peak voltage of the clock signal; A comparator for receiving the peak voltage to compare the peak voltage with a reference voltage and generating a trigger signal when the peak voltage is greater than or equal to a predetermined voltage; And a controller for receiving the clock signal and outputting a trigger signal which is activated when the clock signal has passed N times of the cycle to switch the trigger signal to the OFF state and the OFF state to output the trigger signal, And a reset signal generator for generating a reset signal.

본 실시 예에 의하면, 리셋신호를 생성하는 회로를 칩 내부에 설계함으로써, 외부 핀의 추가적인 사용 없이 래치 등의 초기화를 수행할 수 있다.According to this embodiment, by designing a circuit for generating a reset signal in the chip, it is possible to perform initialization of a latch or the like without further use of an external pin.

또한, 본 실시 예에 의하면, 클럭신호를 입력 받아서 초기화 신호를 생성하는 회로를 집적화함으로써 집적소자 외부와의 입출력 단자의 개수를 줄일 수 있다.Further, according to the present embodiment, the number of input / output terminals to the outside of the integrated device can be reduced by integrating the circuit for receiving the clock signal and generating the initialization signal.

또한, 본 실시 예에 의하면, 초기화에 소요되는 시간을 계산하는 계측 도구로서 클럭신호를 사용함으로써 초기화에 소요되는 시간을 정밀하게 제어할 수 있다.Further, according to the present embodiment, the time required for initialization can be precisely controlled by using a clock signal as a measurement tool for calculating the time required for initialization.

또한, 클럭신호의 카운팅 횟수를 변경하는 방법으로 초기화 신호가 인가되는 기간을 조정할 수 있다.In addition, the period during which the initialization signal is applied can be adjusted by changing the counting number of the clock signal.

도 1은 본 발명의 일 실시 예에 따른 파워온 리셋 회로의 블럭도이다.
도 2는 도 1의 피크검출기의 예시적인 회로도이다.
도 3은 도 1의 비교기의 예시적인 회로도이다.
도 4는 도 1의 N비트 카운터가 포함된 리셋신호 생성기의 N비트 카운터의 신호 입출력을 나타낸 도면이다.
도 5는 본 발명의 일 실시 예에 따른 각 블럭에서 생성하는 신호의 파형을 나타낸 시간-전압 그래프이다.1 is a block diagram of a power-on reset circuit in accordance with an embodiment of the present invention.
Figure 2 is an exemplary circuit diagram of the peak detector of Figure 1;
3 is an exemplary circuit diagram of the comparator of Fig.
4 is a diagram illustrating a signal input / output of an N-bit counter of a reset signal generator including the N-bit counter of FIG.
5 is a time-voltage graph showing waveforms of signals generated in each block according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.It should be noted that, in adding reference numerals to the constituent elements of the drawings, the same constituent elements are denoted by the same reference numerals even though they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the constituent elements from other constituent elements, and the terms do not limit the nature, order or order of the constituent elements. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected to or connected to the other component, It should be understood that an element may be "connected," "coupled," or "connected."

도 1은 본 발명의 일 실시예에 따른 파워온 리셋 회로의 블럭도이다.1 is a block diagram of a power-on reset circuit in accordance with an embodiment of the present invention.

파워온 리셋 회로(100)는 클럭신호를 입력받아 리셋신호를 생성하는데, 리셋신호는 래치 또는 플립플롭의 상태를 디지털 신호 "0"으로 초기화하기 위한 신호이다. 파워온 리셋 회로(100)는 초기화가 필요한 집적 소자와 함께 동일한 칩셋에 구현될 수 있다.The power-on reset circuit 100 receives a clock signal to generate a reset signal, which is a signal for resetting the state of the latch or flip-flop to the digital signal "0 ". The power-on reset circuit 100 can be implemented in the same chipset together with the integrated device requiring initialization.

도 1에 도시된 바와 같이, 본 실시예에 따른 파워온 리셋 회로(100)는 클럭생성기(110), 트리거신호 생성기(130), 및 리셋신호 생성기(160)를 포함한다. 여기서 트리거신호 생성기(130)는 피크검출기(140) 및 비교기(150)를 포함하며, 리셋신호 생성기(160)는 N비트 카운터(410)를 포함한다. 여기서, 클럭 버퍼(122,124,126)를 추가로 연결할 수 있는데, 도 1에 도시한 바와 같이 클럭생성기(110)가 생성한 클럭신호를 1차적으로 입력받는 부위에 클럭 버퍼(122)를 두거나 분기된 전압을 입력받는 곳에 클럭 버퍼(124,126)를 둘 수 있다.1, the power-on reset circuit 100 according to the present embodiment includes a clock generator 110, a trigger signal generator 130, and a reset signal generator 160. The trigger signal generator 130 includes a peak detector 140 and a comparator 150 and the reset signal generator 160 includes an N-bit counter 410. Here, as shown in FIG. 1, a clock buffer 122 may be connected to the clock buffer 122, a clock buffer 122 may be provided at a position where the clock signal generated by the clock generator 110 is primarily input, The clock buffers 124 and 126 may be placed at the input.

클럭생성기(110)는 전원이 공급되고 일정 시간이 경과하면 일정한 주파수와 크기를 가진 클럭신호를 생성한다. 생성된 클럭신호는 래치나 플립플롭 등과 같은 저장 소자가 동작하는 타이밍을 지정하는 용도로 쓰일 수 있다. 여기서, 클럭생성기(110)는 정확한 주파수의 클럭신호를 생성하기 위하여 통상적으로 수정진동자를 사용한다.The clock generator 110 generates a clock signal having a constant frequency and magnitude when power is supplied and a predetermined time has elapsed. The generated clock signal can be used to specify the timing at which a storage element such as a latch or flip-flop operates. Here, the clock generator 110 typically uses a crystal oscillator to generate a clock signal of the correct frequency.

트리거신호 생성기(130)는 클럭신호를 입력받아 클럭신호가 일정한 크기가 되는 시간을 측정하여, 해당 타이밍에 OFF 상태에서 ON 상태로 천이하는 신호인 트리거신호를 생성한다. 다시 말해서 클럭생성기(110)가 안정화된 클럭신호를 생성하는 시점에 OFF 상태에서 ON 상태로 천이하는 신호인 트리거신호를 생성한다.The trigger signal generator 130 receives a clock signal, measures a time at which the clock signal has a predetermined magnitude, and generates a trigger signal, which is a signal that transits from the OFF state to the ON state at the corresponding timing. In other words, at the time when the clock generator 110 generates the stabilized clock signal, it generates a trigger signal which is a signal that transits from the OFF state to the ON state.

먼저 피크검출기(140)는 클럭신호를 클럭신호의 포락선에 해당하는 전압인 피크전압을 산출한다. 피크검출기(140)는 상용화된 어떠한 구조를 사용하여도 무방하다. First, the peak detector 140 calculates a peak voltage that is a voltage corresponding to the envelope of the clock signal. The peak detector 140 may be any commercially available structure.

비교기(150)는 기설정된 기준전압과 입력전압을 비교하여 입력전압이 더 크거나 같은 경우 제1 신호를, 입력전압이 더 작은 경우에 제2 신호를 출력하는 회로이다. 여기서 제1 신호와 제2 신호는 서로 구분만 된다면 어떠한 신호도 관계없다. 본 실시예에서의 비교기(150) 역시 통상적인 비교기를 그대로 사용할 수 있다. 피크검출기(140)의 출력 및 기설정된 기준전압을 입력으로 하여 ON/OFF의 두 가지 상태를 나타내는 트리거신호를 생성한다. 기준전압으로는, 전원 전압과 접지 전극 사이에 부하를 연결하여 바이어스 전압을 생성하고 이 바이어스 전압을 기준전압으로 사용할 수 있다. The comparator 150 compares a predetermined reference voltage with an input voltage, and outputs a first signal when the input voltage is greater or equal to a second signal when the input voltage is smaller. Here, if the first signal and the second signal are distinguished from each other, no signal is involved. The comparator 150 in this embodiment can also use a conventional comparator as it is. And generates a trigger signal indicative of two states of ON / OFF by receiving the output of the peak detector 140 and a preset reference voltage. As the reference voltage, a load is connected between the power supply voltage and the ground electrode to generate a bias voltage, and this bias voltage can be used as a reference voltage.

전원 전압이 인가되었을 때 클럭생성기(110)가 생성한 클럭신호는 OFF 상태에서 정상 상태까지 단조 증가하는 피크전압을 갖는다. 히스테리시스를 가진 비교기(150)를 사용하면 피크전압 신호에 유동이 있는 경우라도 변화가 작은 안정된 출력을 얻을 수 있다. 히스테리시스를 가진 비교기(150)는 피크전압이 증가하는 방향일 때보다 피크전압이 감소하는 방향일 때 기준 전압보다 낮은 전압에서 출력 전압이 전환된다. 따라서 히스테리시스를 가진 비교기(150)를 사용하는 경우 피크전압이 일시적으로 비교 전압보다 작아지는 값을 갖는다고 하여도 변하지 않고 불필요한 트리거 신호를 만들어내지 않는다. The clock signal generated by the clock generator 110 when the power supply voltage is applied has a peak voltage that monotonically increases from the OFF state to the steady state. Using the comparator 150 having a hysteresis, a stable output with a small change can be obtained even when there is a flow in the peak voltage signal. The comparator 150 with hysteresis switches the output voltage at a voltage lower than the reference voltage when the peak voltage is in the direction of decreasing the peak voltage as compared to when the peak voltage is increasing. Therefore, when the comparator 150 having a hysteresis is used, even if the peak voltage temporarily becomes smaller than the comparison voltage, it does not change and does not generate an unnecessary trigger signal.

리셋신호 생성기(160)는 트리거신호 생성기(130)로부터 트리거신호를 입력받고 한편으로 클럭생성기(110)로부터 클럭신호를 입력받아서, 트리거신호에 OFF 신호로 전환되는 타이밍을 추가한다. 여기서 OFF 신호로 전환되는 시점은 클럭신호를 기준으로 최초 클럭신호가 입력된 후 기설정된 시간이 지난 후로 정한다. 보다 구체적으로 설명하면, 신호의 전환 타이밍은, 기설정된 횟수의 클럭신호의 주기가 경과했을 때이며, 이때에 입력된 트리거신호를 ON에서 OFF로 전환하여 출력한다. 따라서, 최종적으로 생성된 리셋신호는 전원이 인가되었을 때 기설정된 기간 동안 특정 전압으로 ON 되었다가 일정 시간이 지난 후 OFF 되는 신호이다.The reset signal generator 160 receives a trigger signal from the trigger signal generator 130 and receives a clock signal from the clock generator 110, and adds a timing for switching the trigger signal to an OFF signal. Here, the time point of switching to the OFF signal is determined after a predetermined time after the input of the first clock signal based on the clock signal. More specifically, the signal switching timing is when a predetermined number of clock signal cycles have elapsed. At this time, the input trigger signal is switched from ON to OFF and output. Therefore, the finally generated reset signal is a signal that is turned on at a specific voltage for a predetermined period when the power is applied, and then turned off after a predetermined time.

도 2는 도 1의 피크검출기의 예시적인 회로도이다.Figure 2 is an exemplary circuit diagram of the peak detector of Figure 1;

피크검출기(140)는 클럭신호를 입력받아서, 클럭신호의 피크값들을 연결한 포락선 형태의 전압을 출력한다.The peak detector 140 receives a clock signal and outputs a voltage in the form of an envelope connecting the peak values of the clock signal.

피크검출기(140)는 전원 전압(VDD)과 일단을 연결하고 정전류가 흐르도록 제어된 트랜지스터에 연결된 부하(250)의 중간 또는 말단에 바이어스 전압(Bias Voltage) 단자를 연결하여 피크검출기(140) 자체와 비교기(150)에서 사용할 바이어스 전압을 생성하도록 구성할 수 있다.The peak detector 140 connects the bias voltage terminal to the middle or end of the load 250 connected to the controlled transistor so as to connect the power voltage VDD and the one end thereof, And the bias voltage to be used in the comparator 150 may be generated.

본 실시예에서 피크검출기(140)는 클럭신호의 피크 값의 크기를 출력할 수 있다면 어떠한 형태를 가진다고 해도 관계없다. 여기서 제시한 회로도와 예는 단순한 구성을 가진 피크검출기(140)를 예시한 것일 뿐, 본 발명이 본 실시예에 한정되는 것은 아니다.In this embodiment, the peak detector 140 does not matter if it can output the magnitude of the peak value of the clock signal. The circuit diagram and examples presented herein are merely illustrative of a peak detector 140 having a simple configuration, and the present invention is not limited to this embodiment.

도 3은 도 1의 비교기의 예시적인 회로도이다.3 is an exemplary circuit diagram of the comparator of Fig.

비교기(150)는 피크검출기(140)에서 출력된 피크전압 신호를 입력받아서 기준전압과 비교한다. 여기서, 입력 신호가 기준전압보다 크거나 같은 경우 기설정된 전압을 출력하고 기준전압보다 낮을 경우 또 다른 기설정된 전압을 출력한다. 다시 말해서 비교기(150)는 서로 다른 두 개의 신호를 입력받아서 그 중 하나의 신호 크기를 기준으로 다른 신호의 크기가 더 큰지 여부를 판단하여 크거나 같은 경우 제1 신호를 출력하고 작을 경우 제2 신호를 출력한다. 출력되는 신호의 종류에는 제1 신호와 제2 신호가 서로 구분될 수만 있다면 특별한 제한이 없다. 예를들어, 제1 신호가 ON, 제2 신호가 OFF 신호가 될 수 있으며, 그 역도 될 수 있다.The comparator 150 receives the peak voltage signal output from the peak detector 140 and compares it with a reference voltage. Here, if the input signal is greater than or equal to the reference voltage, the predetermined voltage is output, and when the input signal is lower than the reference voltage, another predetermined voltage is output. In other words, the comparator 150 receives two different signals, determines whether the size of the other signal is larger based on the signal size of the two signals, and outputs a first signal when the signal is greater than or equal to the second signal. . There is no particular restriction on the type of the output signal as long as the first signal and the second signal can be distinguished from each other. For example, the first signal may be ON, the second signal may be OFF, and vice versa.

본 실시 예에 따르면, 제1 트랜지스터(310)와 제2 트랜지스터(320)에 흐르는 전류비에 비례하는 히스테리시스 전압을 가진다. 도 2에서 설명한 바와 같이 피크검출기(140)에서 생성된 신호는 노이즈를 일부 포함하고 있어서 일시적인 변동이 있을 수 있다. 본 실시 예에서는 히스테리시스를 가진 비교기(150)를 사용함으로써 이러한 일시적인 변동이 없는 안정된 트리거 신호를 생성할 수 있다.According to the present embodiment, the first transistor 310 and the second transistor 320 have a hysteresis voltage that is proportional to the current ratio. As described with reference to FIG. 2, the signal generated by the peak detector 140 includes a part of noise, so that there may be a temporal variation. In this embodiment, by using the hysteresis comparator 150, it is possible to generate a stable trigger signal free from such temporal fluctuation.

본 실시에서 설명한 비교기(150)는 통상적인 비교기를 사용하여 입력받은 피크전압 신호를 트리거신호로 변환하는 방법을 예시한 것이다. 따라서 피크전압 신호를 기설정된 전압과 비교하여 피크전압 신호가 기설정된 전압보다 더 높은 전압을 갖는 시점을 특정하여 출력전압이 ON으로 전환되는 트리거신호를 생성할 수 있다면, 상용되는 비교기 중 어느 것을 사용하여도 무방하다.The comparator 150 described in the present embodiment illustrates a method of converting a peak voltage signal input using a conventional comparator into a trigger signal. Therefore, if the peak voltage signal is compared with the preset voltage, and the trigger signal that the output voltage is turned ON can be generated by specifying the time when the peak voltage signal has a voltage higher than the predetermined voltage, any of the commonly used comparators It is also acceptable.

도 4는 도 1의 N비트 카운터가 포함된 리셋신호 생성기의 N비트 카운터의 신호 입출력을 나타낸 도면이다.4 is a diagram illustrating a signal input / output of an N-bit counter of a reset signal generator including the N-bit counter of FIG.

트리거신호 생성기(130)는 펄스 신호의 피크전압의 크기가 기설정된 크기보다 크거나 같은 경우 일정한 세기의 전압을 생성한다. 따라서 전원이 공급된 후 클럭생성기(110)의 출력이 안정기에 도달하면 트리거신호가 생성되며, 이 트리거신호가 리셋신호 생성기(160)에 입력된다. 리셋신호 생성기(160)는 기설정된 기간이 결과한 후 트리거 신호를 OFF 상태로 만드는 신호를 생성한다. 따라서 리셋신호 생성기(160)는 트리거신호를 입력받고, 트리거신호와 동기화된 기설정된 기간 측정기를 통해 하강점을 특정한다. 본 실시예에서는 N비트의 클럭신호 구간이 경과된 후 트리거신호를 OFF 상태로 전환하도록 하는 N비트 카운터(410)를 사용한다.The trigger signal generator 130 generates a voltage of a constant intensity when the magnitude of the peak voltage of the pulse signal is greater than or equal to a preset magnitude. Therefore, when the output of the clock generator 110 reaches the stabilizer after the power is supplied, the trigger signal is generated, and the trigger signal is input to the reset signal generator 160. The reset signal generator 160 generates a signal that turns off the trigger signal after a predetermined period of time has elapsed. Accordingly, the reset signal generator 160 receives the trigger signal and specifies the falling point through a predetermined period measuring device synchronized with the trigger signal. In this embodiment, the N-bit counter 410 is used to switch the trigger signal to the OFF state after the N-bit clock signal section has elapsed.

N비트 카운터(410)는 트리거신호 생성기(130)에 입력되는 클럭신호와 동일한 클럭신호를 입력받아서 클럭신호의 주기가 기설정된 횟수인 N회 반복된 것을 카운트한 후 트리거신호를 OFF로 전환한다. OFF로 전환하기 이전의 N비트 카운터(410)는 트리거신호를 그대로 출력하지만, 클럭신호의 주기가 N회 반복된 후 N비트 카운터(410)는 트리거신호를 OFF로 전환하여 출력한다. 이렇게 함으로써 N비트 카운터(410)가 생성하는 리셋신호가 일정 기간 동안 ON 상태로 유지되도록 한다. 여기서, N비트 카운터(410)의 OFF로의 전환 시점은 카운트하는 N의 크기에 따라 결정된다. N의 크기는 기설정될 수도 있고, 필요시마다 조절되도록 제어될 수도 있다.The N-bit counter 410 receives the same clock signal as the clock signal input to the trigger signal generator 130, counts the number of times the cycle of the clock signal is repeated N times, and then turns off the trigger signal. The N-bit counter 410 before turning OFF outputs the trigger signal as it is. However, after the cycle of the clock signal is repeated N times, the N-bit counter 410 switches the trigger signal to OFF and outputs it. Thus, the reset signal generated by the N-bit counter 410 is maintained in the ON state for a predetermined period of time. Here, the switching point of the N-bit counter 410 to OFF is determined according to the magnitude of N to be counted. The size of N may be preset or controlled to be adjusted as needed.

도 5는 본 발명의 일 실시예에 따른 각 블럭에서 생성하는 신호의 파형을 나타낸 시간-전압 그래프이다.5 is a time-voltage graph showing waveforms of signals generated in each block according to an embodiment of the present invention.

(a)는 래치나 플립플롭 및 본 실시예에 따른 파워온 리셋회로를 포함하는 전체 회로에 전원이 인가되는 타이밍을 나타내는 파형이다. 특정한 시간(T1)에서 일정한 전원 전압(VDD)이 인가된다.(a) is a waveform showing timing at which power is applied to the entire circuit including the latch or flip-flop and the power-on reset circuit according to the present embodiment. A constant power supply voltage VDD is applied at a specific time T 1 .

(b)는 클럭생성기(110)가 생성한 클럭신호의 파형이다. 클럭신호는 클럭생성기(110)에 전원이 인가된 후 통상적인 지연(Delay)를 거쳐 ON 되며, 일정 시간 동안(T2-T3)의 과도기 상태를 지나서 정상 상태의 클럭신호를 생성한다.(b) is a waveform of the clock signal generated by the clock generator 110. Fig. The clock signal is turned on by a typical delay after power is applied to the clock generator 110, and generates a clock signal in a steady state after a transient state of (T 2 -T 3 ) for a predetermined time.

(c)는 트리거신호의 파형이다. 트리거신호 생성기(130)는 클럭신호의 피크전압을 검출하고, 이 피크전압이 기설정된 크기보다 크거나 같은 경우 특정 신호(일반적으로 ON 신호)를 생성한다. 다시 말해 클럭신호가 정상 상태에 도달했을 때(T3), 트리거신호가 ON이 된다.(c) is a waveform of the trigger signal. The trigger signal generator 130 detects a peak voltage of the clock signal, and generates a specific signal (generally, an ON signal) when the peak voltage is equal to or greater than a predetermined size. In other words, when the clock signal reaches the steady state (T 3 ), the trigger signal turns ON.

(d)는 리셋신호의 파형이다. OFF 타이밍(T5)이 포함된 신호이다. N비트 카운터(410)가 포함된 리셋신호 생성기(160)를 거치면서 트리거신호 자체의 지연이 발생하기 때문에 시작점(T4)이 지연될 수 있다. 클럭신호를 입력받아서 N비트를 카운트하는 방법으로 트리거신호의 OFF 타이밍을 산출하고, N비트를 모두 카운트하여 활성화된 시점에서 트리거신호를 OFF 신호로 전환하여 리셋신호를 생성한다.(d) is a waveform of the reset signal. OFF timing (T 5 ). The start point T 4 may be delayed due to the delay of the trigger signal itself through the reset signal generator 160 including the N-bit counter 410. The OFF timing of the trigger signal is calculated by counting N bits by receiving the clock signal, and all the N bits are counted to generate a reset signal by switching the trigger signal to the OFF signal at the time of activation.

파워온 리셋 회로(100)는 래치 또는 플릿플롭과 같은 저장소자를 포함한 회로와 함께 단일 반도체 집적회로로서 구현될 수 있다. The power-on reset circuit 100 may be implemented as a single semiconductor integrated circuit with circuitry including a reservoir, such as a latch or frit-flop.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The foregoing description is merely illustrative of the technical idea of the present embodiment, and various modifications and changes may be made to those skilled in the art without departing from the essential characteristics of the embodiments. Therefore, the present embodiments are to be construed as illustrative rather than restrictive, and the scope of the technical idea of the present embodiment is not limited by these embodiments. The scope of protection of the present embodiment should be construed according to the following claims, and all technical ideas within the scope of equivalents thereof should be construed as being included in the scope of the present invention.

100: 파워온 리셋 회로 110: 클럭생성기
130: 트리거신호 생성기 140: 피크검출기
150: 비교기 160: 리셋신호 생성기
310: 제1 트랜지스터 320: 제2 트랜지스터
410: N비트 카운터100: power-on reset circuit 110: clock generator
130: Trigger signal generator 140: Peak detector
150: comparator 160: reset signal generator
310: first transistor 320: second transistor
410: N-bit counter

Claims (7)

삭제delete 디지털정보 저장소자를 초기화시키기 위한 신호를 생성하는 파워온 리셋 회로에 있어서,
클럭신호를 수신하여 상기 클럭신호의 피크값을 검출하여 피크전압으로서 출력하는 피크검출기; 및
상기 피크전압을 수신하여 상기 피크전압을 기준전압과 비교하고, 상기 피크전압이 상기 기준전압보다 크거나 같은 경우 트리거신호를 출력하는 비교기를 포함하되,
상기 피크검출기는 상기 클럭신호의 상기 피크값을 포함한 포락선 형태의 전압을 검출하는 것
을 특징으로 하는 파워온 리셋 회로.A power-on reset circuit for generating a signal for initiating a digital information store,
A peak detector for receiving a clock signal to detect a peak value of the clock signal and outputting the peak value as a peak voltage; And
And a comparator that receives the peak voltage and compares the peak voltage with a reference voltage and outputs a trigger signal when the peak voltage is greater than or equal to the reference voltage,
Wherein the peak detector is configured to detect an envelope-shaped voltage including the peak value of the clock signal
On reset circuit. 삭제delete 디지털정보 저장소자를 초기화시키기 위한 신호를 생성하는 파워온 리셋 회로에 있어서,
클럭신호를 수신하여 상기 클럭신호의 피크값을 검출하여 피크전압으로서 출력하는 피크검출기; 및
상기 피크전압을 수신하여 상기 피크전압을 기준전압과 비교하고, 상기 피크전압이 상기 기준전압보다 크거나 같은 경우 트리거신호를 출력하는 비교기를 포함하되,
상기 비교기는 히스테리시스를 가진 비교기인 것을 특징으로 하는 파워온 리셋 회로.A power-on reset circuit for generating a signal for initiating a digital information store,
A peak detector for receiving a clock signal to detect a peak value of the clock signal and outputting the peak value as a peak voltage; And
And a comparator that receives the peak voltage and compares the peak voltage with a reference voltage and outputs a trigger signal when the peak voltage is greater than or equal to the reference voltage,
Wherein the comparator is a comparator having hysteresis. 디지털정보 저장소자를 초기화시키기 위한 신호를 생성하는 파워온 리셋 회로에 있어서,
클럭신호를 수신하여 상기 클럭신호의 피크값을 검출하여 피크전압으로서 출력하는 피크검출기; 및
상기 피크전압을 수신하여 상기 피크전압을 기준전압과 비교하고, 상기 피크전압이 상기 기준전압보다 크거나 같은 경우 트리거신호를 출력하는 비교기를 포함하되,
상기 파워온 리셋 회로는 상기 트리거신호에 의해 활성화되어 기설정된 시간이 지난 후 출력전압의 상태가 OFF로 전환되도록 함에 있어서 상기 기설정된 시간을 측정하기 위한 N비트 카운터(단, N은 1이상의 정수)를 더 포함하는 것을 특징으로 하는 파워온 리셋 회로.A power-on reset circuit for generating a signal for initiating a digital information store,
A peak detector for receiving a clock signal to detect a peak value of the clock signal and outputting the peak value as a peak voltage; And
And a comparator that receives the peak voltage and compares the peak voltage with a reference voltage and outputs a trigger signal when the peak voltage is greater than or equal to the reference voltage,
The power-on reset circuit includes an N-bit counter (where N is an integer equal to or greater than 1) for measuring the predetermined time in switching the state of the output voltage to OFF after a predetermined period of time is activated by the trigger signal, Further comprising a power-on reset circuit. 제5항에 있어서,
상기 N비트 카운터는,
상기 클럭신호의 주기를 기설정된 횟수만큼 카운팅하는 방법으로 상기 기설정된 시간을 측정하는 것을 특징으로 하는 파워온 리셋 회로.6. The method of claim 5,
Bit counter,
Wherein the predetermined time is measured by counting the period of the clock signal by a preset number of times. 적어도 하나의 디지털정보 저장소자를 포함하는 정보저장회로;
상기 디지털정보 저장소자의 동작을 위한 입력으로서 클럭신호를 수신하여 상기 클럭신호의 피크전압을 검출하는 피크검출기;
상기 피크전압을 수신하여 상기 피크전압을 기준전압과 비교하고, 상기 피크전압이 기설정된 전압과 비교하여 크거나 같을 경우 트리거신호를 생성하는 비교기; 및
상기 클럭신호를 수신하여 상기 클럭신호가 N회 주기만큼 경과하였을 때 활성화되어 상기 트리거신호를 OFF 상태로 전환하고 OFF 상태로 전환된 트리거신호를 출력하여 파워-온시 상기 디지털정보 저장소자를 초기화하기 위한 리셋신호를 생성하는 리셋신호 생성기
를 포함하는 것을 특징으로 하는 반도체 집적회로.An information storage circuit comprising at least one digital information repository;
A peak detector for receiving a clock signal as an input for operation of the digital information store and detecting a peak voltage of the clock signal;
A comparator for receiving the peak voltage to compare the peak voltage with a reference voltage and generating a trigger signal when the peak voltage is greater than or equal to a predetermined voltage; And
And a reset circuit for resetting the trigger signal to an OFF state and outputting a trigger signal that has been switched to an OFF state when the clock signal has passed the N clock cycles, A reset signal generator
The semiconductor integrated circuit comprising: a semiconductor integrated circuit;
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