KR101504732B1 - Iii-nitride semiconductor stacked structure and method of manufacturing the same - Google Patents

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Abstract

본 개시는 m면 기판; m면 기판 위에 위치하며, 3족 질화물 반도체의 성장을 위한 복수의 윈도우를 가지는 성장 방지 영역; 인접한 두 개의 윈도우로부터 성장되어 합체(coalescence)되며, 합체에 앞서 형성되는 공동(Cavitiy)을 가지는 3족 질화물 반도체층;으로서, 공동의 단면이 3족 질화물 반도체층의 성장시에 형성되는 면들과 다른 면들을 가지는, 3족 질화물 반도체층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 적층체에 관한 것이다.This disclosure relates to an m-plane substrate; a growth prevention region located on the m-plane and having a plurality of windows for growth of a group III nitride semiconductor; A Group III nitride semiconductor layer having cavities grown and grown from adjacent two windows and formed before the coalescence, wherein the cavity has a cross section different from the planes formed at the time of growing the Group III nitride semiconductor layer And a Group III nitride semiconductor layer having a plurality of Group III nitride semiconductor layers.

Description

3족 질화물 반도체 적층체 및 이를 제조하는 방법{III-NITRIDE SEMICONDUCTOR STACKED STRUCTURE AND METHOD OF MANUFACTURING THE SAME}III-NITRIDE SEMICONDUCTOR LAMINATE AND METHOD OF MANUFACTURING THE SAME

본 개시(Disclosure)는 전체적으로 3족 질화물 반도체 적층체 및 그 제조 방법에 관한 것으로, 특히 공동(Cavity) 구비하는 3족 질화물 반도체 적층체 및 그 제조 방법에 관한 것이다.The present disclosure relates generally to a III-nitride semiconductor multilayer structure and a method of manufacturing the same, and more particularly to a III-nitride semiconductor multilayer structure having a cavity and a manufacturing method thereof.

여기서, 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물 반도체층을 의미하며, 3족 질화물 반도체는 발광다이오드와 같은 발광소자의 제조 및 포토다이오드와 같은 수광소자의 제조에 이용될 수 있으며, 광소자 이외에도, 다이오드, 트랜지스터와 전기 소자의 제조 등 다양한 분야에 적용될 수 있다.Here, the Group III nitride semiconductor means a compound semiconductor layer made of Al (x) Ga (y) In (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? Group III nitride semiconductors can be used in various fields such as the manufacture of light emitting devices such as light emitting diodes and the manufacture of light receiving devices such as photodiodes and the manufacture of diodes, transistors and electric devices in addition to optical devices.

여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).Herein, the background art relating to the present disclosure is provided, and these are not necessarily meant to be known arts.

도 1은 미국 공개특허공보 제2003-0057444호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500)을 포함한다. 기판(100)에는 돌기(110)가 형성되어 있으며, 돌기(110)는 기판(100) 위에 성장되는 3족 질화물 반도체층(300,400,500)의 결정질(Growth Quality)을 향상시키는 한편, 활성층(400)에서 생성되는 빛을 발광소자 외부로 방출하는 효율을 향상시키는 산란면으로 기능한다.FIG. 1 is a diagram showing an example of a III-nitride semiconductor light emitting device disclosed in U.S. Patent Application Publication No. 2003-0057444. The III-nitride semiconductor light emitting device includes a substrate 100, an n-type III An active layer 400 grown on the n-type III-nitride semiconductor layer 300 and a p-type III-nitride semiconductor layer 500 grown on the active layer 400. The p-type III- The protrusions 110 are formed on the substrate 100. The protrusions 110 improve the growth quality of the Group III nitride semiconductor layers 300, 400 and 500 grown on the substrate 100, And functions as a scattering surface for improving the efficiency of emitting generated light to the outside of the light emitting device.

도 2 및 도 3은 국제 공개특허공보 제2010-110608호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500)을 포함한다. 기판(100)에는 돌기(120)가 형성되어 있으며, 돌기(120)의 상면에서 3족 질화물 반도체층(300,400,500)을 성장시킴으로써, 공동(130; Cavity)을 형성하였다. 공동(130; 공기의 굴절률은 1임)을 이용함으로써, 3족 질화물 반도체층(300,400,500)과 기판(100; 사파이어 기판의 경우에 대략 1.7) 사이의 산란면을 이용하는 경우에 비해 산란의 효과를 높이고자 하는 기술이다. 그러나, 도 3에 도시된 바와 같이, 돌기(120) 위에서 실제 성장된 3족 질화물 반도체층(300,400,500)은 기대와 달리, 아주 작은 곡률을 가지는 산란면(131)을 형성시키는데 그친다. 한편, 이렇게 형성된 공동(130)을 산란면으로 이용하는 외에, 기판(100)과 3족 질화물 반도체층(300,400,500)의 습식 식각에 의한 분리시 식각액이 투입되는 채널로서 이용하거나, 레이저에 의한 분리(Laser Lift-off)시 레이저에 의한 분리면을 감소시키고, 레이저 분리시 발생하는 가스의 이동통로로 사용함으로써 3족 질화물 반도체층(300,400,500)이 받는 충격을 줄일 수 있다. FIGS. 2 and 3 are views showing an example of a Group III nitride semiconductor light emitting device disclosed in International Patent Publication No. 2010-110608, wherein a Group III nitride semiconductor light emitting device includes a substrate 100, an active layer 400 grown on the n-type III-nitride semiconductor layer 300, and a p-type III-nitride semiconductor layer 500 grown on the active layer 400. The p-type III- The substrate 100 has protrusions 120 formed therein and a cavity 130 is formed by growing Group III nitride semiconductor layers 300, 400 and 500 on the upper surface of the protrusions 120. By using the cavity 130 (refractive index of air is 1), the scattering effect is enhanced compared with the case of using the scattering surface between the group III nitride semiconductor layers 300, 400, 500 and the substrate 100 (approximately 1.7 in the case of the sapphire substrate) It is the technology that we want. However, as shown in FIG. 3, the Group III nitride semiconductor layers 300, 400 and 500 actually grown on the protrusions 120 are formed to form the scattering surface 131 having a very small curvature, unlike the expectation. In addition to using the cavity 130 thus formed as a scattering surface, the substrate 100 and the Group III nitride semiconductor layers 300, 400, and 500 may be used as a channel through which an etching solution is injected during wet etching, The impact on the Group III nitride semiconductor layers 300, 400, and 500 can be reduced by reducing the separation surface by the laser upon lift-off and by using it as a gas passage path during laser separation.

도 4는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 c면 사파이어 기판(100), c면 사파이어 기판(100) 위에 미리 형성된 3족 질화물 반도체 템플릿(210), 3족 질화물 반도체 템플릿(210) 위에 형성된 SiO2로 된 성장 방지막(150), 그리고, 그 위에 선택 성장된(selectively grown) 3족 질화물 반도체층(310)을 포함한다. 3족 질화물 반도체 템플릿(210)은 종래에 c면 사파이어 기판(100)에 3족 질화물 반도체를 성장하는 방법에 의해 형성된다. 즉, 550℃ 부근의 성장온도와 수소 분위기에서, 씨앗층을 형성한 다음, 1050℃의 성장온도에서 GaN을 성장하는 방법에 의해 1~3um의 두께로 형성된다. 도면 부호 180은 결함(Defecsts)을 나타내며, 성장 방지막(150) 아래의 결함의 전개가 차단됨으로써, 전체적으로 결정성의 향상을 가져오게 된다. 그러나 이러한 방법은 성장 방지막(150)의 형성 이전에 3족 질화물 반도체 템플릿(210)의 성장을 필요로 하며, 3족 질화물 반도체 템플릿(210)과 c면 사파이어 기판(100) 간의 격자 상수 및 열팽창 계수 차이로 인한 기판 휨 현상(Bowing)을 가져온다. 이 기판 휨 현상은 이후 성장 방지막(150) 형성에 요구되는 포토리소그라피(Photolithography) 공정을 방해하며, 통상 2인치, 4인치, 6인치, 8인치의 직경을 가지는 c면 사파이어 기판(100) 위에서의 상기 공정의 균일한 진행을 어렵게 하는 문제점이 있다. m면 기판 위에서의 이러한 시도로 P. de Mierry 등의 논문(Improved semipolar (11-22) GaN quality using asymmetric lateral epitaxy, Applied Physics Letters 94, 191903 (2009))이 있다.4 is a view showing an example of a III-nitride semiconductor laminate shown in U.S. Patent Publication No. 2005-0156175. The III-nitride semiconductor laminate includes a c-plane sapphire substrate 100, a c-plane sapphire substrate 100, A Group III nitride semiconductor template 210 formed beforehand, an SiO 2 growth prevention film 150 formed on the Group III nitride semiconductor template 210, and a selectively grown Group III nitride semiconductor layer 310 ). The III-nitride semiconductor template 210 is conventionally formed by a method of growing a Group III nitride semiconductor on a c-plane sapphire substrate 100. That is, a seed layer is formed at a growth temperature of about 550 DEG C and a hydrogen atmosphere, and then GaN is grown at a growth temperature of 1050 DEG C to a thickness of 1 to 3 mu m. Reference numeral 180 denotes defects, and the development of defects under the growth prevention film 150 is blocked, thereby improving the crystallinity as a whole. However, this method requires the growth of the III-nitride semiconductor template 210 before the growth prevention film 150 is formed, and the lattice constant and the thermal expansion coefficient between the III-nitride semiconductor template 210 and the c-plane sapphire substrate 100 Resulting in bowing of the substrate due to the difference. This substrate warping phenomenon hinders the photolithography process required to form the growth prevention film 150 and is performed on a c-plane sapphire substrate 100 having a diameter of 2 inches, 4 inches, 6 inches, 8 inches There is a problem that uniform progression of the process becomes difficult. This approach on the m-plane substrate has been described by P. de Mierry et al. (Improved semipolar (11-22) GaN quality using asymmetric lateral epitaxy, Applied Physics Letters 94, 191903 (2009)).

도 5는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 c면 사파이어 기판(100), c면 사파이어 기판(100) 위에 형성된 SiO2로 된 성장 방지막(150), 그리고, 그 위에 선택 성장된(selectively grown) 3족 질화물 반도체층(310)을 포함한다. 1050℃ 정도에서 성장되는 3족 질화물 반도체층(310)은 c면 사파이어 기판(100) 및 성장 방지막(150) 위에서 성장이 불가능하므로, 도 4의 3족 질화물 반도체 템플릿(210)에서와 마찬가지로 550℃의 성장온도에서 먼저 씨앗층(200; 통상 버퍼층이라고도 불린다.)을 형성해야 한다. 그러나, 이렇게 실제 3족 질화물 반도체의 성장 온도(GaN의 경우에 통상 1000℃ 이상)보다 많이 낮은 온도에서 씨앗층(200)을 형성하면, 성장 방지막(150) 위에도 씨앗층(200)을 이루는 물질(주로, GaN)의 다결정이 형성되어, 결정성이 우수한 3족 질화물 반도체층(310)의 형성이 어렵게 되는 문제점이 있다.5 shows another example of the III-nitride semiconductor stacked body shown in U.S. Patent Publication No. 2005-0156175. The III-Nitride semiconductor stacked body includes a c-plane sapphire substrate 100, a c-plane sapphire substrate 100 And a selectively grown Group III nitride semiconductor layer 310 thereon. The growth prevention layer 150 is formed of SiO 2 formed on the substrate 1, and a selectively grown Group III nitride semiconductor layer 310 thereon. Since the Group III nitride semiconductor layer 310 grown at about 1050 ° C can not grow on the c-plane sapphire substrate 100 and the growth prevention layer 150, A seed layer 200 (also commonly referred to as a buffer layer) should first be formed at the growth temperature of the seed layer. However, when the seed layer 200 is formed at a temperature lower than the growth temperature of the actual Group III nitride semiconductor (typically 1000 ° C. or higher in the case of GaN), the growth of the seed layer 200 Polycrystal of GaN is formed mainly, which makes it difficult to form the Group III nitride semiconductor layer 310 having excellent crystallinity.

도 18은 종래의 3족 질화물 반도체 발광소자의 또 다른 예(Vertical Chip)를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 n형 3족 질화물 반도체층(300; 예: n형 GaN), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(400; 예: InGaN/GaN 다중양자우물 구조), p형 3족 질화물 반도체층(500; 예: p형 GaN)이 순차로 증착되어 있으며, 여기에 n형 3족 질화물 반도체층(300)으로 빛을 반사시키기 위한 금속 반사막(910)이 형성되어 있고, 지지 기판(930) 측에 전극(940)이 형성되어 있다. 금속 반사막(910)과 지지 기판(930)은 웨이퍼 본딩층(920)에 의해 결합된다. 바람직하게는 오믹 접촉과 전류 확산을 위해 전류 확산 전극(700; 예: ITO)이 구비되어 있다. 레이저 리프트-오프 등의 방법으로 기판이 제거된 n형 3족 질화물 반도체층(300)에는 식각을 통해 빛을 산란시키는 거친 표면(301)이 형성되어 있고, 그 위에 본딩 패드로 기능하는 전극(800)이 형성되어 있다.18 is a view showing another example of a conventional III-nitride semiconductor light emitting device (Vertical Chip). The III-nitride semiconductor light emitting device includes an n-type III-nitride semiconductor layer 300 (for example, n-type GaN) An active layer 400 (e.g., an InGaN / GaN multiple quantum well structure) and a p-type III nitride semiconductor layer 500 (e.g., p-type GaN) are sequentially deposited to recombine holes, Type III nitride semiconductor layer 300 is formed with a metal reflection film 910 for reflecting light and an electrode 940 is formed on the support substrate 930 side. The metal reflective film 910 and the supporting substrate 930 are joined by the wafer bonding layer 920. Preferably, current spreading electrodes 700 (e.g., ITO) are provided for ohmic contact and current spreading. A rough surface 301 for scattering light through etching is formed on the n-type III-nitride semiconductor layer 300 from which the substrate is removed by a method such as laser lift-off, and an electrode 800 functioning as a bonding pad Is formed.

상용 수직 구조 칩은 주로 c면 기판(예: c면 사파이어 기판) 위에서 성장되며, n형 3족 질화물 반도체층(300; 예: n형 GaN), 활성층(400; 예: InGaN/GaN 다중양자우물 구조), p형 3족 질화물 반도체층(500; 예: p형 GaN)의 순으로 성장된다. 따라서 기판이 제거된 측에 n형 3족 질화물 반도체층(300; 예: n형 GaN)이 위치하게 되며, n형 3족 질화물 반도체층(300; 예: n형 GaN)에는 습식 식각에 의해 거친 표면(301)의 형성이 가능하다. 그러나, c면 기판 위에 성장된 p형 3족 질화물 반도체층(500; 예: p형 GaN)은 습식 식각이 쉽지 않은 것으로 알려져 있다. 한편, p형 3족 질화물 반도체층(500; 예: p형 GaN)을 건식 식각하는 경우에, 그 아래에 놓이는 활성층(400; 예: InGaN/GaN 다중양자우물 구조)이 손상될 우려가 있다.The vertical structure chip is grown on a c-plane substrate (for example, a c-plane sapphire substrate) and includes an n-type III-nitride semiconductor layer 300 (for example, n-type GaN) and an active layer 400 (for example, InGaN / GaN multi- Structure), and a p-type III-nitride semiconductor layer 500 (for example, p-type GaN). Thus, the n-type III-nitride semiconductor layer 300 (e.g., n-type GaN) is located on the side where the substrate is removed, and the n-type III- The surface 301 can be formed. However, it is known that the p-type III-nitride semiconductor layer 500 (for example, p-type GaN) grown on the c-plane substrate is not easily wet-etched. On the other hand, when the p-type III nitride semiconductor layer 500 (for example, p-type GaN) is dry-etched, there is a possibility that the active layer 400 (for example, the InGaN / GaN multiple quantum well structure)

도 19는 미국 등록특허공보 제6,441,403호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 버퍼층(200), n형 3족 질화물 반도체층(300), 활성층(400), p형 3족 질화물 반도체층(500), 전극(800) 및 전극(900)을 포함한다. p형 3족 질화물 반도체층(500)에는 거친 표면(301)이 형성되어 있으며, 거친 표면(301)은 p형 3족 질화물 반도체층(500)의 성장 동안에, 성장 조건을 조절함으로써 형성될 수 있다. p형 도펀트로는 주로 Mg, Zn가 이용된다.19 shows an example of a III-nitride semiconductor light-emitting device disclosed in U.S. Patent No. 6,441,403. The III-nitride semiconductor light-emitting device includes a substrate 100, a buffer layer 200, an n-type III- An active layer 400, a p-type III nitride semiconductor layer 500, an electrode 800, and an electrode 900. The p-type III- A rough surface 301 is formed in the p-type III-nitride semiconductor layer 500 and the rough surface 301 can be formed by controlling growth conditions during growth of the p-type III-nitride semiconductor layer 500 . As the p-type dopant, Mg and Zn are mainly used.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described later in the Specification for Implementation of the Invention.

여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).SUMMARY OF THE INVENTION Herein, a general summary of the present disclosure is provided, which should not be construed as limiting the scope of the present disclosure. of its features).

본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), m면 기판; m면 기판 위에 위치하며, 3족 질화물 반도체의 성장을 위한 복수의 윈도우를 가지는 성장 방지 영역; 인접한 두 개의 윈도우로부터 성장되어 합체(coalescence)되며, 합체에 앞서 형성되는 공동(Cavitiy)을 가지는 3족 질화물 반도체층;으로서, 공동의 단면이 3족 질화물 반도체층의 성장시에 형성되는 면들과 다른 면들을 가지는, 3족 질화물 반도체층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 적층체가 제공된다.According to one aspect of the present disclosure, an m-plane substrate; a growth prevention region located on the m-plane and having a plurality of windows for growth of a group III nitride semiconductor; A Group III nitride semiconductor layer having cavities grown and grown from adjacent two windows and formed before the coalescence, wherein the cavity has a cross section different from the planes formed at the time of growing the Group III nitride semiconductor layer And a Group III nitride semiconductor layer having a plurality of Group III nitride semiconductor layers.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described later in the Specification for Implementation of the Invention.

도 1은 미국 공개특허공보 제2003-0057444호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2 및 도 3은 국제 공개특허공보 제2010-110608호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 4는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 5는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 6은 본 개시에 따른 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 7은 본 개시에 따라 씨앗층 위에 3족 질화물 반도체를 성장하는 방법의 일 예를 나타내는 도면,
도 8은 본 개시에 따라 씨앗층 위에 3족 질화물 반도체를 성장하는 방법의 다른 예를 나타내는 도면,
도 9는 본 개시에 따른 3족 질화물 반도체 적층체의 다른 예를 나타내는 도면,
도 10은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 11은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 12는 도 8의 구조로 성장된 도 6의 3족 질화물 반도체 적층체의 단면 이미지들,
도 13은 도 8의 구조로 성장된 도 6의 3족 질화물 반도체 적층체의 단면 이미지들,
도 14는 낮은 온도에서 성장된 씨앗층 및 수소 분위기에서 성장된 씨앗층을 나타내는 사진,
도 15는 본 개시에 따라 성장된 씨앗층을 나타내는 사진,
도 16 및 도 17은 본 개시에 따른 3족 질화물 반도체를 성장시키는 방법의 일 예를 설명하는 도면,
도 18은 종래의 3족 질화물 반도체 발광소자의 또 다른 예(Vertical Chip)를 나타내는 도면,
도 19는 미국 등록특허공보 제6,441,403호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 20은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 21은 본 개시에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 22 및 도 23은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면,
도 24는 본 개시에 따른 3족 질화물 반도체 소자의 또 다른 예를 나타내는 도면,
도 25는 본 개시에 따라 수직 구조형 3족 질화물 반도체 발광소자를 제조하는 과정의 일 예를 나타내는 도면,
도 26은 도 25에 도시된 방법에 따라 제조된 3족 질화물 반도체 소자의 일 예를 나타내는 도면,
도 27은 도 22 및 도 26에 도시된 방법에 따라 제조된 3족 질화물 반도체 소자의 일 예를 나타내는 도면,
도 28은 공동에 습식 식각 실험의 일 예를 나타내는 도면,
도 29는 공동에 습식 식각 실험의 다른 예를 나타내는 도면,
도 30 및 도 31은 도 28 및 도 29에 제시된 방법에 따라 형성된 공동 위에 형성된 3족 질화물 반도체 소자의 예들을 나타내는 도면.1 is a view showing an example of a group III nitride semiconductor light-emitting device disclosed in U.S. Patent Application Publication No. 2003-0057444,
FIGS. 2 and 3 are views showing an example of a group III nitride semiconductor light emitting device disclosed in International Patent Publication No. 2010-110608,
4 is a view showing an example of a group III nitride semiconductor stacked body disclosed in U.S. Patent Application Publication No. 2005-0156175,
5 is a view showing another example of a group III nitride semiconductor stacked body shown in U.S. Patent Publication No. 2005-0156175,
6 is a view showing an example of a III-nitride semiconductor stacked body according to the present disclosure,
7 is a diagram illustrating an example of a method of growing a Group III nitride semiconductor on a seed layer in accordance with the present disclosure,
8 is a diagram illustrating another example of a method for growing a Group III nitride semiconductor on a seed layer according to the present disclosure,
9 is a view showing another example of a III-nitride semiconductor stacked body according to the present disclosure,
10 is a view showing still another example of the III-nitride semiconductor stacked body according to the present disclosure,
11 is a view showing still another example of the III-nitride semiconductor stacked body according to the present disclosure,
12 is a cross-sectional image of the III-nitride semiconductor stack of FIG. 6 grown with the structure of FIG. 8,
13 is a cross-sectional image of the III-nitride semiconductor stack of FIG. 6 grown with the structure of FIG. 8,
14 is a photograph showing a seed layer grown at a low temperature and a seed layer grown in a hydrogen atmosphere,
15 is a photograph showing the seed layer grown according to the present disclosure,
Figures 16 and 17 are diagrams illustrating an example of a method of growing a Group III nitride semiconductor according to the present disclosure,
18 is a view showing still another example of a conventional III-nitride semiconductor light emitting device (Vertical Chip)
19 is a view showing an example of a Group III nitride semiconductor light-emitting device disclosed in U.S. Patent No. 6,441,403,
20 is a view showing still another example of the III-nitride semiconductor stacked body according to the present disclosure,
21 is a view showing an example of a Group III nitride semiconductor light-emitting device according to the present disclosure,
22 and 23 are diagrams showing still another example of the III-nitride semiconductor stacked body according to the present disclosure,
24 is a view showing another example of a Group III nitride semiconductor device according to the present disclosure,
25 is a view showing an example of a process of manufacturing a vertically-structured Group III nitride semiconductor light-emitting device according to the present disclosure,
26 is a view showing an example of a Group III nitride semiconductor device manufactured according to the method shown in FIG. 25,
FIG. 27 is a view showing an example of a Group III nitride semiconductor device manufactured according to the method shown in FIGS. 22 and 26;
28 is a view showing an example of a wet etching test in a cavity,
29 is a view showing another example of the wet etching experiment in the cavity,
FIGS. 30 and 31 illustrate examples of a Group III nitride semiconductor device formed on a cavity formed according to the method shown in FIGS. 28 and 29;

이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)). The present disclosure will now be described in detail with reference to the accompanying drawings.

도 6은 본 개시에 따른 3족 질화물 반도체 적층체의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 m면 기판(10), m면 기판(10) 위에 위치하며, 3족 질화물 반도체의 성장을 위한 복수의 윈도우(16a,16b)를 가지는 성장 방지막(15), 복수의 윈도우(16a,16b)에 해당하는 영역에서 m면 기판(10) 상에 형성되는 씨앗층(20) 그리고, 씨앗층(20)으로부터 성장되며, a축 방향과 c축 방향으로 전개되어 합체(coalescence)되는 3족 질화물 반도체층(31)으로서, 하나의 윈도우(16a)에서 c축 방향으로 전개되는 3족 질화물 반도체(31a)가 성장 방지막(15) 위로 전개되어 이웃한 윈도우(16b)에서 a축 방향으로 전개되는 3족 질화물 반도체(31b)와 공동(13; Cavity)을 형성하는 3족 질화물 반도체층(31)을 포함한다. 6 shows an example of a III-nitride semiconductor stacked body according to the present disclosure. The III-nitride semiconductor stacked body is placed on an m-plane substrate 10 and an m-plane substrate 10, A growth prevention film 15 having a plurality of windows 16a and 16b for growth, a seed layer 20 formed on an m-plane substrate 10 in an area corresponding to a plurality of windows 16a and 16b, A group III nitride semiconductor layer 31 which is grown from the layer 20 and coalesced in the a-axis direction and the c-axis direction is formed as a Group III nitride semiconductor layer 31 which is grown in the c-axis direction in one window 16a, A Group III nitride semiconductor layer 31a is formed on the growth prevention film 15 and is grown in the a-axis direction in the adjacent window 16b and a Group III nitride semiconductor layer 31 forming a cavity 13, .

m면 기판(10)의 대표적인 물질은 육방정계인 사파이어이며, c면을 (0001)로 할 때, m면은 (1-100)이며, a면은 (11-20)이다. 여기서 a축은 a면에 수직한 축으로 정의하고, c축은 c면에 수직한 축으로 정의한다. 바람직하게는 정확한 m면 기판(10)이 사용되지만, m면으로부터 약간 off된 각으로 잘려진 기판이 사용될 수 있으며, 여기서 이들을 통칭하여 m면 기판(10)이라 한다. 사파이어 이외에도, 3족 질화물 반도체(예: GaN, InGaN, AlGaN, InN, AlN, InGaAlN)의 성장이 가능하고, m면을 가지는 물질이라면 사용이 가능하다. 3족 질화물 반도체는 Si, Mg과 같은 물질이 도핑될 수 있다.A typical material of the m-side substrate 10 is hexagonal system sapphire. When the c-plane is (0001), the m-plane is (1-100) and the a-plane is (11-20). Here, the a axis is defined as an axis perpendicular to the a plane, and the c axis is defined as an axis perpendicular to the c plane. Preferably, a precise m-plane substrate 10 is used, but a substrate cut at an angle that is slightly off from the m-plane may be used, here collectively referred to as m-plane substrate 10. In addition to sapphire, a Group III nitride semiconductor (for example, GaN, InGaN, AlGaN, InN, AlN, InGaAlN) can be grown. Group III nitride semiconductors can be doped with materials such as Si and Mg.

성장 방지막(15)으로는 SiO2가 주로 사용되지만, SiNx, TiO2가 사용되어도 좋고, 이외에도 3족 질화물 반도체의 성장을 방지하는 물질이라면, 어떠한 물질이 사용되어도 좋다. 또한 성장 방지막(15)을 SiO2/TiO2의 DBR 구조로 형성하는 것도 가능하다. 예를 들어, 100nm~300nm 두께의 SiO2 막이 사용될 수 있다. 성장 방지막(15)은 m면 사파이어 기판의 a면 방향으로 스트라이프(stripe)로 형성될 수 있으며, 성장 방지막(15)과 윈도우(16a)와의 간격은 적절히 조절될 수 있다. 본 발명자들은 성장 방지막(15)과 윈도우(16a)의 간격을 17:1, 16:2, 13:1, 14:2, 7:3, 6:2 의 마스크(단위는 um)를 사용하여 실험해 보았으며, 성장 방지막(15)이 가장 넓은 17um의 경우에도 3족 질화물 반도체층(31; GaN)의 평탄화가 7um이하에서 이루어졌다(즉, 공동(13)의 높이가 7um이하가 된다.). 따라서 본 개시에 따른 3족 질화물 반도체 성장 방법에 의하면, 지나친 높이(예를 들어, 10um) 이전에 3족 질화물 반도체층(31)을 평탄화할 수 있게 된다.As the growth preventing film 15, SiO 2 is mainly used, but SiN x , TiO 2 may be used, and any material may be used as long as it is a material for preventing the growth of III-nitride semiconductor. It is also possible to form the growth preventing film 15 with a DBR structure of SiO 2 / TiO 2 . For example, a SiO 2 film having a thickness of 100 nm to 300 nm may be used. The growth prevention film 15 may be formed in a stripe direction in the a-plane direction of the m-plane sapphire substrate and the gap between the growth prevention film 15 and the window 16a may be appropriately adjusted. The present inventors experimented with the mask (unit: um) of 17: 1, 16: 2, 13: 1, 14: 2, 7: 3, 6: 2 spacing between the growth prevention film 15 and the window 16a And the planarization of the Group III nitride semiconductor layer 31 (GaN) was made to be 7um or less (that is, the height of the cavity 13 was 7um or less) even when the growth prevention film 15 had the widest width of 17 um. . Therefore, according to the method of growing a Group III nitride semiconductor according to the present disclosure, the Group III nitride semiconductor layer 31 can be planarized before an excessive height (for example, 10 um).

씨앗층(20; 예: GaN)은 종래 500℃ 부근(예: 550℃)에서 형성되는 GaN 버퍼층과 달리, 650℃이상의 높은 온도, 바람직하게는 800℃이상의 온도에서 형성되며, 1150℃이상의 온도에서는 일반적으로 잘 형성되지 않는다. 800℃이상의 온도에서 더 좋은 씨앗층(20)의 형성이 가능하지만, 이후 더 높은 온도에서 성장되는 3족 질화물 반도체층(31)에 대한 성장 조건으로의 빠른 이동을 위해, 900℃이상의 온도에서 성장할 수 있으며, 이러한 관점에서 900℃이상의 온도에서 성장하는 것이 바람직하다. 그리고, 캐리어 가스로서 종래 사용되던 H2가 아니라 N2가 사용된다. 앞에서 지적하였듯이, 종래의 버퍼층과 같은 방식을 사용하면, 성장 방지막(15) 위에 다결정이 형성되어, 결정성이 좋은 3족 질화물 반도체층(31)을 얻는데 어려움이 생긴다. 따라서, 본 실시예의 씨앗층(20)은 종래 3족 질화물 반도체층의 성장에 사용되던 버퍼층과는 형성의 개념을 달리한다는 것을 알 수 있다. 도 14는 낮은 온도에서 성장된 씨앗층 및 수소 분위기에서 성장된 씨앗층을 나타내는 사진으로서, (a)에 도시된 바와 같이 낮은 온도에서 성장된 경우에, 다결정이 성장 방지막까지도 덮게 되고, (b)에 도시된 바와 같이 높은 온도로 수소 분위기에서 성장된 경우에, 성장이 잘 되지 않으며, 일부 아주 큰 핵들이 형성된다. 도 15는 본 개시에 따라 성장된 씨앗층을 나타내는 사진으로, 윈도우(16a)에만 씨앗층(20)이 형성되어 있음을 알 수 있다. 씨앗층(20)의 성장은 좁은 윈도우(16a) 영역에서 이루어지므로, 성장 막지막(15)이 없는 상태의 성장 조건을 사용하면, 윈도우(16a)에 지나치게 빠르게 씨앗층(20)이 형성될 수 있으므로, 윈도우(16a)의 크기에 맞추어 성장 속도를 조절할 필요가 있다. 씨앗층(20)은 Al(x)Ga(y)In(1-x-y)N (0=x=1, 0=y=1, 0=x+y=1)로 된 화합물 반도체, 바람직하게는 GaN으로 이루어진다. 도 15에서 씨앗층(20)의 성장 조건은 다음과 같았다. m면 사파이어 기판을 유기세정한 후 SiO2를 PECVD법으로 증착한 후, MOCVD를 이용하여 성장하였다. MOCVD 반응기 내의 분위기 기체를 N2로 한 후 450℃부터 NH3 유량을 8000sccm(Standard Cubic Cm per Min.)로 하여 반응기에 주입하였고, 1050℃까지 승온하였다. 이는 사파이어 표면의 질화 처리를 위해서였다. 1050℃에서 TMGa를 이용하여 GaN 핵을 0.5nm/sec의 속도로 성장시켰다. 이때 반응기의 압력은 100mbar로 하였다.Unlike the GaN buffer layer conventionally formed at around 500 ° C. (eg, 550 ° C.), the seed layer 20 (eg, GaN) is formed at a high temperature of 650 ° C. or higher, preferably 800 ° C. or higher, It is generally not well formed. It is possible to form a better seed layer 20 at a temperature of 800 DEG C or higher but then grow at a temperature of 900 DEG C or higher for rapid migration to a growth condition for the Group III nitride semiconductor layer 31 grown at a higher temperature And from this viewpoint, it is preferable to grow at a temperature of 900 DEG C or higher. Further, N 2 is used instead of H 2 conventionally used as a carrier gas. As noted above, if the same method as the conventional buffer layer is used, a polycrystal is formed on the growth preventing film 15, which makes it difficult to obtain the Group III nitride semiconductor layer 31 having good crystallinity. Therefore, it can be understood that the seed layer 20 of the present embodiment is different from the buffer layer used for growing the Group III nitride semiconductor layer. Fig. 14 is a photograph showing a seed layer grown at a low temperature and a seed layer grown in a hydrogen atmosphere. Fig. 14 (b) is a photograph showing the seed layer grown at a low temperature, When grown in a hydrogen atmosphere at a high temperature as shown in Fig. 3B, growth does not proceed well, and some very large nuclei are formed. Fig. 15 is a photograph showing a seed layer grown according to the present disclosure. It can be seen that the seed layer 20 is formed only in the window 16a. Since the growth of the seed layer 20 is performed in the narrow window 16a region, if the growth condition in which the growth stopping film 15 is absent is used, the seed layer 20 can be formed too quickly in the window 16a Therefore, it is necessary to adjust the growth rate in accordance with the size of the window 16a. The seed layer 20 is a compound semiconductor made of Al (x) Ga (y) In (1-xy) N (0 = x = 1, 0 = y = 1, 0 = x + y = 1) GaN. 15, the growth conditions of the seed layer 20 were as follows. After sapphire substrate was cleaned by m-plane, SiO 2 was deposited by PECVD and grown by MOCVD. The atmosphere gas in the MOCVD reactor was changed to N 2 , and the NH 3 flow rate was changed to 8000 sccm (Standard Cubic Cm per Min.) From 450 ° C., and the temperature was raised to 1050 ° C. This was for nitriding the sapphire surface. GaN nuclei were grown at a rate of 0.5 nm / sec using TMGa at 1050 ° C. The pressure of the reactor was 100 mbar.

도 7은 본 개시에 따라 씨앗층 위에 3족 질화물 반도체를 성장하는 방법의 일 예를 나타내는 도면으로서, 3족 질화물 반도체(31a)와 3족 질화물 반도체(31b)가 접합에 이르기까지의 과정의 일 예를 설명한다. 도 7의 좌측에서와 같이, m면 기판(10)의 씨앗층(20)에서 성장되는 3족 질화물 반도체(31e)는 시계 방향으로, c면, a면, 그리고 -c면을 가지면서 성장될 수 있다. 성장 조건에 따라, 어느 면을 넓게 하거나, 어느 면을 생략하거나 할 수 있지만, 기본적으로 a축 방향으로의 횡방향 전개는 c축 방향으로의 횡방향 전개에 비해 상대적으로 억제된다. 그리고 가운데 그림에 나타낸 바와 같이, 결정 결함(32; 정확히는 적층 결함(stacking faults))은 a축 방향으로 전개된다. 따라서, 윈도우(16a)에서 성장되는 3족 질화물 반도체(31a)와 이웃한 윈도우(16b)에서 성장되는 3족 질화물 반도체(31b)가 접합되는 지점(33)에 이르기까지 a축 방향으로 전개되어 결정 결함(32)이 형성되는 영역(n)을 c축 방향으로 전개되어 결정 결함(32)이 형성되지 않은 영역(m)에 비해 좁게 형성함으로써, 3족 질화물 반도체(31a,31b) 전체에 있어서 결정 결함을 줄일 수 있게 된다. 접합을 위해, a축 방향으로 전개되는 3족 질화물 반도체(31a,31b)의 a면은 점점 감소되며, 최적으로는 점 접합을 이루게 된다. 또한 접합되는 지점(33)에 이르기까지, c축 방향으로 전개되는 3족 질화물 반도체(31a)의 c면을 감소시킴으로써, 최적으로는 점 접합이 되게 함으로써, a축 방향으로 전개되는 3족 질화물 반도체(31b)와 c축 방향으로 전개되는 3족 질화물 반도체(31a)의 접합 내지는 평탄화를 돕는다. 접합되는 지점(33)에서, 3족 질화물 반도체(31b)의 -c면과 3족 질화물 반도체(31a)의 c면이 만나게 되면, 이들의 접합이 쉽지 않거나, 접합되지 않고, 평행하게 성장이 이루어진다. 바람직하게는 3족 질화물 반도체(31a,31b)는, c축 방향으로 전개되는 3족 질화물 반도체의 횡방향 성장전개가 a축 방향으로 전개되는 3족 질화물 반도체의 횡방향 성장전개보다 빨라 성장 방지 영역 위로 성장전개된 서브 3족 질화물 반도체 덩어리(31f,31g) 및/또는 a면과 c면이 모두 살아있는 서브 3족 질화물 반도체 덩어리(31f,31g)를 미리 형성한 다음에 성장된다. 성장의 초기부터 역사다리꼴 형태의 3족 질화물 반도체를 만드는 경우에, 접합되는 지점(33)에 이르기까지 지나치게 반도체의 높이가 높아질 수 있기 때문에, 미리 성장 방지막(15)에 전개된 서브 3족 질화물 반도체 덩어리(31f,31g)를 만들어 두는 것이 좋다. 또한 역사다리꼴로 3족 질화물 반도체(31a,31b)를 접합시키는 것이 쉽지 만은 않으므로, 이러한 형태를 만들기 위한 예비 형태로서, 서브 3족 질화물 반도체 덩어리(31f,31g)를 미리 만들어 두는 것이 바람직하다. 전술한 바와 같이, 본 개시에 따른 3족 질화물 반도체의 성장 방법에 의하면, 성장 방지막(15)과 윈도우(16a)의 폭을 17:1로 한 경우에도, 3족 질화물 반도체층(31)를 두께 7um이하에서 합체(coalescence)할 수 있으며, 여기에서 서브 3족 질화물 반도체 덩어리(31f,31g)는 이를 달성하는 유용한 도구의 하나이다. 씨앗층(20)을 성장시킨 후, 분위기 기체를 수소로 바꾼다. 그 후 NH3는 4000sccm, 압력은 100mbar, 온도는 1050℃, 성장속도는 0.6nm/sec의 속도로 500nm~1300nm정도의 서브 3족 질화물 반도체 덩어리(31f,31g)를 성장시킨다. 이후, 온도를 920℃로 낮춘 후 압력은 250mbar, NH3는 12,000sccm으로 하여 성장시켰다. 예를 들어, 서브 3족 질화물 반도체 덩어리(31f,31g)를 500nm 성장시킴으로써, 도 7에서와 같은 구조를 만들고, 영역(n)이 전체 표면의 5% 정도만을 갖게 함으로써, 결정 결함(32)을 현저히 줄일 수 있게 된다. 또한 서브 3족 질화물 반도체 덩어리(31f,31g)를 1300nm 성장시킴으로써, 후술할 도 8에서와 같은 구조를 만들고, 결정 결함(32)이 표면을 뚫고 나오지 못하게 차단할 수 있게 된다. 두 층의 성장 조건을 상대적으로 비교해 보면, 서브 3족 질화물 반도체 덩어리(31f,31g)가 상대적으로 낮은 압력과 높은 온도에서 성장되면, 서브 3족 질화물 반도체 덩어리(31f,31g) 성장 후의 3족 질화물 반도체(31a,31b)의 경우에 온도에 대해 상대적으로 덜 민감한 성장을 보였다.7 is a diagram showing an example of a method of growing a Group III nitride semiconductor on a seed layer according to the present disclosure. The process of growing a Group III nitride semiconductor 31a and a Group III nitride semiconductor 31b An example is given. 7, the III nitride semiconductor 31e grown in the seed layer 20 of the m-plane substrate 10 is grown clockwise with the c-plane, the a-plane, and the -c plane . Depending on the growth conditions, one side may be widened or the other side omitted, but the lateral expansion in the a-axis direction is basically suppressed relative to the lateral expansion in the c-axis direction. And, as shown in the middle figure, crystal defects 32 (stacking faults, precisely) are developed in the a-axis direction. Axis direction until reaching the point 33 where the Group III nitride semiconductor 31a grown in the window 16a and the Group III nitride semiconductor 31b grown in the neighboring window 16b are joined to each other, The region n in which the defect 32 is formed is formed narrower in the c-axis direction than in the region m in which the crystal defects 32 are not formed so that the crystallinity of the entirety of the Group III nitride semiconductors 31a and 31b Thereby reducing defects. For joining, the a-plane of the Group III nitride semiconductors 31a and 31b that are developed in the a-axis direction is gradually reduced, and the point junction is optimally achieved. Further, by decreasing the c-plane of the Group III nitride semiconductor 31a that expands in the c-axis direction until reaching the junction point 33, it is possible to optimally achieve the point junction, so that the Group III nitride semiconductor 31a, Axis direction and the III-nitride semiconductor 31a extending in the c-axis direction. When the -c surface of the Group III nitride semiconductor 31b and the c surface of the Group III nitride semiconductor 31a meet at the junction point 33, they are not easily bonded or are not bonded and are grown in parallel . Preferably, the Group III nitride semiconductors 31a and 31b are formed in such a manner that the lateral growth of the Group III nitride semiconductor that expands in the c-axis direction is faster than the lateral growth growth of the Group III nitride semiconductor that expands in the a- Group III nitride semiconductor lumps 31f and 31g and / or the sub-III-nitride semiconductor lumps 31f and 31g in which both the a-plane and the c-plane are grown are formed in advance. In the case of making a III-nitride semiconductor of reverse trapezoidal shape from the beginning of the growth, since the height of the semiconductor can be excessively increased to the junction point 33, the sub III- It is preferable to make lumps 31f and 31g. In addition, since it is not easy to join the III nitride semiconductor layers 31a and 31b in an inverted trapezoid, it is preferable to make the sub III-nitride semiconductor lumps 31f and 31g in advance as a preliminary form for forming this shape. As described above, according to the method for growing a Group III nitride semiconductor according to the present disclosure, even when the width of the growth prevention film 15 and the window 16a is set to 17: 1, the Group III nitride semiconductor layer 31 is formed to have a thickness 7 um or less, where sub III-nitride semiconductor lumps 31 f and 31 g are useful tools for achieving this. After the seed layer 20 is grown, the atmosphere gas is changed to hydrogen. Subsequently, the sub III-nitride semiconductor lumps 31f and 31g of about 500 nm to 1300 nm are grown at a rate of 4000 sccm of NH 3 , a pressure of 100 mbar, a temperature of 1050 ° C, and a growth rate of 0.6 nm / sec. Thereafter, the temperature was lowered to 920 캜, and then the pressure was increased to 250 mbar and NH 3 was increased to 12,000 sccm. For example, by growing the sub III-V nitride semiconductor lumps 31f and 31g to 500 nm, the structure as shown in Fig. 7 is formed, and the region n has only about 5% of the entire surface, It can be significantly reduced. Further, by growing the sub III-nitride semiconductor lumps 31f and 31g at 1300 nm, a structure as shown in FIG. 8, which will be described later, can be made and the crystal defects 32 can be prevented from penetrating the surface. When the sub III-nitride semiconductor lumps 31f and 31g are grown at a relatively low pressure and a relatively high temperature, the growth of the sub III-nitride semiconductor lumps 31f and 31g after the growth of the III- In the case of the semiconductors 31a and 31b, the growth was relatively less sensitive to temperature.

도 8은 본 개시에 따라 씨앗층 위에 3족 질화물 반도체를 성장하는 방법의 다른 예를 나타내는 도면으로서, 3족 질화물 반도체(31a)와 3족 질화물 반도체(31b)가 접합에 이르기까지의 과정의 다른 예를 설명한다. a축 방향으로 전개되는 3족 질화물 반도체(31b)의 결정 결함(32)은 3족 질화물 반도체(31a)에 의해 차단된다. 마찬가지로, 접합이 완료되는 지점(33)에 이르기까지, c축 방향으로 전개되는 3족 질화물 반도체(31a)의 c면을 감소시킴으로써, 최적으로는 점 접합이 되게 함으로써, a축 방향으로 전개되는 3족 질화물 반도체(31b)와 c축 방향으로 전개되는 3족 질화물 반도체(31a)의 접합 내지는 평탄화를 도우며, 결함(32)의 전개를 막는다.8 is a diagram showing another example of a method for growing a Group III nitride semiconductor on a seed layer according to the present disclosure. In this process, a process for growing a Group III nitride semiconductor 31a and a Group III nitride semiconductor 31b An example is given. crystal defects 32 of the Group III nitride semiconductor 31b extending in the a-axis direction are blocked by the Group III nitride semiconductor 31a. Likewise, by reducing the c-plane of the Group III nitride semiconductor 31a that expands in the c-axis direction to the point 33 where the bonding is completed, point bonding is optimally performed, This helps to bond or planarize the group III nitride semiconductor 31a and the group III nitride semiconductor 31a, which is developed in the c-axis direction, and prevents the defect 32 from spreading.

도 9는 본 개시에 따른 3족 질화물 반도체 적층체의 다른 예를 나타내는 도면으로서, 도 6에 도시된 3족 질화물 반도체 적층체와 달리, 씨앗층(20)이 성장 방지막(15)과 m면 기판(10) 사이에 위치한다. 즉, 성장 방지막(15)을 형성하기에 앞서, 씨앗층(20)이 먼저 형성되어 있다. 반도체층을 먼저 형성하는 경우에, 도 4와 관련하여 지적된 문제점을 가질 수 있지만, 씨앗층(20)의 높이를 제한함으로써, 이러한 문제점을 해소하는 것이 가능하다. 이 실시예의 경우에, 씨앗층(20)은 종래의 버퍼층으로 형성하는 것도 가능하다.FIG. 9 is a view showing another example of the III-nitride semiconductor stacked body according to the present invention. Unlike the III-nitride semiconductor stacked body shown in FIG. 6, a seed layer 20 is formed on the growth- (10). That is, the seed layer 20 is formed before the growth prevention film 15 is formed. It is possible to overcome this problem by limiting the height of the seed layer 20, although it may have the problems pointed out with respect to Fig. 4 in the case of first forming the semiconductor layer. In the case of this embodiment, the seed layer 20 may be formed of a conventional buffer layer.

도 10은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, 도 6에 도시된 3족 질화물 반도체 적층체와 달리, 3족 질화물 반도체(31)의 성장에 앞서, 성장 방지막(15)이 제거된다. 따라서, 씨앗층(20)이 형성되지 않은 m면 기판(10)의 영역(15a)이 성장 방지 영역으로 기능한다. 영역(15a)에는 씨앗층(20)이 없어 3족 질화물 반도체층(31)의 성장이 일어나지 않는다. 따라서 씨앗층(20)으로부터 3족 질화물 반도체층(31)이 도 6에서와 마찬가지로 성장된다. 즉, 윈도우(16a)에서 c축 방향으로 전개되는 3족 질화물 반도체(31a)가 영역(15a) 위로 전개되어 이웃한 윈도우(16b)에서 a축 방향으로 전개되는 3족 질화물 반도체(31b)와 공동(13; Cavity)을 형성하면서 성장된다. 3족 질화물 반도체층(31)의 성장에 앞서, 성장 방지막(15)이 제거되므로, 성장 방지막(15)에 씨앗층(20)의 형성 과정에서 다결정이 형성되는 경우에라도, 문제없이 3족 질화물 반도체층(31)을 성장하는 것이 가능해진다.10 is a view showing still another example of the III-nitride semiconductor stacked body according to the present disclosure. Unlike the III-nitride semiconductor stacked body shown in FIG. 6, prior to the growth of the III-nitride semiconductor 31, (15) is removed. Therefore, the region 15a of the m-plane substrate 10 on which the seed layer 20 is not formed functions as a growth preventing region. The seed layer 20 is not present in the region 15a and the growth of the Group III nitride semiconductor layer 31 does not occur. Therefore, the III-nitride semiconductor layer 31 is grown from the seed layer 20 as in FIG. That is, the Group III nitride semiconductor 31a that expands in the c-axis direction in the window 16a extends over the region 15a and the Group III nitride semiconductor 31b that expands in the a-axis direction in the adjacent window 16b, (13) (Cavity). Since the growth preventing film 15 is removed prior to the growth of the Group III nitride semiconductor layer 31, even if polycrystals are formed in the growth preventing film 15 during the formation of the seed layer 20, The layer 31 can be grown.

도 11은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 추가의 성장 방지막(17)을 구비하며, 추가의 성장 방지막(17) 위에 공동(13)이 형성되어 있다. 씨앗층(20) 위에 3족 질화물 반도체(31c)를 성장시키다 중단하고, 다시 c축 방향으로 전개된 3족 질화물 반도체(31c)의 면(31d)이 노출되도록 추가의 성장 방지막(17)을 형성한 후, 면(31d,31d)으로부터 3족 질화물 반도체(31a)와 3족 질화물 반도체(31b)를 성장시켜 공동(13)을 형성한다. 전술 및 후술하는 바와 같이, 3족 질화물 반도체(31c)가 성장 방지막(15) 위에서 c축 방향으로 전개된 영역은 결함이 거의 없는 영역이므로(도 12 참조), 그 위에서 형성된 3족 질화물 반도체층(31)의 결정 결함을 크게 축소시킬 수 있게 된다.11 shows another example of the III-nitride semiconductor stacked body according to the present disclosure, in which the III-nitride semiconductor stacked body has an additional growth prevention film 17, 13 are formed. The Group III nitride semiconductor 31c is grown and stopped on the seed layer 20 and an additional growth prevention film 17 is formed so that the surface 31d of the Group III nitride semiconductor 31c developed in the c- The Group III nitride semiconductor 31a and the Group III nitride semiconductor 31b are grown from the surfaces 31d and 31d to form the cavity 13. [ As described above and described later, since the region where the III-nitride semiconductor 31c is developed in the c-axis direction on the growth preventive film 15 is a region with few defects (refer to FIG. 12), the III nitride semiconductor layer 31) can be greatly reduced.

도 12는 도 8의 구조로 성장된 도 6의 3족 질화물 반도체 적층체의 단면 이미지들로서, 우측은 STEM(Scanning Transmission Electronic Microscope) 이미지이며, 좌측은 TEM(Transmission Electronic Microscope) 이미지이다. STEM 이미지에서, 접합면(A)을 기준으로, 3족 질화물 반도체(31b)에서 전개된 결함이 3족 질화물 반도체(31a)에 의해 막혀 있는 것을 알 수 있는 한편, 3족 질화물 반도체(31a), 즉 c축 방향으로 전개된 3족 질화물 반도체에는 결정 결함이 거의 없음을 알 수 있다. 이러한 특성을 도 11에 도시된 3족 질화물 반도체 적층체의 성장에 이용할 수 있다. TEM 이미지를 통해, 결함의 차단을 더 잘 볼 수 있다.FIG. 12 is cross-sectional images of the III-nitride semiconductor stacked body of FIG. 6 grown by the structure of FIG. 8, the right side is a STEM (Scanning Transmission Electronic Microscope) image, and the left side is a TEM (Transmission Electronic Microscope) image. It can be seen from the STEM image that defects developed in the Group III nitride semiconductor 31b are clogged by the Group III nitride semiconductor 31a on the basis of the junction plane A while the Group III nitride semiconductors 31a, That is, it can be seen that there is almost no crystal defect in the Group III nitride semiconductor developed in the c-axis direction. Such characteristics can be used for growth of the group III nitride semiconductor stacked body shown in FIG. Through the TEM image, you can better see the blocking of defects.

도 13은 도 8의 구조로 성장된 도 6의 3족 질화물 반도체 적층체의 단면 이미지들로서, (a)는 CL(Cathod Luminescence) 이미지이며, (b)는 SEM(Scanning Electron Microscope) 이미지이고, (c)는 광학현미경 이미지이다. CL 이미지에서 우측 상방으로 기울어진 홈으로 보이는 것이 결함이며, 더 이상 전개되지 못하는 것을 볼 수 있다. SEM 이미지에 공동(Cavity)이 잘 나타나 있으며, 기판을 가로질러 형성된다. 공동 우측 상방에 결함처럼 보이는 것은 단면을 자르면서 생긴 흠집이다. 광학현미경 이미지에서 밝은 쪽이 공동이며, 표면이 깨끗해서 3족 질화물 반도체층 내부가 보인다.FIG. 13 is a cross-sectional image of the III-nitride semiconductor layered structure of FIG. 6 grown by the structure of FIG. 8, wherein (a) is a CL (Cathod Luminescence) image, (b) is an SEM (Scanning Electron Microscope) c) is an optical microscope image. In the CL image, it is a defect that appears as a groove tilted rightward upward, and it can be seen that it can not be further developed. The cavities are well visible in the SEM image and are formed across the substrate. What looks like a defect in the upper right side of the joint right is a scratch caused by cutting the section. In the optical microscope image, the bright side is hollow, and the inside of the III-nitride semiconductor layer is visible because the surface is clean.

도 16 및 도 17은 본 개시에 따라 3족 질화물 반도체를 성장시키는 방법의 일 예를 설명하는 도면으로서, 3족 질화물 반도체(311)를 기준으로 할 때, 3족 질화물 반도체(312)는 a면 방향 및 c면 방향의 성장 속도를 비슷하게 하고, 이들의 성장 속도를 (11-22)면 방향의 성장 속도보다 상대적으로 빠르게 함으로써 성장이 가능하다. 3족 질화물 반도체(313)는 (11-22)면 방향 > c면 방향 > a면 방향의 순으로 성장 속도를 조절함으로써 성장이 가능하다. 3족 질화물 반도체(314)는 (11-22)면 방향 > a면 방향 > c면 방향의 순으로 성장 속도를 조절함으로써 성장이 가능하다. 3족 질화물 반도체(315)는 c면 방향 > (11-22)면 방향 > a면 방향의 순으로 성장 속도를 조절하되, c면 방향의 성장 속도를 (11-22)면 방향의 성장 속도보다 약간 빠르게 조절함으로써 성장이 가능하다. 3족 질화물 반도체(316)는 c면 방향 > a면 방향 > (11-22)면 방향 순으로 조절하되, c면 방향의 성장 속도를 a면 방향의 성장 속도보다 약간 빠르게 조절함으로써 성장이 가능하다. 도 17은 평탄화가 용이한, 즉 (11-22)면을 가지는 3족 질화물 반도체(312), 3족 질화물 반도체(315), 3족 질화물 반도체(316)의 합체 과정을 나타내며, 3족 질화물 반도체(315)의 경우에는, 합체 후에도 c면이 남게 되며, 따라서, 3족 질화물 반도체(312)와 3족 질화물 반도체(316)가 낮은 높이에서 평탄화가 가능함을 알 수 있다. 또한 3족 질화물 반도체(312)을 형성한 다음, 3족 질화물 반도체(315)를 성장하는 방법에 의해, 즉, 도 7에 도시된 영역(n)을 영역(m)보다 좁게 형성한 다음, 영역(n)을 차단하는 것도 가능하다.FIGS. 16 and 17 are views for explaining an example of a method for growing a Group III nitride semiconductor according to the present disclosure. When a Group III nitride semiconductor 311 is used as a reference, the Group III nitride semiconductor 312 has a Direction and the c-plane direction are made to be similar to each other, and their growth rates can be increased by relatively increasing the growth rate in the (11-22) plane direction. The III nitride semiconductor 313 can grow by adjusting the growth rate in the order of (11-22) plane direction> c plane direction> a plane direction. The III nitride semiconductor 314 can grow by adjusting the growth rate in the order of (11-22) plane direction> plane direction> c plane direction. The growth rate of the III-nitride semiconductor 315 is controlled in the order of c plane direction> (11-22) plane direction> a plane direction, and the growth rate in the c plane direction is larger than the growth rate in the (11-22) Growth is possible by adjusting slightly faster. The III-nitride semiconductor 316 is grown in the c-plane direction> a-plane direction> (11-22) plane direction, but grows by adjusting the growth speed in the c-plane direction to be slightly faster than the growth speed in the a-plane direction . 17 shows a process of incorporating a Group III nitride semiconductor 312, a Group III nitride semiconductor 315, and a Group III nitride semiconductor 316 having a (11-22) plane that is easy to planarize, and a Group III nitride semiconductor The c-plane remains after the laminating, and therefore, it can be seen that the III-nitride semiconductor 312 and the III-nitride semiconductor 316 can be planarized at a low height. After the formation of the Group III nitride semiconductor 312 and then the growth of the Group III nitride semiconductor 315, that is, the region n shown in FIG. 7 is formed to be narrower than the region m, (n) can be blocked.

도 20은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 3족 질화물 반도체층(31) 위에, n형 3족 질화물 반도체층(30: n형 GaN, Si-doped GaN), 활성층(40; InGaN/GaN 다중양자우물 구조), p형 3족 질화물 반도체층(50; p형 GaN, Mg-doped GaN)이 구비되어 있다. 이러한 3족 질화물 반도체 적층체는 칩 공정을 거쳐 발광소자(LED, LED) 또는 수광소자(Photo Diode) 등으로 제조될 수 있다. 3족 질화물 반도체층(31)에는 필요에 따라 도핑을 할 수 있다. n형 3족 질화물 반도체층(30) 및 p형 3족 질화물 반도체층(50)이 여러 층으로 구성될 수 있음은 물론이며, AlGaN, GaN, InGaN 등의 물질이 사용될 수 있다.20 shows another example of the III-nitride semiconductor stacked body according to the present disclosure, in which a III-nitride semiconductor stacked structure is formed by stacking an n-type III-nitride semiconductor layer (30: n Type GaN, Si-doped GaN), an active layer 40 (InGaN / GaN multiple quantum well structure), and a p-type III nitride semiconductor layer 50 (p-type GaN, Mg-doped GaN). Such a III-nitride semiconductor laminated body can be manufactured by a light emitting device (LED, LED), a photo diode or the like through a chip process. The Group III nitride semiconductor layer 31 can be doped if necessary. The n-type III-nitride semiconductor layer 30 and the p-type III-nitride semiconductor layer 50 may be formed of a plurality of layers, and materials such as AlGaN, GaN, and InGaN may be used.

도 21은 본 개시에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 식각되어 노출된 n형 3족 질화물 반도체층(30) 위에 n측 전극(80)이 형성되어 있으며, p형 3족 질화물 반도체층(50) 위에 p측 전극(90)이 형성되어 있다. n측 전극(80)과 p측 전극(90)은 본딩 패드로서 기능한다. 추가적으로, n측 전극(80)과 p측 전극(90)으로부터 뻗어 있는 가지 전극이 더 구비될 수 있다. 바람직하게는 p형 3족 질화물 반도체층(50)과 p측 전극(90) 사이에 전류 확산을 위한 전류 확산 전극(70; 예: ITO)이 구비된다. 한편, 전류 확산 전극(70)을 불투명의 금속으로 형성함으로써, 활성층(40)에서 생성된 빛이 기판(10) 측으로 방출되는 소위 플립 칩을 구성하는 것도 가능하다. 일반적이지 않지만, n형 3족 질화물 반도체층(30)과 p형 3족 질화물 반도체층(50)은 그 위치가 바뀔 수 있다.21 shows an example of a III-nitride semiconductor light emitting device according to the present disclosure, in which an n-side electrode 80 is formed on an exposed n-type III nitride semiconductor layer 30, and p-type III A p-side electrode 90 is formed on the nitride semiconductor layer 50. The n-side electrode 80 and the p-side electrode 90 function as bonding pads. In addition, branch electrodes extending from the n-side electrode 80 and the p-side electrode 90 may be further provided. A current diffusion electrode 70 (e.g., ITO) for current diffusion is provided between the p-type III nitride semiconductor layer 50 and the p-side electrode 90. On the other hand, it is also possible to constitute a so-called flip chip in which light generated in the active layer 40 is emitted toward the substrate 10 by forming the current diffusion electrode 70 from an opaque metal. Although not general, the positions of the n-type III-nitride semiconductor layer 30 and the p-type III-nitride semiconductor layer 50 may be changed.

도 22 및 도 23은 본 개시에 따른 3족 질화물 반도체 적층체의 또 다른 예를 나타내는 도면으로서, p형 3족 질화물 반도체층(50)에 거친 표면(31)이 형성되어 있다. m면 기판(10)에 형성된 p형 3족 질화물 반도체층(50)의 상면은 (11-22)면이며, 이 면은 KOH와 같은 습식 식각용 용액에 의해 쉽게 에칭되어, 거친 표면(31)을 형성한다. 도 23에 이렇게 에칭되어 형성된 거친 표면의 일 예를 나타내었다.22 and 23 are views showing still another example of the III-nitride semiconductor stacked body according to the present disclosure, in which a rough surface 31 is formed in the p-type III-nitride semiconductor layer 50. The upper surface of the p-type III-nitride semiconductor layer 50 formed on the substrate 10 is a (11-22) plane which is easily etched by a wet etching solution such as KOH, . 23 shows an example of the rough surface formed by etching in this way.

도 24는 본 개시에 따른 3족 질화물 반도체 소자의 또 다른 예를 나타내는 도면으로서, 도 22에 도시된 거친 표면(51)이 적용된 3족 질화물 반도체 소자가 제시되어 있다. 3족 질화물 반도체 소자는 3족 질화물 반도체 발광소자와 3족 질화물 반도체 수광소자를 포함한다. 필요에 따라, 전류 확산 전극(70)으로 투광성 물질(예: ITO, Ni/Au) 또는 불투명 금속(예: Ag, Al)이 구비된다. 3족 질화물 반도체층(31) 하부의 구조는 도 6에 한하지 않으며, 도 9 내지 도 11에 제시된 구조가 도입될 수 있음은 물론이다.Fig. 24 is a view showing another example of the III-nitride semiconductor device according to the present disclosure, and shows a III-nitride semiconductor device to which the rough surface 51 shown in Fig. 22 is applied. The III-nitride semiconductor device includes a group III nitride semiconductor light-emitting device and a group III nitride semiconductor light-receiving device. If necessary, the current diffusion electrode 70 is provided with a light-transmitting material (e.g., ITO, Ni / Au) or an opaque metal (e.g., Ag, Al). It is needless to say that the structure of the lower portion of the III-nitride semiconductor layer 31 is not limited to FIG. 6, and the structures shown in FIGS. 9 to 11 can be introduced.

도 25는 본 개시에 따라 수직 구조형 3족 질화물 반도체 발광소자를 제조하는 과정의 일 예를 나타내는 도면으로서, p형 3족 질화물 반도체층(50) 측에 지지 기판(93)이 결합되어 있다. 이 결합에 웨이퍼 본딩법이 이용되는 경우에, 웨이퍼 본딩층(92)이 구비된다. 또한 지지 기판(93)은 증착을 통해 형성되는 것도 가능하다. 지지 기판(93)이 투광성 물질(예: Al2O3, GaN)로 이루어지는 경우에 웨이퍼 본딩층(92)도 투광성 물질로 형성될 수 있다. 필요에 따라, 전류 확산 전극(70)과 금속 반사막(91)이 구비될 수 있다. 이후, 기판(10)을 제거하는 공정에서, 기판(10)은 레이저 리프트-오프 또는 습식 식각에 의해 3족 질화물 반도체층(31) 측과 분리된다. 이 때, 공동(13)에 의해 이미 기판(10)과 3족 질화물 반도체층(31)은 일부만 접촉하고 있으므로, 공동(13)은 기판(10)과 3족 질화물 반도체층(31)의 분리를 용이하게 한다. 또한 공동(13)은 성장 방지막(15) 제거 및/또는 기판(10)의 분리에 있어서 용액들의 통로로 기능한다.25 shows an example of a process of manufacturing a vertically structured III-nitride semiconductor light emitting device according to the present disclosure, in which a support substrate 93 is coupled to a p-type III nitride semiconductor layer 50 side. When the wafer bonding method is used for this bonding, a wafer bonding layer 92 is provided. It is also possible that the supporting substrate 93 is formed through vapor deposition. In the case where the supporting substrate 93 is made of a light-transmissive material (for example, Al 2 O 3 , GaN), the wafer bonding layer 92 may also be formed of a light-transmitting material. If necessary, a current diffusion electrode 70 and a metal reflection film 91 may be provided. Thereafter, in the step of removing the substrate 10, the substrate 10 is separated from the side of the Group III nitride semiconductor layer 31 by laser lift-off or wet etching. At this time, since the substrate 10 and the III nitride semiconductor layer 31 are already in contact with each other only by the cavity 13, the cavity 13 can be separated from the substrate 10 and the III nitride semiconductor layer 31 . The cavity 13 also functions as a passage for solutions in removing the growth inhibiting film 15 and / or separating the substrate 10.

도 26은 도 25에 도시된 방법에 따라 제조된 3족 질화물 반도체 소자의 일 예를 나타내는 도면으로서, 도 25의 기판(10)이 제거되고 공동(13)에 의해 거친 표면, 요철 내지는 광 산란면이 형성되어 있고, 그 위에 전극(80)이 형성되어 있다. 3족 질화물 반도체 소자가 발광 다이오드인 경우에, 활성층(40)은 전자와 정공의 재결합을 이용해 빛을 생성하며, 3족 질화물 반도체 소자가 수광 소자인 경우에, 활성층(40)은 빛을 전류로 전환하는 층으로 기능한다.25 is a view showing an example of a Group III nitride semiconductor device manufactured according to the method shown in FIG. 25, in which the substrate 10 of FIG. 25 is removed and the surface roughness, And an electrode 80 is formed thereon. In the case where the III-nitride semiconductor device is a light emitting diode, the active layer 40 generates light by recombination of electrons and holes. When the III nitride semiconductor device is a light receiving device, the active layer 40 emits light And functions as a switching layer.

도 27은 도 22 및 도 26에 도시된 방법에 따라 제조된 3족 질화물 반도체 소자의 일 예를 나타내는 도면으로서, 도 26에 도시된 3족 질화물 반도체 소자와 달리, p형 3족 질화물 반도체층(50)에 광 산란면으로서 거친 표면(51)이 형성되어 있다.27 is a view showing an example of a Group III nitride semiconductor device manufactured according to the method shown in FIGS. 22 and 26. Unlike the Group III nitride semiconductor device shown in FIG. 26, a p-type III nitride semiconductor layer 50, a rough surface 51 is formed as a light scattering surface.

도 28은 공동에 습식 식각 실험의 일 예를 나타내는 도면으로서, 좌측에 습식 식각 이전의(성장 후의) 공동(13)의 단면 형상이 나타나 있다. 성장 후의 공동(13)은 -c면과 (11-22)면을 가진다. 습식 식각이 진행됨에 따라 먼저 -c면 측에서 식각이 활발하게 이루어진다. 건식 식각과 달리, 결정에 대한 습식 식각은 방향성을 가지고 진행되며, 식각에 약한 결정면들이 먼저 제거된다(중간 사진). 습식 식각이 더 진행됨에 따라, 공동(13)은 (11-2-2)면들과, a면, 그리고 c면으로 된 단면을 가질 수 있게 된다(우측 사진). 성장 후의 공동(13)의 단면과 다른 단면 및/또는 다면을 가지는 단면을 구비함으로써, 광 산란 등에 이점을 가질 수 있게 된다. 도 9 내지 도 11에 도시된 3족 질화물 적층체에도 이와 같은 습식 식각이 적용될 수 있음은 물론이다. 예를 들어, 다음과 같은 습식 식각 조건이 사용될 수 있다. 4-M KOH 용액을 Photoenhanced Chemical(PEC) wet etching 방법으로 60℃에서 자외선을 조사하며 1분간 진행하였다. 이러한 습식 식각은 일반적으로 수직형 LED에서 n-GaN roughening 방법과 크게 다르지 않다. 도 23에 도시된 예의 경우에도 마찬가지다.Fig. 28 is a drawing showing an example of a wet etching experiment in the cavity, and the cross-sectional shape of the cavity 13 (after growth) before wet etching is shown on the left side. The cavity 13 after growth has a -c plane and a (11-22) plane. As the wet etching progresses, etching is actively performed on the -c surface side first. Unlike dry etching, the wet etching for the crystal proceeds with directionality, and the weaker crystal faces are removed first (middle picture). As the wet etching proceeds further, the cavity 13 can have a (11-2-2) plane, a plane, and a c plane cross section (right image). By providing a cross section having a different cross-section and / or a cross-section than the cross-section of the cavity 13 after growth, it is possible to have advantages such as light scattering. It is needless to say that such wet etching can also be applied to the group III nitride laminates shown in Figs. 9 to 11. For example, the following wet etching conditions may be used. 4-M KOH solution was irradiated at 60 ° C for 1 minute by Photoenhanced Chemical (PEC) wet etching method. Such a wet etch is generally not significantly different from the n-GaN roughening method in a vertical LED. This also applies to the case shown in Fig.

도 29는 공동에 습식 식각 실험의 다른 예를 나타내는 도면으로서, 3족 질화물 반도체층(31)의 합체 이전, 그리니까 서브 3족 질화물 반도체 덩어리(31f,31g) 상태에서, 습식 식각을 진행한 예이다. 공동(13)의 관점에서 보면, 도 28에 예시된 것과 동일한 거동을 보이는 것을 알 수 있다. 습식 식각이 진행됨에 따라, 상대적으로 안정한 (11-22)면에서도 식각이 진행되어, (11-22)면 상에 거친 면 내지 다른 결정면들이 노출되는 것을 볼 수 있다(우측 도면). 서브 3족 질화물 반도체 덩어리(31f,31g)는 이에 한하지 않고, 도 16에 도시된 것과 같은 다양한 서브 3족 질화물 반도체 덩어리(311,312,313,314,315,316)에 대해 습식 식각이 행해질 수 있다. 또한 이러한 식각을 통해 다양한 형태의 단면을 가지는 공동(13)을 형성할 수 있을 뿐만 아니라, 이렇게 습식 식각된 서브 3족 질화물 반도체 덩어리(31f,31g)를 이용하여 다양한 형태로 3족 질화물 반도체층을 형성할 수 있게 된다. 이러한 관점에서 습식 식각된 서브 3족 질화물 반도체 덩어리(31f,31g)는 3족 질화물 반도체층의 성장을 위한 씨앗층으로 기능할 수 있다.29 is a diagram showing another example of the wet etching test in the cavity. Fig. 29 is a view showing another example of the wet etching experiment in the cavity. Fig. 29 shows the results of the wet etching performed before the incorporation of the Group III nitride semiconductor layer 31 and thus in the state of the sub-Group III nitride semiconductor lumps 31f and 31g to be. From the viewpoint of the cavity 13, it can be seen that the same behavior as shown in Fig. 28 is shown. As the wet etching progresses, the etch proceeds on the relatively stable (11-22) plane, and the rough surface or other crystal planes are exposed on the (11-22) plane (right drawing). The sub III-N nitride semiconductor lumps 31f and 31g are not limited to this, and wet etching can be performed on the various sub III-nitride semiconductor lumps 311, 312, 313, 314, 315 and 316 as shown in Fig. In addition, not only can the cavities 13 having various cross-sectional shapes be formed through such etching, but also the Group III nitride semiconductor layer can be formed in various forms by using the wet-etched Sub III-nitride semiconductor lumps 31f and 31g . From this viewpoint, the wet-etched sub-III nitride semiconductor lumps 31f and 31g can function as a seed layer for growing a group III nitride semiconductor layer.

도 30 및 도 31은 도 28 및 도 29에 제시된 방법에 따라 형성된 공동 위에 형성된 3족 질화물 반도체 소자의 예들을 나타내는 도면으로서, n형 3족 질화물 반도체층(30)과 p형 3족 질화물 반도체층(50)이 성장되어 있다. 필요에 따라, 빛을 생성하는 층, 빛을 전류로 변환하는 층을 추가로 도입할 수 있다. 이러한 적층체는 발광소자 및 수광소자와 같은 광소자 이외에도, 다이오드, 트랜지스터와 전기 소자의 제조 등 다양한 분야에 적용될 수 있다.Figs. 30 and 31 are views showing examples of a Group III nitride semiconductor device formed on a cavity formed according to the method shown in Figs. 28 and 29, in which an n-type III-nitride semiconductor layer 30 and a p-type III- (50) is grown. If necessary, a layer for generating light and a layer for converting light into electric current can be additionally introduced. Such a laminate can be applied to various fields such as the manufacture of diodes, transistors and electric devices as well as optical devices such as light emitting devices and light receiving devices.

본 개시에 따른 하나의 3족 질화물 반도체 적층체에 의하면, 공동을 구비한 3족 질화물 반도체 적층체를 형성할 수 있게 된다. 3족 질화물 반도체 적층체로 발광 다이오드를 만드는 경우에, 이 공동은 광을 산란하는 산란면으로 기능할 수 있다. 이 공동을 길게 뻗은 채널 형태로 구성하여, 습식 식각을 통해 또는 레이저를 이용하여 기판을 3족 질화물 반도체와 쉽게 분리할 수 있게 된다. 특히 도 10의 형태와 같은 3족 질화물 반도체 적층체를 구성하는 경우에, 기판과 3족 질화물 반도체가 대부분 떨어져 있기 때문에 더욱 쉽게 분리가 가능하다. 도 6의 형태와 같이 3족 질화물 반도체 적층체를 구성하는 경우에도, 성장 방지막을 습식 식각으로 제거한 후에, 마찬가지로 쉽게 분리가 가능하다. 또한 기판이 분리되어 노출되는 면은 (11-22)면으로 습식 식각(wet etching)이 잘 되는 면이므로, c면 수직 구조 LED 비해 용이하게 거친 표면을 만들 수 있게 된다.According to one group III nitride semiconductor layered body according to the present disclosure, a group III nitride semiconductor layered body including a cavity can be formed. In the case of making a light emitting diode with a III-nitride semiconductor laminate, this cavity can function as a scattering surface for scattering light. The cavity can be formed in a long channel shape, and the substrate can be easily separated from the Group III nitride semiconductor by wet etching or by using a laser. In particular, when the III-nitride semiconductor multilayer structure as shown in Fig. 10 is formed, since the substrate and the III-nitride semiconductor are mostly separated from each other, they can be more easily separated. Even when the III-nitride semiconductor multilayer structure is formed as shown in Fig. 6, after the growth prevention film is removed by wet etching, it can be similarly easily separated. In addition, since the exposed surface of the substrate is wet-etched on the (11-22) plane, the rough surface can be easily formed compared with the c-plane vertical structure LED.

또한 본 개시에 따른 다른 3족 질화물 반도체 적층체에 의하면, m면 기판 위에 결정성이 우수한 3족 질화물 반도체를 성장할 수 있게 된다.Further, according to another group III nitride semiconductor laminate according to the present disclosure, a group III nitride semiconductor excellent in crystallinity can be grown on an m-plane substrate.

본 개시에 있어서, 씨앗층의 형성, 서브 3족 질화물 반도체 덩어리의 형성, 3족 질화물 반도체의 형성, 3족 질화물 반도체의 합체, 공동의 형성, 결정 결함을 감소시키는 방법, 낮은 높이에서 평탄화하는 방법, p형 3족 질화물 반도체층에 거친 표면 형성, 공동의 형상 변형, 서브 3족 질화물 반도체 덩어리의 형상 변경은 개별적으로 본 개시의 사상을 이루는 것으로 이해되어야 한다. 즉, 누군가 본 개시에 따른 씨앗층을 형성하는 방법을 다른 방법으로 씨앗층을 구현하는 경우에, 본 개시에 따른 다른 기술 사상들은 개별적으로 및/또는 조합된 형태로 이 다른 씨앗층에 결합될 수 있다는 것은 당업자는 이해할 수 있을 것이다. 이러한 관점에 본 개시는 다음과 같은 것에 관한 것이다.In the present disclosure, a method of forming a seed layer, forming a sub-group III nitride semiconductor lump, forming a group III nitride semiconductor, combining a group III nitride semiconductor, forming a cavity, reducing crystal defects, , the rough surface formation on the p-type III-nitride semiconductor layer, the shape modification of the cavity, and the modification of the shape of the sub-III-nitride semiconductor lump are to be understood as forming the idea of the present disclosure individually. That is, in the case where the method of forming the seed layer according to this disclosure differs from that of the seed layer according to the present disclosure, other technical ideas according to this disclosure may be combined with this other seed layer individually and / It will be understood by those skilled in the art. In this regard, the disclosure relates to the following.

(1) 성장 방지막이 형성된 m면 기판 위에, 씨앗층을 형성하는 방법 및 이를 구비하는 3족 질화물 반도체 적층체(1) A method of forming a seed layer on an m-plane substrate on which a growth preventing film is formed, and a method of forming a III-

(2) 성장 방지막이 형성된 m면 기판에 3족 질화물 반도체층을 합체 또는 평탄화시키는 방법 및 이를 이용하는 3족 질화물 반도체 적층체(2) a method of incorporating or planarizing a Group III nitride semiconductor layer on an m-plane substrate having a growth preventing film formed thereon, and a method of forming a Group III nitride semiconductor layer

(3) 성장 방지막이 형성된 m면 기판 위에, 결정 결함이 감소된 3족 질화물 반도체를 성장하는 방법 및 이를 이용하는 3족 질화물 반도체 적층체(3) A method of growing a Group III nitride semiconductor with reduced crystal defects on an m-plane substrate on which a growth preventing film is formed, and a method of growing a Group III nitride semiconductor layer

(4) 성장 방지막이 형성된 m면 기판 위에, 공동이 구비된 3족 질화물 반도체를 성장하는 방법 및 이를 이용하는 3족 질화물 반도체 적층체, 특히, 평탄화에 이르까지, 공동을 형성하기까지 지나친 두께를 가지는 않은 형태 및/또는 공동을 구비하면서도 결정 결함이 감소된 형태.(4) A method of growing a Group III nitride semiconductor having cavities on an m-plane substrate having a growth preventing film formed thereon, and a method of growing a Group III nitride semiconductor layer using the same, A form with reduced morphology and / or cavities and reduced crystal defects.

(5) p형 3족 질화물 반도체층에 광 산란면을 형성한 3족 질화물 반도체 소자.(5) A Group III nitride semiconductor device having a light scattering surface formed on a p-type III-nitride semiconductor layer.

(6) 변형된 형상의 공동 및/또는 변형된 형상의 서브 3족 질화물 반도체 덩어리를 이용하는 3족 질화물 반도체층의 성장.(6) Growth of a Group III nitride semiconductor layer using sub-Group III nitride semiconductor lumps in a deformed shape of cavities and / or deformed shapes.

(7) 상기 방법 및 적층체의 조합(7) The combination of the above method and the laminate

(8) 상기 방법, 상기 적층체, 이들의 조합을 이용한 소자. 특히, pn접합을 이용하는 반도체 소자(예: 수직 구조 LED, 도 1 내지 도 4와 관련한 언급된 종래기술에 기술된 반도체 소자)(8) An element using the method, the laminate, or a combination thereof. In particular, semiconductor devices using pn junctions (e.g. vertical structure LEDs, semiconductor devices described in the prior art mentioned with reference to Figures 1 to 4)

(9) 공동의 단면은 합체 이후에 변형된 단면인 것을 특징으로 하는 3족 질화물 반도체 적층체.(9) The III-nitride semiconductor multilayer body according to (9), wherein the cavity cross-section is a deformed cross-section after the coalescence.

(10) 공동의 단면은 합체 이전에 변형된 단면인 것을 특징으로 하는 3족 질화물 반도체 적층체.(10) The III-nitride semiconductor multilayer body according to any one of the preceding claims, wherein the cavity cross-section is a section that has been deformed before incorporation.

(11) 공동의 단면은 4면 이상인 것을 특징으로 하는 3족 질화물 반도체 적층체. (11) The III-nitride semiconductor laminate according to any one of claims 1 to 3, wherein the cavity has four or more planes.

(12) 공동의 단면이 (11-2-2)면을 가지는 것을 특징으로 하는 3족 질화물 반도체 적층체.(12) A III-nitride semiconductor multilayer body having a (11-2-2) plane in its cross-section.

(13) 3족 질화물 반도체층 성장시의 공동의 단면은 -c면과 (11-22)면인 것을 특징으로 하는 3족 질화물 반도체 적층체.(13) A III-nitride semiconductor multilayer body characterized in that the cross-section of the cavity at the time of growing the III nitride semiconductor layer is -c surface and (11-22) plane.

(14) 공동의 단면이 a면 및 c면을 가지는 것을 특징으로 하는 3족 질화물 반도체 적층체.(14) The III-nitride semiconductor multilayer body according to any one of the preceding claims, wherein the cavity cross-section has an a-plane and a c-plane.

(15) 3족 질화물 반도체층 위에 n형 3족 질화물 반도체층;과 p형 3족 질화물 반도체층;을 더 포함하며, 3족 질화물 반도체 적층체가 3족 질화물 반도체 발광소자인 것을 특징으로 하는 3족 질화물 반도체 적층체.(15) The light emitting device according to any one of the above claims, further comprising an n-type Group III nitride semiconductor layer and a p-type Group III nitride semiconductor layer on the Group III nitride semiconductor layer, wherein the Group III nitride semiconductor stack is a Group III nitride semiconductor light emitting device Nitride semiconductor laminate.

(16) 3족 질화물 반도체층 위에 n형 3족 질화물 반도체층;과 p형 3족 질화물 반도체층;을 더 포함하며, 3족 질화물 반도체 적층체가 3족 질화물 반도체 수광소자인 것을 특징으로 하는 3족 질화물 반도체 적층체.(16) The light emitting device according to any one of (1) to (3), further comprising an n-type III nitride semiconductor layer and a p-type III nitride semiconductor layer on the III nitride semiconductor layer, wherein the III nitride semiconductor stack is a III- Nitride semiconductor laminate.

기판(100) 반도체층(300,500) 활성층(400)Substrate 100 semiconductor layer 300 500 active layer 400

Claims (10)

3족 질화물 반도체 적층체를 제조하는 방법에 있어서,
m면 기판 위에 3족 질화물 반도체의 성장을 위한 복수의 윈도우를 가지는 성장 방지 막을 형성하는 단계;
인접한 두 개의 윈도우로부터 성장되어 합체(coalescence)되며, 합체에 앞서 형성되는 공동(Cavitiy)을 가지는 3족 질화물 반도체층을 성장하는 단계; 그리고,
공동을 제거 용액의 통로로 이용하여 성장 방지 막을 제거하는 단계;를 포함하며,
공동의 단면이 3족 질화물 반도체층의 성장시에 형성되는 면들과 다른 면들을 가지도록 습식 식각되어 있는 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.A method for producing a III-nitride semiconductor laminate,
forming a growth prevention film having a plurality of windows for growing a Group III nitride semiconductor on a substrate;
Growing a Group III nitride semiconductor layer having cavities grown and coalesced from two adjacent windows and formed prior to coalescence; And,
Removing the growth preventing film by using the cavity as a passage of the removing solution,
Wherein a cavity cross-section is wet-etched so as to have a surface different from the surfaces formed at the time of growing the Group III nitride semiconductor layer. 청구항 1에 있어서,
공동의 단면은 합체 이후에 변형된 단면인 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 1,
Wherein the cavity cross-section is a modified cross-section after coalescence. m면 기판; m면 기판 위에 위치하며, 3족 질화물 반도체의 성장을 위한 복수의 윈도우를 가지는 성장 방지 영역; 인접한 두 개의 윈도우로부터 성장되어 합체(coalescence)되며, 합체에 앞서 형성되는 공동(Cavitiy)을 가지는 3족 질화물 반도체층;으로서, 공동의 단면이 3족 질화물 반도체층의 성장시에 형성되는 면들과 다른 면들을 가지는, 3족 질화물 반도체층;을 포함하며,
공동의 단면은 합체 이전에 변형된 단면인 것을 특징으로 하는 3족 질화물 반도체 적층체.m-sided substrate; a growth prevention region located on the m-plane and having a plurality of windows for growth of a group III nitride semiconductor; A Group III nitride semiconductor layer having cavities grown and grown from adjacent two windows and formed before the coalescence, wherein the cavity has a cross section different from the planes formed at the time of growing the Group III nitride semiconductor layer A Group III nitride semiconductor layer,
And the cavity cross-section is a section that has been deformed before incorporation. 청구항 1에 있어서,
공동의 단면은 4면 이상인 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 1,
And wherein the cavity has four or more planes of cross section. 청구항 1에 있어서,
공동의 단면이 (11-2-2)면을 가지는 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 1,
And the cavity has a (11-2-2) plane in cross-section. 청구항 1에 있어서,
3족 질화물 반도체층 성장시의 공동의 단면은 -c면과 (11-22)면인 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 1,
Wherein the cross-section of the cavity at the time of growing the Group III nitride semiconductor layer is -c surface and (11-22) plane. 청구항 1에 있어서,
공동의 단면이 a면 및 c면을 가지는 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 1,
Wherein the cavity cross-section has an a-plane and a c-plane. 청구항 1에 있어서,
3족 질화물 반도체층 위에 n형 3족 질화물 반도체층;과 p형 3족 질화물 반도체층;을 더 포함하며,
3족 질화물 반도체 적층체가 3족 질화물 반도체 발광소자인 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 1,
An n-type Group III nitride semiconductor layer and a p-type Group III nitride semiconductor layer on the Group III nitride semiconductor layer,
Wherein the III-nitride semiconductor multilayer structure is a III-nitride semiconductor light-emitting element. 청구항 1에 있어서,
3족 질화물 반도체층 위에 n형 3족 질화물 반도체층;과 p형 3족 질화물 반도체층;을 더 포함하며,
3족 질화물 반도체 적층체가 3족 질화물 반도체 수광소자인 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 1,
An n-type Group III nitride semiconductor layer and a p-type Group III nitride semiconductor layer on the Group III nitride semiconductor layer,
Wherein the III-nitride semiconductor multilayer structure is a III-nitride semiconductor light receiving element. 청구항 8 또는 청구항 9에 있어서,
공동의 단면은 4면 이상인 것을 특징으로 하는 3족 질화물 반도체 적층체를 제조하는 방법.The method according to claim 8 or 9,
And wherein the cavity has four or more planes of cross section.
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