KR101499323B1 - A Time to Digital Converter without Delay Cells and Phase Locked Loop including the same - Google Patents

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Abstract

본 발명은 지연 셀을 사용하지 않는 시간-디지털 변환기 및 이를 포함하는 위상 고정 루프를 개시한다. 본 발명에 따르면, 서로 다른 셋업 타임을 갖는 복수의 플립플롭을 포함하는 시간-디지털 변환기가 제공된다.  The present invention discloses a time-to-digital converter without a delay cell and a phase locked loop comprising the same. According to the present invention, there is provided a time-to-digital converter including a plurality of flip-flops having different set-up times.

Description

지연 셀을 사용하지 않는 시간-디지털 변환기 및 이를 포함하는 위상 고정 루프{A Time to Digital Converter without Delay Cells and Phase Locked Loop including the same}[0001] The present invention relates to a time-to-digital converter and a phase locked loop (PLL)

본 발명은 지연 셀을 사용하지 않는 시간-디지털 변환기에 관한 것으로서, 보다 상세하게는, 플립플롭만으로도 저전력 및 소면적으로 높은 해상도를 얻을 수 있는 시간-디지털 변환기 및 이를 포함하는 위상 고정 루프에 관한 것이다. The present invention relates to a time-to-digital converter which does not use a delay cell, and more particularly to a time-to-digital converter and a phase locked loop including the same that can obtain a high resolution with a low power and a small area by a flip- .

반도체 제조 공정 기술의 발달로 인해 회로 선폭이 감소하게 되고 이에 따라 회로의 집적화는 증대되고, 공급 전압 레벨의 감소에 의한 저전력화가 증대되고 있다. Due to the development of the semiconductor manufacturing process technology, the circuit linewidth is reduced, the integration of the circuit is increased, and the lowering of the power supply voltage due to the reduction of the supply voltage level is increasing.

그러나 이러한 회로 선폭의 감소는 누설 전류의 증가를 야기하여 아날로그 회로의 성능 저하를 가져오게 된다. 따라서 공정 기술의 발달에 맞추어 회로 설계 기술은 디지털화되고 있다. However, such a reduction in the circuit line width causes an increase in the leakage current, resulting in deterioration in the performance of the analog circuit. Therefore, the circuit design technology is digitized in accordance with the development of process technology.

근래에 시간-디지털 변환기는 회로를 디지털화하는데 있어서 가장 기본적이면서 효과적인 기술이라고 할 수 있다. 시간-디지털 변환기는 디지털 회로만으로 설계가 가능하며, 클록의 위상 차이를 디지털 신호로 변환하기 때문에 출력을 디지털 신호로 처리하기에 용이하다. In recent years, time-to-digital converters are the most basic and effective technique for digitizing circuits. The time-to-digital converter can be designed with only digital circuits, and it is easy to process the output as a digital signal because it converts the clock phase difference into a digital signal.

따라서 시간-디지털 변환기는 디지털 회로로 설계되는 클록 발생기에 널리 쓰일 수 있을 뿐 아니라, 제한된 범위에서의 아날로그-디지털 변환기에서도 효과적으로 쓰일 수 있다.Therefore, the time-to-digital converter can be widely used not only for a clock generator designed as a digital circuit but also for an analog-to-digital converter in a limited range.

도 1은 종래기술에 따른 시간-디지털 변환기를 도시한 도면이다. 1 is a diagram illustrating a conventional time-to-digital converter.

도 1에 도시된 바와 같이, 종래의 시간-디지털 변환기는 복수의 지연 셀들(100-n) 및 복수의 플립플롭(102-n)을 포함할 수 있다. As shown in FIG. 1, a conventional time-to-digital converter may include a plurality of delay cells 100-n and a plurality of flip-flops 102-n.

클록 CK1은 일정한 지연(T)을 갖는 지연 셀(100)에 의해 일정한 지연(T)을 가지고 클록 CK2에 의해 샘플링된다. 즉 플립플롭(102)은 상기 CK2의 상승 에지 시점에 CK1 신호가 지연 셀에 의해 지연된 신호값을 출력값(Q0, Q1, …)으로 출력한다. Clock CK1 is sampled by clock CK2 with a constant delay (T) by delay cell 100 having a constant delay (T). In other words the flip-flop 102 and outputs the delayed signal value by the delayed cell CK1 signal at the rising edge timing of the CK2 output value (Q 0, Q 1, ... ).

이때 시간-디지털 변환기는 플립플롭(102)들의 출력값(Q0, Q1, …)들에서 1인 값을 카운트하는데, 카운트한 1의 개수가 클록 CK1과 클록 CK2의 위상차가 된다. In this case, the time-to-digital converter counts a value of 1 in the output values (Q 0 , Q 1 , ...) of the flip-flops 102, and the number of counted 1 is a phase difference between the clocks CK 1 and CK 2.

그러나 시간-디지털 변환기는 일정한 지연(T) 내의 위상차는 검출할 수 없게 된다. However, the time-to-digital converter can not detect the phase difference within a certain delay (T).

시간-디지털 변환기의 지연(T)을 시간-디지털 변환기의 해상도라고 하며, 해상도는 지연 셀의 기본 지연 회로의 위상차에 의해 결정된다. 일반적으로 기본 지연회로는 가장 지연이 작은 인버터 두 개를 이용하여 만들며, 이보다 작은 해상도의 시간-디지털 변환기를 만들 수 없게 된다. 작은 인버터 한 개로도 만들 수 있나, 이는 위상이 반전되므로, 차동 방식의 플립플롭 등, 반전된 위상을 이용할 수 있는 추가적인 기술이 요구된다.The delay (T) of the time-to-digital converter is referred to as the resolution of the time-to-digital converter, and the resolution is determined by the phase difference of the basic delay circuit of the delay cell. Generally, the basic delay circuit is made using two inverters with the smallest delay, and it is impossible to make a time-to-digital converter with a smaller resolution. It can also be made of a single small inverter, but since the phase is inverted, an additional technique is needed that can take advantage of the inverted phase, such as a differential flip-flop.

또한, 클록의 지터가 계속 누적되면서 지연 셀을 지날수록 이러한 영향이 증가되어 위상차 검출의 정확성이 감소하며, 각 지연 셀의 일정하지 않은 상태로 인한 지터 역시 증가하게 되어 이 역시 위상차 검출의 정확성이 감소하게 된다.In addition, as the jitter of the clock continues to accumulate, the influence of this delay increases as the delay cell is passed. As a result, the accuracy of the phase difference detection decreases and the jitter due to the unstable state of each delay cell also increases. .

나아가, 지연 셀 사용에 따른 전력 및 면적 소모가 증가하며, 이는 높은 해상도를 얻기 위해서 더욱 정교한 지연 셀을 사용한다면 전력 및 면적 소모는 더욱 증가할 것이다.Furthermore, power consumption and area consumption increase with the use of delay cells, which will result in greater power and area consumption if more sophisticated delay cells are used to achieve higher resolutions.

상기한 종래기술의 문제점을 해결하기 위해, 본 발명은 높은 해상도를 만족하면서 위상 검출의 정확성을 확보함과 동시에 전력 및 면적 소모를 크게 줄일 수 있는 지연 셀이 없는 시간-디지털 변환기 및 이를 포함하는 위상 고정 루프를 제안하고자 한다. In order to solve the problems of the prior art described above, the present invention provides a time-to-digital converter without a delay cell that satisfies high resolution while ensuring the accuracy of phase detection and can greatly reduce power and area consumption, and a phase We propose a fixed loop.

상기한 기술적 과제를 해결하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 시간-디지털 변환기에 있어서, 서로 다른 셋업 타임을 갖는 복수의 플립플롭을 포함하는 시간-디지털 변환기가 제공된다. According to a preferred embodiment of the present invention, there is provided a time-to-digital converter comprising a plurality of flip-flops having different set-up times.

상기 복수의 플립플롭 각각은 제1 인버터 및 제2 인버터를 포함하는 백-투-백 인버터들을 포함하며, 상기 제1 및 제2 인버터를 구성하는 트랜지스터의 사이즈의 조정에 의해 상기 복수의 플립플롭 각각의 셋업 타임이 조정될 수 있다. Wherein each of the plurality of flip-flops includes back-to-back inverters including a first inverter and a second inverter, wherein the plurality of flip-flops Can be adjusted.

상기 트랜지스터의 사이즈는 게이트와 소스 및 드레인의 접촉 너비 및 채널 길이로 정의되며, 상기 접촉 너비와 길이의 조정에 의해 상기 셋업 타임이 조정될 수 있다. The size of the transistor is defined as the contact width and the channel length of the gate, the source and the drain, and the setup time can be adjusted by adjusting the contact width and the length.

상기 복수의 플립플롭 각각에 대한 트랜지스터의 사이즈는 전단에서 후단으로 갈수록 선형적으로 증가하는 시간-디지털 변환기. Wherein a size of a transistor for each of the plurality of flip-flops linearly increases from a front end to a rear end.

상기 백-투-백 인버터의 전파 지연을 이용하여 상기 셋업 타임이 조정될 수 있다. The set-up time can be adjusted using the propagation delay of the back-to-back inverter.

본 발명의 다른 측면에 따르면, 상기한 시간-디지털 변환기를 구비하는 위상 고정 루프가 제공된다. According to another aspect of the present invention, there is provided a phase locked loop comprising the time-to-digital converter.

본 발명에 따르면, 각 플립플롭의 셋업 타임(setup time)의 차이로 위상 차이를 검출하므로, 높은 해상도를 만족하면서 위상 차이 검출 성능의 향상을 가져올 수 있으며, 지연 셀을 사용하지 않아 시간-디지털 변환기 회로의 크기를 크게 감소하고 전력 소모를 줄일 수 있는 효과가 있다. According to the present invention, since the phase difference is detected by the difference of the setup time of each flip-flop, it is possible to improve the phase difference detection performance while satisfying the high resolution, The size of the circuit can be greatly reduced and the power consumption can be reduced.

도 1은 종래기술에 따른 시간-디지털 변환기의 구조를 도시한 도면.
도 2는 본 발명의 바람직한 일 실시예에 따른 시간-디지털 변환기의 구조를 도시한 도면.
도 3은 본 발명에 따른 시간-디지털 변환기에서 셋업 타임 조정이 가능한 플립플롭의 회로도.
도 4는 본 발명에 따른 트랜지스터 사이즈에 따른 셋업 타임의 변화를 도시한 도면.
도 5는 본 발명에 따른 시간-디지털 변환기의 해상도를 도시한 도면.
도 6은 본 발명에 따른 시간-디지털 변환기가 적용된 위상 고정 루프를 도시한 도면. 1 shows a structure of a time-to-digital converter according to the prior art;
2 is a diagram illustrating a structure of a time-to-digital converter according to a preferred embodiment of the present invention.
3 is a circuit diagram of a flip-flop capable of adjusting a setup time in a time-to-digital converter according to the present invention.
4 is a diagram illustrating a variation of a setup time according to a transistor size according to the present invention.
Figure 5 shows the resolution of a time-to-digital converter according to the invention;
6 is a diagram illustrating a phase locked loop to which a time-to-digital converter according to the present invention is applied;

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In order to facilitate a thorough understanding of the present invention, the same reference numerals are used for the same means regardless of the number of the drawings.

도 2는 본 발명의 바람직한 일 실시예에 따른 시간-디지털 변환기의 구조를 도시한 도면이고, 도 3은 본 발명에 따른 시간-디지털 변환기에서 셋업 타임 조정이 가능한 플립플롭의 회로도이다. FIG. 2 is a diagram illustrating a structure of a time-to-digital converter according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of a flip-flop in which a setup time can be adjusted in the time-to-digital converter according to the present invention.

도 2 내지 도 3에 도시된 바와 같이, 본 발명에 따른 시간-디지털 변환기는 종래의 구조에서 지연 셀이 제거되며, 서로 다른 셋업(setup time)을 갖는 복수의 플립플롭(200-n)을 포함할 수 있다. 2 to 3, the time-to-digital converter according to the present invention includes a plurality of flip-flops 200-n having delay cells removed in the conventional structure and having different setup times can do.

플립플롭은 클럭의 상승(또는 하강) 모서리(edge)에서 출력값이 변화하는 디지털 소자이다. 이러한 플립플롭에서 클럭의 상승(또는 하강) 모서리 시점에서 플립플롭의 입력 신호 값이 변화해서는 안되는 제한된 시간 구간이 있으며, 이처럼 제한된 시간 구간을 셋업 타임(setup time)과 홀드 타임(hold time)이라 한다.  A flip-flop is a digital device whose output changes at the rising (or falling) edge of the clock. In such a flip-flop, there is a limited time period during which the input signal value of the flip-flop should not change at the rising (or falling) edge of the clock. Such a limited time period is called a setup time and a hold time .

여기서, 셋업 타임은 클럭의 상승 모서리 시점에서 입력 신호가 변하지 않아야 하는 최소 시간 간격을 의미하며, 홀드 타임은 클럭의 상승 모서리 시점 이후 입력 신호가 변하지 않아야 하는 최소 시간 간격을 의미한다. Here, the setup time refers to the minimum time interval during which the input signal should not change at the rising edge of the clock, and the hold time refers to the minimum time interval during which the input signal should not change after the rising edge of the clock.

도 2에 도시된 바와 같이, 본 발명에 따른 시간-디지털 변환기는 계층 구조를 가지며, 앞 단계일수록 낮은 해상도를 가지나 넓은 위상 검출 범위를 갖는 시간-디지털 변환기를 사용하고, 다음 단계로 넘어갈수록 높은 해상도를 가지나 좁은 위상 검출 범위를 갖는 시간-디지털 변환기를 사용한다. As shown in FIG. 2, the time-to-digital converter according to the present invention uses a time-to-digital converter having a hierarchical structure and having a lower resolution but a wider phase detection range in the previous stage, To-digital converter with a narrow phase detection range.

도 3에 도시된 바와 같이, 본 발명에 따른 플립플롭은 마스터-슬레이브 구조를 가지며, 백-투-백(Back-to-Back) 인버터(제1 인버터(IBM) 및 제2 인버터(IBS))를 포함한다. As shown in FIG. 3, the flip-flop according to the present invention has a master-slave structure and includes a back-to-back inverter (a first inverter I BM and a second inverter I BS )).

본 발명에 따른 플립플롭은 게이트의 추가 없이 셋업 타임을 조정하기 위해 백-투-백 인버터의 전파 지연(propagation delay, tp)을 이용한다. The flip-flop according to the present invention uses the propagation delay (tp) of the back-to-back inverter to adjust the setup time without adding a gate.

전파 지연은 다음과 같이 정의될 수 있다. The propagation delay can be defined as follows.

Figure 112013043558991-pat00001
Figure 112013043558991-pat00001

여기서, CL은 전체 출력 부하, IF는 인버터의 전류이다. Where C L is the total output load and I F is the inverter current.

백-투-백 인버터(IBM, IBS)의 사이즈가 CL을 결정하기 때문에, 본 발명에 따르면, 백-투-백 인버터(IBM, IBS)의 사이즈를 조정하여 셋업 타임을 조정한다. Since the size of the back-to-back inverters I BM and I BS determines C L , according to the present invention, the size of the back-to-back inverters I BM and I BS is adjusted to adjust the setup time do.

도 3에 도시된 바와 같이, 본 발명에 따른 백-투-백 인버터는 복수의 트랜지스터(300-1 내지 300-4)를 포함하며, 트랜지스터의 사이즈 조정을 통해 셋업 타임을 조정한다. As shown in FIG. 3, the back-to-back inverter according to the present invention includes a plurality of transistors 300-1 to 300-4, and adjusts the setup time by adjusting the size of the transistors.

여기서, 트랜지스터의 사이즈는 게이트와 소스 및 드레인의 접촉 너비 및 채널 길이로 정의되며, 접촉 너비 및 길이의 조정을 통해 셋업 타임을 결정할 수 있다. Here, the size of the transistor is defined as the contact width and the channel length of the gate, the source and the drain, and the setup time can be determined by adjusting the contact width and the length.

본 발명의 바람직한 일 실시예에 따르면, 전단에 배치된 플립플롭에서 후단으로 갈수록 트랜지스터의 사이즈가 선형적으로 증가하며, 이에 따라 도 4에 도시된 바와 같이, 전단에서 후단으로 갈수록 셋업 타임이 선형적으로 증가하게 된다. According to a preferred embodiment of the present invention, the size of the transistor linearly increases from the flip-flop disposed at the front end to the rear end. As a result, as shown in FIG. 4, .

여기서, 도 4는 길이를 고정한 상태에서 접촉 너비를 선형적으로 증가시킬 때의 셋업 타임의 변화를 도시한 도면이다. Here, FIG. 4 is a diagram showing a change in setup time when the contact width is linearly increased in a state where the length is fixed.

도 5는 본 발명에 따른 시간-디지털 변환기의 해상도를 도시한 것으로서, 해상도가 약 4ps인 것을 확인할 수 있으며, 이는 0.13-㎛ 공정에 의한 하나의 지연 셀을 이용하는 것보다 더 작은 해상도이다. FIG. 5 illustrates the resolution of the time-to-digital converter according to the present invention, and it can be seen that the resolution is about 4 ps, which is smaller than using one delay cell by the 0.13-μm process.

표 1은 종래의 시간-디지털 변환기와 본 발명에 따른 시간-디지털 변환기를 비교한 것이다. Table 1 compares a conventional time-to-digital converter with a time-to-digital converter according to the present invention.

Figure 112013043558991-pat00002
Figure 112013043558991-pat00002

표 1에 나타난 바와 같이, 본 발명과 같이 지연 셀이 없는 시간-디지털 변환기를 이용하는 경우 높은 해상도와 저전력을 달성할 수 있는 것을 확인할 수 있다. As shown in Table 1, it can be seen that high resolution and low power can be achieved when a time-to-digital converter without a delay cell is used as in the present invention.

본 발명에 따른 시간-디지털 변환기는 도 6과 같이 ADPLL(All-Digital Phase-Locked Loop)의 일부 구성으로 적용될 수 있다. The time-to-digital converter according to the present invention can be applied as a part of an all-digital phase-locked loop (ADPLL) as shown in FIG.

위상 고정 루프는 전압조정발진기(Voltage Control Oscillator: VCO)를 구비하면서 소정 주파수로 출력되는 신호를 피드백받아 이를 기준 주파수와 비교하여 원하는 출력 신호가 원하는 주파수로 고정되도록 한다. The phase locked loop includes a voltage controlled oscillator (VCO), receives a signal output at a predetermined frequency, compares it with a reference frequency, and fixes a desired output signal to a desired frequency.

이러한 위상 고정 루프의 모든 구성이 디지털 방식으로 구현된 것이 ADPLL이며, 본 발명에 따른 시간-디지털 변환기는 높은 해상도와 저전력 소모 및 적은 사이즈로 위상차를 검출하여 출력 신호가 원하는 주파수로 고정되도록 한다. The ADPLL in which all the configurations of the phase locked loop are implemented in a digital manner, and the time-to-digital converter according to the present invention detects the phase difference with high resolution, low power consumption and small size so that the output signal is fixed to a desired frequency.

도 6의 위상 고정 루프의 다른 구성은 당업자에게 공지된 것으로 이에 대한 상세한 설명은 생략한다. Other configurations of the phase locked loop of FIG. 6 are well known to those skilled in the art, and a detailed description thereof will be omitted.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the relevant art that various modifications, additions and substitutions are possible, without departing from the spirit and scope of the invention as defined by the appended claims. The appended claims are to be considered as falling within the scope of the following claims.

Claims (6)

시간-디지털 변환기에 있어서,
서로 다른 셋업 타임을 갖는 복수의 플립플롭을 포함하되,
상기 복수의 플립플롭 각각은 제1 인버터 및 제2 인버터를 포함하는 백-투-백 인버터들을 포함하며, 상기 제1 및 제2 인버터를 구성하는 트랜지스터의 사이즈의 조정에 의해 상기 복수의 플립플롭 각각의 셋업 타임이 조정되는 시간-디지털 변환기.A time-to-digital converter,
A plurality of flip-flops having different set-up times,
Wherein each of the plurality of flip-flops includes back-to-back inverters including a first inverter and a second inverter, wherein the plurality of flip-flops To-digital converter in which the set-up time of the analog-to-digital converter is adjusted. 삭제delete 제1항에 있어서,
상기 트랜지스터의 사이즈는 게이트와 소스 및 드레인의 접촉 너비 및 채널 길이로 정의되며, 상기 접촉 너비와 길이의 조정에 의해 상기 셋업 타임이 조정되는 시간-디지털 변환기. The method according to claim 1,
Wherein the size of the transistor is defined as a contact width and a channel length of a gate, a source and a drain, and the setup time is adjusted by adjusting the contact width and the length. 제3항에 있어서,
상기 복수의 플립플롭 각각에 대한 트랜지스터의 사이즈는 전단에서 후단으로 갈수록 선형적으로 증가하는 시간-디지털 변환기. The method of claim 3,
Wherein a size of a transistor for each of the plurality of flip-flops linearly increases from a front end to a rear end. 제3항에 있어서,
상기 백-투-백 인버터의 전파 지연을 이용하여 상기 셋업 타임이 조정되는 시간-디지털 변환기. The method of claim 3,
And the set-up time is adjusted using the propagation delay of the back-to-back inverter. 제1항에 따른 시간-디지털 변환기를 구비하는 위상 고정 루프. A phase locked loop comprising a time-to-digital converter according to claim 1.
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JP2008160594A (en) * 2006-12-25 2008-07-10 Sharp Corp Time digital converter and digital phase locked loop device, receiver
KR20110045033A (en) * 2008-08-01 2011-05-03 가부시키가이샤 어드밴티스트 Time measuring circuit, time measuring method, time digital converter and test device using them

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