KR101497516B1 - 디렉토리 기반의 멀티코어 아키텍처 상에서 캐시 상태 전송의 가속화 - Google Patents

디렉토리 기반의 멀티코어 아키텍처 상에서 캐시 상태 전송의 가속화 Download PDF

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Abstract

본 개시에서는 멀티코어 프로세서에서 캐시 상태 전송을 가속화하는 기술을 개시한다. 멀티코어 프로세서는 제1 타일(tile), 제2 타일 및 제3 타일을 포함할 수 있다. 멀티코어 프로세서는 제1 타일에서의 제1 코어 상에서 수행되는 쓰레드를 제2 타일로 이송 개시할 수 있다. 멀티코어 프로세서는 제1 타일의 제1 캐시에서 제2 타일의 제2 캐시로 전송될 블록들의 블록 어드레스를 결정하고, 제3 타일에서의 디렉토리가 블록 어드레스에 해당함을 식별할 수 있다. 멀티코어 프로세서는 제2 캐시가 블록을 공유함을 반영하도록 디렉토리를 갱신할 수 있다. 멀티코어 프로세서는 쓰레드를 제1 타일로부터 제2 타일로 이송하는 것을 완료하는 데에 효과적이도록 제1 타일 내의 제1 캐시로부터 제2 타일 내의 제2 캐시로 블록들을 전송할 수 있다.

Description

디렉토리 기반의 멀티코어 아키텍처 상에서 캐시 상태 전송의 가속화{ACCELERATING CACHE STATE TRANSFER ON A DIRECTORY-BASED MULTICORE ARCHITECTURE}
여기서 달리 지적되지 않는다면, 본 항목에서 기술되는 사항은 본 출원의 청구범위에 대한 종래기술이 아니며 본 항목에 포함시킴으로 인하여 종래기술로 인정되지 않는다.
더 많은 코어들이 단일 멀티코어 칩으로 집적됨에 따라, 멀티코어 칩의 기능성, 성능 및/또는 온도를 관리하고 향상시키기 위하여 쓰레드 이송(thread migration)에 대한 사용이 증가될 수 있다. 통상적인 쓰레드 이송 시나리오에서, 제1 코어는 어느 한 쓰레드를 실행하고 제1 캐시를 사용할 수 있다. 제1 캐시는 쓰레드를 실행함에 있어서 메모리로부터 요구된 데이터로 채워질 수 있다. 제1 캐시가 채워진 후에, 제1 캐시는 캐시 히트를 보이며, 이에 따라 제1 캐시는 요구된 데이터를 효과적으로 찾을 수 있다.
쓰레드 이송 중에, 컨트롤러가 제1 코어로부터 제2 코어로 쓰레드를 이송할 수 있으며, 이로써 제2 코어는 그 쓰레드의 실행을 전달 받게 된다. 제2 코어는 "콜드(cold)"(즉, 빈 상태의) 제2 캐시를 사용할 수 있다. 결과적으로, 제2 캐시는 캐시 히트가 아닌 캐시 미스를 보이며, 이에 따라 요구된 데이터는 제2 캐시에서 찾을 수 없게 된다. 각 캐시 미스 후에, 요구된 데이터는 멀티코어 칩 상에서 제1 캐시와 같이 다른 캐시로부터 요구에 따라 펫치(fetch)될 수 있다. 제2 캐시가 "웜업(warm up)"(즉, 요구된 데이터로 채워진 상태)되면, 제2 캐시는 캐시 히트를 보일 수 있다. 그러나, 제2 캐시를 요구에 따른 펫치를 통해 웜업시키는 것은 상당한 시간 및 에너지 비용을 야기할 수 있다. 이러한 비용은 특히 큰 캐시를 채울 때와 잦은 쓰레드 이송을 구현한 아키텍처에서 부담이 될 수 있다.
본 개시는 일반적으로 멀티코어 프로세서에서 캐시 상태 전송(cache state transfer)을 가속화하기 위한 기술을 개시한다. 예시적인 멀티코어 프로세서는 제1 타일(tile), 제2 타일 및 제3 타일을 포함할 수 있다. 이 멀티코어 프로세서는 캐시 상태 전송이 가속화될 수 있는 방법을 수행하도록 구성될 수 있다. 일부 예시적인 방법들은 멀티코어 프로세서 내의 제1 타일에서의 제1 코어 상에서 수행되는 쓰레드의 이송을 개시하는 단계를 포함할 수 있는데, 여기서 제1 타일은 제1 코어 및 제1 캐시를 포함하고 제2 타일은 제2 코어 및 제2 캐시를 포함한다. 예시적은 방법들은 제1 캐시에서 제2 캐시로 전송될 블록들의 블록 어드레스를 결정하는 단계와, 그리고 멀티코어 프로세서 내의 제3 타일을 식별하는 단계를 더 포함할 수 있는데, 여기서 제3 타일은 위 블록 어드레스에 해당하는 디렉토리를 포함한다. 예시적은 방법들은 또한 제2 캐시가 블록을 공유함을 반영하도록 디렉토리를 갱신하는 단계와, 그리고 쓰레드를 제1 타일로부터 제2 타일로 이송하는 것을 완료하는 데에 효과적이도록 제1 타일 내의 제1 캐시로부터 제2 타일 내의 제2 캐시로 블록들을 전송하는 단계를 포함할 수 있다.
본 개시는 또한 일반적으로 몇몇 멀티코어 프로세서들을 개시한다. 일부 예시적인 멀티코어 프로세서들은 제1 타일, 제2 타일 및 제3 타일을 포함할 수 있다. 제1 타일은 제1 코어, 제1 캐시 및 제1 디렉토리를 포함할 수 있다. 제2 타일은 제2 코어, 제2 캐시 및 제2 디렉토리를 포함할 수 있다. 제3 타일은 제3 코어, 제3 캐시 및 제3 디렉토리를 포함할 수 있다. 멀티코어 프로세서는 제1 타일에서의 제1 코어 상에서 실행되는 쓰레드의 제2 타일로의 이송을 개시하도록 구성된다. 멀티코어 프로세서는 또한 제1 캐시로부터 제2 캐시로 전송될 블록들의 블록 어드레스를 결정하고, 그리고 상기 블록 어드레스에 해당하는 디렉토리를 식별하도록 구성된다. 이 멀티코어 프로세서는 제2 캐시가 블록들을 공유함을 반영하도록 디렉토리를 갱신하도록 더 구성될 수 있다. 이 멀티코어 프로세서는 또한 제1 타일로부터 제2 타일로 쓰레드의 이송을 완료하기 위하여 상기 블록들을 제1 타일 내의 제1 캐시로부터 제2 타일 내의 제2 캐시로 전송하도록 구성될 수 있다.
본 발명은 또한 일반적으로 몇몇 멀티코어 프로세서들을 개시한다. 일부 예시적인 멀티코어 프로세서들은 제1 타일, 제2 타일, 제3 타일 및 제4 타일을 포함할 수 있다. 제1 타일은 제1 코어, 제1 캐시 및 제1 디렉토리를 포함할 수 있다. 제2 타일은 제2 코어, 제2 캐시 및 제2 디렉토리를 포함할 수 있다. 제3 타일은 제3 코어, 제3 캐시 및 제3 디렉토리를 포함할 수 있다. 제4 타일은 제4 코어, 제4 캐시 및 제4 디렉토리를 포함할 수 있다. 멀티코어 프로세서는 제1 코어 상에서 실행되는 쓰레드의 제1 타일에서 제2 타일로의 이송을 개시하도록 구성된다. 멀티코어 프로세서는 또한 제1 캐시로부터 제2 캐시로 전송될 제1 블록들의 제1 세트의 블록 어드레스 및 제2 블록들의 제2 세트의 블록 어드레스를 결정하도록 구성될 수 있다. 또한, 멀티코어 프로세서는 제3 디렉토리가 제1 세트의 블록 어드레스에 해당하고 제4 디렉토리가 제2 세트의 블록 어드레스에 해당함을 식별하도록 구성될 수 있다. 멀티코어 프로세서는 또한 제2 캐시가 제1 블록들을 공유함을 반영하도록 제3 디렉토리를 갱신하고 제2 캐시가 제2 블록들을 공유함을 반영하도록 제4 디렉토리를 갱신하도록 더 구성될 수 있다. 이 멀티코어 프로세서는 또한 제1 타일로부터 제2 타일로 쓰레드의 이송을 완료하기 위하여 상기 제1 블록들 및 제2 블록들을 제1 캐시로부터 제2 캐시로 전송하도록 구성될 수 있다. 이 멀티코어 프로세서는 쓰레드를 제2 코어 상에서 실행하도록 구성될 수 있다.
전술한 설명은 예시를 위한 것일 뿐 어떤 식으로든 제한적인 것은 아니다. 전술한 예시적은 측면, 실시예 및 특징들에 더하여, 추가적인 측면, 실시예 및 특징들이 이하의 설명 및 도면을 통해 이해될 것이다.
본 개시의 전술한 특징 및 다른 특징은 첨부 도면과 결합하여, 다음의 설명 및 첨부된 청구범위로부터 더욱 충분히 명백해질 것이다. 이들 도면은 본 개시에 따른 단지 몇 개의 실시예를 묘사할 뿐이고, 따라서, 본 개시의 범위를 제한하는 것으로 고려되어서는 안 될 것임을 이해하면서, 본 개시는 첨부 도면의 사용을 통해 더 구체적이고 상세하게 설명될 것이다.
도 1은 캐시 상태 전송을 가속화하도록 적응된 예시적인 디렉토리-기반의 멀티코어 아키텍처를 도시한 기능적인 블록도이고;
도 2는 주어진 블록 어드레스에 해당하는 블록을 저장하는 하나 이상의 캐시를 나타내도록 적응된 예시적인 비트 벡터(bit vector)를 도시한 기능적인 블록도이고;
도 3은 주어진 타일로부터 전송되는 각 블록에 대하여 디렉토리 상태 및 타일 상태를 나타내는 레코드를 유지호도록 적응된 예시적인 디렉토리-기반의 멀티코어 아키텍처를 나타내는 기능적인 블록도이고;
도 4는 멀티코어 아키텍처에서 캐시 상태 전송을 가속화하기 위한 예시적인 프로세스를 나타내는 흐름도이고;
도 5는 예시적인 컴퓨팅 시스템을 나타내는 블록도이고; 그리고
도 6은 컴퓨터 프로그램 제품을 나타내는 도식적인 그림이며,
모두 제시된 일부 실시예에 따른 것이다.
이하의 상세한 설명에서 본 개시의 일부를 이루는 첨부된 도면이 참조된다. 문맥에서 달리 지시하고 있지 않은 한, 통상적으로, 도면에서 유사한 부호는 유사한 컴포넌트를 나타낸다. 상세한 설명, 도면, 그리고 청구범위에 설명되는 예시적인 실시예는 제한적으로 여겨지지 않는다. 여기에서 제시되는 대상의 범위 또는 사상에서 벗어나지 않으면서도 다른 실시예가 이용되거나, 다른 변경이 이루어질 수 있다. 여기에서 일반적으로 설명되고, 도면에 도시되는 본 개시의 양태는 다양한 다른 구성으로 배열, 대체, 조합, 및 설계될 수 있음과 이 모두가 여기에서 명시적으로 고려되고 본 개시의 일부를 이룸이 기꺼이 이해될 것이다.
본 개시는 그 중에서도 일반적으로 쓰레드 이송 중 혹은 후에 적절한 캐시들 간에 캐시 상태를 전송하도록 적응된 디렉토리 기반의 멀티코어 아키텍처에 관한 것이다. 일 예시에 따르면, 멀티코어 프로세서는 제1 타일, 제2 타일 및 제3 타일을 포함할 수 있다. 제1 타일은 제1 코어, 연관된 제1 캐시 및 제1 디렉토리를 포함할 수 있다. 제2 x일은 제2 코어, 연관된 제2 캐시 및 제2 디렉토리를 포함할 수 있다. 제3 타일은 제3 코어, 연관된 제3 캐시 및 제3 디렉토리를 포함할 수 있다. 제1 코어는 쓰레드를 실행하도록 구성될 수 있다. 제1 코어가 쓰레드를 실행함에 따라 제1 캐시는 메모리로부터 가져온 데이터로 채워질 수 있다. 이 데이터는 하나 이상의 블록 어드레스와 연관될 수 있다. 이 실시예에서, 이들 블록 어드레스는 제3 디렉토리에 해당할 수 있다. 즉, 제3 디렉토리는 블록 어드레스에 해당하는 데이터가 제1 캐시에서 발견될 수 있음을 나타낼 수 있다.
컨트롤러가 제1 타일로부터 제2 타일로 쓰레드를 이송하도록 구성될 수 있다. 이러한 방식으로, 제2 코어는 제1 코어로부터의 쓰레드의 실행을 인계 받을 수 있다. 컨트롤러는 또한 제1 캐시에 저장된 데이터와 연관된 블록 어드레스를 결정하고 블록 어드레스에 해당하는 디렉토리를 식별하도록 구성될 수 있다. 이 실시예에서, 제3 디렉토리는 블록 어드레스에 해당할 수 있다. 결과적으로, 컨트롤러는 제2 캐시가 그 데이터를 포함함을 반영하도록 제3 디렉토리를 업데이트하도록 구성될 수 있다. 컨트롤러는 또한 제1 캐시로부터 제2 캐시로 데이터를 전송하도록 구성될 수 있다. 제2 코어가 쓰레드를 실행할 때, 제2 캐시는 캐시 히트를 보일 수 있는데, 제1 캐시 내의 데이터가 제2 캐시로 전송되었기 때문이다.
이제 도 1을 참조하면, 여기에 제시된 적어도 일부 실시예에 따라 기능적인 블록도가 캐시 상태 전송을 가속화하도록 적응된 예시적인 디렉토리-기반의 멀티코어 아키텍처(100)를 도시한다. 아키텍처(100)는 타일 A(104A), 타일 B(104B), 타일 C(104C) 및 타일 D(104D)를 포함하는 복수의 타일을 포함할 수 있다. 이 타일(104A-104D)은 코어(106A-106D), 캐시(108A-108D) 및 디렉토리(110A-110D)를 포함할 수 있다. 타일(104A-104D)은 집합적으로 또는 일반적으로 타일(104)로 지칭될 수 있다. 코어(106A-106D)는 집합적으로 코어(106)로 지칭될 수 있다. 캐시(108A-108D)는 집합적으로 또는 일반적으로 캐시(108)로 지칭될 수 있다. 디렉토리(110A-110D)는 집합적으로 또는 일반적으로 디렉토리(110)로 지칭될 수 있다. 도 1에 도시된 예에서, 아키텍처(100)는 16 개의 타일(104)을 포함할 수 있다. 다른 실시예에서, 아키텍처(100)는 캐시를 공유하는 타일에서 임의의 적절한 수의 코어 및/또는 임의의 적절한 수의 타일을 포함할 수 있다.
각각의 코어(106), 캐시(108) 및 디렉토리(110)는 타일(104) 중 하나에 해당할 수 있다. 타일(104)은 또한 컨트롤러(112A-112D)를 포함할 수 있다. 컨트롤러(112A-112D)는 집합적으로 또는 일반적으로 컨트롤러(112)로 지칭될 수 있다. 컨트롤러(112)는 타일(104) 간의 통신을 가능하게 할 뿐만 아니라 각 캐시(108) 및 각 디렉토리(110) 상에서 동작을 수행하도록 구성될 수 있다. 일부 다른 실시예에서, 하나 이상의 타일(104)은 각각 개별적인 캐시 컨트롤러 및 디렉토리 컨트롤러와 같이 복수의 컨트롤러를 포함할 수 있다.
디렉토리(110) 각각은 블록 어드레스를 이 블록 어드레스에 해당하는 블록을 저장하는 하나 이상의 캐시(108)로 매핑하도록 구성될 수 있다. 각각의 디렉토리(110)는 블록 어드레스의 세트(예컨대, 순차적인 어드레스의 범위)와 연관될 수 있다. 일부 다른 실시예에서, 각 디렉토리(110)에 할당된 블록 어드레스는 비순차적(예컨대, 여러 크기로 인터리리빙된)일 수 있다. 블록 어드레스의 그룹은 디렉토리(110) 사이에서 동등하게 할당될 수 있다. 예컨대, 디렉토리(110A)는 순차적인 블록 어드레스의 제1 범위와 연관될 수 있고, 디렉토리(110B)는 순차적인 블록 어드레스의 제1 범위와 연관될 수 있고, 등이다. 디렉토리(110)와 블록 어드레스 간의 매핑은 고정 혹은 가변일 수 있다. 또한, 디렉토리(110) 간의 매핑은 컨트롤러(112)에 의해 알려지거나 또는 적절한 소스로부터 컨트롤러(112)에 의해 가져올 수 있다.
일부 실시예에서, 각 디렉토리(110)는 복수의 비트 벡터를 포함할 수 있으며, 복수의 비트 벡터 각각은 블록 어드레스의 각 세트의 하나에 해당한다. 비트 벡터의 예시적인 실시예가 도 2에 도시되어 있는데, 이는 아래에서 상세히 기술한다. 각 비트 벡터는 캐시(108)의 수에 해당하는 수의 비트를 저장하도록 구성된다. 예컨대, 각각의 비트 벡터는 16 비트를 저장하도록 구성될 수 있으며, 여기서 각 비트는 16 개의 캐시[예컨대 도 1의 캐시(108)] 중 하나에 해당한다. 16 비트 각각은 적어도 두 개의 비트 값을 가진다. 제1 비트 값(예컨대, 논리 "1")은 해당 캐시가 비트 벡터와 연관된 블록 어드레스에 해당하는 블록을 저장함을 나타낸다. 제2 비트 값(예컨대, 논리 "0")은 해당 캐시가 비트 벡터와 연관된 블록 어드레스에 해당하는 블록을 저장하지 않음을 나타낸다. 여러 다른 실시예들이 다른 적절한 디렉토리 포맷에 의존할 수 있는데, 예컨대 거친 비트 벡터(coarse bit vector), 제한된 포인터, 또는 성긴 디렉토리(sparse directory) 등이 있다.
제1 예시적인 구현에서, 타일 D(104D)는 코어 D(106D)를 통해 쓰레드를 실행하도록 구성될 수 있다. 쓰레드를 실행하는 동안, 코어 D(106D)는 메모리(도시되지 않음)로부터 데이터를 가져와서 그 데이터를 캐시 D(108D)에 저장할 수 있다. 컨트롤러 D(112D)는 쓰레드를 타일 D(104D)로부터 타일 A(104A)로 이송하도록 적응될 수 있으며, 이에 따라 코어 A(104A)는 그 쓰레드를 실행할 수 있다. 캐시 A(108A)는 초기에 콜드(cold) 상태이므로, 캐시 A(108A)는 쓰레드의 실행 동안에 요구된 데이터에 대해 캐시 미스를 보일 수 있다. 각 캐시 미스에 대하여, 컨트롤러 A(112A)는 요구된 데이터의 블록 어드레스로 매핑되는 디렉토리를 결정하도록 구성될 수 있다. 전술한 바와 같이, 블록 어드레스의 범위들과 각 디렉토리(110) 사이의 매핑은 컨트롤러(112)에 의해 알 수 있거나 혹은 적절한 소스로부터 가져올 수 있다.
이 제1 실시예에서, 컨트롤러 A(112A)는 디렉토리 C(110C)가 요구된 블록 어드레스를 매핑함을 결정할 수 있다. 결과적으로, 컨트롤러 A(112A)는 블록 어드레스에 해당하는 블록을 저장하는 캐시에 관하여 컨트롤러 C(112C)에 쿼리(query)할 수 있다. 디렉토리 C(110C)는 블록 어드레스에 해당하는 블록을 저장하는 캐시를 식별하는 비트 벡터를 포함할 수 있다. 이 제1 실시예에서, 디렉토리 C(110C)는 캐시 C(108C)가 블록 어드레스에 해당하는 블록을 저장함을 식별할 수 있다. 따라서, 컨트롤러 C(112C)는 디렉토리 C(110C)를 판독하고, 캐시 C(108C)로부터 블록을 가져오고, 그리고 쿼리에 대해 블록을 컨트롤러 A(112A)에 제공함으로써 응답하도록 구성될 수 있다. 컨트롤러 A(112A)는 그 다음 블록을 캐시 A(108A)에 저장할 수 있다.
전술한 제1 실시예에서, 블록 어드레스로 매핑되는 디렉토리와 각 블록을 저장하는 캐시는 동일한 타일 내에 포함된다. 제1 실시예가 비교적 직접적으로 도시하고 있으나, 타일 A(104A) 및 타일 C(104C)에 관한 두-합 코히어런스 트랜잭션(two-hop coherence transaction)과 같이, 요구된 데이터를 저장하는 캐시는 좀처럼 디렉토리와 같이 동일한 타일에 있지 않는다. 즉, 요구된 데이터를 저장하는 캐시는, 아래 다른 실시예로 설명하는 바와 같이, 통상 디렉토리와는 다른 타일에 있게 된다. 이러한 많은 경우에서, 요구된 데이터는 쓰레드 이송이 시작되는 타일에 포함된 캐시에서 찾을 수 있게 된다.
제2 실시예에서, 컨트롤러 A(112A)는 디렉토리 B(110B)가 요구된 데이터의 블록 어드레스를 매핑함을 결정하도록 구성될 수 있다. 결과적으로, 컨트롤러 A(112A)는 블록 어드레스에 해당하는 블록을 저장하는 캐시에 대하여 컨트롤러 B(112B)에 쿼리하도록 적응될 수 있다. 디렉토리 B(110B)는 블록 어드레스에 해당하는 블록을 저장하는 캐시를 식별하는 비트 벡터를 포함할 수 있다. 이 제2 실시예에서, 디렉토리 B(110B)는 캐시 D(108D)가 블록 어드레스에 해당하는 블록을 저장함을 식별할 수 있다. 따라서, 컨트롤러 B(112B)는 쿼리를 컨트롤러 D(112D)에 포워딩하도록 적응될 수 있다. 컨트롤러 D(112D)는 블록을 캐시 D(108D)에서 컨트롤러 A(112A)로 제공함으로써 쿼리에 응답할 수 있다. 컨트롤러 A(112A)는 그 다음 블록을 캐시 A(108A)에 저장할 수 있다.
제1 실시예에서 기술한 두-합 코히어런스 트랜잭션에 비하여, 제2 실시예는 타일 A(104A), 타일 B(104B) 및 타일 D(104D) 간의 세-합 코히어런스 트랜잭션(three-hop coherence transaction)에 관한다. 세-합 트랜잭션은 비용 소모가 많을 수 있는데, 특히 캐시 A(108A)가 콜드 상태일 때 많은 캐시 미스를 보일 수 있기 때문이다. 또한, 각 트랜잭션은 순차적일 수 있는데, 이 역시 비용 소모를 증가시킬 수 있다. 즉, 컨트롤러 A(112A)는, 비록 많은 경우에서 데이터가 동일한 소스(예컨대, 제2 실시예에서 캐시 D(108D))로부터 가져올 수 있지만, 각 캐시 미스 후에 요구된 데이터에 대한 개별 쿼리를 개시하도록 적응될 수 있다. 이하에서는 전술한 제1 및 제2 실시예들의 여러 단점들을 해결하는 제3 실시 구현예를 설명한다.
제3 실시예에서, 컨트롤러 D(112D)가 타일 D(104D)로부터 타일 A(104A)로 쓰레드의 이송을 개시하도록 구성될 때, 컨트롤러 D(112D)는 또한 캐시 D(108D)에 저장된 블록에 대한 블록 어드레스를 결정하도록 구성될 수 있다. 컨트롤러 D(112D)는, 캐시 D(108D)의 캐시 태그 어레이(도시 되지 않음)를 스캐닝함으로써, 캐시 D(108D)에 저장된 블록에 대한 블록 어드레스를 결정하도록 적응될 수 있다. 캐시 D(108D)에 저장된 블록에 대한 블록 어드레스를 결정함에 따라, 컨트롤러 D(112D)는 블록 어드레스로 매핑되는 디렉토리를 결정하도록 적응될 수 있다.
이 실시예에서, 컨트롤러 D(112D)는 디렉토리 B(110B) 및 디렉토리 C(110C)가 블록 어드레스의 제1 세트 및 블록 어드레스의 제2 세트에 각각 매핑됨을 결정하도록 구성될 수 있다. 결과적으로, 컨트롤러 D(112D)는, 타일 A(104A)가 블록 어드레스의 제1 세트에 해당하는 블록의 공유자임을 나타내도록, 컨트롤러 B(112B)에게 디렉토리 B(110B)를 업데이트하도록 지시하게끔 적응될 수 있다. 컨트롤러 B(112B)는, 블록 어드레스의 제1 세트에 해당하는 비트 벡터 내에서, 캐시 A(108A)에 해당하는 비트의 비트 값을 변경함에 의해 디렉토리 B(110B)를 갱신하도록 적응될 수 있다. 컨트롤러 D(112D)는 또한, 타일 A(104A)가 블록 어드레스의 제2 세트에 해당하는 블록의 공유자임을 나타내도록 디렉토리 C(110C)를 갱신하도록 컨트롤러 C(112C)에게 지시하게끔 구성될 수 있다. 컨트롤러 C(112C)는 또한, 블록 어드레스의 제2 세트에 해당하는 비트 벡터 내에서, 캐시 A(108A)에 해당하는 비트의 비트 값을 변경시킴에 의해 디렉토리 C(110C)를 갱신하도록 구성될 수 있다.
일부 실시예에서, 컨트롤러 D(112D)는, 단일 메시지를 전송함으로써 타일 A(104A)가 블록 어드레스의 제1 세트에 해당하는 블록의 공유자임을 나타내도록 디렉토리 B(110B)를 갱신하게끔 컨트롤러 B(112B)에게 지시하도록 적응될 수 있다. 컨트롤러 D(112D)는 또한, 단일 메시지를 전송함으로써 타일 A(104A)가 블록 어드레스의 제2 세트에 해당하는 블록의 공유자임을 나타내도록 디렉토리 C(110C)를 갱신하게끔 컨트롤러 C(112C)에게 지시하도록 적응될 수 있다. 예컨대, 그 메시지는 블록이 전송되는 캐시(예컨대 캐시 A(108A))의 식별자 및 블록 어드레스의 리스트를 포함할 수 있다. 복수의 블록 어드레스를 포함하는 단일 메시지를 전송함으로써, 컨트롤러(112)는, 개별 메시지가 캐시에서 미싱된 블록 어드레스 마다 전송되는 온-디멘드 펫칭(on-demand fetching)에 비교하였을 때, 보다 효과적으로 관련 디렉토리를 갱신할 수 있다.
타일 A(104A)가 블록의 공유자임을 나타내도록 컨트롤러 B(112B)가 디렉토리 B(110B)를 갱신할 때, 컨트롤러 B(112B)는 컨트롤러 D(112D)에게 제1 디렉토리 확인 메시지(first directory acknowledgement message)를 전송하도록 적응될 수 있다. 제1 디렉토리 확인 메시지는 디렉토리 B(110B)가 성공적으로 갱신되었거나 장래의 수행될 후속 갱신을 위해 대기 중임을 나타낼 수 있다. 타일 A(104A)가 블록의 공유자임을 나타내도록 컨트롤러 D(112D)가 디렉토리 D(110D)를 갱신할 때, 컨트롤러 D(112D)는 컨트롤러 D(112D)에게 제2 디렉토리 확인 메시지(first directory acknowledgement message)를 전송하도록 적응될 수 있다. 제2 디렉토리 확인 메시지는 디렉토리 C(110C)가 성공적으로 갱신되었거나 장래의 수행될 후속 갱신을 위해 대기 중임을 나타낼 수 있다.
관련 디렉토리 확인을 수신하면, 컨트롤러 D(112D)는 캐시 D(108D)로부터 캐시 A(108A)로 블록의 전송을 개시하도록 적응될 수 있다. 컨트롤러 A(112A)가 캐시 A(108A)로 블록의 전송을 완료하면, 컨트롤러 A(112A)는 컨트롤러 D(112D)에게 캐시 확인을 전송하도록 구성될 수 있다. 캐시 확인은 블록이 성공적으로 전송되었음을 나타내거나 캐시 A(108A) 내의 궁극적인 자리매김(eventual placement)을 위해 대기 중임을 나타낼 수 있다. 적어도 하나의 블록이 주어진 시간에서 캐시 D(108D)와 캐시 A(108A) 사이에서 전송될 수 있다. 주어진 시간에서 하나 이상의 블록을 전송하는 것은, 대기 시간, 사용 밴드폭 및/또는 에너지의 감소라는 측면에서 아키텍처(100)에서 큰 효율성을 제공할 수 있다. 전송되는 블록은 또한 더 큰 효율성으로 압축될 수 있다.
컨트롤러 D(112D)가 캐시 D(108D)로부터 캐시 A(108A)로 블록을 전송할 때, 컨트롤러 D(112D)는 캐시 D(108D)로부터 캐시 A(108A)로 블록의 복제 혹은 이동을 할 수 있다. 컨트롤러 D(112D)가 캐시 D(108D)로부터 캐시 A(108A)로 블록을 복제할 때, 블록은 일정 시간 동안 캐시 D(108D) 및 캐시 A(108A) 둘 모두에 존재할 수 있다. 예컨대, 복제는, 코어 A(106A)에 의한 쓰레드의 실행이 일시적이고 코어 D(106D)로 빨리 복귀될 것이라고 예견되는 실시예들에서 사용될 수 있다. 블록 복제 시에, 컨트롤러 D(112D)는 또한, 블록의 더러운 엔트리(예컨대, 최근에 쓰여진 엔트리)를 클리닝하기 위하여 메인 메모리 컨트로러에 명령을 전송할 수 있다. 이러한 방식으로, 캐시 및 메인 메모리 내로의 블록의 카피가 매칭된다. 또한, 일부 코히어런스 프로토콜은, 블록이 캐시로부터 쫓겨날 때까지 메인 메모리의 갱신 없이 더티 엔트리가 캐시에 있도록 허용할 수 있다. 컨트롤러 D(112D)가 캐시 D(108D)로부터 캐시 A(108A)로 블록을 이동할 때, 캐시 D(108D) 내의 블록은 즉각 무효화될 수 있으며, 이에 따라 코어 D(106D)에 의해 후에 실행될 수 있는 다른 쓰레드에 대해 캐시 D(108D)가 가능하게 된다. 예컨대, 이동은, 코어 A(106A)에 의한 쓰레드의 실행이 더 긴 시간 및 코어 D(106D)로의 빠른 복귀가 예견되는 실시예에서 사용될 수 있다.
컨트롤러 D(112D)가 캐시 D(108D)로부터 캐시 A(108A)로 블록을 전송할 때, 컨트롤러 D(112D)는 캐시 D(108D) 내의 일부 또는 모든 블록을 캐시 A(108A)로 전송할 수 있다. 전송될 블록의 수를 제한함으로써 수비되는 밴드폭을 줄일 수 있다. 예컨대, 컨트롤러 D(112D)는 가장 최근에 사용된("MRU" - most recently used) 전송 규약을 구현하여, 이에 따라 적절한 수의 MRU 블록만이 캐시 D(108D)로부터 캐시 A(108A)로 전송될 수 있다. MRU 블록의 수는 쓰레드의 억세스 패턴(예컨대, 쓰레드의 일시적인 재사용 방식)에 기초하여 결정될 수 있다.
컨트롤러 D(112D)가 캐시 D(108D)로부터 캐시 A(108A)로 블록을 전송할 때, 컨트롤러 D(112D)는 그 블록을 임의의 적절한 순서로 전송하도록 적응될 수 있다. 일부 실시예에서, 컨트롤러 D(112D)는 블록을 블록의 블록 어드레스에 따른 순차적인 순서로 전송하도록 구성될 수 있다. 일부 다른 실시예에서, 컨트롤러 D(112D)는 가장 최근에 사용된 것부터 가장 예전에 사용된 것의 순서로 블록을 전송하도록 구성될 수 있다. 또 다른 실시예에서, 컨트롤러 D(112D)는 데이터 블록의 전송 전에 명령어 블록을 전송하도록 구성될 수 있다.
전술한 바와 같이 일부 실시예에서, 컨트로럴 D(112D)는 디렉토리 확인을 수신한 후에 블록의 전송을 개시하도록 적응될 수 있다. 일부 다른 실시예에서, 컨트롤러 D(112D)는 디렉토리 확인을 수신하기 전에 블록의 전송을 개시하도록 구성될 수 있다. 즉, 컨트롤러 D(112D)는 디렉토리 갱신과 동시에 블록을 전송할 우 있다. 그러나, 이러한 방식은, 캐시 A(108A)가 블록을 포함한다는 것을 반영하게끔 디렉토리 B(110B) 및/또는 디렉토리 C(110C)가 갱신되기 전에 컨트롤러 A(112A)가 캐시 A(108A)로 블록의 전송을 완료한 경우라면, 일관성 없는 캐시로 귀결될 수 있다.
무효 요구(invalidation request) 또는 간섭 요구(intervention request)가 해당 디렉토리에 포함된 정보를 기초로 블록의 공유자들에게 전송될 수 있다. 예컨대, 컨트롤러 D(112D)는 디렉토리 B(110B)에 포함된 정보를 기초로 캐시 D(108D)에 저장된 블록에 영향을 미치는 무효 요구 또는 간섭 요구를 수신할 수 있다. 그러나, 디렉토리 B(110B)가 갱신되지 않은 상태라면, 디렉토리 B(110B)는 캐시 D(108D) 만이 블록의 카피를 가지고 있음을 나타낼 수 있다. 즉, 디렉토리 B(110B)는 캐시 A(108A) 또한 블록의 카피를 가지고 있음을 나타내지 않을 수 있다. 결과적으로, 블록이 무효 또는 간섭되는 경우, 캐시 D(108D) 내의 블록의 카피는 캐시 A(108A) 내의 블록의 카피와 상이할 수 있다.
이러한 가능한 캐시 간의 비일관성을 해결하기 위하여, 타일 D(104D)는 전송이 이미 개시된 그러나 해당 디렉토리 확인이 아직 수신되지 아니한 블록의 레코드를 유지하도록 구성될 수 있다. 즉, 위 레코드는 캐시 A(108A)가 블록의 카피를 또한 포함함을 나타낼 수 있다. 컨트롤러 D(112D)가 무효 요구 또는 간섭 요구를 수신하면, 컨트롤러 D(112D)는 이 무효 요구 또는 간섭 요구를 레코드에 기초하여 컨트롤러 A(112A)로 포워딩하도록 적응될 수 있다. 이러한 방식으로, 캐시 A(108A) 내의 블록의 카피가 무효 또는 간섭될 수 있다. 여러 실시예에서, 레코드는 전송 상태 테이블("TST" - transfer status table)로 구현될 수 있는데, 이는 아래 도 3을 참조하여 더 상세히 기술한다.
이제 도 2를 참조하면, 본 개시의 적어도 일부 실시예에 따른, 주어진 블록 어드레스에 해당하는 블록을 저장하는 하나 이상의 캐시(108)를 나타내도록 적응된 예시적인 비트 벡터(200)를 도시한 기능적인 블록도가 도시되어 있다. 주어진 디렉토리는 복수의 블록 어드레스에 해당하는 복수의 비트 벡터를 포함할 수 있다. 이 비트 벡터(200)는 제1 비트(202A), 제2 비트(202B), 제3 비트(202C), 제4 비트(202D) 및 제N 비트(202N)을 포함할 수 있다. 제1 비트(202A)는 멀티코어 아키텍처의 제1 캐시에 해당한다. 제2 비트(202B)는 멀티코어 아키텍처의 제1 캐시에 해당한다. 제3 비트(202C)는 멀티코어 아키텍처의 제1 캐시에 해당한다. 제4 비트(202DA)는 멀티코어 아키텍처의 제1 캐시에 해당한다. 제N 비트(202N)는 멀티코어 아키텍처의 제1 캐시에 해당한다. 성긴 디렉토리(sparse directory), 제한적인 포인터 또는 거친 디렉토리(coarse directory)와 같은 다른 디렉토리 포맷이 또한 사용될 수 있다.
도 2에 도시된 실시예에서, 논리 1 비트 값은 해당 캐시가 블록을 저장하고 있음을 나타낼 수 있고, 논리 0 비트 값은 해당 캐시가 블록을 저장하지 않음을 나타낼 수 있다. 따라서, 제1 비트(202A)와 제N 비트(202N)의 논리 1 비트 값은 제1 캐시와 제N 캐시가 블록을 공유함을 나타낼 수 있다. 비트 벡터(200)는 멀티코어 아키텍처 내의 캐시의 수에 해당하는 비트의 수를 저장하도록 구성될 수 있다. 비트 벡터(200)는, 일관성 상태(coherence state)와 함께, 추가 캐시가 블록을 공유 및/또는 캐시가 무효 또는 간섭됨에 따라 동적으로 갱신될 수 있다.
이제 도 3을 참조하면, 본 개시의 적어도 일부 실시예에 따른, 주어진 타일로부터 전송된 각각의 블록에 대해 디렉토리 상태 및 타일 상태를 나타내는 레코드를 유지하도록 적응된 예시적인 디렉토리-기반의 멀티코어 아키텍처(300)를 도시한 기능적인 블록도가 도시되어 있다. 아키텍처(300)는 제1 타일(302A), 제 타일(302B) 및 제3 타일(302C)를 포함할 수 있다. 제1 타일(302A)은 TST(transfer status table)(304), 코어(306A), 캐시(308A), 디렉토리(310A) 및 컨트롤러(312A)를 포함할 수 있다. 제2 타일(302B)과 제3 타일(302C)은 각각의 코어(306B, 306C), 캐시(308B, 308C), 디렉토리(310B, 310C) 및 컨트롤러(312B, 312C)를 포함할 수 있다.
TST(304)는 제1 행(314A), 제2 행(314B), 제3 행(314C) 및 제4 행(314D)을 포함하는 복수 개의 행을 포함하도록 구성될 수 있다. 위 각 행은 캐시(308A)에 저장된 블록에 해당할 수 있으며, 캐시(308A)에 대해, 컨트롤러(312A)는 다른 타일(예컨대, 타일(302B))로 블록의 전송을 개시하였고 해당 디렉토리를 갱신하기 위하여 또 다른 타일(예컨대, 타일(302C))로 명령을 전송한 것일 수 있다. 도 3에 도시된 실시예에서, 제1 행(314A)은 블록 X에, 제2 행(314B)은 블록 Y에 해당할 수 있다. 또한, 제3 행(314C)은 블록 Z에, 제4 행(314D)은 블록 W에 해당할 수 있다. TST(304)는 여러 실시예에 따라 캐시(308A)의 캐시 태그 어레이로 집적되거나 이와 별개로 될 수 있다.
TST(304)는 또한 제1 열(318A), 제2 열(318B) 및 제3 열(318C)를 포함하는 복수 개의 열을 포함할 수 있다. 제1 열(318A) 하의 테이블 엔트리는 블록(214A-214D)에 대한 블록 태그 또는 다른 적절한 식별자를 저장하도록 구성될 수 있다. 제2 열(318B) 하의 테이블 엔트리는 디렉토리 상태에 해당하는 비트를 저장하도록 구성될 수 있다. 제3 열(318C) 하의 테이블 엔트리는 타일 상태에 해당하는 비트를 저장하도록 구성될 수 있다. 디렉토리 상태는 컨트롤러(312A)가 디렉토리를 갱신하기 위한 명령어를 전송한 후에 주어진 디렉토리가 갱신되었는지 여부를 나타낼 수 있다. 주어진 디렉토리는, 컨트롤러(312A)가 해당 디렉토리 확인을 수신하면 성공적으로 갱신된 것으로 간주될 수 있다. 타일 상태는 주어진 블록의 전송이 완료되었는 지를 나타낼 수 있다. 주어진 블록의 전송은 컨트롤러(312A)가 해당 캐시 확인을 수신한 때에 성공적으로 완료된 것으로 간주될 수 있다. 갱신될 디렉토리 및 블록이 전송될 캐시는 동일한 타일 내에 있거나 아닐 수 있다.
도 2에 도시된 실시예에서, 제2 열(318B)(즉, 디렉토리 상태 열) 하의 논리 0 비트 값은 컨트롤러(312A)가 컨트롤러(312C)에게 디렉토리(310C)를 갱신하기 위한 메시지를 전송하였음을 나타낼 수 있다. 그러나, 컨트롤러(312A)는 컨트롤러(312C)로부터 디렉토리(310C)가 성공적으로 갱신되었음을 나타내는 디렉토리 확인을 아직 수신하지 않은 상태이다. 제2 열(318B) 하의 논리 1 비트 값은 컨트롤러 312A가 컨트롤러(312C)로부터 디렉토리 확인을 수신하였음을 나타낸다. 제3 열(318C)(즉, 타일 상태 열) 하의 논리 0 비트 값은 컨트롤러(312A)가 타일(302B)로 주어진 블록의 전송을 개시하였음을 나타낼 수 있다. 그러나, 컨트롤러(312A)는 컨트롤러(312B)로부터 블록이 성공적으로 전송되었음을 나타내는 캐시 확인을 아직 받지 않은 상태이다. 제3 열(318C) 하의 논리 0 비트 값은 컨트롤러(312A)가 컨트롤러(312B)로부터 캐시 확인을 수신하였음을 나타낼 수 있다.
블록 X에 해당하는 제1 행(314A) 상의 테이블 엔트리는 디렉토리 상태에 대한 논리 0 비트 값 및 타일 상태에 대한 논리 0 비트 값을 포함한다. 즉, 컨트롤러(312A)는 블록 X에 관하여 디렉토리 확인 또는 캐시 확인을 수신하지 않은 상태이다. 블록 Y에 해당하는 제2 행(314B) 상의 테이블 엔트리는 디렉토리 상태에 대한 논리 1 비트 값 및 타일 상태에 대한 논리 0 비트 값을 포함한다. 즉, 컨트롤러(312A)는 디렉토리 확인을 수신하였지만 블록 Y에 대한 캐시 확인은 아직 수신하지 않은 상태이다.
블록 Z에 해당하는 제3 행(314C) 상의 테이블 엔트리는 디렉토리 상태에 대한 논리 0 비트 값 및 타일 상태에 대한 논리 1 비트 값을 포함한다. 즉, 컨트롤러(312A)는 디렉토리 확인을 아직 수신하지 않았으나 블록 Z에 대한 캐시 확인을 수신한 상태이다. 블록 W에 해당하는 제4 행(314D) 상의 테이블 엔트리는 디렉토리 상태에 대한 논리 1 비트 값 및 타일 상태에 대한 논리 1 비트 값을 포함한다. 즉, 컨트롤러(312A)는 디렉토리 확인 및 캐시 확인을 수신한 상태이다. 디렉토리 갱신 및 캐시 전송 모두 완료되었기 때문에, 블록 W는 계속해서 TST(304)로부터 제거될 준비가 되어 있다.
컨트롤러(312A)는 무효 및/또는 간섭 요구를 컨트롤러(312B)로 유지(즉, 버퍼) 및 포워딩할 것인지를 결정하기 위하여 TST(304)를 사용하도록 구성될 수 있다. 디렉토리 상태 및 타일 상태 모두가 논리 1 비트 값을 가지면, 디렉토리(310C)는 캐시(308B)가 주어진 블록을 공유함을 잘 나타낼 수 있다. 결과적으로, 컨트롤러(312B)는 임의의 무효 및/또는 간섭 요구의 전송을 잘 수신할 수 있다. 이 경우에, 컨트롤러(312A)는 컨트롤러(312B)로 무효 및/또는 간섭 요구를 포워딩 또는 유지하지 않도록 구성될 수 있다.
디렉토리 상태가 논리 0 비트 값을 가지면, 디렉토리(310C)는 캐시(308B)가 주어진 블록을 공유한다는 것을 적절히 나타내지 않을 수 있다. 결과적으로, 컨트롤러(312B)는 무효 및/또는 간섭 요구의 전송을 수신하지 못할 수 있다. 이 경우에, 컨트롤러(312A)는 무효 및/또는 간섭 요구를 컨트롤러(312B)로 유지 및 포워딩하도록 구성될 수 있다. 타일 상태가 논리 1 비트 값을 가지면, 캐시(308B)는 그 블록을 저장할 수 있다. 이 경우에, 컨트롤러(312A)는 이 무효 및/또는 간섭 요구를 컨트롤러(312B)로 즉각 포워딩하도록 구성될 수 있다.
타일 상태가 논리 0 비트 값을 가지면, 캐시(308B)는 블록을 저장하지 않을 수 있다. 이 경우에, 컨트롤러(312A)는 캐시 확인을 수신하기 전까지 컨트롤러(312B)로의 무효 및/또는 간섭 요구의 포워딩을 딜레이시키도록 구성될 수 있다. 디렉토리 상태가 논리 1 비트 값이고 타일 상태가 논리 0 비트 값인 경우, 디렉토리(310C)는 적절히 갱신될 수 있으나, 캐시(308B)는 블록을 저장할 수 없다. 이 경우에, 컨트롤러(312A)는, 컨트롤러(312A)가 캐시 확인을 수신한 때에, 무효 및/또는 간섭 요구를 컨트롤러(312B)로 포워딩하도록 구성될 수 있다.
이제 도 4를 참조하면, 본 개시의 적어도 일부 실시예에 따른, 멀티코어 아키텍처 내에서 캐시 상태 전송을 가속화하도록 적응된 예시적인 프로세스(400)를 도시한 흐름도를 도시하고 있다. 프로세스(400)는 하나 이상의 블록(402 내지 410)으로 도시된 바와 같이 여러 동작, 기능 또는 액션을 포함할 수 있다. 동작은 도 4에 도시된 바와 같이 그 순차적이 순서를 엄격히 따르지는 않는다. 예컨대, 두 동작이 서로 중첩될 수도 있다.
프로세스(400)는 블록(402)(제1 타일에서 제2 타일로 쓰레드의 이송을 개시)에서 시작될 수 있는데, 여기서 컨트롤러가 쓰레드를 제1 타일에서 제2 타일로 이송하도록 구성될 수 있다. 이송의 결과로, 제2 타일 내의 제2 코어는 제1 타일의 제1 코어로부터 쓰레드의 실행을 전달 받을 수 있다. 멀티코어 프로세서와 같은 멀티코어 아키텍처는 제1 타일, 제2 타일 및 제3 타일을 포함할 수 있다. 제1 타일은 제1 코어, 제1 캐시 및 제1 디렉토리를 포함할 수 있다. 제2 타일은 제2 코어, 제2 캐시 및 제2 디렉토리를 포함할 수 있다. 제3 타일은 제3 코어, 제3 캐시 및 제3 디렉토리를 포함할 수 있다. 블록(402) 다음에 블록(404)이 뒤 따를 수 있다.
블록(404)(제1 캐시에서 제2 캐시로 전송될 블록들의 블록 어드레스를 결정)에서, 컨트롤러는 제1 캐시로부터 제2 캐시로 전송될 블록들의 하나 이상의 블록 어드레스를 결정하도록 구성될 수 있다. 일부 실시예에서, 컨트롤러는, 제1 캐시와 연관된 캐시 태그 어레이를 스캐닝함으로써 제1 캐시로부터 제2 캐시로 전송될 블록의 블록 어드레스를 결정하도록 구성될 수 있다. 블록(404) 다음에 블록(406)이 뒤 따를 수 있다.
블록(406)(블록 어드레스에 해당하는 제3 타일의 제3 디렉토리를 식별)에서, 컨트롤러는 블록 어드레스에 해당하는 제3 디렉토리를 식별하도록 구성될 수 있다. 블록 어드레스의 범위와 디렉토리 간의 매핑은 고정 또는 가변일 수 있다. 컨트롤러는 매핑을 알거나(에컨대, 컨트롤러 상에서 하드 코딩(hard-coded)) 혹은 적절한 소스(예컨대, 메모리, 저장 장치, 데이터베이스 등)로부터 매핑을 가져올 수 있다. 블록(406) 다음에 블록(408)이 뒤 따를 수 있다.
블록(408)(제2 캐시가 블록들을 공유함을 반영하도록 제3 디렉토리를 갱신)에서, 컨트롤러는 제2 캐시가 제1 캐시와 함께 블록을 공유함을 반영하도록 제3 디렉토리를 갱신하도록 구성될 수 있다. 일부 실시예에서, 컨트롤러는 디렉토리를 갱신하기 위하여 명령을 제3 타일로 전송하도록 구성될 수 있다. 제3 타일은, 연관된 비트 벡터 내에서, 제2 캐시에 해당하는 비트의 비트 값을 변경함에 의해 디렉토리를 갱신하도록 구성될 수 있다. 블록(408)은 다음에 블록(410)이 뒤 따를 수 있다.
블록(410)(제1 캐시에서 제2 캐시로 블록들을 전송)에서, 컨트롤러는 제1 타일로부터 제2 타일로 쓰레드의 이송을 완료하는 데 효과적이도록 제1 캐시로부터 제2 캐시로 블록을 전송하도록 구성될 수 있다. 블록(410) 다음에, 프로세스(400)는 반복(예컨대, 주기적, 연속적 또는 필요에 따라 온 디멘드) 또는 종료될 수 있다.
도 5는 여기에서 제시된 적어도 일부 실시예를 구현할 수 있는 예시적인 컴퓨팅 시스템에 대한 예시적인 컴퓨터 하드웨어 아키텍처를 도시하는 컴퓨터 아키텍처도이다. 도 5는 프로세서(510), 메모리(520) 및 하나 이상의 드라이브(530)를 포함하는 컴퓨터(500)를 포함한다. 컴퓨터(500)는 종래의 컴퓨터 시스템, 임베디드 컨트롤 컴퓨터, 랩탑 또는 서버 컴퓨터, 모바일 장치, 셋탑 박스, 키오스크(kiosk), 차량 정보 시스템, 모바일 전화, 맞춤형 머신 또는 기타 하드웨어 플랫폼으로 구현될 수 있다.
드라이브(530) 및 그 연관된 컴퓨터 저장 매체는 컴퓨터 판독 가능 명령어, 데이터 구조, 프로그램 모듈 및 컴퓨터(500)에 대한 다른 데이터의 저장을 제공한다. 드라이브(530)는 운영 체제(540), 어플리케이션 프로그램(550), 프로그램 모듈(560) 및 데이터베이스(580)를 포함할 수 있다. 컨트롤 모듈(505)은 앞에서 상술한 바(예컨대, 도 1 내지 4 중 하나 이상에 관하여 상술한 내용)와 같이 캐시 상태 전송을 가속화 하기 위하여 프로세스(400)를 실행하도록 적응될 수 있다. 컴퓨터(500)는 사용자 입력 장치(590)를 더 포함하며, 이를 통하여 사용자는 명령 및 데이터를 입력할 수 있다. 입력 장치는 전자 디지타이저, 마이크, 키보드, 및 보통 마우스, 트랙볼 또는 터치 패드로 지칭되는 포인팅 장치를 포함할 수 있다. 다른 입력 장치는 조이스틱, 게임 패드, 위성 안테나, 스캐너 등을 포함할 수 있다.
이러한 입력 장치 및 다른 입력 장치는 시스템 버스에 결합되는 사용자 입력 인터페이스를 통하여 프로세서(510)에 결합될 수 있으나, 병렬 포트, 게임 포트 또는 범용 직렬 버스(universal serial bus(USB))와 같은 다른 인터페이스 및 버스 구조에 의해 결합될 수 있다. 컴퓨터(500)와 같은 컴퓨터는 또한 출력 주변장치 인터페이스(594) 등을 통하여 결합될 수 있는 스피커와 같은 다른 주변 출력 장치를 포함할 수 있다.
컴퓨터(500)는 네트워크 인터페이스(596)에 결합된 원격 컴퓨터와 같은 하나 이상의 컴퓨터로의 논리적인 연결을 이용하여 네트워크 환경에서 동작할 수 있다. 원격 컴퓨터는 개인용 컴퓨터, 서버, 라우터, 네트워크 PC, 피어 장치 또는 다른 공통 네트워크 노드일 수 있고 컴퓨터(500)에 관하여 상술한 요소 중 다수 또는 전부를 포함할 수 있다. 네트워킹 환경은 사무실, 기업 광역 통신망(WAN), 근거리 통신망(LAN), 인트라넷 및 인터넷에서 흔하다.
LAN 또는 WLAN 네트워킹 환경에서 이용되는 경우, 컴퓨터(500)는 네트워크 인터페이스(596) 또는 어댑터를 통하여 LAN에 결합될 수 있다. WAN 네트워킹 환경에서 이용되는 경우, 컴퓨터(500)는 보통 모뎀 또는 네트워크(508) 또는 인터넷과 같은 WAN을 통하여 통신을 수립하기 위한 다른 수단을 포함할 수 있다. WAN은 인터넷, 예시된 네트워크(508), 다양한 다른 네트워크 또는 그들의 임의의 조합을 포함할 수 있다. 컴퓨터 간의 통신 링크, 링, 메쉬, 버스, 클라우드 또는 네트워크를 수립하는 다른 메커니즘이 이용될 수 있다는 점이 인정될 것이다.
일부 실시예에 따르면, 컴퓨터(500)는 네트워킹 환경에 결합될 수 있다. 컴퓨터(500)는 드라이브(530) 또는 다른 저장 장치와 연관된 물리적인 컴퓨터 판독 가능 저장 매체(들) 중 하나 이상의 예시를 포함할 수 있다. 시스템 버스는 프로세서(510)가 코드 및/또는 데이터를 컴퓨터 판독가능 저장 매체로/로부터 판독하는 것이 가능하도록 할 수 있다. 매체는 반도체, 자기성 재료, 광학 매체, 전기적 저장 장치, 전기화학 저장 장치 또는 임의의 다른 그러한 저장 기술을 포함하지만 이에는 제한되지 않는 임의의 적절한 기술을 이용하여 구현되는 저장 요소의 형태의 장치를 나타낼 수 있다. 매체는 RAM, ROM, 플래시 또는 다른 유형의 휘발성 또는 비휘발성 기술로서 특징지어지든 아니든, 메모리(520)와 연관된 컴포넌트를 나타낼 수 있다. 매체는 또한 저장 드라이브(530)로 구현되든 아니든 2차 저장 장치를 나타낼 수 있다. 하드 드라이브 구현예는 솔리드 스테이트로서 특징지어질 수 있거나 자기적으로 인코딩된 정보를 저장하는 회전 매체를 포함할 수 있다.
저장 매체는 하나 이상의 프로그램 모듈(560)을 포함할 수 있다. 프로그램 모듈(560)은 프로세서(510)로 로딩되고, 실행되는 경우, 범용 컴퓨팅 시스템을 특수 목적 컴퓨팅 시스템으로 변환하는 소프트웨어 명령어를 포함할 수 있다. 본 설명 전반을 통하여 상세하게 설명된 바와 같이, 프로그램 모듈(560)은 다양한 툴(tool) 또는 기법을 제공할 수 있고, 이에 따라 컴퓨터(500)는 여기에서 설명된 컴포넌트, 로직 흐름 및/또는 데이터 구조를 이용하여 전체적인 시스템 또는 동작 환경 내에 참여할 수 있다.
프로세서(510)는 개별적으로 또는 집합적으로 임의의 수의 상태를 가정할 수 있는, 임의의 수의 트랜지스터 또는 기타 회로 소자로부터 구성될 수 있다. 더 구체적으로, 프로세서(510)는 상태 머신 또는 유한 상태 머신으로 동작할 수 있다. 그러한 머신은 프로그램 모듈(560) 내에 포함된 실행 가능한 명령어를 로딩함으로써 특정 머신 또는 제2 머신으로 변환될 수 있다. 이러한 컴퓨터로 실행 가능한 명령어는, 프로세서(510)가 어떻게 상태 간에 전환하는지를 지정함으로써 프로세서(510)를 변환할 수 있고, 이에 따라 제1 머신으로부터 제2 머신으로 프로세서(510)를 구성하는 트랜지스터 또는 기타의 회로 소자를 변환할 수 있다. 각 머신의 상태는 또한 하나 이상의 사용자 입력 장치(590), 네트워크 인터페이스(596), 기타의 주변장치, 기타의 인터페이스, 또는 하나 이상의 사용자 또는 기타의 행위자로부터 입력을 수신함으로써 변환될 수 있다. 각각의 머신은 또한 프린터, 스피커, 비디오 디스플레이 등과 같은 다양한 출력 장치의 다양한 물리적인 특징 또는 상태를 변환할 수 있다.
프로그램 모듈(560)을 인코딩하는 것은 저장 매체의 물리적 구조를 또한 변환할 수 있다. 본 개시의 상이한 구현예에서, 물리적 구조의 특정 변환은 다양한 요소에 의존할 수 있다. 그러한 요소의 예시는, 저장 매체를 구현하는데 사용되는 기술, 저장 매체가 주 저장장치로 특징지어지는지 또는 이차적인 저장장치로 특징지어지는지 여부 등을 포함할 수 있으나, 이에 제한되지는 않는다. 예를 들어, 저장 매체가 반도체 기반의 메모리로 구현되면, 프로그램 모듈(560)은 소프트웨어가 거기에 인코딩되면 반도체 메모리(520)의 물리적 상태를 변환할 수 있다. 예를 들어, 소프트웨어는 반도체 메모리(520)를 구성하는 트랜지스터, 커패시터, 또는 기타의 이산 회로 소자를 변환할 수 있다.
다른 예시로서, 저장 매체는 드라이브(530)와 같은 자기 또는 광학 기술을 이용하여 구현될 수 있다. 그러한 구현예에서, 프로그램 모듈(560)은 소프트웨어가 거기에 인코딩되면, 자기 또는 광학 매체의 물리적인 상태를 변환할 수 있다. 이러한 변환은 주어진 자기 매체 내에서 특정 위치의 자기적인 특성을 바꾸는 것을 포함할 수 있다. 이러한 변환은 또한 주어진 광학 매체 내에서 특정 위치의 물리적인 특성 또는 특징을 바꾸어, 그 위치의 광학적인 특성을 바꾸는 것을 포함할 수 있다. 본 개시의 범위 및 사상으로부터 벗어나지 않으면서 물리적 매체의 다양한 기타의 변환이 가능하다는 것이 인식되어야 한다.
이제 도 6을 살펴 보면, 본 개시의 적어도 일부 실시예에 따른, 컴퓨팅 장치 상에서 컴퓨터 프로세스를 수행하기 위한 컴퓨터 프로그램을 포함하는 컴퓨터 프로그램 제품(600)의 부분도를 도시한다. 예시적인 컴퓨터 프로그램 제품의 실시예는 신호 베어링 매체(602)를 사용하여 제공되며, 도면 부호 604의 적어도 하나의 명령어를 포함할 수 있다. 즉, 멀티코어 프로세서 내에서 제1 타일에서의 제1 코어에서 수행되는 쓰레드를 상기 제1 타일로부터 제2 타일로의 이송을 개시하기 위한 하나 이상의 명령어; 상기 제1 타일에서의 제1 캐시로부터 상기 제2 타일에서의 제2 캐시로 전송될 블록들의 블록 어드레스를 결정하기 위한 하나 이상의 명령어; 상기 블록 어드레스에 해당하는 디렉토리를 포함하는 제3 타일을 식별하기 위한 하나 이상의 명령어; 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 디렉토리를 갱신하기 위한 하나 이상의 명령어; 또는 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하기 위한 하나 이상의 명령어이다. 일부 실시예에서, 하나 이상의 컴퓨터 프로그램 제품(600)의 신호 베어링 매체(602)는 컴퓨터 판독 가능 매체(606), 기록 가능 매체(606) 및/또는 통신 매체(610)를 포함한다.
본 개시는 다양한 태양의 예시로서 의도된 본 출원에 기술된 특정 실시예들에 제한되지 않을 것이다. 당업자에게 명백할 바와 같이, 많은 수정과 변형들이 그 사상과 범위를 벗어나지 않으면서 이루어질 수 있다. 여기에 열거된 것들에 더하여, 본 개시의 범위 안에서 기능적으로 균등한 방법과 장치가 위의 설명으로부터 당업자에게 명백할 것이다. 그러한 수정과 변형들은 첨부된 청구항의 범위에 들어가도록 의도된 것이다. 본 개시는 첨부된 청구항과 그러한 청구항에 부여된 균등물의 전 범위에 의해서만 제한될 것이다. 본 개시가 물론 다양할 수 있는 특정 방법, 시약, 합성 구성 또는 생물학적 시스템에 제한되지 않는 것으로 이해될 것이다. 또한, 여기에서 사용된 용어는 특정 실시예를 기술하기 위한 목적이고, 제한하는 것으로 의도되지 않음이 이해될 것이다.
여기에서 실질적으로 임의의 복수 및/또는 단수의 용어의 사용에 대하여, 당업자는 맥락 및/또는 응용에 적절하도록, 복수를 단수로 및/또는 단수를 복수로 해석할 수 있다. 다양한 단수/복수의 치환은 명확성을 위해 여기에서 명시적으로 기재될 수 있다.
당업자라면, 일반적으로 본 개시에 사용되며 특히 첨부된 청구범위(예를 들어, 첨부된 청구범위)에 사용된 용어들이 일반적으로 "개방적(open)" 용어(예를 들어, 용어 "포함하는"은 "포함하지만 이에 제한되지 않는"으로, 용어 "갖는"는 "적어도 갖는"으로, 용어 "포함하다"는 "포함하지만 이에 한정되지 않는" 등으로 해석되어야 함)로 의도되었음을 이해할 것이다. 또한, 당업자라면, 도입된 청구항의 기재사항의 특정 수가 의도된 경우, 그러한 의도가 청구항에 명시적으로 기재될 것이며, 그러한 기재사항이 없는 경우, 그러한 의도가 없음을 또한 이해할 것이다. 예를 들어, 이해를 돕기 위해, 이하의 첨부 청구범위는 "적어도 하나" 및 "하나 이상" 등의 도입 구절의 사용을 포함하여 청구항 기재사항을 도입할 수 있다. 그러나, 그러한 구절의 사용이, 부정관사 "하나"("a" 또는 "an")에 의한 청구항 기재사항의 도입이, 그러한 하나의 기재사항을 포함하는 실시예로, 그러한 도입된 청구항 기재사항을 포함하는 특정 청구항을 제한함을 암시하는 것으로 해석되어서는 안되며, 동일한 청구항이 도입 구절인 "하나 이상" 또는 "적어도 하나" 및 "하나"("a" 또는 "an")과 같은 부정관사(예를 들어, "하나"는 "적어도 하나" 또는 "하나 이상"을 의미하는 것으로 일반적으로 해석되어야 함)를 포함하는 경우에도 마찬가지로 해석되어야 한다. 이는 청구항 기재사항을 도입하기 위해 사용된 정관사의 경우에도 적용된다. 또한, 도입된 청구항 기재사항의 특정 수가 명시적으로 기재되는 경우에도, 당업자라면 그러한 기재가 일반적으로 적어도 기재된 수(예를 들어, 다른 수식어가 없는 "두 개의 기재사항"을 단순히 기재한 것은, 일반적으로 적어도 두 개의 기재사항 또는 두 개 이상의 기재사항을 의미함)를 의미하도록 해석되어야 함을 이해할 것이다. 또한, "A, B 및 C 등 중의 적어도 하나"와 유사한 규칙이 사용된 경우에는, 일반적으로 그러한 해석은 당업자가 그 규칙을 이해할 것이라는 전제가 의도된 것이다(예를 들어, "A, B 및 C 중의 적어도 하나를 갖는 시스템"은, A만을 갖거나, B만을 갖거나, C만을 갖거나, A 및 B를 함께 갖거나, A 및 C를 함께 갖거나, B 및 C를 함께 갖거나, A, B, 및 C를 함께 갖는 시스템을 포함하지만 이에 제한되지 않음). "A, B 또는 C 중의 적어도 하나"와 유사한 규칙이 사용된 경우에는, 일반적으로 그러한 해석은 당업자가 그 규칙을 이해할 것이라는 전제가 의도된 것이다(예를 들어, "A, B 또는 C 중의 적어도 하나를 갖는 시스템"은, A만을 갖거나, B만을 갖거나, C만을 갖거나, A 및 B를 함께 갖거나, A 및 C를 함께 갖거나, B 및 C를 함께 갖거나, A, B, 및 C를 함께 갖는 시스템을 포함하지만 이에 제한되지 않음). 또한 당업자라면, 실질적으로 어떠한 이접 접속어(disjunctive word) 및/또는 두 개 이상의 대안적인 용어들을 나타내는 구절은, 그것이 상세한 설명, 청구범위 또는 도면에 있는지와 상관없이, 그 용어들 중의 하나, 그 용어들 중의 어느 하나, 또는 그 용어들 두 개 모두를 포함하는 가능성을 고려했음을 이해할 것이다. 예를 들어, "A 또는 B"라는 구절은 "A" 또는 "B" 또는 "A 및 B"의 가능성을 포함하는 것으로 이해될 것이다.
또한, 마쿠쉬 그룹을 이용하여 본 개시의 특징 또는 양상이 기술될 때는, 당업자라면 본 개시가 또한 마쿠쉬 그룹의 임의의 개별 구성원 또는 구성원의 서브그룹을 이용하여 기술됨을 이해할 것이다.
서면의 기재를 제공하는 것과 같은 어떠한 그리고 모든 목적을 위해서, 본 개시에 기재된 모든 범위는 모든 어떠한 가능한 하위범위 및 그 하위범위의 조합을 또한 포괄함이 이해 되어야 한다. 임의의 나열된 범위는, 그 동일한 범위가 적어도 동일한 이분 범위, 삼분 범위, 사분 범위, 오분 범위, 십분 범위 등으로 분할될 수 있으며, 그러한 동일 범위를 충분히 기술하는 것으로 용이하게 인식될 수 있다. 제한되지 않은 예로서, 본 개시에 기재된 각 범위는, 하위 삼분, 중간 삼분, 상위 삼분 등으로 용이하게 분할될 수 있다. 또한, "까지(up to)," "적어도(at least)," "더 큰(greater than)," "더 적은(less than)" 등과 같은 모든 언어는 인용된 수를 포함하며, 상술한 바와 같은 하위 범위로 분할될 수 있는 범위들을 나타냄이 이해되어야 한다. 마지막으로, 범위는 각 개별 구성요소를 포함됨이 이해되어야 한다. 따라서, 예를 들어, 1 내지 3 셀(cell)을 가지는 그룹은 1, 2 또는 3 셀을 가지는 그룹을 나타낸다. 유사하게, 1 내지 5 셀을 가지는 그룹은 1, 2, 3, 4 또는 5 셀을 가지는 그룹을 나타내는 등이다.
다양한 양상 및 실시예들이 본 개시에서 기술되었지만, 다른 양상 및 실시예들이 당업자에게 명확할 것이다. 본 개시에 기재된 다양한 양상 및 실시예는 예시의 목적으로 제시된 것이고, 제한하려고 의도된 것은 아니며, 진정한 범위 및 사상은 이하 청구범위에 의해 나타낸다.

Claims (26)

  1. 멀티코어 프로세서 내에서 캐시 상태 전송(cache state transfer)을 가속화(accelerating)하기 위한 컴퓨터 구현 방법으로서,
    메모리 및 프로세서를 포함하는 컴퓨팅 장치에 의하여, 상기 멀티코어 프로세서 내의 제1 타일(tile)의 제1 코어 상에서 실행되는 쓰레드(thread)의 상기 제1 타일로부터 상기 멀티코어 프로세서 내의 제2 타일로의 이송(migration)을 개시하는 단계 - 여기서, 상기 제1 타일은 상기 제1 코어 및 제1 캐시를 포함하고, 상기 제2 타일은 제2 코어 및 제2 캐시를 포함함 -;
    상기 컴퓨팅 장치에 의하여, 상기 제1 타일에서의 상기 제1 코어 상에서 실행되는 상기 쓰레드의 상기 멀티코어 프로세서 내 상기 제2 타일로의 상기 이송에 기초하여, 상기 제1 캐시로부터 상기 제2 캐시로 전송될 블록들의 블록 어드레스를 결정하는 단계 - 상기 블록들의 블록 어드레스는 상기 제1 캐시의 캐시 태그 어레이(cache tag array)를 스캐닝(scanning)함으로써 결정됨 -;
    상기 컴퓨팅 장치에 의하여, 상기 멀티코어 프로세서에서 제3 타일을 식별하는 단계 - 여기서, 상기 제3 타일은 상기 제1 캐시로부터 상기 제2 캐시로 전송될 블록들의 상기 블록 어드레스에 해당하는 디렉토리(directory)를 포함하고, 상기 디렉토리는 상기 제1 캐시가 상기 블록들을 포함하고 상기 제2 캐시가 상기 블록들을 공유하지 않음을 나타냄 -;
    상기 컴퓨팅 장치에 의하여, 상기 제1 캐시로부터 상기 제2 캐시로 전송될 블록들의 상기 블록 어드레스의 리스트 및 블록들이 전송될 상기 제2 캐시의 식별자(identifier)를 포함하는 메시지를 상기 제1 타일로부터 상기 제3 타일로 송부(sending)함으로써 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 디렉토리를 갱신하는 단계; 그리고
    상기 제1 타일에서 상기 제3 타일로부터 성공적인 디렉토리 갱신 확인(directory update acknowledgement)을 수신함에 따라, 상기 컴퓨팅 장치에 의하여, 상기 제1 타일에서 상기 제2 타일로 상기 쓰레드의 이송(migration)을 완료하도록 상기 제1 타일 내의 상기 제1 캐시로부터 상기 제2 타일 내의 상기 제2 캐시로 상기 블록들을 전송하는 단계
    를 포함하는 컴퓨터 구현 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 디렉토리를 갱신하는 단계는:
    상기 제3 타일에서 상기 메시지를 수신함에 따라, 상기 컴퓨팅 장치에 의하여, 상기 제2 캐시가 상기 블록 어드레스의 상기 리스트에 포함된 상기 블록 어드레스를 공유함을 반영하도록 상기 디렉토리를 갱신하는 단계
    를 더 포함하는 컴퓨터 구현 방법.
  4. 제1항에 있어서,
    상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 디렉토리를 갱신하는 단계는, 상기 컴퓨팅 장치에 의하여, 상기 제2 캐시가 상기 블록들을 포함함을 반영하도록 비트 벡터(bit vector)를 갱신하는 단계를 포함하며,
    상기 디렉토리는 복수의 비트를 포함하는 상기 비트 벡터를 포함하고,
    상기 복수의 비트 각각은 상기 멀티코어 프로세서 내의 복수의 타일들 중 해당하는 것과 연관되며, 상기 비트 각각의 값(value)은 상기 타일들 중 해당하는 것이 상기 블록들을 포함하는 캐시를 포함하는 지 여부를 특정하는 것인 컴퓨터 구현 방법.
  5. 제1항에 있어서,
    상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계는, 상기 컴퓨팅 장치에 의하여, 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 디렉토리를 갱신하기 이전에, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계를 포함하는 것인 컴퓨터 구현 방법.
  6. 제1항에 있어서,
    상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계는, 상기 컴퓨팅 장치에 의하여, 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 디렉토리를 갱신하는 것과 동시에 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계를 포함하는 것인 컴퓨터 구현 방법.
  7. 제6항에 있어서,
    상기 제1 타일에서 상기 블록들 중 적어도 하나에 대해 캐시 무효(invalidation) 또는 간섭(intervention) 요구를 수신하는 단계 - 여기서, 상기 제1 타일은 전송 상태 테이블(transfer status table)을 더 포함함 -;
    상기 컴퓨팅 장치에 의하여, 제1 타입의 전송 동작(transfer operation)이 완료되었는지 여부를 결정하는 단계 - 여기서, 상기 제1 타입의 전송 동작은, 상기 전송 상태 테이블이 상기 블록들이 상기 제1 캐시로부터 상기 제2 캐시로 전송되었음을 나타내는 경우 및 상기 디렉토리가 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 갱신되지 않은 경우에, 완료된 것으로 결정됨 -;
    상기 컴퓨팅 장치에 의하여, 상기 제1 타입의 전송 동작이 완료된 것으로 결정됨에 따라, 상기 제1 타일로부터 상기 제2 타일로 상기 캐시 무효 또는 간섭 요구 중 하나를 포워딩(forwarding)하는 단계
    를 더 포함하는 컴퓨터 구현 방법.
  8. 제1항에 있어서,
    상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계는, 상기 컴퓨팅 장치에 의하여, 상기 제1 캐시 및 상기 제2 캐시 간에 상기 블록들을 복제(replicating)하는 단계를 포함하는 것인 컴퓨터 구현 방법.
  9. 제8항에 있어서,
    상기 제1 캐시 및 상기 제2 캐시 간에 상기 블록들을 복제하는 단계는, 상기 컴퓨팅 장치에 의하여, 상기 블록들의 더러운 엔트리(dirty entry)를 클리닝(cleaning)하기 위하여 상기 멀티코어 프로세서에 결합된 메인 메모리를 갱신하도록 하는 명령어를 송부하는 단계를 포함하는 것인 컴퓨터 구현 방법.
  10. 제1항에 있어서,
    상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계는:
    상기 컴퓨팅 장치에 의하여, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 이동(moving)시킴으로써, 상기 제1 캐시 내의 상기 블록들을 무효화시키는 단계; 그리고
    상기 컴퓨팅 장치에 의하여, 상기 무효화된 블록들을 반영하도록 상기 디렉토리를 갱신하는 단계
    를 포함하는 것인 컴퓨터 구현 방법.
  11. 제1항에 있어서,
    상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계는, 상기 컴퓨팅 장치에 의하여, 상기 제1 캐시로부터 상기 제2 캐시로 가장 최근에 사용된 상기 블록들의 일부를 전송하는 단계를 포함하는 것인 컴퓨터 구현 방법.
  12. 제1항에 있어서,
    상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하는 단계는, 상기 컴퓨팅 장치에 의하여, 상기 블록들을 가장 최근에 사용된 블록에서 가장 오래 전에 사용된 블록의 순서로 전송하는 단계를 포함하는 것인 컴퓨터 구현 방법.
  13. 멀티코어 프로세서로서,
    제1 코어, 제1 캐시 및 제1 디렉토리를 포함하는 제1 타일;
    제2 코어, 제2 캐시 및 제2 디렉토리를 포함하는 제2 타일; 및
    제3 코어, 제3 캐시 및 제3 디렉토리를 포함하는 제3 타일
    을 포함하며,
    상기 멀티코어 프로세서는:
    상기 제1 코어 상에서 실행되는 쓰레드의 상기 제1 타일에서 상기 제2 타일로의 이송을 개시하고;
    상기 제1 타일로부터의 상기 제1 코어 상에서 실행되는 상기 쓰레드의 상기 멀티코어 프로세서 내 상기 제2 타일로부터의 상기 제2 코어로의 상기 이송에 기초하여, 상기 제1 캐시에서 상기 제2 캐시로 전송될 블록들의 블록 어드레스를 결정하고 - 상기 블록들의 블록 어드레스는 상기 제1 캐시의 캐시 태그 어레이(cache tag array)의 스캔(scan)에 의해 결정됨 -;
    상기 제3 디렉토리가 상기 제1 캐시로부터 상기 제2 캐시로 전송될 블록들의 상기 블록 어드레스에 해당함을 식별하고 - 여기서, 상기 제3 디렉토리는 상기 제1 캐시가 상기 블록들을 포함하고 상기 제2 캐시가 상기 블록들을 공유하지 않음을 나타냄 -;
    상기 제1 캐시로부터 상기 제2 캐시로 전송될 블록들의 상기 블록 어드레스의 리스트 및 블록들이 전송될 상기 제2 캐시의 식별자(identifier)를 포함하는 메시지의 상기 제1 타일로부터 상기 제3 타일로 하는 전송에 의해 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 제3 디렉토리를 갱신하고; 그리고
    상기 제1 타일에서 상기 제3 타일로부터의 성공적인 디렉토리 갱신 확인(directory update acknowledgement)의 수신에 따라, 상기 제1 타일로부터 상기 제2 타일로 상기 쓰레드의 이송을 완료하도록 상기 제1 타일의 상기 제1 캐시에서 상기 제2 타일의 상기 제2 캐시로 상기 블록들을 전송하도록 구성되는 것인, 멀티코어 프로세서.
  14. 삭제
  15. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 제3 디렉토리를 갱신하도록 구성됨에 있어서:
    상기 제3 타일에서 상기 메시지를 수신함에 따라, 상기 제2 캐시가 상기 블록 어드레스의 상기 리스트에 포함된 상기 블록 어드레스를 공유함을 반영하도록 상기 제3 디렉토리를 갱신하도록 더 구성되는 것인, 멀티코어 프로세서.
  16. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 제3 디렉토리를 갱신하도록 구성됨에 있어서, 상기 제2 캐시가 상기 블록들을 포함함을 반영하도록 비트 벡터를 갱신하도록 구성되며,
    상기 제3 디렉토리는 복수의 비트를 포함하는 상기 비트 벡터를 포함하고,
    상기 복수의 비트 각각은 상기 멀티코어 프로세서 내의 복수의 타일들 중 하나에 연관되며, 상기 각각의 비트의 값은 상기 타일들 중 해당하는 것이 상기 블록들을 포함하는 캐시를 포함하는 지 여부를 특정하는 것인, 멀티코어 프로세서.
  17. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 구성됨에 있어서, 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 제3 디렉토리를 갱신하기 이전에, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 구성되는 것인, 멀티코어 프로세서.
  18. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 구성됨에 있어서, 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 상기 제3 디렉토리의 갱신과 동시에 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 더 구성되는 것인, 멀티코어 프로세서.
  19. 제13항에 있어서,
    상기 제1 타일은 상기 제1 캐시로부터의 캐시 전송과 연관된 전송 상태 테이블(transfer status table)을 더 포함하고,
    상기 멀티코어 프로세서는,
    상기 제1 타일에서 상기 블록들 중 적어도 하나에 대해 캐시 무효(invalidation) 또는 간섭(intervention) 요구를 수신하고;
    제1 타입의 전송 동작(transfer operation)이 완료되었는지 여부를 결정하고 - 여기서, 상기 제1 타입의 전송 동작은, 상기 전송 상태 테이블이 상기 블록들이 상기 제1 캐시로부터 상기 제2 캐시로 전송되었음을 나타내는 경우 및 상기 제3 디렉토리가 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 갱신되지 않은 경우에, 완료된 것으로 결정됨 -;
    상기 제1 타입의 전송 동작이 완료된 것으로 결정됨에 따라, 상기 제1 타일로부터 상기 제2 타일로 상기 캐시 무효 또는 간섭 요구 중 하나를 포워딩(forwarding)하도록 더 구성되는 것인, 멀티코어 프로세서.
  20. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 구성됨에 있어서, 상기 제1 캐시 및 상기 제2 캐시가 상기 블록들을 저장할 수 있도록 상기 제1 캐시 및 상기 제2 캐시 간에 상기 블록들을 복제(replicating)하도록 구성되는 것인, 멀티코어 프로세서.
  21. 제20항에 있어서,
    상기 멀티코어 프로세서는, 상기 제1 캐시 및 상기 제2 캐시 간에 상기 블록들을 복제하도록 구성됨에 있어서, 상기 블록들의 더러운 엔트리(dirty entry)를 클리닝(cleaning)하기 위하여 상기 멀티코어 프로세서에 결합된 메인 메모리를 갱신하도록 하는 명령어를 송부하도록 구성되는 것인, 멀티코어 프로세서.
  22. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 구성됨에 있어서, 상기 제2 캐시가 상기 블록들을 저장하고 상기 제1 캐시가 상기 블록들을 저장하지 않도록, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 이동(moving)하도록 구성되는 것인, 멀티코어 프로세서.
  23. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 구성됨에 있어서, 상기 제1 캐시로부터 상기 제2 캐시로 가장 최근에 사용된 상기 블록들의 일부를 전송하도록 구성되는 것인, 멀티코어 프로세서.
  24. 제13항에 있어서,
    상기 멀티코어 프로세서는, 상기 제1 캐시로부터 상기 제2 캐시로 상기 블록들을 전송하도록 구성됨에 있어서, 상기 블록들을 가장 최근에 사용된 블록에서 가장 오래 전에 사용된 블록의 순서로 전송하도록 구성되는 것인, 멀티코어 프로세서.
  25. 멀티코어 프로세서로서,
    제1 코어, 제1 캐시 및 제1 디렉토리를 포함하는 제1 타일;
    제2 코어, 제2 캐시 및 제2 디렉토리를 포함하는 제2 타일;
    제3 코어, 제3 캐시 및 제3 디렉토리를 포함하는 제3 타일; 및
    제4 코어, 제4 캐시 및 제4 디렉토리를 포함하는 제4 타일
    을 포함하며,
    상기 멀티코어 프로세서는:
    상기 제1 코어 상에서 실행되는 쓰레드의 상기 제1 타일에서 상기 제2 타일로의 이송을 개시하고;
    상기 제1 타일에서의 상기 제1 코어 상에서 실행되는 상기 쓰레드의 상기 멀티코어 프로세서 내 상기 제2 타일로의 상기 이송에 기초하여, 상기 제1 캐시에서 상기 제2 캐시로 전송될 제1 블록들의 제1 세트의 블록 어드레스와 제2 블록들의 제2 세트의 블록 어드레스를 결정하고;
    상기 제3 디렉토리가 상기 제1 캐시로부터 상기 제2 캐시로 전송될 상기 제1 블록들의 상기 제1 세트의 블록 어드레스에 해당함을 식별하고 - 여기서, 상기 제3 디렉토리는 상기 제1 캐시가 상기 제1 블록들을 포함하고 상기 제2 캐시가 상기 제1 블록들을 공유하지 않음을 나타냄 -;
    상기 제4 디렉토리가 상기 제1 캐시로부터 상기 제2 캐시로 전송될 상기 제2 블록들의 상기 제2 세트의 블록 어드레스에 해당함을 식별하고 - 여기서, 상기 제4 디렉토리는 상기 제1 캐시가 상기 제2 블록들을 포함하고 상기 제2 캐시가 상기 제2 블록들을 공유하지 않음을 나타냄 -;
    상기 제1 캐시로부터 상기 제2 캐시로 전송될 블록들의 상기 블록 어드레스의 제1 리스트 및 블록들이 전송될 상기 제2 캐시의 식별자(identifier)를 포함하는 메시지의 상기 제1 타일로부터 상기 제3 타일로의 전송에 의해, 상기 제2 캐시가 상기 제1 블록들을 공유함을 반영하도록 상기 제3 디렉토리를 갱신하고;
    상기 제1 캐시로부터 상기 제2 캐시로 전송될 블록들의 상기 블록 어드레스의 제2 리스트 및 블록들이 전송될 상기 제2 캐시의 상기 식별자를 포함하는 메시지의 상기 제1 타일로부터 상기 제4 타일로의 전송에 의해 상기 제2 캐시가 상기 제2 블록들을 공유함을 반영하도록 상기 제4 디렉토리를 갱신하고;
    상기 제1 타일에서의 상기 제3 타일 및 제4 타일로부터의 성공적인 디렉토리 갱신 확인(directory update acknowledgement)의 수신에 따라, 상기 제1 타일로부터 상기 제2 타일로 상기 쓰레드의 이송을 완료하도록 상기 제1 캐시에서 상기 제2 캐시로 상기 제1 블록들 및 상기 제2 블록들을 전송하고; 그리고
    상기 제2 코어 상에서 상기 쓰레드를 실행하도록 구성되는 것인,
    멀티코어 프로세서.
  26. 제25항에 있어서,
    상기 제1 타일은 상기 제1 캐시로부터의 캐시 전송과 연관된 전송 상태 테이블(transfer status table)을 더 포함하고,
    상기 멀티코어 프로세서는,
    상기 제1 타일에서 상기 블록들 중 적어도 하나에 대해 캐시 무효(invalidation) 또는 간섭(intervention) 요구를 수신하고;
    제1 타입의 전송 동작(transfer operation)이 완료되었는지 여부를 결정하고 - 여기서, 상기 제1 타입의 전송 동작은, 상기 전송 상태 테이블이 상기 블록들이 상기 제1 캐시로부터 상기 제2 캐시로 전송되었음을 나타내는 경우 및 상기 디렉토리가 상기 제2 캐시가 상기 블록들을 공유함을 반영하도록 갱신되지 않은 경우에, 완료된 것으로 결정됨 -;
    상기 제1 타입의 전송 동작이 완료된 것으로 결정됨에 따라, 상기 제1 타일로부터 상기 제2 타일로 상기 캐시 무효 또는 간섭 요구 중 하나를 포워딩(forwarding)하도록 더 구성되는 것인, 멀티코어 프로세서.
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