KR101480614B1 - Power amplifier using feedback signal - Google Patents

Power amplifier using feedback signal Download PDF

Info

Publication number
KR101480614B1
KR101480614B1 KR20130059748A KR20130059748A KR101480614B1 KR 101480614 B1 KR101480614 B1 KR 101480614B1 KR 20130059748 A KR20130059748 A KR 20130059748A KR 20130059748 A KR20130059748 A KR 20130059748A KR 101480614 B1 KR101480614 B1 KR 101480614B1
Authority
KR
South Korea
Prior art keywords
transistor
signal
input signal
voltage
power source
Prior art date
Application number
KR20130059748A
Other languages
Korean (ko)
Other versions
KR20140139279A (en
Inventor
이창현
윤재혁
박창근
Original Assignee
숭실대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 숭실대학교산학협력단 filed Critical 숭실대학교산학협력단
Priority to KR20130059748A priority Critical patent/KR101480614B1/en
Publication of KR20140139279A publication Critical patent/KR20140139279A/en
Application granted granted Critical
Publication of KR101480614B1 publication Critical patent/KR101480614B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/007—Control dependent on the supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/537—A transformer being used as coupling element between two amplifying stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 피드백 신호를 이용한 전력 증폭기에 관한 것이다. 본 발명에 따르면, 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 게이트에 제1 직류 전원이 연결되고, 제1단이 제2 트랜지스터의 바디에 연결되고 제2단이 제1 트랜지스터의 제2단에 연결되는 제3 트랜지스터와, 게이트에 제1 직류 전원이 연결되고, 제1단이 제1 트랜지스터의 바디에 연결되고 제2단이 2 트랜지스터의 제2단에 연결되는 제4 트랜지스터, 및 제1 및 제2 트랜지스터의 바디에 연결되어 있는 제2 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.
본 발명에 따르면 트랜지스터의 바디에 전력 증폭기의 입력 신호와 동일한 위상의 신호 및 직류 전압을 인가하여 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. 또한, 신호를 증폭기의 출력에서 가져옴으로써 외부의 다른 회로와의 복잡한 연결이 필요하지 않고 간단하게 구성할 수 있는 이점이 있다.The present invention relates to a power amplifier using a feedback signal. According to the present invention, a first input signal of an AC type is applied through a gate, a first stage is connected to a first power source, and a second stage And a second input signal having a phase opposite to that of the first input signal through the gate, the first input terminal being connected to the first power source and the amplified signal having the opposite phase to the second input signal, A third transistor having a gate connected to a first direct current power source, a first end connected to a body of the second transistor and a second end connected to a second end of the first transistor, A fourth transistor having a first end coupled to the body of the first transistor and a second end coupled to a second end of the two transistors and a fourth transistor coupled to the body of the first and second transistors, Includes a second DC power source Provides a power amplifier using a feedback signal.
According to the present invention, a threshold voltage can be adjusted by applying a signal and a DC voltage having the same phase as the input signal of the power amplifier to the body of the transistor, and thus the gain can be relatively higher than that of the prior art. In addition, there is an advantage that a signal can be obtained from the output of the amplifier, so that a complicated connection with another external circuit is not necessary and can be simply configured.

Description

피드백 신호를 이용한 전력 증폭기{POWER AMPLIFIER USING FEEDBACK SIGNAL}POWER AMPLIFIER USING FEEDBACK SIGNAL "

본 발명은 피드백 신호를 이용한 전력 증폭기에 관한 것으로서, 보다 상세하게는 전력 증폭기의 입력 신호와 동일한 위상의 신호 및 직류 전압을 트랜지스터의 바디에 인가시킴으로써 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있는 피드백 신호를 이용한 전력 증폭기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power amplifier using a feedback signal, and more particularly, to a power amplifier using a feedback signal, in which a signal having the same phase as an input signal of a power amplifier and a DC voltage are applied to a body of a transistor, To a power amplifier using a signal.

종래기술에 의한 트랜지스터의 바디 활용은 문턱전압을 일정하게 유지시키는 것에 국한되는 것이 일반적이다. 원하지 않는 문턱전압의 변동은 신호의 왜곡으로 선형성을 감소시키고, 경우에 따라 누설전류의 발생 등 회로의 성능에 악영향을 야기하기 때문이다. 이러한 문턱전압은 제조 공정상의 변수 및 트랜지스터의 물리적 변수, 소스와 바디의 전압차이에 의해서 변동된다. 이중 제조 공정상의 변수 및 트랜지스터의 물리적 변수는 제어하기 어렵기 때문에 이러한 변수의 영향을 최소화 할 필요가 있다. 때문에 일반적으로 소스와 바디를 연결시킴으로써 공정 및 물리적 변수에 의한 영향을 제거하여 트랜지스터 고유의 문턱전압을 유지한다.Conventional use of the transistor body is generally limited to keeping the threshold voltage constant. This is because undesired fluctuations in the threshold voltage decrease the linearity due to the distortion of the signal and adversely affect the performance of the circuit such as the generation of leakage current in some cases. This threshold voltage varies depending on the manufacturing process parameters and the physical parameters of the transistor, and the voltage difference between the source and the body. Because the variables in the fabrication process and the physical parameters of the transistors are difficult to control, the effects of these variables need to be minimized. Because of this, the source and the body are typically connected to each other to eliminate the effects of process and physical variables to maintain the threshold voltage inherent in the transistor.

도 1은 종래기술에 따른 NMOS와 PMOS의 연결을 나타내는 도면이다. 도 1의 (a)에 나타낸 NMOS의 연결을 보면 일반적으로 바디는 소스나 VSS에 연결되며 전류는 드레인에서 소스 방향으로 흐른다. 도 1의 (b)에 나타낸 PMOS의 경우도 역시 바디는 소스나 VDD에 연결되며 전류는 소스에서 드레인으로 흐르게 된다.1 is a view showing a connection between an NMOS and a PMOS according to the related art. In the connection of the NMOS shown in FIG. 1 (a), the body is connected to the source or VSS and the current flows from the drain to the source. Also in the case of the PMOS shown in Fig. 1 (b), the body is connected to the source or VDD and the current flows from the source to the drain.

도 2는 도 1에 따른 증폭기를 나타낸다. 도 2의 (a)는 NMOS 만을 이용한 증폭기이고, (b)는 NMOS와 PMOS를 연결한 증폭기로서 인버터 형태를 갖는다. 이러한 도 2의 경우 또한 NMOS의 바디가 소스 및 VSS에 동시에 연결되어 있고, PMOS의 바디는 소스 및 VDD에 동시에 연결되어 있다.Figure 2 shows an amplifier according to figure 1; 2 (a) shows an amplifier using only an NMOS, and FIG. 2 (b) shows an inverter using an NMOS and PMOS. 2, the body of the NMOS is simultaneously connected to the source and the VSS, and the body of the PMOS is simultaneously connected to the source and the VDD.

하지만 실제 회로 구현할 때에는 문턱전압을 유지하기 위하여 성능이 제한되는 면이 있다. Triple-well 공정이 적용되지 않은 종래 기술의 경우, 앞에서 말한 바와 같이 소스와 바디를 연결시켜 고유의 문턱전압을 유지한다. 하지만 캐스코드 구조 및 유사한 구조가 적용될 경우 같은 종류의 MOSFET들은 바디를 서로 공유해야 하기 때문에, 동일한 종류의 MOSFET의 바디는 서로 연결된다. 그로 인하여 바디와 소스가 분리되는 일이 발생하고 문턱전압 상승으로 인한 Ron 저항의 증가 등 성능의 감소를 야기한다.However, when real circuit implementation is performed, performance is limited in order to maintain the threshold voltage. In the case of the prior art in which the triple well process is not applied, the source and the body are connected as described above to maintain the inherent threshold voltage. However, when a cascode structure and a similar structure are applied, the bodies of MOSFETs of the same type are connected to each other because the MOSFETs of the same type must share the bodies with each other. As a result, the body and the source are separated from each other and the performance is decreased due to an increase in the Ron resistance due to an increase in the threshold voltage.

도 3은 종래 기술에 따른 캐스코드 형태로 연결된 증폭기를 나타내는 도면이다. 도 3의 (a)는 NMOS만을 이용한 캐스코드 증폭기이고, (b)는 인버터 형태의 캐스코드 증폭기이다. 도 3의 (b)와 같이 Triple-well 구조가 적용되지 않은 경우, 동일한 NMOS와 PMOS의 바디는 각각 서로 연결되어야 하기 때문에 드레인이 출력에 연결된 MOSFET의 바디는 일반적으로 소스가 아닌 VSS 또는 VDD에 연결된다. 이러한 경우 드레인이 출력에 연결된 MOSFET은 바디 효과에 의해서 문턱전압이 상승하게 된다. 여기서, NMOS만을 사용할 경우 PMOS는 저항으로 대체된다.3 shows an amplifier connected in the form of a cascode according to the prior art. 3 (a) is a cascode amplifier using only an NMOS, and FIG. 3 (b) is a cascode amplifier of an inverter type. If the triple-well structure is not applied as shown in FIG. 3 (b), since the bodies of the same NMOS and PMOS must be connected to each other, the body of the MOSFET connected to the drain is connected to VSS or VDD do. In this case, the MOSFET whose drain is connected to the output will have its threshold voltage raised by the body effect. Here, when only NMOS is used, the PMOS is replaced by a resistor.

다른 방법으로 문턱전압의 상승을 막기 위해서 기판의 공유를 무시하고 각각의 바디를 소스에 연결하면, 바디 간의 다른 전압차이로 인하여 기판이 가지는 저항성분을 통해 전류가 흐르게 되고 이는 발열, 잡음생성, 신호 누설 등 오히려 많은 문제를 야기한다. Triple-well 공정이 적용된 종래기술의 경우는 각각의 MOSFET의 바디를 분리하여 연결할 수 있다. 따라서 기판효과에 의한 문턱전압의 변화를 방지하여 성능의 악화를 방지할 수 있지만, 그로인해 설계면적이 증가하게 된다.Another way to avoid an increase in the threshold voltage is to ignore the sharing of the substrate and connect each body to the source, causing current to flow through the resistance component of the substrate due to different voltage differences between the bodies, Leakage, and the like. In the case of the conventional technology in which the triple well process is applied, the body of each MOSFET can be separated and connected. Therefore, it is possible to prevent a change in the threshold voltage due to the substrate effect, thereby preventing deterioration of the performance, thereby increasing the design area.

도 4는 종래 기술에 따른 캐스코드 구조의 증폭기에 Triple-well 공정이 적용된 예이다. Triple-well 공정이 적용됨으로써 MOSFET의 바디는 각각 별개의 연결이 가능해졌다. 문턱전압을 일정하게 유지하는 것이 일반적이기 때문에 각각의 MOSFET의 바디가 소스와 연결된 것을 볼 수 있다.4 is an example in which a triple-well process is applied to an amplifier having a cascode structure according to the prior art. By applying the triple well process, the body of the MOSFET can be connected separately. Since it is common to keep the threshold voltage constant, we can see that the body of each MOSFET is connected to the source.

또 다른 종래 기술로서 소스와 바디의 바이어스를 분리시키고, 바디 바이어스를 증가시키는 기법의 경우, Body-Bias Effect에 의하여 문턱 전압이 낮아지는 효과를 기대할 수 있다. 이 경우 소스와 바디를 연결 하는 종래 기술과 비교하여 동일한 트랜지스터를 사용하고도 상대적으로 높은 이득과 최대 출력 전력을 얻을 수 있는 이점이 있다. 하지만, 이와 같은 종래 기술은 높은 이득과 높은 최대 출력 전력 특성을 확보하기 위하여 바디 바이어스를 높게 설정해 줌으로써 높은 DC 전류를 사용하게 되어, 전체 증폭기의 전력 사용 효율이 낮아지고 누설전류가 증가하는 문제점이 있다.As another conventional technique, in the case of separating the source-body bias and increasing the body bias, the effect of lowering the threshold voltage by the body-bias effect can be expected. In this case, there is an advantage that relatively high gain and maximum output power can be obtained even when the same transistor is used as compared with the conventional technique of connecting the source and the body. However, such a conventional technique has a problem that a high DC current is used by setting the body bias to a high level in order to secure a high gain and a high maximum output power characteristic, thereby lowering the power use efficiency of the entire amplifier and increasing the leakage current .

본 발명의 배경이 되는 기술은 대한민국 등록특허공보 제10-0973499호(2010. 08. 03 공고)에 개시되어 있다. The technology which is the background of the present invention is disclosed in Korean Patent Registration No. 10-0973499 (published on Aug. 03, 2010).

본 발명은 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있는 피드백 신호를 이용한 전력 증폭기를 제공하는데 목적이 있다.It is an object of the present invention to provide a power amplifier using a feedback signal that can have a high gain against the same power consumption.

본 발명은, 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 게이트에 제1 저항을 통해 제1 직류 전원이 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 제1 커패시터를 거쳐 상기 제1 트랜지스터의 제2단에 연결되는 제3 트랜지스터와, 게이트에 제1 저항을 통해 상기 제1 직류 전원이 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 제2 커패시터를 거쳐 상기 제2 트랜지스터의 제2단에 연결되는 제4 트랜지스터, 및 상기 제1 및 제2 트랜지스터의 바디에 각각 제2 저항 및 제3 저항을 통해 연결되어 있는 제2 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.A first input signal is applied to the first power source through a gate. The first input signal is connected to the first power source. The first input signal is output through the second input terminal. And a second input signal having a phase opposite to that of the first input signal is applied through the gate of the second transistor, and the first input terminal is connected to the first power source, A first transistor having a gate connected to a first direct current power source through a first resistor, a first end connected to a body of the second transistor, a second end connected to a body of the second transistor, A third transistor connected to the second terminal of the first transistor, the first transistor having a gate connected to the first direct current power source, a first terminal connected to the body of the first transistor and a second terminal connected to the second capacitor, The second trans A power amplifier using a feedback signal including a fourth transistor connected to a second end of the gyres and a second direct current power source connected to a body of the first and second transistors via a second resistor and a third resistor, to provide.

여기서, 상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제2 저항을 통해 인가되고, 상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제3 저항을 통해 인가될 수 있다.Here, a signal having the same phase as the first input signal and a voltage of the second DC power source are applied to the body of the first transistor through the second resistor, and the second input signal and the second input signal are applied to the body of the first transistor, A signal of the same phase and a voltage of the second DC power supply can be applied through the third resistor.

또한, 상기 피드백 신호를 이용한 전력 증폭기는, 제1단이 상기 제3 트랜지스터의 제2단에 연결되고 제2단이 상기 제1 트랜지스터의 제2단과 연결되는 제1 커패시터, 및 제1단이 상기 제4 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단과 연결되는 제2 커패시터를 더 포함할 수 있다.The power amplifier using the feedback signal may include a first capacitor having a first end connected to a second end of the third transistor and a second end connected to a second end of the first transistor, And a second capacitor connected to a second end of the fourth transistor and having a second end connected to a second end of the second transistor.

또한, 상기 제1 전원은 접지 전원일 수 있다.Also, the first power source may be a ground power source.

그리고, 본 발명은 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 제1단 및 제2단이 상기 제1 트랜지스터의 제2단에 연결되고 게이트가 상기 제2 트랜지스터의 바디에 연결되는 제3 트랜지스터와, 제1단 및 제2단이 상기 제2 트랜지스터의 제2단에 연결되고 게이트가 상기 제1 트랜지스터의 바디에 연결되는 제4 트랜지스터, 및 상기 제1 및 제2 트랜지스터의 바디에 각각 제1 저항 및 제2 저항을 통해 연결되어 있는 제1 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.According to another aspect of the present invention, there is provided a method of driving an amplifier, comprising: applying a first input signal of an AC type through a gate, outputting an amplified signal having a first phase connected to a first power source, A second transistor having a first input terminal coupled to the first power supply and a second input terminal coupled to the first input terminal and having a first input terminal coupled to the first input terminal, A third transistor having a first end and a second end connected to a second end of the first transistor and a gate connected to a body of the second transistor; And a fourth transistor having a second end connected to the second end of the second transistor and a gate connected to the body of the first transistor, and a fourth transistor having a first resistor and a second resistor Connected via And a power amplifier using a feedback signal including a first DC power source.

여기서, 상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제1 저항을 통해 인가되고, 상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제2 저항을 통해 인가될 수 있다.Here, a signal having the same phase as the first input signal and a voltage of the first DC power source are applied to the body of the first transistor through the first resistor, and the body of the second transistor is connected to the second input signal A signal of the same phase and a voltage of the first DC power supply can be applied through the second resistor.

또한, 상기 제1 전원은 접지 전원일 수 있다.Also, the first power source may be a ground power source.

그리고, 본 발명은 게이트를 통하여 교류 형태의 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2단과 연결되고 제1단이 상기 제1 트랜지스터의 바디에 연결되며, 제1단 및 제2단에 각각 제1 직류 전원 및 제2 직류 전원이 인가되는 제2 트랜지스터, 및 상기 제1 트랜지스터의 바디에 연결되어 있는 제3 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.The first transistor is connected to the first power source and outputs an amplified signal having a phase opposite to that of the input signal through the second terminal. A gate connected to a second terminal of the first transistor, a first terminal connected to the body of the first transistor, and a first terminal coupled to a first terminal of the first transistor and a second terminal connected to a second terminal of the second transistor, And a third DC power source connected to the body of the first transistor.

여기서, 상기 제1 트랜지스터의 바디에는 상기 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원이 인가될 수 있다.Here, a signal having the same phase as the input signal and the third DC power source may be applied to the body of the first transistor.

또한, 상기 피드백 신호를 이용한 전력 증폭기는, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제1단과 연결되는 커패시터를 더 포함할 수 있다.The power amplifier using the feedback signal may further include a capacitor whose first end is connected to the body of the first transistor and whose second end is connected to the first end of the second transistor.

여기서, 상기 제1 전원은 접지 전원일 수 있다.Here, the first power source may be a ground power source.

또한, 단일 증폭기 형태인 상기 전력 증폭기는 차동 증폭기에 이용될 수 있다.In addition, the power amplifier in the form of a single amplifier can be used in a differential amplifier.

그리고, 본 발명은 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 게이트에 제1 직류 전원이 제1 저항을 통해 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 제1 커패시터를 통해 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 제2 직류 전원 및 제3 직류 전원이 인가되는 각각 제2 저항 및 제3 저항을 통해 제3 트랜지스터와, 게이트에 상기 제1 직류 전원이 상기 제1 저항을 통해 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 제2 커패시터를 통해 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 상기 제2 직류 전원 및 상기 제3 직류 전원이 각각 상기 제2 저항 및 상기 제3 저항을 통해 인가되는 제4 트랜지스터, 및 상기 제1 및 제2 트랜지스터의 바디에 각각 제4 저항 및 제5 저항을 통해 연결되어 있는 제4 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.According to another aspect of the present invention, there is provided a method of driving an amplifier, comprising: applying a first input signal of an AC type through a gate, outputting an amplified signal having a first phase connected to a first power source, A second transistor having a first input terminal coupled to the first power supply and a second input terminal coupled to the first input terminal and having a first input terminal coupled to the first input terminal, A first transistor having a gate connected to a first direct current power source through a first resistor, a first end connected to the body of the second transistor through a first capacitor, and a second end connected to the body of the second transistor through a first capacitor, A third transistor connected to a second end of the first transistor through a second resistor and a third resistor respectively connected to the first and second ends of the first transistor and the second transistor, Wherein the first DC power source A first end connected to the body of the first transistor through a second capacitor, a second end connected to a second end of the second transistor, a first end connected to the body of the first transistor through a second capacitor, A fourth transistor through which the second direct current power source and the third direct current power source are respectively applied through the second resistor and the third resistor and a fourth transistor through which the bodies of the first and second transistors are respectively connected And a power amplifier using a feedback signal including a connected fourth DC power supply.

여기서, 상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제4 저항을 통해 인가되고, 상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제5 저항을 통해 인가될 수 있다.Here, a signal having the same phase as the first input signal and a voltage of the fourth DC power source are applied to the body of the first transistor through the fourth resistor, and the body of the second transistor is connected to the second input signal A signal of the same phase and a voltage of the fourth DC power supply may be applied through the fifth resistor.

또한, 상기 피드백 신호를 이용한 전력 증폭기는, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제1 커패시터, 및 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제4 트랜지스터의 제1단과 연결되는 제2 커패시터를 더 포함할 수 있다.The power amplifier using the feedback signal may further include a first capacitor having a first end connected to a body of the second transistor and a second end connected to a first end of the third transistor, And a second capacitor coupled to the body of the transistor and having a second end coupled to a first end of the fourth transistor.

또한, 상기 제1 전원은 접지 전원일 수 있다.Also, the first power source may be a ground power source.

본 발명에 따르면 트랜지스터의 바디에 전력 증폭기의 입력 신호와 동일한 위상의 신호 및 직류 전압을 인가하여 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. 또한, 신호를 증폭기의 출력에서 가져옴으로써 외부의 다른 회로와의 복잡한 연결이 필요하지 않고 간단하게 구성할 수 있는 이점이 있다.According to the present invention, a threshold voltage can be adjusted by applying a signal and a DC voltage having the same phase as the input signal of the power amplifier to the body of the transistor, and thus the gain can be relatively higher than that of the prior art. In addition, there is an advantage that a signal can be obtained from the output of the amplifier, so that a complicated connection with another external circuit is not necessary and can be simply configured.

도 1은 종래기술에 따른 NMOS와 PMOS의 연결을 나타내는 도면이다.
도 2는 도 1에 따른 증폭기를 나타낸다.
도 3은 종래 기술에 따른 캐스코드 형태로 연결된 증폭기를 나타내는 도면이다.
도 4는 종래 기술에 따른 캐스코드 구조의 증폭기에 Triple-well 공정이 적용된 예이다.
도 5는 본 발명의 실시예에 따른 전력 증폭기를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에서 능동소자를 이용한 구체적인 바디 연결의 예이다.
도 7 내지 도 9는 본 발명의 실시예에서 능동소자의 구성 예를 나타낸다.
도 10은 본 발명의 실시예에 따른 전력 증폭기의 동작을 설명하기 위한 예시를 나타내는 개념도이다.
도 11은 본 발명의 실시예에 따른 전력 증폭기의 구조를 나타낸 도면이다.
도 12는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다.
도 13은 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다.
도 14는 도 13의 전력 증폭기를 차동 증폭기로 구현한 예이다.
도 15는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다.
도 16은 종래 기술에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 실시예에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.
도 18 내지 도 22는 본 발명의 실시예에 따른 차동 증폭기의 직류 소모 전력 및 이득을 비교하기 위한 도면이다.
도 23은 본 발명의 실시예를 검증하기 위해 사용된 종래기술의 차동 증폭기이다.
도 24는 도 23과 도 11의 성능에 대한 모의 실험 결과이다.1 is a view showing a connection between an NMOS and a PMOS according to the related art.
Figure 2 shows an amplifier according to figure 1;
3 shows an amplifier connected in the form of a cascode according to the prior art.
4 is an example in which a triple-well process is applied to an amplifier having a cascode structure according to the prior art.
5 is a diagram for explaining a power amplifier according to an embodiment of the present invention.
Figure 6 is an example of a concrete body connection using an active element in an embodiment of the present invention.
7 to 9 show an example of the configuration of an active element in the embodiment of the present invention.
10 is a conceptual diagram showing an example for explaining the operation of the power amplifier according to the embodiment of the present invention.
11 is a diagram illustrating a structure of a power amplifier according to an embodiment of the present invention.
12 is a diagram showing another application example of the power amplifier according to the embodiment of the present invention.
13 is a diagram illustrating another application example of the power amplifier according to the embodiment of the present invention.
14 is an example in which the power amplifier of FIG. 13 is implemented by a differential amplifier.
15 is a diagram illustrating another application example of the power amplifier according to the embodiment of the present invention.
16 is a view for explaining a channel operation of an NMOS according to the related art.
17 is a view for explaining a channel operation of an NMOS according to an embodiment of the present invention.
18 to 22 are diagrams for comparing the DC power consumption and the gain of the differential amplifier according to the embodiment of the present invention.
Figure 23 is a prior art differential amplifier used to verify embodiments of the present invention.
FIG. 24 is a simulation result on the performance shown in FIG. 23 and FIG.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다. The expression "maintaining the voltage throughout the specification" means that the potential difference between specific two points changes over time, but the change is within a permissible range in design, or the cause of the change is a parasitic component which is ignored in the design practice of a person skilled in the art . Also, since the threshold voltage of semiconductor devices (transistors, diodes, etc.) is very low compared to the discharge voltage, the threshold voltage is regarded as 0 V and approximated.

도 5는 본 발명의 실시예에 따른 전력 증폭기를 설명하기 위한 도면이다. 본 발명의 실시예에 따르면 전력 증폭기(Amplifier)의 입력 신호(Input signal)는 교류 전압으로서 전력 증폭기의 바디(Body)로 피드백되고, 동시에 직류 전압(Body bias)이 바디로 인가되어 전력 증폭기의 전력 효율성을 증가시킬 수 있다. 5 is a diagram for explaining a power amplifier according to an embodiment of the present invention. According to the embodiment of the present invention, the input signal of the power amplifier is fed back to the body of the power amplifier as an AC voltage, and at the same time a DC bias voltage is applied to the body, Efficiency can be increased.

즉, 도 5의 (a)을 참조하면 본 발명의 실시예는 종래기술처럼 바디를 소스에 연결시켜 문턱전압을 유지하는 것이 아니라 MOSFET의 동작 위상에 따른 신호(Body control AC signal)와, 직류 바이어스 전압(Body control DC signal)을 바디에 인가하여 문턱전압을 적절하게 변화시켜 종래기술의 한계를 극복하고 출력 성능을 개선한다. 즉, 종래기술과 비교하여 볼 때 동일한 소모전력 대비 상대적으로 높은 출력전력을 얻음으로써 이득 및 효율을 향상시킨다. 그리고 바디에 인가되는 신호를 증폭기의 출력단에서 피드백시킴으로써 외부의 다른 회로와의 복잡한 연결이 필요하지 않고 간단히 구성할 수 있다. 또한, 출력 신호의 크기가 크기 때문에 신호의 전달에 작은 크기의 소자를 사용하여도 충분한 증폭이 가능하다.5 (a), the embodiment of the present invention does not maintain the threshold voltage by connecting the body to the source as in the prior art, but rather, the body control AC signal according to the operation phase of the MOSFET, A body control DC signal is applied to the body to properly vary the threshold voltage to overcome the limitations of the prior art and improve the output performance. That is, compared to the prior art, the gain and efficiency are improved by obtaining a relatively high output power relative to the same power consumption. And the signal applied to the body is fed back from the output terminal of the amplifier, so that a complex connection with other external circuits is not necessary and can be easily configured. Also, since the size of the output signal is large, sufficient amplification is possible even if a small-sized element is used for signal transmission.

도 5의 (b)는 트랜지스터와 같은 능동소자를 이용한 바디 연결의 예를 나타낸다. 능동소자는 수동소자에 비하여 적은 면적으로도 동일한 효과를 얻을 수 있으며, 별도의 DC전압 및 신호를 이용하여 조절이 가능하다.5 (b) shows an example of a body connection using an active element such as a transistor. An active device can achieve the same effect with a smaller area than a passive device, and can be controlled using a separate DC voltage and signal.

도 6은 본 발명의 실시예에서 능동소자를 이용한 구체적인 바디 연결의 예이다. 본 실시예에 따르면, 신호를 연결하는데 있어서 MOSFET과 같은 능동소자를 사용함에 따라 가변저항(Variable resistance), 스위치(Switch), 배랙터(Varactor), 증폭기(Amp.) 등 다양한 역할을 할 수 있게 구성이 가능하다. 여기서, 능동소자의 동작을 위해서 별도의 DC 또는 AC 전압을 인가해 주어야 할 필요가 있다. 이러한 능동소자의 크기는 매우 작기 때문에 큰 공간의 소모 없이 구성이 가능하다. 바디에는 별도의 적절한 DC 전압을 신호의 누설을 막기 위해 저항을 통하여 인가한다. 또한 바디에 인가되는 DC 전압과, 전달되는 신호에 포함된 DC 전압이 분리될 수 있도록 별도의 DC block cap 등을 이용하여 연결할 수도 있다.Figure 6 is an example of a concrete body connection using an active element in an embodiment of the present invention. According to the present embodiment, since an active element such as a MOSFET is used to connect a signal, it is possible to perform various roles such as a variable resistance, a switch, a varactor, and an amplifier. Configuration is possible. Here, it is necessary to apply a separate DC or AC voltage for the operation of the active element. Since the size of these active elements is very small, it is possible to construct without consuming a large space. A separate DC voltage is applied to the body through a resistor to prevent leakage of the signal. Also, the DC voltage applied to the body and the DC voltage included in the transmitted signal may be separated using a separate DC block cap.

도 7 내지 도 9는 본 발명의 실시예에서 능동소자의 구성 예를 나타낸다. 여기서 각 도면의 능동소자는 도 5의 (b)에서 점선 블럭 내의 피드백 네트워크 부분 내에 배치되어, 트랜지스터의 입력 신호와 동위상의 신호 및 직류 전압을 트랜지스터의 바디에 인가하는 역할을 한다.7 to 9 show an example of the configuration of an active element in the embodiment of the present invention. Here, the active elements in the respective drawings are disposed in the feedback network portion in the dashed line block in FIG. 5 (b), and serve to apply a signal and a DC voltage in the same phase as the input signal of the transistor to the body of the transistor.

먼저, 도 7의 구성에 따르면, 능동소자가 트랜지스터의 바디에 전달되는 신호를 드레인을 통해 받아서 소스로 전달하는 구성이다. 이는 능동소자를 스위치 및 가변저항과 같이 동작시킬 수 있으며, 게이트에 인가하는 별도의 제어용 전압의 크기를 조절하여 바디에 전달되는 신호를 조절할 수 있다.First, according to the configuration of FIG. 7, the active element receives a signal transmitted to a body of a transistor through a drain and transfers the signal to a source. This allows the active device to operate as a switch and a variable resistor, and the signal transferred to the body can be adjusted by adjusting the size of the separate control voltage applied to the gate.

도 8은 능동소자가 바디에 전달되는 신호를 게이트로 받아 드레인-소스-바디로 전달하거나, 드레인-소스-바디로 받아 게이트로 전달하는 구성이다. 이는 능동소자를 캐패시터 및 배랙터처럼 동작시킬 수 있으며, 게이트에 인가하는 별도의 제어용 전압의 크기를 조절하여 캐패시턴스를 조절하여 바디에 전달되는 신호를 조절할 수 있다.8 shows a configuration in which an active element receives a signal transmitted to a body as a gate, transfers the signal to a drain-source-body, or receives the signal as a drain-source-body and transfers the signal to a gate. This enables the active device to operate as a capacitor and an varactor, and adjusts the capacitance of the control voltage by controlling the magnitude of a separate control voltage applied to the gate, thereby controlling the signal transmitted to the body.

도 9는 능동소자를 이용하여 증폭기의 형태로 회로를 구성하는 방법으로서, 도 9의 (a), (b), (c)와 같이 공통 소스, 공통 드레인, 공통 게이트의 형태로 회로 구성이 가능하다. 여기서도 별도의 제어용 전압의 크기를 조절하는 것을 통해 전달되는 신호를 조절할 수 있다.Fig. 9 shows a circuit configuration in the form of an amplifier using an active element. As shown in Figs. 9A, 9B and 9C, a circuit configuration can be formed in the form of a common source, a common drain, and a common gate Do. Here, the signal to be transmitted can be adjusted by adjusting the magnitude of the separate control voltage.

도 10은 본 발명의 실시예에 따른 전력 증폭기의 동작을 설명하기 위한 예시를 나타내는 개념도이다. 본 발명의 실시예는 트랜지스터의 게이트를 통해 신호가 입력되는 전력 증폭기에 관한 것이다. 도 10의 (a)는 본 발명의 실시예에 따른 전력 증폭기에 포함되는 NMOS 트랜지스터를 나타낸 것이고, 도 10의 (b)는 PMOS 트랜지스터를 나타낸 것이다. 10 is a conceptual diagram showing an example for explaining the operation of the power amplifier according to the embodiment of the present invention. An embodiment of the present invention relates to a power amplifier in which a signal is input through the gate of a transistor. 10 (a) shows an NMOS transistor included in a power amplifier according to an embodiment of the present invention, and FIG. 10 (b) shows a PMOS transistor.

먼저 도 10의 (a)에 따르면, NMOS 트랜지스터의 게이트로 신호를 입력(Input signal)하고, 바디에 게이트와 소스의 전압차인 VGS와 동일 위상의 신호(Same Phase signal with VGS)와 직류(DC bias) 전압을 인가하여 문턱전압을 조절함으로써, NMOS 트랜지스터의 성능을 향상시킨다. 여기서, 소스가 접지 전원에 연결되면, 바디에 인가되는 신호의 위상은 게이트에 입력되는 신호(VG)와 동일할 수 있다. 도 10의 (b)는 NMOS 대신 PMOS 트랜지스터를 이용하는 것으로서, 도 10의 (a)에 따른 NMOS 트랜지스터와 드레인과 소스의 위치가 바뀌었을 뿐 동작은 동일하므로 중복되는 설명은 생략한다. 이외에도 물론 본 발명은 트랜지스터의 게이트가 아닌 소스를 통해 신호가 입력되는 전력 증폭기에도 적용이 가능하다. First, according to Fig. 10 (a), inputting the signal to the gate of the NMOS transistor (Input signal), and a difference between the voltage of the gate and the source in the body V GS and a signal of the same phase (Same Phase signal with V GS) and direct current ( DC bias) voltage to adjust the threshold voltage, thereby improving the performance of the NMOS transistor. Here, when the source is connected to the ground power, the phase of the signal applied to the body may be the same as the signal V G input to the gate. 10B uses a PMOS transistor instead of an NMOS transistor. Since the NMOS transistor, the drain and the source of FIG. 10A are changed in position, the operation is the same, and a duplicate description will be omitted. In addition, the present invention is applicable to a power amplifier in which a signal is input through a source other than a gate of a transistor.

이하에서는 도 11 내지 도 15를 통하여 본 발명의 실시예에 따른 피드백을 이용한 전력 증폭기에 대하여 구체적으로 설명한다. 도 11 내지 도 15에 나타낸 본 발명의 실시예에 따른 전력 증폭기는 게이트를 통해 신호가 입력되는 트랜지스터를 이용하는 것으로서, 설명의 편의상 트랜지스터가 NMOS(N-Channel MOSFET)인 것으로 나타내었으나, PMOS(P-Channel MOSFET)로 형성된 트랜지스터도 동일하게 적용될 수 있다.Hereinafter, a power amplifier using feedback according to an embodiment of the present invention will be described in detail with reference to FIGS. 11 to 15. FIG. The power amplifier according to the embodiment of the present invention shown in FIGS. 11 to 15 uses a transistor to which a signal is inputted through a gate. For convenience of explanation, the transistor is an NMOS (N-channel MOSFET) Channel MOSFET) can be similarly applied.

도 11은 본 발명의 실시예에 따른 전력 증폭기의 구조를 나타낸 도면이다. 이러한 도 11은 도 7과 같은 형태의 능동소자가 적용된 예로서 능동소자인 제3 트랜지스터(120a)와 제4 트랜지스터(120b)를 스위치 및 가변저항의 형태로 구성한 것이다.11 is a diagram illustrating a structure of a power amplifier according to an embodiment of the present invention. 11 is an example in which the active element of the form as shown in FIG. 7 is applied, in which the third transistor 120a and the fourth transistor 120b, which are active elements, are formed in the form of a switch and a variable resistor.

이를 보다 구체적으로 설명하면, 도 11에 도시된 전력 증폭기는 제1 트랜지스터(110a), 제2 트랜지스터(110b), 제3 트랜지스터(120a)와 제4 트랜지스터(120b)를 포함한다. To be more specific, the power amplifier shown in FIG. 11 includes a first transistor 110a, a second transistor 110b, a third transistor 120a and a fourth transistor 120b.

제1 트랜지스터(110a)는 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력한다. 즉, 제1 트랜지스터(110a)의 게이트로 Positive input 신호가 입력되면, 제1 트랜지스터(110a)의 드레인에는 Positive input 신호와 역 위상을 가지는 Positive output 신호가 증폭되어 출력된다. The first transistor 110a receives a first input signal of an AC type through a gate thereof and has a first end coupled to the first power source ex and a second end connected to the first input signal ex And outputs the amplified signal of the phase. That is, when a positive input signal is input to the gate of the first transistor 110a, a positive output signal having a phase opposite to that of the positive input signal is amplified and output to the drain of the first transistor 110a.

제2 트랜지스터(110b)는 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력한다. 즉, 제2 트랜지스터(110b)의 게이트로 Negative input 신호가 입력되면, 제2 트랜지스터(110b)의 드레인에는 Negative input 신호와 역 위상을 가지는 Negative output 신호가 증폭되어 출력된다. The second transistor 110b receives a second input signal having a phase opposite to that of the first input signal through a gate thereof. The first terminal of the second transistor 110b is connected to the first power source (ex, GND) And outputs an amplified signal having a phase opposite to that of the second input signal. That is, when a negative input signal is input to the gate of the second transistor 110b, a negative output signal having a phase opposite to that of the negative input signal is amplified and output to the drain of the second transistor 110b.

제3 트랜지스터(120a)의 게이트는 직류 전압(Control bias)을 인가하는 제1 직류 전원이 연결된다. 제3 트랜지스터(120a)는 제1단이 제2 트랜지스터(110b)의 바디에 연결되고 제2단이 제1 트랜지스터(110a)의 제2단에 연결된다. The gate of the third transistor 120a is connected to a first DC power source for applying a DC bias. The third transistor 120a has a first end connected to the body of the second transistor 110b and a second end connected to the second end of the first transistor 110a.

이러한 구성에 따라, 제3 트랜지스터(120a)는 제1 트랜지스터(110a)에서 증폭된 신호와 동일한 위상의 신호를 제2 트랜지스터(110b)의 바디로 피드백한다. 여기서, 제2 트랜지스터(110b)의 바디로 전달된 신호는 제2 트랜지스터(110b)의 입력 신호와 동일한 위상이므로 제2 트랜지스터(110b)에서의 신호 증폭의 효과가 더욱 커지게 된다.According to this configuration, the third transistor 120a feeds back a signal having the same phase as the signal amplified by the first transistor 110a to the body of the second transistor 110b. Here, since the signal transmitted to the body of the second transistor 110b is in phase with the input signal of the second transistor 110b, the effect of amplifying the signal in the second transistor 110b is further increased.

마찬가지로, 제4 트랜지스터(120b)의 게이트는 직류 전압(Control bias)을 인가하는 상기 제1 직류 전원이 연결된다. 제4 트랜지스터(120b)는 제1단이 제1 트랜지스터(110a)의 바디에 연결되고 제2단이 제2 트랜지스터(110b)의 제2단에 연결된다. Similarly, the gate of the fourth transistor 120b is connected to the first DC power supply for applying a DC bias (Control bias). The fourth transistor 120b has a first end connected to the body of the first transistor 110a and a second end connected to the second end of the second transistor 110b.

이러한 구성에 따라, 제4 트랜지스터(120b)는 제2 트랜지스터(110b)에서 증폭된 신호와 동일한 위상의 신호를 제1 트랜지스터(110a)의 바디로 피드백한다. 여기서, 제1 트랜지스터(110a)의 바디로 전달된 신호는 제1 트랜지스터(110a)의 입력 신호와 동일한 위상이므로 제1 트랜지스터(110a)에서의 신호 증폭의 효과가 더욱 커지게 된다.According to this configuration, the fourth transistor 120b feeds back a signal having the same phase as the signal amplified by the second transistor 110b to the body of the first transistor 110a. Here, since the signal transmitted to the body of the first transistor 110a is in phase with the input signal of the first transistor 110a, the effect of amplifying the signal in the first transistor 110a is further increased.

그리고, 상기 제1 및 제2 트랜지스터(110a,110b)의 바디에는 제2 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이에 따라, 상기 제1 트랜지스터(110a)의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 인가된다. 또한, 상기 제2 트랜지스터(110b)의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 인가된다.A second DC power source is connected to the bodies of the first and second transistors 110a and 110b to apply a DC bias voltage. Accordingly, a signal having the same phase as that of the first input signal and a voltage of the second DC power supply are applied to the body of the first transistor 110a. A signal of the same phase as the second input signal and a voltage of the second DC power supply are applied to the body of the second transistor 110b.

이상과 같은 도 11과 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(110a)의 게이트로 제1 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제3 트랜지스터(120a)를 통하여 제2 트랜지스터(110b)의 바디로 피드백된다. 여기서, 제2 트랜지스터(110b)의 드레인을 통해서는 제2 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 상기 제2 트랜지스터(110b)의 바디로 피드백되는 신호는 제2 입력 신호와 동일한 위상을 가지므로 이에 의하여 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이는 제1 트랜지스터(110a)의 경우도 마찬가지이다. The signal change of the power amplifier in the configuration as shown in FIG. 11 will be described in more detail as follows. When a first input signal is input to the gate of the first transistor 110a, a signal having an opposite phase is output to the drain, and the output signal is fed back to the body of the second transistor 110b through the third transistor 120a . Here, a signal having a phase opposite to that of the second input signal is amplified and output through the drain of the second transistor 110b. At this time, a signal fed back to the body of the second transistor 110b is equal to the second input signal Phase, so that the effect of the signal amplification is further increased and the power efficiency is increased. This also applies to the case of the first transistor 110a.

도 11의 구성에 있어서 제1 커패시터(130)는 제1단이 상기 제3 트랜지스터(120a)의 제2단에 연결되고 제2단이 상기 제1 트랜지스터(110a)의 제2단과 연결되어 있다. 이러한 제1 커패시터(130)는 DC block cap에 해당되는 것으로서, 제1 트랜지스터(110a)의 드레인을 통해 출력된 교류 신호 상에 존재하는 직류 성분이 제3 트랜지스터(120a)를 타고 제2 트랜지스터(110b)의 바디에 유입되는 것을 방지하는 역할을 한다. 즉, 상기 커패시터(130)는 제2 트랜지스터(110b)의 바디에 직접 인가되는 직류 전압(Bias bias)과, 제1 트랜지스터(110a)를 통해 유입되는 직류 전압을 분리하는 역할을 한다. In the configuration of FIG. 11, the first capacitor 130 has a first end connected to the second end of the third transistor 120a and a second end connected to the second end of the first transistor 110a. The first capacitor 130 corresponds to the DC block cap and a direct current component present on the AC signal output through the drain of the first transistor 110a is coupled to the third transistor 120a via the second transistor 110b ) To the body of the vehicle. That is, the capacitor 130 separates the bias voltage applied directly to the body of the second transistor 110b and the DC voltage flowing through the first transistor 110a.

마찬가지로 제2 커패시터(140)는 제1단이 상기 제4 트랜지스터(120b)의 제2단에 연결되고 제2단이 상기 제2 트랜지스터(110b)의 제2단과 연결되어 있어 상술한 제1 커패시터(130)와 동일한 역할을 수행한다.Likewise, the second capacitor 140 has a first end connected to the second end of the fourth transistor 120b and a second end connected to the second end of the second transistor 110b, 130).

이상과 같은 도 11의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.The configuration of FIG. 11 as described above is also applicable to a power amplifier of a cascode structure in which two transistors are connected in series.

도 12는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다. 이러한 도 12는 도 8과 같은 형태의 능동소자가 적용된 예로서 능동소자인 제3 트랜지스터(121a)와 제4 트랜지스터(121b)를 캐패시터 및 배랙터 형태로 구성한 것이다.12 is a diagram illustrating another application example of the power amplifier according to the embodiment of the present invention. 12 shows an example in which the active element of FIG. 8 is applied, in which the third transistor 121a and the fourth transistor 121b, which are active elements, are formed in the form of a capacitor and a varactor.

이를 보다 구체적으로 설명하면, 도 12에 도시된 전력 증폭기는 제1 트랜지스터(111a), 제2 트랜지스터(111b), 제3 트랜지스터(121a)와 제4 트랜지스터(121b)를 포함한다. To be more specific, the power amplifier shown in FIG. 12 includes a first transistor 111a, a second transistor 111b, a third transistor 121a and a fourth transistor 121b.

먼저, 제1 트랜지스터(111a)는 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력한다.First, the first transistor 111a receives a first input signal of an AC type through a gate thereof. The first terminal of the first transistor 111a is connected to the first power source ex (GND) And outputs the amplified signal having the opposite phase to that of FIG.

제2 트랜지스터(111b)는 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원(ex, GND)에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력한다. 여기까지는 앞서 도 11의 실시예와 동일하다.The second transistor 111b receives a second input signal having a phase opposite to that of the first input signal through a gate thereof. The first terminal of the second transistor 111b is connected to the first power source (ex, GND) And outputs an amplified signal having a phase opposite to that of the second input signal. The steps up to this point are the same as those of the embodiment of Fig.

제3 트랜지스터(121a)는 제1단 및 제2단이 상기 제2 트랜지스터(111b)의 바디에 연결되고 게이트가 상기 제1 트랜지스터(111a)의 제2단에 연결된다. 이러한 구성에 따라, 제3 트랜지스터(121a)는 제1 트랜지스터(111a)에서 증폭된 신호와 동일한 위상의 신호를 제2 트랜지스터(111b)의 바디로 피드백한다. 여기서, 제2 트랜지스터(111b)의 바디로 전달된 신호는 제2 트랜지스터(111b)의 입력 신호와 동일한 위상이므로 제2 트랜지스터(111b)에서의 신호 증폭의 효과가 더욱 커지게 된다.The third transistor 121a has a first end and a second end connected to the body of the second transistor 111b and a gate connected to the second end of the first transistor 111a. According to this configuration, the third transistor 121a feeds back a signal having the same phase as the signal amplified by the first transistor 111a to the body of the second transistor 111b. Here, since the signal transmitted to the body of the second transistor 111b is in phase with the input signal of the second transistor 111b, the effect of amplifying the signal in the second transistor 111b is further increased.

제4 트랜지스터(121b)는 게이트가 상기 제1 트랜지스터(111a)의 바디에 연결되고 제1단 및 제2단이 상기 제2 트랜지스터(111b)의 제2단에 연결된다. 이러한 구성에 따라, 제4 트랜지스터(121b)는 제2 트랜지스터(111b)에서 증폭된 신호와 동일한 위상의 신호를 제1 트랜지스터(111a)의 바디로 피드백한다. 여기서, 제1 트랜지스터(111a)의 바디로 전달된 신호는 제1 트랜지스터(111a)의 입력 신호와 동일한 위상이므로 제1 트랜지스터(111a)에서의 신호 증폭의 효과가 더욱 커지게 된다.The fourth transistor 121b has a gate connected to the body of the first transistor 111a and a first end and a second end connected to the second end of the second transistor 111b. According to this configuration, the fourth transistor 121b feeds back a signal having the same phase as the signal amplified by the second transistor 111b to the body of the first transistor 111a. Here, since the signal transmitted to the body of the first transistor 111a is in phase with the input signal of the first transistor 111a, the effect of amplifying the signal in the first transistor 111a is further increased.

그리고, 상기 제1 및 제2 트랜지스터(111a,111b)의 바디에는 제1 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이에 따라, 상기 제1 트랜지스터(111a)의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 인가된다. 또한, 상기 제2 트랜지스터(111b)의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 인가된다.A first DC power source is connected to the bodies of the first and second transistors 111a and 111b to apply a DC bias voltage. Accordingly, a signal having the same phase as the first input signal and a voltage of the first DC power supply are applied to the body of the first transistor 111a. A signal of the same phase as the second input signal and a voltage of the first DC power supply are applied to the body of the second transistor 111b.

이상과 같은 도 12와 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(111a)의 게이트로 제1 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제3 트랜지스터(121a)를 통하여 제2 트랜지스터(111b)의 바디로 피드백된다. 여기서, 제2 트랜지스터(111b)의 드레인을 통해서는 제2 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 제2 트랜지스터(111b)의 바디로 피드백되는 신호는 제2 입력 신호와 동일한 위상을 가지므로 이에 의하여 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이는 제1 트랜지스터(111a)의 경우도 마찬가지이다.The signal change of the power amplifier in the configuration as shown in FIG. 12 will now be described in more detail. When a first input signal is input to the gate of the first transistor 111a, a signal having an opposite phase is output to the drain, and the output signal is fed back to the body of the second transistor 111b through the third transistor 121a . Here, the signal fed back to the body of the second transistor 111b has the same phase as that of the second input signal. In this case, a signal having a phase opposite to that of the second input signal is amplified and output through the drain of the second transistor 111b. So that the effect of signal amplification is further enhanced and the power efficiency is increased. This also applies to the case of the first transistor 111a.

이상과 같은 도 12의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.12 is applicable to a power amplifier having a cascode structure in which two transistors are connected in series.

도 13은 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다. 이러한 도 13은 도 9의 (a)와 같은 형태의 능동소자가 적용된 예로서 능동소자인 제2 트랜지스터(122)를 증폭기 형태로 구성한 것이다.13 is a diagram illustrating another application example of the power amplifier according to the embodiment of the present invention. FIG. 13 shows an example in which the active element of the type shown in FIG. 9A is applied, and the second transistor 122, which is an active element, is formed as an amplifier.

이를 보다 구체적으로 설명하면, 도 13에 도시된 전력 증폭기는 제1 트랜지스터(112) 및 제2 트랜지스터(122)를 포함한다. 제1 트랜지스터(112)는 게이트를 통하여 교류 형태의 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력한다.To be more specific, the power amplifier shown in FIG. 13 includes a first transistor 112 and a second transistor 122. The first transistor 112 is connected to the first power source (ex, GND) through a gate, and the first end of the first transistor 112 is connected to the first power source And outputs a signal.

제2 트랜지스터(122)는 게이트가 제1 트랜지스터(112)의 제2단과 연결되고 제1단이 제1 트랜지스터(112)의 바디에 연결되며, 제1단 및 제2단에 각각 제1 직류 전원 및 제2 직류 전원이 인가된다.The second transistor 122 has a gate connected to the second terminal of the first transistor 112, a first terminal connected to the body of the first transistor 112, and a first direct current power source And the second DC power source are applied.

그리고, 상기 제1 트랜지스터(112)의 바디에는 제3 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이러한 구성에 따라, 제1 트랜지스터(112)의 바디에는 상기 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원의 전압(Body bias)이 인가된다.A third DC power source is connected to the body of the first transistor 112 to apply a DC bias voltage. According to this configuration, a signal having the same phase as the input signal and a voltage of the third DC power source (Body bias) are applied to the body of the first transistor 112.

이상과 같은 도 13과 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(112)의 게이트로 교류 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제2 트랜지스터(122)를 통하여 다시 반대 위상으로 전환되어 상기 입력 신호와 동일 위상의 신호가 제1 트랜지스터(112)의 바디로 피드백된다. The signal change of the power amplifier in the configuration as shown in FIG. 13 will now be described in more detail. When an AC input signal is input to the gate of the first transistor 112, a signal having an opposite phase is output to the drain, and the output signal is converted into the opposite phase again through the second transistor 122, Is fed back to the body of the first transistor (112).

여기서, 제1 트랜지스터(112)의 드레인을 통해서는 상기 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 제1 트랜지스터(112)의 바디로 피드백되는 신호는 입력 신호와 동일한 위상을 가지므로 이에 의하여 제1 트랜지스터(112)에서의 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다.Here, a signal having a phase opposite to that of the input signal is amplified and output through the drain of the first transistor 112. At this time, a signal fed back to the body of the first transistor 112 has the same phase as the input signal As a result, the effect of amplifying the signal in the first transistor 112 is further increased, and the power efficiency is also increased.

도 13의 구성에 있어서 커패시터(131)는 제1단이 상기 제1 트랜지스터(112)의 바디에 연결되고 제2단이 상기 제2 트랜지스터(122)의 제1단과 연결되어 있다. 이러한 커패시터(131)는 DC block cap에 해당되는 것으로서, 제2 트랜지스터(122)의 드레인을 통해 출력된 교류 신호 상에 존재하는 직류 성분이 제1 트랜지스터(112)의 바디에 유입되는 것을 방지하는 역할을 한다. 즉, 상기 커패시터(131)는 제1 트랜지스터(112)의 바디에 직접 인가되는 직류 전압(Bias bias)과, 제2 트랜지스터(122)를 통해 유입되는 직류 전압을 분리하는 역할을 한다. 13, the first end of the capacitor 131 is connected to the body of the first transistor 112, and the second end of the capacitor 131 is connected to the first end of the second transistor 122. The capacitor 131 corresponds to the DC block cap and prevents the direct current component present on the AC signal output through the drain of the second transistor 122 from flowing into the body of the first transistor 112 . That is, the capacitor 131 separates the bias voltage directly applied to the body of the first transistor 112 and the DC voltage flowing through the second transistor 122.

도 14는 도 13의 전력 증폭기를 차동 증폭기로 구현한 예이다. 도 14를 참조하면, 제1 트랜지스터(112a)의 게이트로 Positive input 신호가 입력되면, 제1 트랜지스터(112a)의 드레인에는 Positive input 신호와 역 위상을 가지는 Positive output 신호가 증폭되어 출력된다. 여기서, 제1 트랜지스터(112a)의 출력 신호는 제3 트랜지스터(122a)를 통해 제1 트랜지스터(112a)의 바디로 피드백되어 인가된다. 14 is an example in which the power amplifier of FIG. 13 is implemented by a differential amplifier. Referring to FIG. 14, when a positive input signal is input to the gate of the first transistor 112a, a positive output signal having a phase opposite to that of the positive input signal is amplified and output to the drain of the first transistor 112a. Here, the output signal of the first transistor 112a is fed back to the body of the first transistor 112a through the third transistor 122a.

이때, 제1 트랜지스터(112a)의 경우, 그 게이트에 입력되는 Positive input 신호와 바디로 입력되는 신호의 위상은 서로 같으므로, 제1 트랜지스터(112a)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이러한 효과는 제2 트랜지스터(112b)의 경우도 마찬가지이다. 이상과 같은 도 13 및 도 14의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.In this case, since the positive input signal input to the gate of the first transistor 112a and the signal input to the body of the first transistor 112a are identical to each other, the effect of amplifying the signal through the first transistor 112a is further increased, . This effect is also true in the case of the second transistor 112b. 13 and 14 can be applied to a power amplifier having a cascode structure in which two transistors are connected in series.

도 15는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다. 이러한 도 15는 도 11의 변형예로 볼 수 있다.15 is a diagram illustrating another application example of the power amplifier according to the embodiment of the present invention. FIG. 15 is a modification of FIG.

이를 보다 구체적으로 설명하면, 도 15에 도시된 전력 증폭기는 제1 트랜지스터(113a), 제2 트랜지스터(113b), 제3 트랜지스터(123a)와 제4 트랜지스터(123b)를 포함한다. More specifically, the power amplifier shown in FIG. 15 includes a first transistor 113a, a second transistor 113b, a third transistor 123a, and a fourth transistor 123b.

제1 트랜지스터(113a)는 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력한다.The first transistor 113a is supplied with a first input signal of the AC type through a gate thereof. The first terminal of the first transistor 113a is connected to the first power source ex (GND) And outputs the amplified signal of the phase.

제2 트랜지스터(113b)는 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력한다.The second transistor 113b receives a second input signal having a phase opposite to that of the first input signal through a gate thereof. The first terminal of the second transistor 113b is connected to the first power source (ex, GND) And outputs an amplified signal having a phase opposite to that of the second input signal.

제3 트랜지스터(123a)의 게이트에는 직류 전압(Control voltage)을 인가하는 제1 직류 전원이 연결된다. 제3 트랜지스터(123a)는 제1단이 제2 트랜지스터(113b)의 바디에 연결되고 제2단이 제1 트랜지스터(113a)의 제2단에 연결되며, 제1단 및 제2단에 각각 제2 직류 전원 및 제3 직류 전원이 인가된다. 이러한 구성에 따라, 제3 트랜지스터(123a)는 제1 트랜지스터(113a)에서 증폭된 신호와 동일한 위상의 신호를 제2 트랜지스터(113b)의 바디로 피드백한다. 여기서, 제2 트랜지스터(113b)의 바디로 전달된 신호는 제2 트랜지스터(113b)의 입력 신호와 동일한 위상이므로 제2 트랜지스터(113b)에서의 신호 증폭의 효과가 더욱 커지게 된다.A first DC power supply for applying a DC voltage is connected to the gate of the third transistor 123a. The third transistor 123a has a first terminal connected to the body of the second transistor 113b, a second terminal connected to the second terminal of the first transistor 113a, 2 DC power supply and a third DC power supply are applied. According to this configuration, the third transistor 123a feeds a signal having the same phase as the signal amplified by the first transistor 113a to the body of the second transistor 113b. Here, since the signal transmitted to the body of the second transistor 113b is in phase with the input signal of the second transistor 113b, the effect of amplifying the signal in the second transistor 113b is further increased.

마찬가지로, 제4 트랜지스터(123b)의 게이트에는 상기 직류 전압(Control voltage)을 인가하는 제1 직류 전원이 연결된다. 제4 트랜지스터(123b)는 제1단이 제1 트랜지스터(113a)의 바디에 연결되고 제2단이 제2 트랜지스터(113b)의 제2단에 연결되며, 제1단 및 제2단에 각각 상기 제2 직류 전원 및 상기 제3 직류 전원이 인가된다. 이러한 구성에 따라, 제4 트랜지스터(123b)는 제2 트랜지스터(113b)에서 증폭된 신호와 동일한 위상의 신호를 제1 트랜지스터(113a)의 바디로 피드백한다. 여기서, 제1 트랜지스터(113a)의 바디로 전달된 신호는 제1 트랜지스터(113a)의 입력 신호와 동일한 위상이므로 제1 트랜지스터(113a)에서의 신호 증폭의 효과가 더욱 커지게 된다.Similarly, a first DC power source for applying the DC voltage is connected to the gate of the fourth transistor 123b. The fourth transistor 123b has a first end connected to the body of the first transistor 113a, a second end connected to the second end of the second transistor 113b, a first end connected to the body of the first transistor 113a, The second direct current power source and the third direct current power source are applied. According to this configuration, the fourth transistor 123b feeds back a signal having the same phase as the signal amplified by the second transistor 113b to the body of the first transistor 113a. Here, since the signal transmitted to the body of the first transistor 113a is in phase with the input signal of the first transistor 113a, the effect of amplifying the signal in the first transistor 113a is further increased.

그리고, 상기 제1 및 제2 트랜지스터(113a,113b)의 바디에는 제4 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이에 따라, 상기 제1 트랜지스터(113a)의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 인가된다. 또한, 상기 제2 트랜지스터(113b)의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 인가된다.A fourth DC power source is connected to the bodies of the first and second transistors 113a and 113b to apply a DC bias voltage. Accordingly, a signal having the same phase as the first input signal and a voltage of the fourth DC power supply are applied to the body of the first transistor 113a. A signal of the same phase as the second input signal and a voltage of the fourth DC power supply are applied to the body of the second transistor 113b.

이상과 같은 도 15와 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(113a)의 게이트로 제1 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제3 트랜지스터(123a)를 통하여 제2 트랜지스터(113b)의 바디로 피드백된다. 여기서, 제2 트랜지스터(113b)의 드레인을 통해서는 제2 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 상기 제2 트랜지스터(113b)의 바디로 피드백되는 신호는 제2 입력 신호와 동일한 위상을 가지므로 이에 의하여 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이는 제1 트랜지스터(113b)의 경우도 마찬가지이다.The signal change of the power amplifier in the configuration as shown in FIG. 15 will be described in more detail as follows. When a first input signal is input to the gate of the first transistor 113a, a signal having an opposite phase is output to the drain, and the output signal is fed back to the body of the second transistor 113b through the third transistor 123a . Here, a signal having a phase opposite to that of the second input signal is amplified and output through the drain of the second transistor 113b. At this time, a signal fed back to the body of the second transistor 113b is equal to the second input signal Phase, so that the effect of the signal amplification is further increased and the power efficiency is increased. This also applies to the case of the first transistor 113b.

도 15의 구성에 있어서, 제1 커패시터는 제1단이 제2 트랜지스터(113b)의 바디에 연결되고 제2단이 제3 트랜지스터(123a)의 제1단과 연결되어 있다. 또한, 제2 커패시터는 제1단이 제1 트랜지스터(113a)의 바디에 연결되고 제2단이 제4 트랜지스터(123b)의 제1단과 연결된다. 제1 커패시터 및 제2 커패시터는 앞서와 같이 피드백된 신호에 포함될 수 있는 직류 전압 성분과 상기 제4 직류 전원의 전압(Body bias)을 서로 분리하는 역할을 한다.In the configuration of FIG. 15, the first capacitor is connected to the body of the second transistor 113b at the first end, and the first end is connected to the first end of the third transistor 123a at the second end. The second capacitor has a first end connected to the body of the first transistor 113a and a second end connected to the first end of the fourth transistor 123b. The first capacitor and the second capacitor serve to separate the DC voltage component, which may be included in the feedback signal, from the body bias of the fourth DC power supply.

이상과 같은 도 15의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.15 is applicable to a power amplifier having a cascode structure in which two transistors are connected in series.

또한 상술한 본 발명의 실시예에 따른 차동 증폭기는, Triple-well 공정을 사용할 수 있는 IC에서 MOSFET을 사용하는 전압제어 발진기, 혼합기 등 대부분의 회로에 적용이 가능하다. Also, the differential amplifier according to the embodiment of the present invention can be applied to most circuits such as a voltage controlled oscillator using a MOSFET, a mixer, and the like, which can use a triple-well process.

도 16은 종래 기술에 따른 NMOS의 채널 동작을 설명하기 위한 도면이고, 도 17은 본 발명의 실시예에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.FIG. 16 is a view for explaining a channel operation of an NMOS according to the related art, and FIG. 17 is a view for explaining a channel operation of the NMOS according to an embodiment of the present invention.

도 16과 같은 종래 기술에 따르면, NMOS의 채널의 크기는 게이트로 입력되는 전압에 따라서 변화하는데, 입력 전압이 높을 때에는 채널이 확장되고, 낮을 때에는 채널이 축소된다. 그리고 VGS의 DC 전압 크기에 의해서 소모 전류의 값이 결정되고 채널의 확장 및 축소에 따라서 채널양단의 전압 및 흐르는 전류가 변화한다고 할 수 있다. 따라서 채널의 확장 및 축소의 차이가 신호 전력의 크기라고 할 수 있다. PMOS 또한 동일한 원리로 동작한다.According to the conventional technique as shown in FIG. 16, the size of the channel of the NMOS changes according to the voltage input to the gate. When the input voltage is high, the channel is expanded. When the input voltage is low, the channel is reduced. Then, the value of the consumed current is determined by the DC voltage magnitude of V GS , and the voltage and current flowing across the channel changes according to the expansion and contraction of the channel. Therefore, the difference between the expansion and the reduction of the channel is the magnitude of the signal power. The PMOS also operates on the same principle.

반면, 도 17과 같은 본 발명의 실시예에 따른 NMOS의 채널은 바디에 인가된 전압에 의해서 문턱전압의 크기가 조절되어 채널의 크기가 변화한다. 바디에 인가되는 DC전압이 소스와 동일한 크기일 경우 기준이 되는 채널의 크기는 변하지 않으므로 종래기술과 비교하여 소모 전류의 양은 변화가 없게 된다.On the other hand, in the channel of the NMOS according to the embodiment of the present invention as shown in FIG. 17, the magnitude of the threshold voltage is adjusted by the voltage applied to the body to change the size of the channel. When the DC voltage applied to the body is the same size as the source, the size of the reference channel does not change, so that the amount of consumed current is not changed as compared with the conventional technology.

그리고 소스가 접지되어 있는 경우에, 바디에 인가되는 VGS와 동일한 위상의 AC 신호에 의해서 문턱전압이 VGS의 위상과 반대로 변한다. 따라서 입력전압이 높을 때는 문턱전압이 낮아지고 입력전압이 낮을 때는 문턱전압이 높아지므로, 입력전압이 높을 때에는 채널이 더욱 확장되며 낮을 때에는 채널이 더욱 축소된다. 즉 문턱전압의 변화폭만큼 채널의 변화폭이 증가함을 알 수 있다. 따라서 신호전력의 크기가 증가함을 알 수 있다.When the source is grounded, the threshold voltage changes inversely to the phase of V GS by an AC signal having the same phase as V GS applied to the body. Therefore, when the input voltage is high, the threshold voltage is low. When the input voltage is low, the threshold voltage is high. Therefore, when the input voltage is high, the channel is further expanded. That is, it can be seen that the variation width of the channel increases by the variation width of the threshold voltage. Thus, it can be seen that the magnitude of the signal power increases.

도 18 내지 도 22는 본 발명의 실시예에 따른 차동 증폭기의 직류 소모 전력 및 이득을 비교하기 위한 도면이다. 18 to 22 are diagrams for comparing the DC power consumption and the gain of the differential amplifier according to the embodiment of the present invention.

도 18은 종래 기술에 따른 소스와 바디가 연결된 NMOS의 동작 전압을 나타낸 것이다. 종래 기술과 같이 소스와 바디가 연결되었을 때의 NMOS의 동작은 게이트에 인가된 직류(DC) 전압(Input DC bias)과 문턱전압(Reference threshold voltage)의 차이에 의해서 DC 소모 전력(DC dissipation power)이 결정되며, 고정적인 문턱전압을 가지기 때문에 입력신호(Amplitude of input signal)의 크기가 변하지 않는다. 추가적으로 문턱전압은 바디-소스의 구조적 다이오드 및 드레인-바디-소스의 구조적 BJT에 의해서 낮아지는데 한계를 가진다.18 shows the operation voltage of an NMOS to which a source and a body are connected according to the prior art. The operation of the NMOS when the source and the body are connected as in the prior art is affected by the DC dissipation power due to the difference between the input DC bias and the reference threshold voltage applied to the gate, And the magnitude of the input signal (Amplitude of the input signal) is not changed since it has a fixed threshold voltage. In addition, the threshold voltage is limited by the structural diode of the body-source and the structural BJT of the drain-body-source.

도 19는 NMOS의 바디에 별도의 직류(DC) 전압만을 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 19와 같이 바디에 별도의 직류(DC) 전압만이 인가되었을 때 NMOS의 동작은 바디에 소스보다 낮은 전압이 인가될 경우 문턱전압이 증가하여 DC 소모전력이 줄어들고 상대적으로 낮은 이득을 가진다. 또한 바디에 소스보다 높은 전압이 인가될 경우 문턱전압이 줄어들어 DC 소모전력이 늘어나고 상대적으로 높은 이득을 가진다. 그러나 문턱전압은 변하지 않고 고정적이기 때문에 신호의 크기는 변화하지 않는다. FIG. 19 shows the operating voltage of the NMOS when only a separate direct current (DC) voltage is applied to the body of the NMOS. As shown in FIG. 19, when only a DC voltage is applied to the body, the operation of the NMOS has a relatively low gain because the threshold voltage increases when a voltage lower than the source voltage is applied to the body, thereby reducing the DC consumption power. Also, when a voltage higher than the source voltage is applied to the body, the threshold voltage is reduced, and the DC consumption power is increased and the gain is relatively high. However, the magnitude of the signal does not change because the threshold voltage is constant and unchanged.

도 20은 NMOS의 바디에 별도의 교류(AC) 전압만을 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 20과 같이 바디에 별도의 교류(AC) 신호만이 인가되었을 때의 NMOS의 동작은 MOSFET의 구조적 다이오드에 의해서 바디에 소스보다 높은 전압이 인가되게 되므로, 문턱전압이 바디-소스 연결의 형태에 비하여 낮게 형성된다. 따라서 NMOS의 바디에 별도의 교류(AC) 전압만을 인가한 경우 더 높은 DC 소모 전력 및 이득을 가지며, 바디에 VGS와 동일한 위상의 신호가 인가될 때 문턱전압이 역위상으로 변화하기 때문에 문턱전압이 변하는 크기만큼 신호의 크기가 증가한다. 하지만 문턱전압이 낮아지는 데에는 한계가 있기 때문에 MOSFET의 구조적 BJT를 동작시키지 않기 위해서는 그 증폭율이 제한적이다. 증폭률을 향상하기 위해 바디에 더 큰 크기의 신호를 인가할 때에는 MOSFET의 구조적 BJT가 동작하게 되고, 이로 인해 신호가 왜곡될 수 있다.20 shows the operating voltage of the NMOS when only a separate AC voltage is applied to the body of the NMOS. As shown in FIG. 20, when only a separate AC signal is applied to the body, the operation of the NMOS causes a voltage higher than that of the source to be applied to the body by the structural diode of the MOSFET, . Therefore, when only a separate AC voltage is applied to the body of the NMOS, the DC power consumption and the gain are higher. When a signal having the same phase as V GS is applied to the body, the threshold voltage changes in opposite phase. The magnitude of the signal increases by the changing magnitude. However, since the threshold voltage can not be reduced, the amplification factor is limited in order not to operate the structural BJT of the MOSFET. When applying a larger-sized signal to the body to improve the gain, the structural BJT of the MOSFET is activated and the signal may be distorted.

도 21은 본 발명의 실시예와 같이, NMOS의 바디에 소스와 동일한 직류(DC) 전압과 VGS와 동일한 위상의 교류(AC) 신호를 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 21와 같이 NMOS의 바디에 소스와 동일한 직류(DC) 전압 및 VGS와 동일한 위상의 교류(AC) 신호와 동일한 위상의 신호가 인가되었을 때의 NMOS의 동작은 바디-소스 연결과 동일한 DC 소모 전력을 가지고, 바디에 VGS와 동일한 위상의 신호가 인가될 때 문턱전압이 역위상으로 변화하기 때문에 문턱전압이 변하는 크기만큼 신호의 크기가 증가하고, AC신호만을 인가한 경우에 비해서 그 증폭률이 더 크다는 것을 알 수 있다.21 shows the operating voltage of an NMOS when an AC (AC) signal of the same phase as the V GS and the same DC voltage as the source is applied to the body of the NMOS, as in the embodiment of the present invention. As shown in FIG. 21, when an AC signal having the same phase as that of the source and an AC signal having the same phase as the V GS are applied to the body of the NMOS, the operation of the NMOS is the same as that of the body- When a signal having the same phase as that of V GS is applied to the body, the magnitude of the signal increases by the amount of change in the threshold voltage and the amplification rate It can be seen that it is larger.

도 22는 본 발명의 실시예와 같이, NMOS의 바디에 소스보다 낮은 직류(DC) 전압과 VGS와 동일한 위상의 교류(AC) 신호를 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 22와 같이 바디에 소스보다 낮은 직류(DC) 전압 및 VGS와 동일한 위상의 신호가 인가되었을 때의 NMOS의 동작은 바디-소스 연결과 비교하여 문턱전압이 높아지기 때문에 DC 소모 전력이 줄어들며, 바디에 VGS와 동일한 위상의 신호가 인가될 때 문턱전압이 역위상으로 변화하기 때문에 문턱전압이 변하는 크기만큼 신호의 크기가 증가한다. 또한 상기의 경우에 비해서 바디에 인가되는 AC신호의 크기를 더 키울 수 있기 때문에 신호 크기의 증폭률이 더 커질 수 있다.22 shows the operating voltage of the NMOS when a direct current (DC) voltage lower than the source and an AC (AC) signal having the same phase as V GS are applied to the body of the NMOS, as in the embodiment of the present invention. As shown in FIG. 22, the operation of the NMOS when a direct current (DC) voltage lower than the source voltage and a signal having the same phase as the V GS voltage are applied to the body, the DC voltage consumption is reduced because the threshold voltage is higher than that of the body- When a signal having the same phase as that of V GS is applied, the magnitude of the signal increases by the amount of change in the threshold voltage since the threshold voltage changes in opposite phase. Also, since the magnitude of the AC signal applied to the body can be increased as compared with the above case, the gain of the signal magnitude can be increased.

이와 같이 본 발명의 실시예에 따르면 트랜지스터의 바디에 VGS와 동일한 위상의 신호 및 직류(DC) 전압을 인가함으로써 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. 또한 피드백 신호를 차동 증폭기의 출력단으로부터 가져옴으로써, 외부의 다른 회로의 연결이 필요하지 않고 간단하게 회로를 구성할 수 있다.As described above, according to the embodiment of the present invention, the threshold voltage can be adjusted by applying a signal having the same phase as V GS and a direct current (DC) voltage to the body of the transistor and having a relatively high gain . In addition, by taking the feedback signal from the output stage of the differential amplifier, it is possible to construct a circuit easily without connecting external circuits.

여기서, 출력 신호의 크기가 크기 때문에 MOSFET의 구조적 BJT로 인하여 입력 신호와 상관없이 계속해서 채널이 형성되거나, 누설 및 관통전류가 흐르는 문제가 발생할 수 있다. 이러한 경우 과도한 크기를 변압기를 사용하여 제어하면 된다.Here, since the size of the output signal is large, a channel may be continuously formed regardless of the input signal due to the structural BJT of the MOSFET, or leak and passing current may flow. In this case, the excessive size can be controlled by using a transformer.

이하에서는 종래기술과 본 발명의 실시예를 비교하여 검증한다. 도 23은 본 발명의 실시예를 검증하기 위해 사용된 종래기술의 차동 증폭기이다. Hereinafter, the prior art and the embodiment of the present invention will be compared and verified. Figure 23 is a prior art differential amplifier used to verify embodiments of the present invention.

본 발명의 성능을 검증하기 위하여 도 23의 종래기술에 따른 차동 증폭기와 도 11의 본 발명의 실시예에 따른 차동 증폭기의 성능을 Cadence tool을 이용하여 시뮬레이션하여 비교하였다. 시뮬레이션 환경은 0.18um CMOS 공정을 사용하였고 중심 주파수는 2.4GHz, S11 & S22는 -15dB, VDD는 1.2V, Bias 전압은 0.6V, 트랜지스터의 gate size는 width=8um, finger=32로 통일하여 비교해 보았다.In order to verify the performance of the present invention, the performance of the differential amplifier according to the prior art shown in FIG. 23 and the differential amplifier according to the embodiment according to the present invention shown in FIG. 11 are simulated using a Cadence tool. The simulation environment is 0.18um CMOS process. The center frequency is 2.4GHz, S11 & S22 is -15dB, VDD is 1.2V, Bias voltage is 0.6V, transistor gate size is width = 8um, finger = saw.

도 24는 도 23과 도 11의 성능에 대한 모의 실험 결과이다. 도 24는 2.3~2.5GHz 범위에 대한 이득 특성을 도시한 것으로서, 본 발명의 실시예의 경우 종래 기술과 비교하여 볼 때 전체 주파수 대역에서 이득 값이 향상된 것을 확인할 수 있다. 특히 중심주파수 2.4GHz의 경우 이득 특성이 14.1dB에서 15.4dB로 향상된 것을 알 수 있다. 또한, Control Voltage를 변화시키며 실험해 본 결과 바디로 들어가는 신호의 레벨을 변화시킬 수 있음을 확인할 수 있었다. 이상과 같이 본 발명의 실시예는 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있는 이점이 있다.FIG. 24 is a simulation result on the performance shown in FIG. 23 and FIG. FIG. 24 shows gain characteristics in the range of 2.3 to 2.5 GHz. In the embodiment of the present invention, it can be seen that the gain value is improved in the entire frequency band as compared with the prior art. Especially, in case of center frequency 2.4GHz, the gain characteristic is improved from 14.1dB to 15.4dB. Also, it was confirmed that changing the control voltage can change the level of the signal to the body. As described above, the embodiment of the present invention has an advantage that it can have a relatively high gain relative to the same consumed power as compared with the prior art.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

110a,111a,112a,113a,112: 제1 트랜지스터
110b,111b,112b,113b,122: 제2 트랜지스터
120a,121a,122a,123a: 제3 트랜지스터
120b,121b,122b,123b: 제4 트랜지스터
130,140,131: 커패시터110a, 111a, 112a, 113a, 112:
110b, 111b, 112b, 113b, 122:
120a, 121a, 122a, and 123a:
120b, 121b, 122b, and 123b:
130, 140, 131: Capacitor

Claims (16)

게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터;
게이트에 제1 저항을 통해 제1 직류 전원이 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되는 제3 트랜지스터;
게이트에 상기 제1 저항을 통해 상기 제1 직류 전원이 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되는 제4 트랜지스터; 및
상기 제1 및 제2 트랜지스터의 바디에 각각 제2 저항 및 제3 저항을 통해 연결되어 있는 제2 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.A first transistor having a first input connected to the first power source and having an inverted phase opposite to the first input signal through a second terminal thereof;
A second input signal having a phase opposite to that of the first input signal is applied through a gate, a first end connected to the first power supply, and an amplified signal having a phase opposite to the second input signal through a second end A second transistor for outputting a second voltage;
A third transistor having a gate connected to a first direct current source through a first resistor, a first terminal connected to the body of the second transistor, and a second terminal connected to a second terminal of the first transistor;
A fourth transistor having a gate connected to the first direct current power source through the first resistor, a first end connected to a body of the first transistor, and a second end connected to a second end of the second transistor; And
And a second DC power source connected to the bodies of the first and second transistors through a second resistor and a third resistor, respectively. 청구항 1에 있어서,
상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제2 저항을 통해 인가되고,
상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제3 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기. The method according to claim 1,
A signal of the same phase as the first input signal and a voltage of the second DC power supply are applied to the body of the first transistor through the second resistor,
Wherein a signal having the same phase as that of the second input signal and a feedback signal to which a voltage of the second DC power supply is applied through the third resistor are applied to the body of the second transistor. 청구항 1에 있어서,
제1단이 상기 제3 트랜지스터의 제2단에 연결되고 제2단이 상기 제1 트랜지스터의 제2단과 연결되는 제1 커패시터; 및
제1단이 상기 제4 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단과 연결되는 제2 커패시터를 더 포함하는 피드백 신호를 이용한 전력 증폭기.The method according to claim 1,
A first capacitor having a first end connected to a second end of the third transistor and a second end connected to a second end of the first transistor; And
And a second capacitor having a first end connected to the second end of the fourth transistor and a second end connected to the second end of the second transistor. 청구항 1에 있어서,
상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.The method according to claim 1,
Wherein the first power source is a ground power source. 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터;
제1단 및 제2단이 상기 제1 트랜지스터의 제2단에 연결되고 게이트가 상기 제2 트랜지스터의 바디에 연결되는 제3 트랜지스터;
제1단 및 제2단이 상기 제2 트랜지스터의 제2단에 연결되고 게이트가 상기 제1 트랜지스터의 바디에 연결되는 제4 트랜지스터; 및
상기 제1 및 제2 트랜지스터의 바디에 각각 제1 저항 및 제2 저항을 통해 연결되어 있는 제1 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.A first transistor having a first input connected to the first power source and having an inverted phase opposite to the first input signal through a second terminal thereof;
A second input signal having a phase opposite to that of the first input signal is applied through a gate, a first end connected to the first power supply, and an amplified signal having a phase opposite to the second input signal through a second end A second transistor for outputting a second voltage;
A third transistor having a first end and a second end connected to a second end of the first transistor and a gate connected to the body of the second transistor;
A fourth transistor having a first end and a second end connected to a second end of the second transistor and a gate connected to a body of the first transistor; And
And a first DC power supply connected to the bodies of the first and second transistors through first and second resistors, respectively. 청구항 5에 있어서,
상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제1 저항을 통해 인가되고,
상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제2 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기. The method of claim 5,
Wherein a signal of the same phase as the first input signal and a voltage of the first DC power supply are applied to the body of the first transistor through the first resistor,
Wherein a signal having the same phase as the second input signal and a feedback signal to which a voltage of the first DC power supply is applied through the second resistor are used for the body of the second transistor. 청구항 5에 있어서,
상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.The method of claim 5,
Wherein the first power source is a ground power source. 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
게이트가 상기 제1 트랜지스터의 제2단과 연결되고 제1단이 상기 제1 트랜지스터의 바디에 연결되며, 제1단에 제1 저항을 통해 제1 직류 전원이 인가되고 제2단에 제2 직류 전원이 인가되는 제2 트랜지스터;
게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제3 트랜지스터;
게이트가 상기 제3 트랜지스터의 제2단과 연결되고 제1단이 상기 제3 트랜지스터의 바디에 연결되며, 제1단에 상기 제1 저항을 통해 상기 제1 직류 전원이 인가되고 제2 단에 상기 제2 직류 전원이 인가되는 제4 트랜지스터를 포함하며,
상기 제1 및 제3 트랜지스터의 바디에 각각 제2 저항 및 제3 저항을 통해 연결되어 있는 제3 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.A first transistor having a first input connected to the first power source and having an inverted phase opposite to the first input signal through a second terminal thereof;
A gate connected to a second end of the first transistor, a first end connected to a body of the first transistor, a first DC power source applied to a first end through a first resistor, a second DC power source connected to a second end of the second transistor, A second transistor to which the second transistor is applied;
A second input signal having a phase opposite to that of the first input signal is applied through a gate, a first end connected to the first power supply, and an amplified signal having a phase opposite to the second input signal through a second end A third transistor for outputting the third transistor;
A gate connected to the second terminal of the third transistor, a first terminal connected to the body of the third transistor, a first terminal connected to the first terminal through the first resistor, And a fourth transistor to which two DC power sources are applied,
And a third DC power source connected to the bodies of the first and third transistors through a second resistor and a third resistor, respectively. 청구항 8에 있어서,
상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원의 전압이 상기 제2 저항을 통해 인가되고,
상기 제3 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원의 전압이 상기 제3 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기.The method of claim 8,
A signal having the same phase as the first input signal and a voltage of the third DC power supply are applied to the body of the first transistor through the second resistor,
And a feedback signal in which a signal having the same phase as that of the second input signal and a voltage of the third DC power supply are applied through the third resistor, to the body of the third transistor. 청구항 8에 있어서,
제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제1단과 연결되는 제1 커패시터; 및
제1단이 상기 제3 트랜지스터의 바디에 연결되고 제2단이 상기 제4 트랜지스터의 제1단과 연결되는 제2 커패시터를 더 포함하는 피드백 신호를 이용한 전력 증폭기.The method of claim 8,
A first capacitor having a first end connected to the body of the first transistor and a second end connected to a first end of the second transistor; And
And a second capacitor having a first terminal connected to the body of the third transistor and a second terminal connected to the first terminal of the fourth transistor. 청구항 8에 있어서,
상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.The method of claim 8,
Wherein the first power source is a ground power source. 삭제delete 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터;
게이트에 제1 직류 전원이 제1 저항을 통해 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 제2 직류 전원 및 제3 직류 전원이 각각 제2 저항 및 제3 저항을 통해 인가되는 제3 트랜지스터;
게이트에 상기 제1 직류 전원이 상기 제1 저항을 통해 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 상기 제2 직류 전원 및 상기 제3 직류 전원이 각각 상기 제2 저항 및 제3 저항을 통해 인가되는 제4 트랜지스터; 및
상기 제1 및 제2 트랜지스터의 바디에 각각 제4 저항 및 제5 저항을 통해 연결되어 있는 제4 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.A first transistor having a first input connected to the first power source and having an inverted phase opposite to the first input signal through a second terminal thereof;
A second input signal having a phase opposite to that of the first input signal is applied through a gate, a first end connected to the first power supply, and an amplified signal having a phase opposite to the second input signal through a second end A second transistor for outputting a second voltage;
A first terminal connected to the body of the second transistor, a second terminal connected to the second terminal of the first transistor, a first terminal connected to the second terminal of the first transistor, A third transistor having a second DC power source and a third DC power source applied through a second resistor and a third resistor, respectively;
A first end connected to the body of the first transistor and a second end connected to a second end of the second transistor, and the first end and the second end of the second transistor are connected to each other through the first resistor, A fourth transistor having the second DC power source and the third DC power source respectively applied through the second resistor and the third resistor to the second stage; And
And a fourth DC power supply connected to the bodies of the first and second transistors through a fourth resistor and a fifth resistor, respectively. 청구항 13에 있어서,
상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제4 저항을 통해 인가되고,
상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제5 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기. 14. The method of claim 13,
A signal having the same phase as the first input signal and a voltage of the fourth DC power supply are applied to the body of the first transistor through the fourth resistor,
Wherein a signal having the same phase as the second input signal and a feedback signal to which a voltage of the fourth DC power supply is applied through the fifth resistor are used for the body of the second transistor. 청구항 13에 있어서,
제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제1 커패시터; 및
제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제4 트랜지스터의 제1단과 연결되는 제2 커패시터를 더 포함하는 피드백 신호를 이용한 전력 증폭기.14. The method of claim 13,
A first capacitor having a first end connected to the body of the second transistor and a second end connected to a first end of the third transistor; And
Further comprising a second capacitor having a first end connected to the body of the first transistor and a second end connected to a first end of the fourth transistor. 청구항 13에 있어서,
상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.14. The method of claim 13,
Wherein the first power source is a ground power source.
KR20130059748A 2013-05-27 2013-05-27 Power amplifier using feedback signal KR101480614B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20130059748A KR101480614B1 (en) 2013-05-27 2013-05-27 Power amplifier using feedback signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130059748A KR101480614B1 (en) 2013-05-27 2013-05-27 Power amplifier using feedback signal

Publications (2)

Publication Number Publication Date
KR20140139279A KR20140139279A (en) 2014-12-05
KR101480614B1 true KR101480614B1 (en) 2015-01-09

Family

ID=52459350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130059748A KR101480614B1 (en) 2013-05-27 2013-05-27 Power amplifier using feedback signal

Country Status (1)

Country Link
KR (1) KR101480614B1 (en)

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
H.L. Active-Feedback Frequency-Compensation Technique for Low-Power Multistage Amplifiers, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 3, MARCH 2003. pp, 511-520 *
H.L. Active-Feedback Frequency-Compensation Technique for Low-Power Multistage Amplifiers, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 3, MARCH 2003. pp, 511-520*

Also Published As

Publication number Publication date
KR20140139279A (en) 2014-12-05

Similar Documents

Publication Publication Date Title
US7420423B2 (en) Active balun device
US8410854B2 (en) Semiconductor integrated circuit device
JP5268574B2 (en) Semiconductor integrated circuit device
WO2022174645A1 (en) Amplitude modulation-phase modulation compensation circuit, radio frequency power amplifier and device
US9106193B2 (en) Variable gain amplifier
JP2007053734A (en) Differential superposition circuit for linearization
US7495939B2 (en) Ripple filter circuit
US8587378B2 (en) Analog pre-distortion linearizer
US20060033562A1 (en) MOSFET amplifier having feedback controlled transconductance
US20070273435A1 (en) Am Intermediate Frequency Variable Gain Amplifier Circuit, Variable Gain Amplifier Circuits and its Semiconductor Integrated Circuit
US7038501B2 (en) Transconductor circuit for compensating the distortion of output current
JP5883477B2 (en) Voltage controlled oscillator
KR101496004B1 (en) Power amplifier using feedback signal
KR101480614B1 (en) Power amplifier using feedback signal
JP7171950B2 (en) power amplifier
US9847758B2 (en) Low noise amplifier
JP2009207030A (en) Power amplification circuit and wireless communication circuit
KR101480225B1 (en) Power amplifier using feedforward signal
JP4544947B2 (en) Amplifier circuit
KR101480224B1 (en) Power amplifier using feedforward signal
KR100668455B1 (en) Variable gain amplifier
KR102188703B1 (en) The tunable impedance circuit using Graphene FET
KR20050064114A (en) Transconductor circuit of compensating the distortion of output current
JP6036564B2 (en) Variable inductor circuit and high frequency circuit
JP5308407B2 (en) Amplifier circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee