KR101464749B1 - Driving apparatus - Google Patents

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요우지 사끼오까
에이지 마끼노
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소니 주식회사
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Abstract

화소를 구동하는 경우에서, 로우 레벨의 전원의 변동을 방지하고, 이에 의해, 화질의 열화를 방지한다. pMOS 트랜지스터(31)는, 전위 VDD와 접속한다. pMOS 트랜지스터(31)와 직렬로 접속된 nMOS 트랜지스터(32)는, 전위 VSS와 접속된다. 타이밍 조정부(51)는, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32) 중 어느 1개의 온의 타이밍을 제어하는 온 신호 φTR_PMOS를 이용하여, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)를 개별로 제어한다. pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 접속점의 전위의 신호는, 화소를 구동하는 구동 신호로서 화소부에 입력된다. 본 발명은, 예를 들면, CMOS 이미지 센서의 화소 구동 회로에 적용할 수 있다.

Figure R1020080045506

AND 회로, OR 회로, NOT 회로, 화소 구동 회로, 어드레스 디코더, 드라이버부, 타이밍 조정부, 제어부, 전소 게이트 신호, 리셋 신호, 셀렉트 신호

In the case of driving the pixels, the fluctuation of the power supply of the low level is prevented, thereby preventing deterioration of image quality. The pMOS transistor 31 is connected to the potential VDD. The nMOS transistor 32 connected in series with the pMOS transistor 31 is connected to the potential VSS. The timing adjusting section 51 individually controls the pMOS transistor 31 and the nMOS transistor 32 by using the ON signal? TR_PMOS for controlling the timing of turning on any one of the pMOS transistor 31 and the nMOS transistor 32 do. The signal of the potential of the connection point between the pMOS transistor 31 and the nMOS transistor 32 is input to the pixel portion as a drive signal for driving the pixel. The present invention can be applied to, for example, a pixel drive circuit of a CMOS image sensor.

Figure R1020080045506

An AND circuit, an OR circuit, a NOT circuit, a pixel driving circuit, an address decoder, a driver section, a timing adjusting section, a control section,

Description

구동 장치{DRIVING APPARATUS}[0001] DRIVING APPARATUS [0002]

<관련 출원의 교차 참조>&Lt; Cross reference of related application >

본 발명은 2007년 8월 8일 일본특허청에 제출된 일본특허출원 제2007-206000호, 및 2007년 5월 17일 일본특허청에 제출된 일본특허출원 제2007-132098호에 관한 기술내용을 포함하며, 그 전체 내용은 참조로서 본 명세서에 포함된다.The present invention includes Japanese Patent Application No. 2007-206000 filed on August 8, 2007, Japanese Patent Office, and Japanese Patent Application No. 2007-132098 filed on May 17, 2007, Japanese Patent Office , The entire contents of which are incorporated herein by reference.

본 발명은, 화소를 구동하는 구동 장치에 관한 것이다. The present invention relates to a driving apparatus for driving a pixel.

도 1은, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서의 화소 구동 회로 또는 V 구동 회로의 구성의 일례를 도시하고, 구체적으로는 설명의 편의상, n행째의 화소를 구동하는 부분에 대해서 도시한다. 또한, 도 1에서는, 설명의 간략화를 위해서, AND 회로, OR 회로, 및 NOT 회로를 이용하여 설명하지만, 실제 회로 상에서는, AND, OR 및 NOT 회로를 이용하지 않고 NAND, NOR, 및 NOT 회로를 이용하여 실현한다. 1 shows an example of the configuration of a pixel driving circuit or a V driving circuit of a CMOS (Complementary Metal Oxide Semiconductor) image sensor. Specifically, for convenience of explanation, a portion driving a pixel in the n-th row is shown. 1, an AND circuit, an OR circuit, and a NOT circuit are used for the sake of simplicity of explanation. However, NAND, NOR, and NOT circuits are used on an actual circuit without using AND, OR and NOT circuits .

도 1을 참조하면, 도시된 화소 구동 회로(10)는, 어드레스 디코더(11), 타이밍 조정부(12), 드라이버부(13), 및 제어부(14)에 의해 구성되고, n행째의 화소를 구동하기 위한 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n) 을 생성해서 출력한다. 1, the illustrated pixel drive circuit 10 includes an address decoder 11, a timing adjustment section 12, a driver section 13, and a control section 14, (N), a reset signal RST (n), and a select signal SEL (n).

어드레스 디코더(11)는, 소정의 타이밍에서, 구동 대상으로서 n행째의 화소를 선택하기 위한 행 선택 신호 φV_LINE(n)을 타이밍 조정부(12)에 공급한다. The address decoder 11 supplies the timing adjustment unit 12 with a row selection signal? V_LINE (n) for selecting a pixel in the n-th row as a drive target at a predetermined timing.

타이밍 조정부(12)는, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정한다. 구체적으로는, 타이밍 조정부(12)는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(21), AND 회로(22), OR 회로(23), 및 NOT 회로(24)를 포함한다. 타이밍 조정부(12)는 리셋 신호 RST(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(25) 및 NOT 회로(26)를 더 포함한다. 타이밍 조정부(12)는 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(27) 및 NOT 회로(28)를 더 포함한다. The timing adjusting unit 12 adjusts the timing of generation of the transfer gate signal TR (n), the reset signal RST (n), and the select signal SEL (n). Specifically, the timing adjustment unit 12 includes an AND circuit 21, an AND circuit 22, an OR circuit 23, and a NOT circuit (not shown) which are logic gates for adjusting the timing of generation of the transfer gate signal TR 24). The timing adjustment section 12 further includes an AND circuit 25 and a NOT circuit 26 which are logic gates for adjusting the timing of generation of the reset signal RST (n). The timing adjustment section 12 further includes an AND circuit 27 and a NOT circuit 28 which are logic gates for adjusting the timing of generation of the select signal SEL (n).

AND 회로(21)는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φRTR의 논리곱을 구하고, 그 결과 얻어지는 신호를 OR 회로(23)에 공급한다. AND 회로(22)는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φSTR의 논리곱을 구하고, 그 결과 얻어지는 신호를 OR 회로(23)에 공급한다. The AND circuit 21 obtains the logical product of the row selection signal? V_LINE (n) input from the address decoder 11 and the timing signal? RTR input from the control unit 14 and supplies the resultant signal to the OR circuit 23 Supply. The AND circuit 22 obtains the logical product of the row selection signal? V_LINE (n) input from the address decoder 11 and the timing signal? STR input from the control unit 14 and supplies the resultant signal to the OR circuit 23 Supply.

OR 회로(23)는, AND 회로(21)로부터 공급되는 신호와, AND 회로(22)로부터 공급되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 NOT 회로(24)에 공급한다. NOT 회로(24)는, OR 회로(23)로부터 공급되는 신호의 부정을 구하고, 그 결 과 얻어지는 신호를 드라이버부(13)에 공급한다. 이에 의해, 후술하는 드라이버부(13)에서 생성되는 전송 게이트 신호 TR(n)의 생성의 타이밍이 제어된다. The OR circuit 23 obtains the logical sum of the signal supplied from the AND circuit 21 and the signal supplied from the AND circuit 22 and supplies the resultant signal to the NOT circuit 24. The NOT circuit 24 obtains the negation of the signal supplied from the OR circuit 23 and supplies the resultant signal to the driver section 13. [ Thus, the timing of generation of the transfer gate signal TR (n) generated in the driver section 13, which will be described later, is controlled.

또한，AND 회로(25)에는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φRST의 논리곱을 구하고, 그 결과 얻어지는 신호를 NOT 회로(26)에 공급한다. NOT 회로(26)는, AND 회로(25)로부터 공급되는 신호의 부정을 구하고, 그 결과 얻어지는 신호를 드라이버부(13)에 공급한다. 그 결과, 드라이버부(13)에서 생성되는 리셋 신호 RST(n)의 생성의 타이밍이 제어된다. The AND circuit 25 obtains the logical product of the row selection signal? V_LINE (n) input from the address decoder 11 and the timing signal? RST input from the control section 14 and supplies the resultant signal to the NOT circuit 26 . The NOT circuit 26 obtains the negation of the signal supplied from the AND circuit 25 and supplies the resultant signal to the driver section 13. [ As a result, the timing of generation of the reset signal RST (n) generated by the driver section 13 is controlled.

또한，AND 회로(27)에는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φSEL의 논리곱을 구하고, 그 결과 얻어지는 신호를 NOT 회로(28)에 공급한다. NOT 회로(28)는, AND 회로(27)로부터 공급되는 신호의 부정을 구하고, 그 결과 얻어지는 신호를 드라이버부(13)에 공급한다. 이에 의해, 드라이버부(13)에서 생성되는 셀렉트 신호 SEL(n)의 생성의 타이밍이 제어된다. The AND circuit 27 obtains the logical product of the row selection signal? V_LINE (n) input from the address decoder 11 and the timing signal? SEL input from the control unit 14 and supplies the resultant signal to the NOT circuit 28 . The NOT circuit 28 obtains the negation of the signal supplied from the AND circuit 27 and supplies the resulting signal to the driver section 13. [ Thus, the generation timing of the select signal SEL (n) generated by the driver section 13 is controlled.

드라이버부(13)는, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)을 생성해서 출력한다. The driver section 13 generates and outputs the transfer gate signal TR (n), the reset signal RST (n), and the select signal SEL (n) in accordance with the signal supplied from the timing adjustment section 12. [

구체적으로는, 드라이버부(13)에서는，pMOS형 트랜지스터(31)와 nMOS형 트랜지스터(32)가 직렬로 접속된다. pMOS 트랜지스터(31)의 소스에 하이(High) 레벨의 전위로서 전위 VDD가 접속되고, nMOS 트랜지스터(32)의 소스에 로우(Low) 레벨의 전위로서 전위 VSS가 접속되어 있다. pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 게이트에는, 타이밍 조정부(12)의 NOT 회로(24)로부터 공급되는 신호가 공급된다. 그 신호가 로우 레벨인 경우, pMOS 트랜지스터(31)가 온으로 되지만, 하이 레벨인 경우 nMOS 트랜지스터(32)가 온으로 된다. Specifically, in the driver section 13, the pMOS transistor 31 and the nMOS transistor 32 are connected in series. the potential VDD is connected to the source of the pMOS transistor 31 as a high level potential and the potential VSS is connected to the source of the nMOS transistor 32 as a low level potential. Signals supplied from the NOT circuit 24 of the timing adjusting section 12 are supplied to the gates of the pMOS transistor 31 and the nMOS transistor 32. [ When the signal is at the low level, the pMOS transistor 31 is turned on, but when the signal is at the high level, the nMOS transistor 32 is turned on.

그 결과, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 드레인끼리가 접속된 점의 전위는, 게이트에 입력되는 신호가 로우 레벨인 경우, 전위 VDD로 되지만, 하이 레벨인 경우, 전위 VSS로 된다. 언급한 점은 이하에서 전송 게이트 접속점(transfer gate junction point)으로 지칭된다. 그리고, 전위의 신호는, 전송 게이트 신호 TR(n)로서, 복수의 화소로 구성되는 화소부의 n행째의 화소의 전송 게이트에 인가된다. 이상과 같이 해서, 드라이버부(13)에서는, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n)이 생성되어, 출력된다. As a result, the potential at the point where the drains of the pMOS transistor 31 and the nMOS transistor 32 are connected becomes the potential VDD when the signal input to the gate is at the low level, but becomes the potential VSS when the signal is at the high level . The points referred to below are referred to as transfer gate junction points. Then, the potential signal is applied as the transfer gate signal TR (n) to the transfer gate of the pixel of the n-th row of the pixel portion composed of the plurality of pixels. As described above, in the driver section 13, the transfer gate signal TR (n) is generated and outputted in accordance with the signal supplied from the timing adjustment section 12. [

또한, 드라이버부(13)에서는，pMOS 트랜지스터(31) 및 nMOS 트랜지스터(32)와 마찬가지로，pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)가 직렬로 접속되고, pMOS 트랜지스터(33)의 소스에 전위 VDD가 접속되고, nMOS 트랜지스터(34)의 소스에 전위 VSS가 접속되어 있다. 또한，pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)의 게이트에는, 타이밍 조정부(12)의 NOT 회로(26)로부터 공급되는 신호가 공급된다. 그리고, pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)의 드레인끼리가 접속된 점의 전위의 신호가, 리셋 신호 RST(n)로서, 화소부의 n행째의 화소에 입력된다. 언급되는 점은 이하에서 리셋 접속점이라고 지칭된다. 그 결과, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전위 VDD 또는 전위 VSS의 리셋 신호 RST(n)가, 화소부의 n행째의 화소에 입력된다. In the driver section 13, similarly to the pMOS transistor 31 and the nMOS transistor 32, the pMOS transistor 33 and the nMOS transistor 34 are connected in series and the source of the pMOS transistor 33 is connected to the potential VDD And the potential VSS is connected to the source of the nMOS transistor 34. [ A signal supplied from the NOT circuit 26 of the timing adjusting unit 12 is supplied to the gates of the pMOS transistor 33 and the nMOS transistor 34. [ Then, the signal of the potential at the point where the pMOS transistor 33 and the drain of the nMOS transistor 34 are connected is input as the reset signal RST (n) to the pixel in the n-th row of the pixel portion. The points referred to below are referred to as reset junctions. As a result, the reset signal RST (n) of the potential VDD or the potential VSS is input to the pixel of the n-th row of the pixel portion in accordance with the signal supplied from the timing adjusting portion 12. [

또한, 드라이버부(13)에서는，pMOS 트랜지스터(31) 및 nMOS 트랜지스터(32)와 마찬가지로，pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)가 직렬로 접속되고, pMOS 트랜지스터(35)의 소스에 전위 VDD가 접속되고, nMOS 트랜지스터(36)의 소스에 전위 VSS가 접속되어 있다. 또한，pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)의 게이트에는, 타이밍 조정부(12)의 NOT 회로(28)로부터 공급되는 신호가 공급된다. 그리고, pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)의 드레인끼리가 접속된 점의 전위의 신호가, 셀렉트 신호 SEL(n)로서, 화소부의 n행째의 화소에 입력된다. 언급된 점은 이하에서 셀렉트 접속점으로 지칭된다. 그 결과, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전위 VDD 또는 전위 VSS의 셀렉트 신호 SEL(n)이, 화소부의 n행째의 화소에 입력된다. In the driver section 13, the pMOS transistor 35 and the nMOS transistor 36 are connected in series and the source of the pMOS transistor 35 is connected to the potential VDD And a potential VSS is connected to the source of the nMOS transistor 36. [ A signal supplied from the NOT circuit 28 of the timing adjusting unit 12 is supplied to the gates of the pMOS transistor 35 and the nMOS transistor 36. [ A signal of the potential at the point where the drains of the pMOS transistor 35 and the nMOS transistor 36 are connected is input to the pixel of the n-th row of the pixel portion as the select signal SEL (n). The points referred to below are referred to as select connection points. As a result, the select signal SEL (n) of the potential VDD or the potential VSS is input to the pixel of the n-th row of the pixel portion in accordance with the signal supplied from the timing adjusting section 12. [

제어부(14)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSEL, φRST, φSTR, 및 φRTR을 생성하여, 타이밍 조정부(12)에 공급한다. The control unit 14 generates timing signals? SEL,? RST,? STR, and? RTR of high level or low level at a predetermined timing and supplies them to the timing adjustment unit 12.

다음으로, 도 2를 참조하여, 도 1의 화소 구동 회로(10)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍에 대해서 설명한다. Next, with reference to Fig. 2, the timing of a signal relating to the output of the transfer gate signal TR (n) in the pixel drive circuit 10 of Fig. 1 will be described.

도 2에 나타내는 바와 같이, 시각 t1에서，행 선택 신호 φV_LINE(n)의 레벨이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t2에서 타이밍 신호 φSTR 혹은 φRTR의 레벨이 로우 레벨로부터 하이 레벨로 되면, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(31)가 온으로 됨과 함께，nMOS 트랜지스터(32)가 오프로 되어, 도 2에 나타내는 바와 같이, 전위 VDD의 전송 게이트 신호 TR(n)이 화소부에 출력된다. As shown in Fig. 2, at time t 1, the level of the row selection signal φV_LINE (n) and from the low level to the high level, then the high level timing signal φSTR or level of φRTR at time t 2 from the low level The signals generated by the AND circuits 21 and 22, the OR circuit 23, and the NOT circuit 24 are set to the low level. Thus, the pMOS transistor 31 is turned on and the nMOS transistor 32 is turned off, and the transfer gate signal TR (n) of the potential VDD is outputted to the pixel portion as shown in Fig.

다음으로, 도 2에 나타내는 바와 같이, 시각 t3에서, 타이밍 신호 φSTR 혹은 φRTR의 레벨이 하이 레벨로부터 로우 레벨로 되면, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)가 오프로 됨과 함께，nMOS 트랜지스터(32)가 온으로 되고, 도 2에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Next, as shown in Fig. 2, when at time t 3, the timing signal φSTR or level of φRTR as from the high level low level, AND circuit (21 and 22), OR circuit 23, and a NOT circuit (24 Becomes a high level. Thus, the pMOS transistor 31 is turned off, the nMOS transistor 32 is turned on, and the transfer gate signal TR (n) of the potential VSS is outputted to the pixel portion as shown in Fig.

그 후, 도 2에 나타내는 바와 같이 시각, t4에서 행 선택 신호 φV_LINE(n)의 레벨은 하이 레벨로부터 로우 레벨로 되지만, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되는 신호의 레벨은, 하이 레벨로 유지된다. 따라서, 도 2에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다. Thereafter, the level of the time, the row selection signal φV_LINE (n) at t 4, as shown in Fig. 2 is, but from the high level to the low level, AND circuit (21 and 22), OR circuit 23, and a NOT circuit ( 24 are maintained at a high level. Therefore, as shown in Fig. 2, the transfer gate signal TR (n) of the potential VSS is continuously outputted to the pixel portion.

또한, 전술한 설명에서는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨 또는 로우 레벨이라고 기술했지만, 이 기술은, 타이밍 신호 φSTR과 φRTR의 양쪽이 하이 레벨 또는 로우 레벨인 경우와, 타이밍 신호 φSTR 및 φRTR 중 어느 한쪽이 하이 레벨 또는 로우 레벨이며, 다른 쪽이 항상 로우 레벨인 경우를 의미한다. In the above description, the timing signal? STR or? RTR is described as being at the high level or the low level. However, this technique is applicable to the case where both the timing signals? STR and? RTR are at the high level or the low level, One of them is a high level or a low level, and the other is always a low level.

또한, 도시는 생략하지만, 도 1의 화소 구동 회로(10)에서는, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)에 대해서도 마찬가지로, 행 선택 신호 φV_LINE(n)과 타이밍 신호 φSEL 또는 φRST의 레벨에 따라서, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)의 전위가 전위 VDD로 되거나, 전위 VSS로 되거나 한다. Although the illustration is omitted, the pixel driving circuit 10 of Fig. 1 also selects the level of the row selection signal? V_LINE (n) and the timing signal? SEL or? RST for the reset signal RST (n) and the select signal SEL , The potential of the reset signal RST (n) or the select signal SEL (n) becomes the potential VDD or becomes the potential VSS.

그런데, 도 1의 화소 구동 회로(10)에서는, 직렬로 접속되는 pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)의 게이트에 입력되는 동일한 신호는 이상적으로는 완전하게 동시의 타이밍에서 전파하는 것이 바람직하다. 하지만, pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)의 온 오프 상태의 절환시에, 동작 타이밍이 어긋나서, pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)의 양쪽이 온 상태가 되는 순간이 발생하는 경우가 있다. 1, the same signal inputted to the gates of the pMOS transistor 31, 33 or 35 connected in series and the nMOS transistor 32, 34 or 36 is ideally completely synchronous It is preferable to propagate at the timing of Fig. However, when the pMOS transistor 31, 33, or 35 and the nMOS transistor 32, 34, or 36 are switched on or off, the operation timings of the pMOS transistor 31, 33, or 35 and the nMOS transistor 32 , 34, or 36 may be in an on-state in some cases.

한편, 화소의 특성에 따라 상술한 바와 같은 전송 게이트 신호 TR(n)로서, 하이 레벨, 미들 레벨, 로우 레벨의 3값을 출력하는 구동 회로가, 예를 들면 일본특허공개 제2002-77730호에 공지되어 기술된다. 특히 상술한 형태의 구동 회로에서, 드라이버부의 pMOS의 전단의 논리 게이트수와 nMOS의 전단의 논리 게이트수가 상이한 경우가 많다. 따라서, 스큐 어긋남(skew deviation)이 일어날 가능성이 높아진다. On the other hand, a drive circuit for outputting three values of a high level, a middle level, and a low level as the above-described transfer gate signal TR (n) according to the characteristics of a pixel is disclosed in, for example, Japanese Patent Laid-Open Publication No. 2002-77730 Are well known and described. In particular, in the driving circuit of the above-described type, the number of the logic gates of the front end of the pMOS of the driver section and the number of the logic gates of the front end of the nMOS are often different. Therefore, skew deviation is more likely to occur.

또한, 화소 구동 회로(10)의 드라이버부(13)의 pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)는, 1행분의 화소의 게이트를 동시에 개폐하기 위해서, 통상적으로, 능력이 큰 트랜지스터를 이용하여 설계된다. 이 때문에, 드라이버부(13)의 pMOS 트랜지스터(31, 33 및 35)와 nMOS 트랜지스터(32, 34 및 36)의 동작 타이밍이 어긋나서, pMOS 트랜지스터(31, 33 및 35)와 nMOS 트랜지스터(32, 34 및 36)의 양쪽이 온 상태로 되는 순간이 발생한 경우, 전위 VDD로부터 전위 VSS에 흐르는 관통 전류가 큰 것으로 된다고 하는 염려가 있었다. The pMOS transistor 31, 33 or 35 and the nMOS transistor 32, 34 or 36 of the driver section 13 of the pixel drive circuit 10 are normally turned on and off simultaneously to open and close the gate of the pixel for one row , And is designed using a large-capacity transistor. 33 and 35 of the driver section 13 and the operation timings of the nMOS transistors 32, 34 and 36 are shifted from each other so that the pMOS transistors 31, 33 and 35 and the nMOS transistors 32, 34 and 36 are turned on, there is a fear that the penetrating current flowing from the potential VDD to the potential VSS becomes large.

그리고, 큰 관통 전류가 전위 VSS의 로우 레벨의 전원에 흘러서 로우 레벨이 변동된 경우, 예를 들면, 다른 축적 기간중의 행의 화소의 게이트를 억제하는 로우 레벨도 변동되게 된다. 특히, 화소 구동 회로(10)가 형성된 칩의 내부에 탑재한 차지 펌프에서 발생하는 마이너스 전위를 로우 레벨의 전위 VSS로 하고 있는 경우, 차지 펌프의 능력에 따라서는, 관통 전류에 의한 마이너스 전위의 변동이 해결될 때까지 시간이 걸리게 되는 경우가 있다. 그 결과, 화질에 악영향이 생겨서, 화질이 열화한다. When the large through current flows to the low level power supply of the potential VSS and the low level changes, for example, the low level which suppresses the gate of the pixel of the row in the other accumulation period also fluctuates. Particularly, when the negative potential generated in the charge pump mounted in the chip in which the pixel driving circuit 10 is formed is set to the low level potential VSS, depending on the capability of the charge pump, the fluctuation of the minus potential due to the penetrating current It may take time to solve the problem. As a result, the image quality is adversely affected and the image quality deteriorates.

이상과 같이, 전술한 화소 구동 회로(10)에서는, 전위 VDD로부터 전위 VSS에 관통 전류가 흐름으로써, 전위 VSS의 로우 레벨의 전원이 변동되고, 화질에 악영향을 미치는 경우가 있었다. As described above, in the above-described pixel driving circuit 10, the through current flows from the potential VDD to the potential VSS, so that the power supply of the low level of the potential VSS fluctuates and adversely affects the image quality in some cases.

본 발명은, 이러한 상황을 감안하여 이루어진 것으로, 화소를 구동하는 경우에서, 로우 레벨의 전원의 변동을 방지하고, 이에 의해, 화질의 열화를 방지할 수 있도록 하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in view of such a situation, and it is intended to prevent fluctuation of a power supply of a low level in driving a pixel, thereby preventing deterioration of image quality.

본 발명의 일 실시예에 따르면, 화소를 구동하는 구동 장치로서, 제1 전위와 접속하는 제1 pMOS형 트랜지스터와, 제1 pMOS형 트랜지스터와 직렬로 접속된, 제2 전위와 접속하는 제1 nMOS형 트랜지스터와, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터 중 어느 1개의 턴온의 타이밍을 제어하는 제1 온 신호를 이용하여, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터를 개별로 제어하는 제어부를 구비하고, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터 사이의 접속점(node)의 전위의 신호는, 화소를 구동하는 구동 신호로서 화소에 입력된다. According to an embodiment of the present invention, there is provided a driving apparatus for driving a pixel, comprising: a first pMOS transistor connected to a first potential; a first nMOS transistor connected in series with a first pMOS transistor, Type transistor and the first nMOS transistor are controlled by using a first ON signal for controlling the timing of turning on any one of the first pMOS transistor and the first nMOS transistor to control the first pMOS transistor and the first nMOS transistor individually The signal of the potential of the node between the first pMOS transistor and the first nMOS transistor is input to the pixel as a drive signal for driving the pixel.

제어부는, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터를 개별로 제어함으로써, 접속점의 전위가 제1 전위인 제1 전위 기간, 접속점의 전위가 제2 전위인 제2 전위 기간, 및 접속점이 하이 임피던스인 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다. The control unit controls the first pMOS transistor and the first nMOS transistor to control the first pMOS transistor and the first nMOS transistor so that the first potential period in which the potential of the connection point is the first potential, the second potential period in which the potential of the connection point is the second potential, The length of the high impedance period which is the impedance and the timing of the start can be controlled.

제어부는, 제1 전위 기간과 제2 전위 기간의 한쪽으로부터 다른 쪽으로의 천이시에 하이 임피던스 기간이 설정되도록, 제1 전위 기간, 제2 전위 기간, 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다. The control unit controls the length of the first potential period, the second potential period, and the high impedance period and the timing of the start so that the high impedance period is set at the transition from one of the first potential period and the second potential period .

구동 장치는, 상기 제1 pMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 pMOS형 트랜지스터, 또는, 제1 nMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 nMOS형 트랜지스터 중 어느 1개인 제2 트랜지스터를 더 구비하고, 제어 수단은, 제1 온 신호와, 제2 트랜지스터의 턴온의 타이밍을 제어하는 제2 온 신호를 이용하여, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터를 개별로 제어하고, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터의 접속점의 전위의 신호는, 구동 신호로서 화소에 입력될 수 있다. The driving device includes a second pMOS transistor connected in parallel to the first pMOS transistor and connected to a third potential or a second nMOS transistor connected in parallel to the first nMOS transistor and connected to a third potential, Type transistor, and the control means includes a second on-signal for controlling the timing of turning on the first transistor and the second on-signal for controlling the turn-on timing of the second transistor, the nMOS transistor and the second transistor are individually controlled and the signal of the potential of the connection point of the first pMOS transistor, the first nMOS transistor and the second transistor can be input to the pixel as the driving signal.

제어부는, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터를 개별로 제어함으로써, 접속점의 전위가 제1 전위인 제1 전위 기간, 접속점의 전위가 제2 전위인 제2 전위 기간, 접속점의 전위가 제3 전위인 제3 전위 기간, 및 접속점이 하이 임피던스인 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다. The control unit controls the first pMOS transistor, the first nMOS transistor and the second transistor individually to control the first potential period in which the potential of the connection point is the first potential, the second potential period in which the potential of the connection point is the second potential The third potential period where the potential of the connection point is the third potential, and the timing of the length and the start of the high impedance period in which the connection point is high impedance.

제어부는, 제1 전위 기간, 제2 전위 기간, 및 제3 전위 기간 중 어느 1개로부터 다른 1개로의 천이시에, 하이 임피던스 기간이 설정되도록, 제1 전위 기간, 제2 전위 기간, 제3 전위 기간, 및 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다. The control section controls the first potential period, the second potential period, the third potential period, and the third potential period so that the high impedance period is set at the time of transition from any one of the first potential period, the second potential period, The length of the potential period, and the period of the high impedance period and the timing of the start can be controlled.

구동 장치에서, 제1 전위와 접속하는 제1 pMOS형 트랜지스터와, 제1 pMOS형 트랜지스터와 직렬로 접속된, 제2 전위와 접속하는 제1 nMOS형 트랜지스터 중 어느 1개의 턴온의 타이밍을 제어하는 제1 온 신호를 이용하여, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터가 개별로 제어된다. 또한, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터의 접속점의 전위의 신호는, 화소를 구동하는 구동 신호로서 화소에 입력된다. A first pMOS transistor connected to the first potential and a second pMOS transistor connected in series with the first pMOS transistor and the first nMOS transistor connected to the second potential, 1 on signal, the first pMOS transistor and the first nMOS transistor are individually controlled. The signal of the potential of the connection point of the first pMOS transistor and the first nMOS transistor is input to the pixel as a driving signal for driving the pixel.

화소가 구동되는 구동 장치에서, 로우 레벨의 전원의 변동은 화질의 열화를 방지하여 방지될 수 있다.In a driving apparatus in which pixels are driven, variations in the power supply of the low level can be prevented by preventing deterioration of image quality.

본 발명의 바람직한 실시예를 상세하게 기술하기에 앞서, 첨부하는 특허청구범위와 이하에 기술된 바람직한 실시예의 특정한 구성요소에서 기술된 몇몇의 특징들 간의 관계가 기술된다. 그러나, 이 기술은 단지, 청구항에서 서술된 바와 같이 본 발명을 지지하는 특정한 구성요소가 본 발명의 실시예에 기술된 것을 확정하기 위한 것이다. 따라서, 실시예에 기술된 일부 특정한 구성요소가 이하의 설명에서의 하나와 같이 기술되지 않는 경우라도, 이것은 특정한 구성요소가 그 특징에 대응하지 않는다는 것을 의미하지는 않는다. 반대로, 실시 형태가 구성 요건에 대응하는 것으로서 여기에 기재되어 있었다고 하여도, 그것은, 그 실시 형태가, 그 구성 요건 이외의 구성 요건에는 대응하지 않는 것인 것을 의미하는 것도 아니다. Before describing the preferred embodiments of the present invention in detail, the relationship between the appended claims and some of the features described in the specific components of the preferred embodiments described below is described. However, this technique is only for confirming what is described in the embodiment of the present invention by the specific elements supporting the present invention as described in the claims. Thus, even if some of the specific components described in the embodiments are not described as one in the following description, this does not mean that the particular component does not correspond to the feature. Conversely, even if an embodiment corresponds to a constituent requirement and is described here, it does not mean that the embodiment does not correspond to constituent requirements other than the constituent requirements.

본 발명의 실시예에 따르면, 화소를 구동하는 구동 장치(예를 들면, 도 3의 화소 구동 회로(50))에서, 제1 전위(예를 들면, 전위 VDD)와 접속하는 제1 pMOS형 트랜지스터(예를 들면, 도 3의 pMOS 트랜지스터(31))와, 제1 pMOS형 트랜지스터와 직렬로 접속된, 제2 전위(예를 들면, 전위 VSS)와 접속하는 제1 nMOS형 트랜지스터 (예를 들면, 도 3의 nMOS 트랜지스터(32))와, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터 중 어느 1개의 온의 타이밍을 제어하는 제1 온 신호(예를 들면, 온 신호 φTR_PMOS)를 이용하여, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터를 개별로 제어하는 제어 수단(예를 들면, 도 3의 타이밍 조정부(51))을 구비하고, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터의 접속점의 전위의 신호는, 화소를 구동하는 구동 신호(예를 들면, 전송 게이트 신호 TR(n))로서 화소에 입력된다. According to the embodiment of the present invention, in the driving device (for example, the pixel driving circuit 50 of FIG. 3) for driving the pixels, the first pMOS type transistor (for example, (For example, the pMOS transistor 31 shown in Fig. 3), a first nMOS transistor (for example, a pMOS transistor 31 shown in Fig. 3) connected in series with the first pMOS transistor and connected to a second potential (For example, the on-signal? TR_PMOS) for controlling the timing of turning on any one of the first pMOS transistor and the first nMOS transistor, (For example, the timing adjusting unit 51 in Fig. 3) for individually controlling the first pMOS transistor and the first nMOS transistor, and the control unit for controlling the connection between the first pMOS transistor and the first nMOS transistor The potential signal is a drive signal (for example, a transfer gate signal TR (n)) for driving a pixel Pixel.

구동 장치는, 제1 pMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 pMOS형 트랜지스터, 또는, 제1 nMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 nMOS형 트랜지스터 중 어느 1개인 제2 트랜지스터(예를 들면, 도 8의 pMOS 트랜지스터(121))를 더 포함하고, 제어 수단은, 제1 온 신호와, 상기 제2 트랜지스터의 턴온의 타이밍을 제어하는 제2 온 신호를 이용하여, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및, 제2 트랜지스터를 개별로 제어하고, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터의 접속점의 전위의 신호는, 구동 신호로서 화소에 입력된다. The driving device includes a second pMOS transistor connected in parallel to the first pMOS transistor and connected to the third potential or a second nMOS transistor connected in parallel to the first nMOS transistor and connected to the third potential, (For example, the pMOS transistor 121 in Fig. 8) having any one of the transistors, and the control means includes a first ON signal and a second ON signal for controlling the timing of turning on the second transistor The first pMOS transistor, the first nMOS transistor, and the second transistor are individually controlled using the on-signal of the first pMOS transistor, the first nMOS transistor, and the second transistor, The signal is input to the pixel as a driving signal.

이하, 본 발명을 적용한 구체적인 실시 형태에 대해서, 도면을 참조하면서 상세하게 설명한다. Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings.

도 3은, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제1 실시 형태의 구성예를 도시하고 있다. Fig. 3 shows a configuration example of the first embodiment of the pixel drive circuit of the CMOS image sensor to which the present invention is applied.

도 3에서는, 설명의 편의상, n행째의 화소를 구동하는 부분에 대해서만 도시해서 설명한다. 또한, 도 3에서는, 간단한 설명을 위해서, AND 회로, OR 회로, 및 NOT 회로를 이용하여 설명하지만, 실제 회로 상에서는，NAND 회로, NOR 회로, 및 NOT 회로를 이용하여 실현하는 것이 가능하다. 이것들은, 후술하는 도 8에서도 마찬가지이다. In Fig. 3, only the portion for driving the pixel in the n-th row is illustrated and described for convenience of explanation. 3, an AND circuit, an OR circuit, and a NOT circuit are used for the sake of simplicity. However, it is possible to realize a real circuit by using a NAND circuit, a NOR circuit, and a NOT circuit. These are the same also in Fig. 8 to be described later.

도 3의 화소 구동 회로(50)는, 어드레스 디코더(11), 드라이버부(13), 타이밍 조정부(51), 및 제어부(52)에 의해 구성되고, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)을 생성해서 출력한다. 또한, 도 3에서, 도 1과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 생략한다. 3 includes an address decoder 11, a driver section 13, a timing adjusting section 51 and a control section 52. The pixel driving circuit 50 includes a transfer gate signal TR (n), a reset signal RST (n), and a select signal SEL (n). In Fig. 3, the same elements as those in Fig. 1 are denoted by the same reference numerals and will not be described because they are repeated.

타이밍 조정부(51)는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(21), NOT 회로(60), OR 회로(61), 및 다른 NOT 회로(66)를 포함한다. 타이밍 조정부(51)는 리셋 신호 RST(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(25), NOT 회로(26), OR 회로(62), 및 NOT 회로(65)를 더 포함한다. 타이밍 조정부(51)는, 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(27), NOT 회로(28), OR 회로(63), 및 NOT 회로(64)에 의해 구성된다. The timing adjusting unit 51 includes an AND circuit 21, a NOT circuit 60, an OR circuit 61, and another NOT circuit 66, which are logic gates for adjusting the timing of generation of the transfer gate signal TR (n) . The timing adjusting unit 51 further includes an AND circuit 25, a NOT circuit 26, an OR circuit 62, and a NOT circuit 65, which are logic gates for adjusting the timing of generation of the reset signal RST (n) . The timing adjusting section 51 is constituted by an AND circuit 27, a NOT circuit 28, an OR circuit 63 and a NOT circuit 64 which are logic gates for adjusting the timing of generation of the select signal SEL (n) do.

특히, 타이밍 조정부(51)에서는, 드라이버부(13)의 전단에, OR 회로(61 내지 63) 및 NOT 회로(64 내지 66)가 배치되어 있다. 또한, 타이밍 조정부(51)에서는, 드라이버부(13)의 pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또 는 36)에 동일한 신호를 입력하는 것이 아니라, nMOS 트랜지스터(32, 34 또는 36)에 입력하는 신호를 이용한 논리합의 결과 얻어지는 신호를, pMOS 트랜지스터(31, 33 또는 35)에 입력한다. Particularly, in the timing adjusting section 51, OR circuits 61 to 63 and NOT circuits 64 to 66 are disposed in front of the driver section 13. The timing adjusting section 51 does not input the same signal to the pMOS transistor 31, 33 or 35 of the driver section 13 and the nMOS transistor 32, 34 or 36 but also the nMOS transistor 32 Or 36) to the pMOS transistor 31, 33, or 35. The pMOS transistor 31,

또한, 타이밍 조정부(51)에서는, 도 1의 화소 구동 회로(10)에서 형성된 AND 회로(22)와 OR 회로(23)가 형성되지 않고, AND 회로(21)로부터 출력되는 신호가 직접 NOT 회로(60)에 입력된다. 따라서, 제어부(52)는, 타이밍 신호 φSTR을 생성할 필요가 없다. The AND circuit 22 and the OR circuit 23 formed in the pixel driving circuit 10 of FIG. 1 are not formed and the signal output from the AND circuit 21 is directly supplied to the NOT circuit 60). Therefore, the control section 52 does not need to generate the timing signal? STR.

좀더 구체적으로는, 타이밍 조정부(51)의 NOT 회로(60)는, AND 회로(21)로부터 공급되는 신호의 부정을 구하고, 그 결과 얻어지는 신호를 출력한다. NOT 회로(60)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(32)에 입력됨과 함께，OR 회로(61)에 입력된다. 또한, 제어부(52)로부터 출력되는, pMOS 트랜지스터(31)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS는, NOT 회로(66)에 입력된다. 이후, NOT 회로(66)는, 그 온 신호 φTR_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(61)에 입력한다. More specifically, the NOT circuit 60 of the timing adjustment unit 51 obtains the negation of the signal supplied from the AND circuit 21, and outputs the resultant signal. The signal output from the NOT circuit 60 is input to the nMOS transistor 32 of the driver section 13 and is input to the OR circuit 61. [ The ON signal? TR_PMOS for controlling the timing of turning on the pMOS transistor 31, which is output from the control unit 52, is input to the NOT circuit 66. [ Thereafter, the NOT circuit 66 obtains the negation of the ON signal? TR_PMOS and inputs the resultant signal to the OR circuit 61.

OR 회로(61)는, NOT 회로(60)로부터 출력되는 신호와, NOT 회로(66)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(31)에 입력한다. 특히, OR 회로(61)는, NOT 회로(66)로부터 출력되는 신호를 이용하여, NOT 회로(60)로부터 출력되는, nMOS 트랜지스터(32)에 입력되는 신호와는 별도로, pMOS 트랜지스터(31)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(51)는, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)를 개별로 제어할 수 있다. The OR circuit 61 obtains the logical sum of the signal outputted from the NOT circuit 60 and the signal outputted from the NOT circuit 66 and inputs the resultant signal to the pMOS transistor 31. In particular, the OR circuit 61 uses the signal output from the NOT circuit 66 to control the pMOS transistor 31 to be supplied to the pMOS transistor 31 separately from the signal input to the nMOS transistor 32, And generates an input signal. Thereby, the timing adjusting section 51 can control the pMOS transistor 31 and the nMOS transistor 32 individually.

한편, 타이밍 조정부(51)의 NOT 회로(26)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(34)에 입력됨과 함께，OR 회로(62)에 입력된다. 또한, 제어부(52)로부터 출력되는, pMOS 트랜지스터(33)의 온의 타이밍을 제어하기 위한 온 신호 φRST_PMOS는, NOT 회로(65)에 입력된다. NOT 회로(65)는, 그 온 신호 φRST_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(62)에 입력한다. On the other hand, the signal output from the NOT circuit 26 of the timing adjusting unit 51 is input to the nMOS transistor 34 of the driver unit 13 and is input to the OR circuit 62. The on-signal? RST_PMOS for controlling the timing of turning on the pMOS transistor 33, which is output from the control unit 52, is input to the NOT circuit 65. The NOT circuit 65 obtains the negation of the ON signal? RST_PMOS and inputs the resultant signal to the OR circuit 62.

OR 회로(62)는, NOT 회로(26)로부터 출력되는 신호와, NOT 회로(65)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(33)에 입력한다. 그 결과, 타이밍 조정부(51)는, pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)를 개별로 제어할 수 있다. The OR circuit 62 obtains the logical sum of the signal outputted from the NOT circuit 26 and the signal outputted from the NOT circuit 65 and inputs the resultant signal to the pMOS transistor 33. As a result, the timing adjusting unit 51 can control the pMOS transistor 33 and the nMOS transistor 34 individually.

또한, 타이밍 조정부(51)의 NOT 회로(28)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(36)에 입력됨과 함께，OR 회로(63)에 입력된다. 또한, 제어부(52)로부터 출력되는, pMOS 트랜지스터(35)를 온시키기 위한 온 신호 φSEL_PMOS는, NOT 회로(64)에 입력된다. 이후, NOT 회로(64)는, 그 온 신호 φSEL_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(63)에 입력한다. The signal output from the NOT circuit 28 of the timing adjusting unit 51 is input to the nMOS transistor 36 of the driver unit 13 and is input to the OR circuit 63. [ The ON signal? SEL_PMOS for turning on the pMOS transistor 35, which is output from the control unit 52, is input to the NOT circuit 64. [ Thereafter, the NOT circuit 64 obtains the negation of the on signal? SEL_PMOS and inputs the resultant signal to the OR circuit 63.

OR 회로(63)는, NOT 회로(28)로부터 출력되는 신호와, NOT 회로(64)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(35)에 입력한다. 그 결과, 타이밍 조정부(51)는, pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)를 개별로 제어할 수 있다. The OR circuit 63 obtains the logical sum of the signal output from the NOT circuit 28 and the signal output from the NOT circuit 64 and inputs the resulting signal to the pMOS transistor 35. As a result, the timing adjusting unit 51 can control the pMOS transistor 35 and the nMOS transistor 36 individually.

제어부(52)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSEL, φRST, 및 φRTR, 및, 온 신호 φTR_PMOS, φRST_PMOS, 및 φSEL_PMOS를 생 성하고, 타이밍 조정부(51)에 공급한다. The control unit 52 generates the timing signals? SEL,? RST,? RTR, and the ON signals? TR_PMOS,? RST_PMOS, and? SEL_PMOS of high level or low level at a predetermined timing and supplies them to the timing adjustment unit 51.

다음으로, 도 4를 참조하여, 도 3의 화소 구동 회로(50)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다. Next, with reference to Fig. 4, an example of the timing of the signal relating to the output of the transfer gate signal TR (n) in the pixel drive circuit 50 of Fig. 3 will be described.

시각 t11에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t12에서, 타이밍 신호 φRTR이 로우 레벨로부터 하이 레벨로 되면, AND 회로(21) 및 NOT 회로(60)에 의해 생성되고，nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 4에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨이면, AND 회로(21) NOT 회로(60), OR 회로(61), 및 NOT 회로(66)에 의해 생성되고，pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 오프로 되어, 도 4에 나타내는 바와 같이, 전송 게이트 접속점이 하이 임피던스(Hi-Z)로 된다. At time t 11, the row selection signal φV_LINE (n) is from a low level to a high level, and then, when at time t 12, the timing signal φRTR is from a low level to a high level, the AND circuit 21 and the NOT circuit ( 60, and the signal input to the nMOS transistor 32 becomes low level. 4, when the ON signal? TR_PMOS is at the low level, the AND circuit 21 is generated by the NOT circuit 60, the OR circuit 61, and the NOT circuit 66, and the pMOS transistor 31 are set to the high level. Therefore, both the pMOS transistor 31 and the nMOS transistor 32 are turned off, and the transfer gate connection point becomes high impedance (Hi-Z) as shown in Fig.

또한, 도 4에 나타내는 바와 같이 시각, t13에서 온 신호 φTR_PMOS가 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 로우 레벨로 된다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)는 온 상태로 되어, 도 4에 나타내는 바와 같이, 전위 VDD의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Further, Fig. 4 If from time, t 13 on signal φTR_PMOS a low level in, as shown in the high level, the signal input to the nMOS transistor 32, but maintained at a low level, the input to the pMOS transistor 31 The signal becomes a low level. 4, the transfer gate signal TR (n) of the high level of the potential VDD is output to the pixel portion, as shown in Fig. 4, so that the nMOS transistor 32 remains in the OFF state, do.

이상과 같이, 시각 t12에서 타이밍 신호 φRTR이 하이 레벨로 될 때, nMOS 트랜지스터(32)는 오프 상태로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료한다. 하지만, 온 신호 φTR_PMOS가 하이 레벨로 되는 시각 t13까지는, pMOS 트랜지스터(31)가 온 상태로 되지 않는다. 따라서, 전송 게이트 접속점은 하이 임피던스로 된다. As described above, when at time t 12 is timing signal φRTR be a high level, the output of the nMOS transistor 32 transfer gate signal TR (n) in an OFF-state, the low level of the potential VSS ends. However, up to time t 13 is the ON signal φTR_PMOS to the high level, and is not in a state that the pMOS transistor 31 is turned on. Therefore, the transfer gate connection point becomes high impedance.

또한, 도 4에 나타내는 바와 같이, 시각 t14에서 온 신호 φTR_PMOS가 하이 레벨로부터 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)가 오프로 되돌아가, 도 4에 나타내는 바와 같이, 전송 게이트 접속점은 다시 하이 임피던스로 된다. As shown in Figure 4, is at time t 14 on signal φTR_PMOS when from the high level to the low level, the signal input to the nMOS transistor 32, but maintained at a low level, the input to the pMOS transistor 31 The signal returns to the high level. Therefore, although the nMOS transistor 32 is kept in the off state, the pMOS transistor 31 is turned off, and the transfer gate connection point becomes high impedance again as shown in Fig.

다음으로, 도 4에 나타내는 바와 같이, 시각 t15에서 타이밍 신호 φRTR이 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 4에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)는 오프 상태로 유지되지만, nMOS 트랜지스터(32)는 온 상태로 되어, 도 4에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Next, as shown in Figure 4, when at time t 15 is timing signal φRTR to the low level, the signal input to the nMOS transistor 32 is a high level. At this time, as shown in Fig. 4, when the ON signal? TR_PMOS is held at the low level, the signal inputted to the pMOS transistor 31 becomes the high level. 4, the transfer gate signal TR (n) of the low level of the potential VSS is output to the pixel portion, as shown in FIG. 4, so that the pMOS transistor 31 remains in the OFF state, do.

그리고, 도 4에 나타내는 바와 같이, 시각 t16에서 행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φRTR, 및 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 유지된다. 따라서, 도 4에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다. 4, the row selection signal? V_LINE (n) changes from the high level to the low level at time t 16 , but when the timing signal? RTR and the ON signal? TR_PMOS are maintained at the low level, the signal input to the nMOS transistor 32 is maintained at the high level. Therefore, as shown in Fig. 4, the transfer gate signal TR (n) of the potential VSS is continuously output to the pixel portion.

이상과 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨, 및, 로우 레벨로부터 하이 레벨로 천이시키는 경우에, 그 천이의 도중에 전송 게이트 접속점이 하이 임피던스로 되도록, 제어부(52)가, 온 신호 φTR_PMOS의 레벨을 변화시킨다. 따라서, 천이시에, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 순간적으로 온으로 되어, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다. As described above, when the level of the transfer gate signal TR (n) is transited from the high level to the low level and from the low level to the high level, the control section 52 controls the transfer gate connection point to be high impedance, The level of the on-signal? TR_PMOS is changed. Therefore, at the time of transition, both the pMOS transistor 31 and the nMOS transistor 32 are instantaneously turned on, and it is possible to prevent the through current from flowing from the potential VDD to the potential VSS.

그 결과, 로우 레벨의 전원의 흔들림이 변동된다. 또한, 특히, 화소 구동 회로(50)가 형성된 칩의 내부에 탑재한 차지 펌프에서 발생하는 마이너스 전위를 로우 레벨의 전위 VSS로 하고 있는 경우, 차지 펌프에의 부하가 없어진다. 따라서, 화소부에서의 화질의 열화를 방지할 수 있다. As a result, the fluctuation of the low-level power supply fluctuates. In particular, when the negative potential generated in the charge pump mounted in the chip in which the pixel drive circuit 50 is formed is set to the low level potential VSS, the load on the charge pump is lost. Therefore, deterioration of image quality in the pixel portion can be prevented.

또한, 제어부(52)는, 타이밍 신호 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨 의 절환의 타이밍이나 펄스 길이를 변경함으로써, 전송 게이트 신호 TR(n)의 전위가 전위 VDD인 기간, 전송 게이트 신호 TR(n)의 전위가 전위 VSS인 기간, 및 전송 게이트 접속점이 하이 임피던스인 기간(이하, 하이 임피던스 기간이라고 함)의 개시의 타이밍과 기간(길이)을 변경할 수 있다. 타이밍 신호 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨의 절환의 타이밍이나 펄스 길이의 변경은, 예를 들면, 제어부(52)에 형성된 레지스터(도시 생략)를 이용하여 임의로 행할 수 있다. The control section 52 also controls the transfer gate signal TR (n) during the period when the potential of the transfer gate signal TR (n) is at the potential VDD by changing the timing or the pulse length of the switching of the level of the timing signal? RTR or the on signal? n and the timing and period (length) of the start of the period in which the transfer gate connection point is high impedance (hereinafter referred to as the high impedance period) can be changed. The timing of the switching of the timing signal? RTR or the level of the on signal? TR_PMOS and the change of the pulse length can be arbitrarily performed by using, for example, a register (not shown) formed in the control section 52.

예를 들면, 제어부(52)는, 도 5에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제한다. 또한, 도 6에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제할 수도 있다. For example, as shown in Fig. 5, the control unit 52 sets the transfer gate connection point to high impedance only in the case of transiting the level of the transfer gate signal TR (n) from the low level to the high level Thereby suppressing the flow of the penetrating current. As shown in Fig. 6, when the level of the transfer gate signal TR (n) is transited from the high level to the low level, the passing gate current can be suppressed from flowing through the transfer gate junction at high impedance .

도 5에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(52)는, 시각 t15보다 전의 시각 t14가 아니라, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 온 상태로 됨과 동시에, pMOS 트랜지스터(31)가 오프로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨로부터 로우 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않는다. As shown in Fig. 5, in the case of shifting the level of the transfer gate signal TR (n) to a high level from a low level, when the transfer gate connection point in the middle of its transition to a high impedance, the control section 52, at time t 15 and not more than 14 prior to the time t, at time t 21 after the time t than 15, and an oN signal φTR_PMOS from the high level to the low level. Thus, the nMOS transistor 32 is turned on and the pMOS transistor 31 is turned off. Therefore, when the level of the transfer gate signal TR (n) transitions from the high level to the low level, Does not become a high impedance.

또한, 도 6에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(52)는, 시각 t12보다 후의 시각 t13이 아니라, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 오프로 됨과 동시에, pMOS 트랜지스터(31)가 온으로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 로우 레벨로부터 하이 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않 는다. 6, when the transfer gate connecting point is set to the high impedance during the transition only when the level of the transfer gate signal TR (n) transitions from the high level to the low level, not a time later than the time t 13 t 12, and at time t 31 prior to the time t 12, the on signal φTR_PMOS from a low level to a high level. Thus, when the level of the transfer gate signal TR (n) transits from the low level to the high level since the nMOS transistor 32 is turned off and the pMOS transistor 31 is turned on, , It does not become a high impedance.

또한, 제어부(52)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간(클럭 기간)의 단축을 우선하고자 하는 경우, 도 7에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우에도, 로우 레벨로부터 하이 레벨로 천이시키는 경우에도, 천이의 도중에, 전송 게이트 접속점을, 하이 임피던스로 하게 하지 않을 수도 있다. 7, when the high impedance period is shortened and the shortening of the time (clock period) is to be prioritized, the control unit 52 controls the transfer gate signal TR (n) Even when the level is transited from the high level to the low level, the transfer gate connection point may not be set to the high impedance during the transition even when the transition is from the low level to the high level.

이 경우, 도 7에 나타내는 바와 같이, 제어부(52)는, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 하고, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 특히, 제어부(52)는, 온 신호 φTR_PMOS의 펄스의 길이를, 타이밍 신호 φRTR의 펄스의 길이 이상으로 한다. In this case, as shown in Figure 7, the control section 52, at time t time t 21 after at time t 31 prior to the 12, to the high level on-signal φTR_PMOS from a low level, more than 15 time t, on signal and sets? TR_PMOS from the high level to the low level. In particular, the control unit 52 sets the length of the pulse of the ON signal? TR_PMOS to be equal to or longer than the length of the pulse of the timing signal? RTR.

또한, 타이밍 신호 φRTR의 레벨이 하이 레벨인 동안, 제어부(52)는, 온 신호 φTR_PMOS의 레벨을 변경함으로써, pMOS 트랜지스터(31)를 온 또는 오프 상태로 하고, 하이 임피던스 기간을 설정하도록 하거나, 설정하지 않도록 하거나 할 수 있다. 따라서, 예를 들면, 타이밍 신호 φRTR의 레벨이 하이 레벨인 동안에 복수 회 하이 임피던스 기간을 설정하도록 하거나, 하이 임피던스 기간을 전혀 설정하지 않도록 하거나 할 수도 있다. While the level of the timing signal? RTR is at the high level, the control unit 52 changes the level of the on signal? TR_PMOS to turn the pMOS transistor 31 on or off and set the high impedance period, You can do it or not. Therefore, for example, the high impedance period may be set a plurality of times while the timing signal? RTR is at the high level, or the high impedance period may not be set at all.

또한, 전술한 설명에서는, 전송 게이트 신호 TR(n)에 대해서 설명했지만, 리셋 신호 RST(n)이나 셀렉트 신호 SEL(n)에 대해서도 마찬가지로, 제어부(52)가, 온 신호 φRST_PMOS나 φSEL_PMOS의 레벨을 변화시킴으로써, 리셋 신호 RST(n)이나 셀렉트 신호 SEL(n)의 레벨의 천이의 도중에, 리셋 접속점이나 셀렉트 접속점을 하이 임피던스로 하여, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다. Similarly, the control section 52 sets the levels of the ON signals? RST_PMOS and? SEL_PMOS to the reset signal RST (n) and the select signal SEL (n) in the same manner as described above, It is possible to prevent the through current from flowing from the potential VDD to the potential VSS by making the reset connection point or the select connection point high impedance during the transition of the levels of the reset signal RST (n) and the select signal SEL (n).

도 8은, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제2 실시 형태의 구성예를 도시하고 있다. Fig. 8 shows a configuration example of a second embodiment of a pixel drive circuit of a CMOS image sensor to which the present invention is applied.

도 8의 화소 구동 회로(100)는, 어드레스 디코더(11), 타이밍 조정부(101), 드라이버부(102), 및 제어부(103)에 의해 구성되고, 하이 레벨과 로우 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)뿐만아니라, 미들 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)도 생성해서 출력한다. 8 includes an address decoder 11, a timing adjusting section 101, a driver section 102, and a control section 103, and outputs a high-level and low-level transfer gate signal TR ( (n), a reset signal RST (n), and a select signal SEL (n) as well as a reset signal RST (n), a reset signal RST .

또한, 도 8에서는, 설명의 편의상, 전송 게이트 신호 TR(n)을 생성하는 부분에 대해서만 도시해서 설명하지만, 리셋 신호 RST(n)과 셀렉트 신호 SEL(n)도, 전송 게이트 신호 TR(n)과 마찬가지로 생성되어, 출력된다. 또한, 도 8에서, 도 1이나 도 3과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 생략한다. The reset signal RST (n) and the select signal SEL (n) are also applied to the transfer gate signal TR (n) in FIG. 8, And outputs it. In Fig. 8, the same elements as those in Fig. 1 or Fig. 3 are denoted by the same reference numerals and will not be described because they are repeated.

타이밍 조정부(101)에서는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하기 위해서, 드라이버부(102)의 전단에, 2개의 OR 회로(111 및 112), 및, 2개의 NOT 회로(113 및 114)가 배치된다. 또한, 타이밍 조정부(101)는, 드라이버부(102)의, 전송 게이트 신호 TR(n)을 생성하기 위한 2개의 pMOS(121 및 122), 및 1개의 nMOS 트랜지스터(123)에, 개별로 신호를 입력한다. The timing adjusting unit 101 is provided with two OR circuits 111 and 112 and two NOT circuits 113 (n) at the front end of the driver unit 102 in order to adjust the generation timing of the transfer gate signal TR And 114 are disposed. The timing adjusting section 101 also supplies signals separately to the two pMOS transistors 121 and 122 and one nMOS transistor 123 for generating the transfer gate signal TR (n) of the driver section 102 .

구체적으로는, 타이밍 조정부(101)의 NOT 회로(60)로부터 출력되는 신호는, 드라이버부(102)의 nMOS 트랜지스터(123)에 입력됨과 함께，OR 회로(111 및 112)에 입력된다. 또한, 제어부(103)로부터 출력되는, pMOS 트랜지스터(121)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS1은, NOT 회로(113)에 입력되고, NOT 회로(113)는, 그 온 신호 φTR_PMOS1의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(111)에 입력한다. OR 회로(111)는, NOT 회로(60)로부터 출력되는 신호와, NOT 회로(113)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(121)에 입력한다. Specifically, the signal output from the NOT circuit 60 of the timing adjusting unit 101 is input to the nMOS transistor 123 of the driver unit 102 and is input to the OR circuits 111 and 112. [ The ON signal? TR_PMOS1 for controlling the timing of turning on the pMOS transistor 121 outputted from the control section 103 is input to the NOT circuit 113 and the NOT circuit 113 outputs the on signal? TR_PMOS1 And inputs the signal obtained as a result to the OR circuit 111. The OR circuit 111 obtains the logical sum of the signal output from the NOT circuit 60 and the signal output from the NOT circuit 113 and inputs the resulting signal to the pMOS transistor 121. [

또한, 제어부(103)로부터 출력되는, pMOS 트랜지스터(122)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS2는, NOT 회로(114)에 입력되고, NOT 회로(114)는, 그 온 신호 φTR_PMOS2의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(112)에 입력한다. OR 회로(112)는, NOT 회로(60)로부터 출력되는 신호와, NOT 회로(114)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(122)에 입력한다. The ON signal? TR_PMOS2 for controlling the timing of turning on the pMOS transistor 122 outputted from the control section 103 is input to the NOT circuit 114 and the NOT circuit 114 outputs the on signal? TR_PMOS2 And inputs the resultant signal to the OR circuit 112. The OR circuit 112 obtains the logical sum of the signal output from the NOT circuit 60 and the signal output from the NOT circuit 114 and inputs the resulting signal to the pMOS transistor 122. [

이상과 같이, OR 회로(111)는, NOT 회로(113)로부터 출력되는 신호를 이용하여, NOT 회로(60)로부터 출력되는, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(121)에 입력되는 신호를 생성한다. 또한, OR 회로(112)는, NOT 회로(114)로부터 출력되는 신호를 이용하여, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(122)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(101)는, pMOS(121 및 122), 및 nMOS 트랜지스터(123)을 개별로 제어할 수 있다. As described above, the OR circuit 111 uses the signal output from the NOT circuit 113 to generate the pMOS transistor 121 (not shown) separately from the signal input to the nMOS transistor 123, which is output from the NOT circuit 60 As shown in FIG. The OR circuit 112 generates a signal input to the pMOS transistor 122 separately from the signal input to the nMOS transistor 123 using the signal output from the NOT circuit 114. [ Thus, the timing adjusting section 101 can individually control the pMOS 121 and 122 and the nMOS transistor 123. [

드라이버부(102)는, 타이밍 조정부(101)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n) 등을 생성한다. 구체적으로는, 드라이버부(102)에서는, pMOS 트랜지스터(121)과 pMOS 트랜지스터(122)가 병렬로 접속되고, 그것들과 nMOS 트랜지스터(123)가 직렬로 접속된다. 그리고, pMOS 트랜지스터(121)의 소스에 하이 레벨의 전위로서 전위 VDD1이 접속되고, pMOS 트랜지스터(122)의 소스에 미들 레벨의 전위로서 전위 VDD2가 접속된다. 또한, nMOS 트랜지스터(123)의 소스에 로우 레벨의 전위로서 전위 VSS가 접속되어 있다. The driver section 102 generates a transfer gate signal TR (n) or the like in accordance with a signal supplied from the timing adjusting section 101. [ Specifically, in the driver section 102, the pMOS transistor 121 and the pMOS transistor 122 are connected in parallel, and the nMOS transistor 123 and the nMOS transistor 123 are connected in series. A potential VDD1 is connected to the source of the pMOS transistor 121 as a high level potential and a potential VDD2 is connected to the source of the pMOS transistor 122 as a middle level potential. A potential VSS is connected to the source of the nMOS transistor 123 as a low level potential.

pMOS 트랜지스터(121)의 게이트에는 타이밍 조정부(101)의 OR 회로(111)로부터 공급되는 신호가, pMOS 트랜지스터(122)의 게이트에는 OR 회로(112)로부터 공급되는 신호가, nMOS 트랜지스터(123)의 게이트에는, NOT 회로(60)로부터 공급되는 신호가, 각각 입력된다. a signal supplied from the OR circuit 111 of the timing adjusting section 101 is supplied to the gate of the pMOS transistor 121 and a signal supplied from the OR circuit 112 to the gate of the pMOS transistor 122 is supplied to the gate of the nMOS transistor 123 Signals supplied from the NOT circuit 60 are input to the gates, respectively.

pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)는, 각각의 게이트에 공급되는 신호의 레벨에 따라서, 온 또는 오프로 되고, 그 결과, pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)의 드레인끼리가 접속된 점(이하, 3접속점(three-connection point)이라고 함)의 전위는, 전위 VDD1, 전위 VDD2, 또는 전위 VSS로 된다. 그리고, 이 전위의 신호가, 전송 게이트 신호 TR(n)로서, 화소부의 n행째의 화소의 전송 게이트에 인가된다. 이상과 같이 해서, 드라이버부(102)에서는, 타이밍 조정부(101)로부터 공급되는 신호에 따 라서, 전송 게이트 신호 TR(n)이 생성되어, 출력된다. The pMOS transistor 121, the pMOS transistor 122 and the nMOS transistor 123 are turned on or off depending on the level of the signal supplied to the respective gates. As a result, the pMOS transistor 121, the pMOS transistor 121 122, and the node of the n-MOS transistor 123 to which the drains thereof are connected (hereinafter, referred to as three-connection point) is the potential VDD1, the potential VDD2, or the potential VSS. Then, this potential signal is applied as the transfer gate signal TR (n) to the transfer gate of the pixel in the n-th row of the pixel portion. As described above, in the driver section 102, the transfer gate signal TR (n) is generated and output in accordance with the signal supplied from the timing adjustment section 101. [

제어부(103)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φRTR, 온 신호 φTR_PMOS1, 온 신호 φTR_PMOS2 등을 생성하여, 타이밍 조정부(101)에 공급한다. The control unit 103 generates a timing signal? RTR, an on signal? TR_PMOS1, an on signal? TR_PMOS2, etc. of a high level or a low level at a predetermined timing and supplies it to the timing adjustment unit 101.

도 8에서는, 전위 VDD2가 pMOS 트랜지스터(122)에 접속되었지만，nMOS에 접속되도록 하여도 된다. 이 경우, 전위 VDD2가 접속된 nMOS는, nMOS 트랜지스터(123)와 병렬로 접속되고, 그 nMOS의 게이트에는, OR 회로(112)로부터 출력된 신호를 반전한 신호가 입력된다. In Fig. 8, although the potential VDD2 is connected to the pMOS transistor 122, it may be connected to the nMOS. In this case, the nMOS to which the potential VDD2 is connected is connected in parallel with the nMOS transistor 123, and a signal obtained by inverting the signal output from the OR circuit 112 is input to the gate of the nMOS.

다음으로, 도 9를 참조하여, 도 8의 화소 구동 회로(100)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다. Next, with reference to Fig. 9, an example of the timing of a signal relating to the output of the transfer gate signal TR (n) in the pixel drive circuit 100 of Fig. 8 will be described.

도 9에 나타내는 바와 같이, 시각 t51에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t52에서, 타이밍 신호 φRTR이 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 9에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨이면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122), 및 nMOS 트랜지스터(123)의 모두가 오프로 되어, 도 9에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(1))로 된다. As shown in Figure 9, it is at time t 51, the row selection signal φV_LINE (n) and from low level to high level, and then, when at time t 52, the timing signal φRTR is from a low level to a high level, the nMOS transistor The signal inputted to the signal line 123 becomes low level. 9, when the ON signals? TR_PMOS1 and? TR_PMOS2 are at the low level, the signal inputted to the pMOS transistor 121 and the signal inputted to the pMOS transistor 122 are both at the high level. Therefore, both of the pMOS 121 and 122 and the nMOS transistor 123 are turned off, and as shown in Fig. 9, the three connection points become high impedance (Hi-Z (1)).

다음으로, 도 9에 나타내는 바와 같이, 시각 t53에서 온 신호 φTR_PMOS1이 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(122)에 입력되는 신호는 하이 레벨로 유지되며, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(121)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(122)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 온 상태로 된다. 따라서, 도 9에 나타내는 바와 같이, 전위 VDD1의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. 9, when the ON signal? TR_PMOS1 changes from the low level to the high level at time t 53 , the signal input to the pMOS transistor 122 is maintained at the high level, and the signal input to the nMOS transistor 123 The signal is held at the low level, but the signal input to the pMOS transistor 121 becomes the low level. Therefore, the pMOS transistor 122 and the nMOS transistor 123 are maintained in the off state, but the pMOS transistor 121 is in the on state. Therefore, as shown in Fig. 9, the transfer gate signal TR (n) of the high level of the potential VDD1 is outputted to the pixel portion.

이상과 같이, 시각 t52에서 타이밍 신호 φRTR이 하이 레벨로 될 때, nMOS 트랜지스터(123)는 오프로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료하지만, 온 신호 φTR_PMOS1 또는 φTR_PMOS2가 하이 레벨로 되는 시각 t53까지는, pMOS(121 또는 122)가 온으로 되지 않는다. 따라서, 3접속점은 하이 임피던스로 된다. As described above, when the timing signal? RTR becomes the high level at time t 52 , the nMOS transistor 123 is turned off, and the output of the transfer gate signal TR (n) of the low level of the potential VSS is terminated but the on signal? TR_PMOS1 The pMOS 121 or 122 does not turn on until time t 53 when? TR_PMOS2 becomes high level. Therefore, the three connection points become high impedance.

그리고, 도 9에 나타내는 바와 같이, 시각 t54에서 온 신호 φTR_PMOS1이 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(121)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 오프로 되돌아가, 도 9에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(2))로 된다. 9, when the on-signal? TR_PMOS1 returns from the high level to the low level at time t 54 , the signals input to the pMOS transistor 122 and the nMOS transistor 123 remain the same, but the pMOS transistor 121, Is returned to the high level. Therefore, the pMOS transistor 122 and the nMOS transistor 123 are kept in the off state, but the pMOS transistor 121 is turned off. As shown in Fig. 9, the three connection points are high impedance (Hi-Z (2) ).

이상과 같이, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 함으로써, pMOS 트랜지스터(121)를 온 상태로 하 고, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로 할 수 있다. 따라서, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(121)의 온 기간을 제어하여, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨인 하이 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다. As described above, while the timing signal? RTR is at the high level, the control section 103 sets the ON signal? TR_PMOS1 to the high level to turn on the pMOS transistor 121 and set the level of the transfer gate signal TR It can be set to a high level. Therefore, the control unit 103 controls the ON period of the pMOS transistor 121 by controlling the period during which the ON signal? TR_PMOS1 is set to the high level while the timing signal? RTR is at the high level, The presence or absence of a high-level period in which the level is a high level, the length, the timing of the start, and the like can be controlled.

다음으로, 도 9에 나타내는 바와 같이, 시각 t55에서 온 신호 φTR_PMOS2가 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(121)에 입력되는 신호와 nMOS 트랜지스터(123)에 입력되는 신호는, 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(121)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)가 온으로 되고, 도 9에 나타내는 바와 같이, 전위 VDD2의 미들 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Next, but as shown in FIG. 9, the signal at time t 55 on signal φTR_PMOS2 that when from a low level to a high level, the input to the signal and the nMOS transistor 123 is input to the pMOS transistor 121, as it is, the signal input to the pMOS transistor 122 becomes low level. Therefore, the pMOS transistor 121 and the nMOS transistor 123 are kept in the off state, but the pMOS transistor 122 is turned on and the transfer gate signal TR (n) at the middle level of the potential VDD2, Is output to the pixel portion.

그리고, 도 9에 나타내는 바와 같이, 시각 t56에서 온 신호 φTR_PMOS2가 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)는 오프로 되돌아가, 도 9에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(3))로 된다. 9, when the on-signal? TR_PMOS2 returns from the high level to the low level at time t 56 , the signals input to the pMOS transistor 121 and the nMOS transistor 123 remain the same, but the pMOS transistor 122, Is returned to the high level. 9, the three connection points are set to the high impedance (Hi-Z (3)), and the pMOS transistor 121 is turned off, ).

이상과 같이, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 함으로써, pMOS 트랜지스터(122)를 온으로 하여, 전송 게이트 신호 TR(n)의 레벨을 미들 레벨로 할 수 있다. 따라서, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(122)의 온 기간을 제어하고, 전송 게이트 신호 TR(n)의 레벨이 미들 레벨인 미들 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다. As described above, the control unit 103 turns on the pMOS transistor 122 by setting the on signal? TR_PMOS2 to the high level while the timing signal? RTR is at the high level to set the level of the transfer gate signal TR (n) . Therefore, the control unit 103 controls the ON period of the pMOS transistor 122 by controlling the period in which the ON signal? TR_PMOS2 is made high level while the timing signal? RTR is at the high level, The length, the timing of the start, and the like of the middle level period in which the level is the middle level.

이후, 도 9에 나타내는 바와 같이, 시각 t57에서 타이밍 신호 φRTR이 하이 레벨로부터 로우 레벨로 되돌아가면, nMOS 트랜지스터(123)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 9에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122)는 오프 상태로 유지되지만, nMOS 트랜지스터(123)가 온으로 되어, 도 9에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Thereafter, as shown in Fig. 9, when the timing signal? RTR returns from the high level to the low level at time t 57 , the signal input to the nMOS transistor 123 becomes the high level. 9, when the ON signals? TR_PMOS1 and? TR_PMOS2 are held at the low level, the signals inputted to the pMOS transistor 121 and the pMOS transistor 122 are both at the high level do. 9, the transfer gate signal TR (n) of the low level of the potential VSS is output to the pixel portion, as shown in Fig. 9, so that the pMOS transistors 121 and 122 are turned off, do.

그리고, 도 9에 나타내는 바와 같이, 시각 t58에서，행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φRTR, 및 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS(121 및 122), 및 nMOS 트랜지스터(123)에 입력되는 신호는, 모두 하이 레벨로 유지된다. 따라서, 도 9에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다. 9, when the timing signal? RTR and the ON signals? TR_PMOS1 and? TR_PMOS2 are held at the low level, the row selection signal? V_LINE (n) is changed from the high level to the low level at time t 58 , And 122, and the nMOS transistor 123 are all maintained at a high level. Therefore, as shown in Fig. 9, the transfer gate signal TR (n) of the low level of the potential VSS is continuously outputted to the pixel portion.

이상과 같이, 도 9에서는, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로, 하이 레벨로부터 미들 레벨로, 미들 레벨로부터 로우 레벨로 각각 천이시키는 경우에, 그 천이의 도중에, 전송 게이트 신호 TR(n)의 레벨을 하이 임피던스로 하고 있다. 이렇게, 천이의 도중에 3접속점이 하이 임피던스인 기간이 설정됨으로써, 천이시에 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다. 9, when the level of the transfer gate signal TR (n) is transited from the low level to the high level, from the high level to the middle level, and from the middle level to the low level, And the level of the gate signal TR (n) is high impedance. Thus, by setting a period in which three connection points are high impedance in the middle of the transition, it is possible to prevent a through current from flowing from the potential VDD to the potential VSS at the time of transition.

또한, 도 9에 나타내는 바와 같이, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1과 온 신호 φTR_PMOS2의 양쪽이 로우 레벨인 기간이, 3접속점을 하이 임피던스로 하는 기간으로 된다. 따라서, 온 신호 φTR_PMOS1과 φTR_PMOS2의 레벨의 절환 타이밍이나 펄스 기간을 변경함으로써, 임의의 타이밍에서, 임의의 길이의 3접속점을 하이 임피던스로 하는 기간을 설정할 수 있다. Also, as shown in Fig. 9, while the timing signal? RTR is at the high level, a period in which both of the ON signal? TR_PMOS1 and the ON signal? TR_PMOS2 are low level is a period in which three connection points are high impedance. Therefore, by changing the switching timing and the pulse period of the levels of the ON signals? TR_PMOS1 and? TR_PMOS2, it is possible to set a period in which three connection points of arbitrary lengths are made high impedance at an arbitrary timing.

예를 들면, 하이 임피던스 기간 Hi-Z(1)만, Hi-Z(2)만, Hi-Z(3)만, Hi-Z(1)과 Hi-Z(2)만, Hi-Z(1)과 Hi-Z(3)만, 또는 Hi-Z(2)과 Hi-Z(3)만을, 설정할 수 있다. 또한, 제어부(103)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간의 단축을 우선하고자 하는 경우, 전혀 하이 임피던스 기간을 설정하지 않도록 할 수도 있다. For example, only Hi-Z (1), Hi-Z (2), Hi-Z (3), Hi-Z 1) and Hi-Z (3), or only Hi-Z (2) and Hi-Z (3). Further, the control unit 103 may not set the high impedance period at all when it is desired to reduce the high impedance period and to shorten the time, rather than to prevent the penetrating current.

또한, 전술한 화소 구동 회로(50)와 화소 구동 회로(100)에서는, 도 1의 AND 회로(22)와 OR 회로(23)가 형성되지 않았지만, 도 1의 화소 구동 회로(10)와 마찬가지로，AND 회로(22)와 OR 회로(23)가 형성되도록 하여도 된다. 이 경우의 화소 구동 회로에 대해서 이하에 설명한다. The AND circuit 22 and the OR circuit 23 of FIG. 1 are not formed in the pixel driving circuit 50 and the pixel driving circuit 100 described above. Like the pixel driving circuit 10 of FIG. 1, The AND circuit 22 and the OR circuit 23 may be formed. The pixel driving circuit in this case will be described below.

도 10은, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제3 실시 형태의 구성예를 도시하고 있다. Fig. 10 shows a configuration example of a third embodiment of a pixel drive circuit of a CMOS image sensor to which the present invention is applied.

또한, 도 10에서는, 설명의 편의상, n행째의 화소를 구동하는 부분에 대해서만 도시해서 설명한다. 또한, 도 10에서는, 간단을 위해서, AND 회로, OR 회로, 및 NOT 회로를 이용하여 설명하지만, 실제 회로 상에서는，NAND 회로, NOR 회로, 및 NOT 회로를 이용하여 실현하는 것이 가능하다. 이것들은, 후술하는 도 15에서도 마찬가지이다. In Fig. 10, only the portion for driving the pixels in the n-th row is illustrated and described for convenience of explanation. In Fig. 10, an AND circuit, an OR circuit, and a NOT circuit are used for the sake of simplicity, but it can be realized by using a NAND circuit, a NOR circuit, and a NOT circuit on an actual circuit. These are also the same in Fig. 15 to be described later.

도 10의 화소 구동 회로(150)는, 어드레스 디코더(11), 드라이버부(13), 타이밍 조정부(151), 및 제어부(152)에 의해 구성되고, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)을 생성해서 출력한다. 또한, 도 10에서, 도 1이나 도 3과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 적절히 생략한다. The pixel driving circuit 150 shown in Fig. 10 includes the address decoder 11, the driver section 13, the timing adjusting section 151 and the control section 152 and includes a transfer gate signal TR (n), a reset signal RST (n), and a select signal SEL (n). In Fig. 10, the same components as those in Fig. 1 or Fig. 3 are denoted by the same reference numerals, and the description thereof will be omitted.

타이밍 조정부(151)는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(21), AND 회로(22), OR 회로(23), NOT 회로(24), OR 회로(61), 및 NOT 회로(66)를 포함한다. 타이밍 조정부(151)는, 리셋 신호 RST(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(25), NOT 회로(26), OR 회로(62), 및 NOT 회로(65)를 포함한다. 타이밍 조정부(151)는, 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(27), NOT 회로(28), OR 회로(63), 및 NOT 회로(64)에 의해 구성된다. The timing adjusting unit 151 includes an AND circuit 21, an AND circuit 22, an OR circuit 23, a NOT circuit 24, and an OR circuit 22, which are logic gates for adjusting the timing of generation of the transfer gate signal TR (n) (61), and a NOT circuit (66). The timing adjustment unit 151 includes an AND circuit 25, a NOT circuit 26, an OR circuit 62, and a NOT circuit 65, which are logic gates for adjusting the timing of generation of the reset signal RST (n) . The timing adjusting unit 151 is configured by an AND circuit 27, a NOT circuit 28, an OR circuit 63 and a NOT circuit 64, which are logic gates for adjusting the timing of generation of the select signal SEL (n) do.

특히, 타이밍 조정부(151)에서는, 드라이버부(13)의 전단에, OR 회로(61 내지 63) 및 NOT 회로(64 내지 66)가 배치되어 있다. 그리고, 타이밍 조정부(151)에서는, 드라이버부(13)의 pMOS 트랜지스터(31)(33, 35)와 nMOS 트랜지스터(32)(34, 36)에 동일한 신호를 입력하는 것이 아니라, nMOS 트랜지스터(32)(34, 36)에 입력하는 신호를 이용한 논리합의 결과 얻어지는 신호를, pMOS 트랜지스터(31)(33, 35)에 입력한다. Particularly, in the timing adjustment unit 151, the OR circuits 61 to 63 and the NOT circuits 64 to 66 are disposed at the front end of the driver unit 13. [ The timing adjusting unit 151 does not input the same signal to the pMOS transistor 31 (33, 35) and the nMOS transistor 32 (34, 36) of the driver unit 13, (33, 35) obtained as a result of a logical sum using a signal input to the pMOS transistors (34, 36).

구체적으로는, 타이밍 조정부(151)의 NOT 회로(24)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(32)에 입력됨과 함께，OR 회로(61)에 입력된다. 또한, 제어부(152)로부터 출력되는, pMOS 트랜지스터(31)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS는, NOT 회로(66)에 입력된다. NOT 회로(66)는, 그 온 신호 φTR_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(61)에 입력한다. Specifically, the signal output from the NOT circuit 24 of the timing adjusting unit 151 is input to the nMOS transistor 32 of the driver unit 13 and is input to the OR circuit 61. [ The ON signal? TR_PMOS for controlling the timing of turning on the pMOS transistor 31, which is output from the control unit 152, is input to the NOT circuit 66. [ The NOT circuit 66 determines the negation of the ON signal? TR_PMOS and inputs the resultant signal to the OR circuit 61. [

OR 회로(61)는, NOT 회로(24)로부터 출력되는 신호와, NOT 회로(66)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(31)에 입력한다. 특히, OR 회로(61)는, NOT 회로(66)로부터 출력되는 신호를 이용하여, NOT 회로(24)로부터 출력되는, nMOS 트랜지스터(32)에 입력되는 신호와는 별도로, pMOS 트랜지스터(31)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(151)는, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)를 개별로 제어할 수 있다. The OR circuit 61 obtains the logical sum of the signal outputted from the NOT circuit 24 and the signal outputted from the NOT circuit 66 and inputs the resultant signal to the pMOS transistor 31. Particularly, the OR circuit 61 uses the signal outputted from the NOT circuit 66 and outputs the NOT circuit 24 to the pMOS transistor 31 separately from the signal inputted to the nMOS transistor 32, And generates an input signal. Thereby, the timing adjusting section 151 can control the pMOS transistor 31 and the nMOS transistor 32 individually.

또한, 타이밍 조정부(151)의 NOT 회로(26)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(34)에 입력됨과 함께，OR 회로(62)에 입력된다. 또한, 제어부(152)로부터 출력되는, pMOS 트랜지스터(33)의 온의 타이밍을 제어하기 위한 온 신호 φRST_PMOS는, NOT 회로(65)에 입력된다. 이후, NOT 회로(65)는, 그 온 신호 φRST_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(62)에 입력한다. The signal output from the NOT circuit 26 of the timing adjusting unit 151 is input to the nMOS transistor 34 of the driver unit 13 and is input to the OR circuit 62. The ON signal? RST_PMOS for controlling the timing of turning on the pMOS transistor 33, which is output from the control unit 152, is input to the NOT circuit 65. [ Thereafter, the NOT circuit 65 obtains the negation of the ON signal? RST_PMOS, and inputs the signal obtained as a result to the OR circuit 62.

OR 회로(62)는, NOT 회로(26)로부터 출력되는 신호와, NOT 회로(65)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(33)에 입력한다. 그 결과, 타이밍 조정부(151)는, pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)를 개별로 제어할 수 있다. The OR circuit 62 obtains the logical sum of the signal outputted from the NOT circuit 26 and the signal outputted from the NOT circuit 65 and inputs the resultant signal to the pMOS transistor 33. As a result, the timing adjusting unit 151 can control the pMOS transistor 33 and the nMOS transistor 34 individually.

또한, 타이밍 조정부(151)의 NOT 회로(28)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(36)에 입력됨과 함께，OR 회로(63)에 입력된다. 또한, 제어부(152)로부터 출력되는, pMOS 트랜지스터(35)를 턴온시키기 위한 온 신호 φSEL_PMOS는, NOT 회로(64)에 입력된다. 이후, NOT 회로(64)는, 그 온 신호 φSEL_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(63)에 입력한다. The signal output from the NOT circuit 28 of the timing adjusting unit 151 is input to the nMOS transistor 36 of the driver unit 13 and is input to the OR circuit 63. The ON signal? SEL_PMOS for turning on the pMOS transistor 35, which is output from the control unit 152, is input to the NOT circuit 64. [ Thereafter, the NOT circuit 64 obtains the negation of the on signal? SEL_PMOS and inputs the resultant signal to the OR circuit 63.

OR 회로(63)는, NOT 회로(28)로부터 출력되는 신호와, NOT 회로(64)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(35)에 입력한다. 그 결과, 타이밍 조정부(151)는, pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)를 개별로 제어할 수 있다. The OR circuit 63 obtains the logical sum of the signal output from the NOT circuit 28 and the signal output from the NOT circuit 64 and inputs the resulting signal to the pMOS transistor 35. As a result, the timing adjusting unit 151 can control the pMOS transistor 35 and the nMOS transistor 36 individually.

제어부(152)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSEL, φRST, φSTR, 및 φRTR, 및, 온 신호 φTR_PMOS, φRST_PMOS, 및 φSEL_PMOS를 생성하고, 타이밍 조정부(151)에 공급한다. The control unit 152 generates the timing signals? SEL,? RST,? STR and? RTR and the ON signals? TR_PMOS,? RST_PMOS and? SEL_PMOS of high level or low level at a predetermined timing and supplies them to the timing adjustment unit 151 .

이제, 도 11을 참조하여, 도 10의 화소 구동 회로(150)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다. Now, with reference to Fig. 11, an example of the timing of the signal concerning the output of the transfer gate signal TR (n) in the pixel drive circuit 150 of Fig. 10 will be described.

도 11에 나타내는 바와 같이, 시각 t11에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t12에서, 타이밍 신호 φSTR 혹은 φRTR이 로우 레벨로부터 하이 레벨로 되면, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되고，nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 11에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨이면, AND 회로(21 및 22), OR 회로(23), NOT 회로(24), OR 회로(61), 및 NOT 회로(66)에 의해 생성되고，pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 오프로 되어, 도 11에 나타내는 바와 같이, 전송 게이트 접속점이 하이 임피던스(Hi-Z)로 된다. 11, the two at time t 11, the row selection signal φV_LINE (n) and from low level to high level, and then, when at time t 12, the timing signal φSTR or φRTR is from a low level to a high level, The signal generated by the AND circuits 21 and 22, the OR circuit 23 and the NOT circuit 24 and the signal input to the nMOS transistor 32 becomes low level. 11, the AND circuits 21 and 22, the OR circuit 23, the NOT circuit 24, the OR circuit 61 and the NOT circuit 66 are turned on when the ON signal? TR_PMOS is at the low level, ), And the signal input to the pMOS transistor 31 becomes a high level. Therefore, both the pMOS transistor 31 and the nMOS transistor 32 are turned off, and the transfer gate connection point becomes high impedance (Hi-Z) as shown in Fig.

이후, 도 11에 나타내는 바와 같이, 시각 t13에서 온 신호 φTR_PMOS가 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 로우 레벨로 된다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)는 온 상태로 되고, 도 11에 나타내는 바와 같이, 전위 VDD의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. 11, when the on-signal? TR_PMOS from the time t 13 changes from the low level to the high level, the signal input to the nMOS transistor 32 is held at the low level, but is input to the pMOS transistor 31 The signal becomes a low level. 11, the transfer gate signal TR (n) of the high level of the potential VDD is output to the pixel portion, as shown in Fig. 11, so that the nMOS transistor 32 remains in the OFF state, do.

이상과 같이, 시각 t12에서 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨로 될 때, nMOS 트랜지스터(32)는 오프 상태로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료하지만, 온 신호 φTR_PMOS가 하이 레벨로 되는 시각 t13까지는, pMOS 트랜지스터(31)가 온 상태로 되지 않기 때문에, 전송 게이트 접속점은 하이 임피던스로 된다. As described above, when at time t 12 the timing signal φSTR or φRTR becomes the high level, nMOS transistor 32 is turned off, the output of the low level, the transfer gate signal TR (n) of the potential VSS is terminated, but the Since the pMOS transistor 31 is not turned on until the time t 13 when the on-signal? TR_PMOS becomes the high level, the transfer gate connection point becomes the high impedance.

그리고, 도 11에 나타내는 바와 같이, 시각 t14에서 온 신호 φTR_PMOS가 하이 레벨로부터 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)가 오프 상태로 되돌아가, 도 11에 나타내는 바와 같이, 전송 게이트 접속점은 다시 하이 임피던스로 된다. And, as shown in FIG. 11, when at time t 14 on signal φTR_PMOS as from the high level low level, the signal input to the nMOS transistor 32, but maintained at a low level, the input to the pMOS transistor 31 The signal returns to the high level. Therefore, the nMOS transistor 32 is kept in the OFF state, but the pMOS transistor 31 is returned to the OFF state, and the transfer gate connection point becomes high impedance again as shown in Fig.

다음으로, 도 11에 나타내는 바와 같이, 시각 t15에서 타이밍 신호 φSTR 혹은 φRTR이 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 11에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)는 오프 상태로 유지되지만, nMOS 트랜지스터(32)는 온 상태로 되어, 도 11에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Next, as shown in Figure 11, when the timing signal φSTR or φRTR at time t 15 to the low level, the signal input to the nMOS transistor 32 is a high level. At this time, as shown in Fig. 11, when the ON signal? TR_PMOS is held at the low level, the signal inputted to the pMOS transistor 31 becomes the high level. 11, the transfer gate signal TR (n) of the low level of the potential VSS is output to the pixel portion, as shown in Fig. 11, so that the pMOS transistor 31 remains in the OFF state, do.

그리고, 도 11에 도시하는 바와 같이, 시각 t16에서 행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φSTR 혹은 φRTR, 및 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 유지되다. 따라서, 도 11에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다. 11, the row selection signal? V_LINE (n) is changed from the high level to the low level at time t 16. However, when the timing signal? STR or? RTR and the ON signal? TR_PMOS are held at the low level, 31 and the nMOS transistor 32 are maintained at a high level. Therefore, as shown in Fig. 11, the transfer gate signal TR (n) of the potential VSS is continuously outputted to the pixel portion.

이상과 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨, 및, 로우 레벨로부터 하이 레벨로 천이시키는 경우에, 그 천이의 도중에 전송 게이트 접속점이 하이 임피던스로 되도록, 제어부(152)가, 온 신호 φTR_PMOS의 레벨을 변화시킨다. 따라서, 천이시에, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 순간적으로 온 상태로 되어, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다. As described above, when the level of the transfer gate signal TR (n) is transited from the high level to the low level and from the low level to the high level, the control unit 152 controls the transfer gate connection point to be high impedance, The level of the on-signal? TR_PMOS is changed. Therefore, both of the pMOS transistor 31 and the nMOS transistor 32 are momentarily turned on at the time of transition, and it is possible to prevent the through current from flowing from the potential VDD to the potential VSS.

그 결과, 로우 레벨의 전원의 변동이 방지된다. 또한, 특히, 화소 구동 회로(150)가 형성된 칩의 내부에 탑재한 차지 펌프에서 발생하는 마이너스 전위를 로우 레벨의 전위 VSS로 하고 있는 경우, 차지 펌프에의 부하가 없어진다. 따라서, 화소부에서의 화질의 열화를 방지할 수 있다. As a result, fluctuation of the power supply of the low level is prevented. Particularly, when the negative potential generated in the charge pump mounted inside the chip in which the pixel drive circuit 150 is formed is set to the low level potential VSS, the load on the charge pump is lost. Therefore, deterioration of image quality in the pixel portion can be prevented.

또한, 제어부(152)는, 타이밍 신호 φSTR 또는 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨의 절환의 타이밍이나 펄스 길이를 변경함으로써, 전송 게이트 신호 TR(n)의 전위가 전위 VDD인 기간, 전송 게이트 신호 TR(n)의 전위가 전위 VSS인 기간, 및 전송 게이트 접속점이 하이 임피던스인 기간(이하, 하이 임피던스 기간이라고 함)의 개시의 타이밍과 기간(길이)을 변경할 수 있다. 타이밍 신호 φSTR 또는 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨의 절환의 타이밍이나 펄스 길이의 변경은, 예를 들면, 제어부(152)에 형성된 레지스터(도시 생략)를 이용하여 임의로 행할 수 있다. The control unit 152 also controls the timing or the pulse length of the timing signal? STR or? RTR or the level of the ON signal? TR_PMOS to change the timing of the transfer gate signal TR (n) It is possible to change the timing and period (length) of the period during which the potential of the TR (n) is at the potential VSS and the period during which the transmission gate connection point is at the high impedance (hereinafter referred to as the high impedance period). The timing of the switching of the timing signal? STR or? RTR or the level of the on signal? TR_PMOS and the change of the pulse length can be arbitrarily performed by using a register (not shown) formed in the control unit 152, for example.

예를 들면, 제어부(152)는, 도 12에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제한다. 또한, 도 13에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제할 수도 있다. For example, as shown in Fig. 12, only when the level of the transfer gate signal TR (n) transits from the low level to the high level, the control unit 152 sets the transfer gate connection point to high impedance Thereby suppressing the flow of the penetrating current. As shown in Fig. 13, only when the level of the transfer gate signal TR (n) is transited from the high level to the low level, it is also possible to suppress the flow of the through current by setting the transfer gate junction to high impedance during the transition have.

도 12에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(152)는, 시각 t15보다 전의 시각 t14가 아니라, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 온으로 됨과 동시에, pMOS 트랜지스터(31)가 오프로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨로부터 로우 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않는다. 12, when the level of the transfer gate signal TR (n) is transited from the low level to the high level, and the transfer gate connection point is set to the high impedance during the transition, not the time t 14 prior to the 15, at time t 21 after the time t than 15, and an oN signal φTR_PMOS from the high level to the low level. Thereby, the nMOS transistor 32 is turned on and the pMOS transistor 31 is turned off. Therefore, when the level of the transfer gate signal TR (n) transits from the high level to the low level, , It does not become a high impedance.

또한, 도 13에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(152)는, 시각 t12보다 후의 시각 t13이 아니라, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 오프로 됨과 동시에, pMOS 트랜지스 터(31)가 온으로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 로우 레벨로부터 하이 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않는다. 13, when the transfer gate connecting point is set to the high impedance during the transition only when the level of the transfer gate signal TR (n) transits from the high level to the low level, not a time later than the time t 13 t 12, and at time t 31 prior to the time t 12, the on signal φTR_PMOS from a low level to a high level. Thus, when the level of the transfer gate signal TR (n) transits from the low level to the high level since the nMOS transistor 32 is turned off and the pMOS transistor 31 is turned on, The connection point does not become a high impedance.

또한, 제어부(152)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간 또는 클럭 기간의 단축을 우선하고자 하는 경우, 도 14에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우에도, 로우 레벨로부터 하이 레벨로 천이시키는 경우에도, 천이의 도중에, 전송 게이트 접속점을, 하이 임피던스로 하게 하지 않을 수도 있다. 14, in order to reduce the high impedance period and to shorten the time or the clock period, the control unit 152 controls the level of the transfer gate signal TR (n) The transfer gate connection point may not be set to the high impedance in the middle of the transition even when transitioning from the high level to the low level and the low level to the high level.

이 경우, 도 14에 나타내는 바와 같이, 제어부(152)는, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 하고, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 특히, 제어부(152)는, 온 신호 φTR_PMOS의 펄스의 길이를, 타이밍 신호 φSTR 혹은 φRTR의 펄스의 길이 이상으로 한다. In this case, 14, the control section 152, at time t time t 21 after at time t 31 prior to the 12, to the high level on-signal φTR_PMOS from a low level, more than 15 time t, on signal and sets? TR_PMOS from the high level to the low level. Particularly, the control unit 152 sets the length of the pulse of the ON signal? TR_PMOS to be equal to or longer than the length of the pulse of the timing signal? STR or? RTR.

또한, 타이밍 신호 φSTR 혹은 φRTR의 레벨이 하이 레벨인 동안, 제어부(152)는, 온 신호 φTR_PMOS의 레벨을 변경함으로써, pMOS 트랜지스터(31)를 온 또는 오프 상태로 하고, 하이 임피던스 기간을 설정하도록 하거나, 설정하지 않도록 하거나 할 수 있다. 따라서, 예를 들면, 타이밍 신호 φSTR 혹은 φRTR의 레벨이 하이 레벨인 동안에 복수 회 하이 임피던스 기간을 설정하도록 하거나, 하이 임피던스 기간을 전혀 설정하지 않도록 하거나 할 수도 있다. While the level of the timing signal? STR or? RTR is at the high level, the control unit 152 changes the level of the on signal? TR_PMOS so that the pMOS transistor 31 is turned on or off to set the high impedance period , Or can not be set. Therefore, for example, the high impedance period may be set a plurality of times while the timing signal? STR or? RTR is at the high level, or the high impedance period may not be set at all.

또한, 전술한 설명에서는, 전송 게이트 신호 TR(n)에 대해서 설명했지만, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)에 대해서도 마찬가지로, 제어부(152)가, 온 신호 φRST_PMOS나 φSEL_PMOS의 레벨을 변화시킴으로써, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)의 레벨의 천이의 도중에, 리셋 접속점이나 셀렉트 접속점을 하이 임피던스로 하여, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다. In the above description, the control signal for the reset signal RST (n) and the select signal SEL (n) is the same as the level of the on signal? RST_PMOS or? SEL_PMOS It is possible to prevent the through current from flowing from the potential VDD to the potential VSS by making the reset connection point or the select connection point high impedance during the transition of the level of the reset signal RST (n) or the select signal SEL (n).

도 15는, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제4 실시 형태의 구성예를 도시하고 있다. Fig. 15 shows a configuration example of a fourth embodiment of a pixel drive circuit of a CMOS image sensor to which the present invention is applied.

도 15의 화소 구동 회로(200)는, 어드레스 디코더(11), 타이밍 조정부(201), 드라이버부(102), 및 제어부(202)에 의해 구성된다. 화소 구동 회로(200)는 하이 레벨과 로우 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)뿐만아니라, 미들 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)도 생성해서 출력한다. 15 includes an address decoder 11, a timing adjusting section 201, a driver section 102, and a control section 202. The pixel- The pixel drive circuit 200 not only includes the transfer gate signal TR (n) at the middle level, the reset signal RST (n) and the select signal SEL (n) at the high level and the low level, The signal RST (n), and the select signal SEL (n).

또한, 도 15에서는, 설명의 편의상, 전송 게이트 신호 TR(n)을 생성하는 부분에 대해서만 도시해서 설명하지만, 리셋 신호 RST(n)와 셀렉트 신호 SEL(n)도, 전송 게이트 신호 TR(n)과 마찬가지로 생성되어, 출력된다. 또한, 도 15에서, 도 1이나 도 8과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 생략한다. The reset signal RST (n) and the select signal SEL (n) are also applied to the transfer gate signal TR (n) in FIG. 15, And outputs it. In Fig. 15, the same components as those in Fig. 1 or Fig. 8 are denoted by the same reference numerals and will not be described because they are repeated.

타이밍 조정부(201)에서는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하기 위해서, 드라이버부(102)의 전단에, 2개의 OR 회로(111 및 112), 및, 2개의 NOT 회로(113 및 114)가 배치된다. 타이밍 조정부(201)는, 드라이버부(102)의, 전송 게이트 신호 TR(n)을 생성하기 위한 2개의 pMOS(121 및 122), 및 1개의 nMOS 트랜지스터(123)에, 개별로 신호를 입력한다. The timing adjusting unit 201 is provided with two OR circuits 111 and 112 and two NOT circuits 113 in front of the driver unit 102 in order to adjust the generation timing of the transfer gate signal TR And 114 are disposed. The timing adjustment unit 201 inputs signals individually to the two pMOSs 121 and 122 and one nMOS transistor 123 for generating the transfer gate signal TR (n) of the driver unit 102 .

구체적으로는, 타이밍 조정부(201)의 NOT 회로(24)로부터 출력되는 신호는, 드라이버부(102)의 nMOS 트랜지스터(123)에 입력됨과 함께，OR 회로(111 및 112)에 입력된다. 또한, 제어부(202)로부터 출력되는, pMOS 트랜지스터(121)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS1은, NOT 회로(113)에 입력된다. NOT 회로(113)는, 그 온 신호 φTR_PMOS1의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(111)에 입력한다. OR 회로(111)는, NOT 회로(24)로부터 출력되는 신호와, NOT 회로(113)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(121)에 입력한다. Specifically, the signal output from the NOT circuit 24 of the timing adjustment unit 201 is input to the nMOS transistor 123 of the driver unit 102 and is input to the OR circuits 111 and 112. The ON signal? TR_PMOS1 for controlling the timing of turning on the pMOS transistor 121, which is output from the control unit 202, is input to the NOT circuit 113. [ The NOT circuit 113 obtains the negation of the ON signal? TR_PMOS1 and inputs the resultant signal to the OR circuit 111. [ The OR circuit 111 obtains the logical sum of the signal output from the NOT circuit 24 and the signal output from the NOT circuit 113 and inputs the resulting signal to the pMOS transistor 121.

또한, 제어부(202)로부터 출력되는, pMOS 트랜지스터(122)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS2는, NOT 회로(114)에 입력된다. NOT 회로(114)는, 그 온 신호 φTR_PMOS2의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(112)에 입력한다. OR 회로(112)는, NOT 회로(24)로부터 출력되는 신호와, NOT 회로(114)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(122)에 입력한다. The ON signal? TR_PMOS2 for controlling the timing of turning on the pMOS transistor 122, which is output from the control unit 202, is input to the NOT circuit 114. [ The NOT circuit 114 obtains the negation of the on signal? TR_PMOS2 and inputs the resultant signal to the OR circuit 112. [ The OR circuit 112 obtains the logical sum of the signal output from the NOT circuit 24 and the signal output from the NOT circuit 114 and inputs the resulting signal to the pMOS transistor 122. [

이상과 같이, OR 회로(111)는, NOT 회로(113)로부터 출력되는 신호를 이용하여, NOT 회로(24)로부터 출력되는, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(121)에 입력되는 신호를 생성한다. 한편, OR 회로(112)는, NOT 회로(114)로부터 출력되는 신호를 이용하여, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(122)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(201)는, pMOS(121 및 122), 및 nMOS 트랜지스터(123)를 개별로 제어할 수 있다.As described above, the OR circuit 111 uses the signal outputted from the NOT circuit 113 to generate the pMOS transistor 121 (not shown) separately from the signal input to the nMOS transistor 123, which is output from the NOT circuit 24 As shown in FIG. On the other hand, the OR circuit 112 generates a signal input to the pMOS transistor 122, separately from the signal input to the nMOS transistor 123, using the signal output from the NOT circuit 114. Thus, the timing adjusting section 201 can individually control the pMOS transistors 121 and 122 and the nMOS transistor 123. [

드라이버부(102)는, 타이밍 조정부(201)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n) 등을 생성한다. 구체적으로는, 드라이버부(102)에서는, pMOS 트랜지스터(121)와 pMOS 트랜지스터(122)가 병렬로 접속되고, 그것들과 nMOS 트랜지스터(123)가 직렬로 접속된다. pMOS 트랜지스터(121)의 소스에 하이 레벨의 전위로서 전위 VDD1이 접속되고, pMOS 트랜지스터(122)의 소스에 미들 레벨의 전위로서 전위 VDD2가 접속되고, nMOS 트랜지스터(123)의 소스에 로우 레벨의 전위로서 전위 VSS가 접속되어 있다. The driver section 102 generates the transfer gate signal TR (n) or the like in accordance with a signal supplied from the timing adjustment section 201. [ More specifically, in the driver section 102, the pMOS transistor 121 and the pMOS transistor 122 are connected in parallel, and the nMOS transistor 123 and the nMOS transistor 123 are connected in series. the potential VDD1 is connected to the source of the pMOS transistor 121 as a high level potential and the potential VDD2 as a middle level potential is connected to the source of the pMOS transistor 122 and the potential of the low level The potential VSS is connected.

pMOS 트랜지스터(121)의 게이트에는 타이밍 조정부(201)의 OR 회로(111)로부터 공급되는 신호가, pMOS 트랜지스터(122)의 게이트에는 OR 회로(112)로부터 공급되는 신호가, nMOS 트랜지스터(123)의 게이트에는, NOT 회로(24)로부터 공급되는 신호가, 각각 입력된다. a signal supplied from the OR circuit 111 of the timing adjusting section 201 is supplied to the gate of the pMOS transistor 121 and a signal supplied from the OR circuit 112 to the gate of the pMOS transistor 122 is supplied to the gate of the nMOS transistor 123 Signals supplied from the NOT circuit 24 are input to the gates, respectively.

pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)는, 각각의 게이트에 공급되는 신호의 레벨에 따라서, 온 또는 오프로 되고, 그 결과, pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)의 드레인끼리가 접속된 점(이하, 3접속점이라고 함)의 전위는, 전위 VDD1, 전위 VDD2, 또는 전위 VSS로 된다. 그리고, 이 전위의 신호가, 전송 게이트 신호 TR(n)로서, 화소 부의 n행째의 화소의 전송 게이트에 인가된다. 이상과 같이 해서, 드라이버부(102)에서는, 타이밍 조정부(201)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n)이 생성되어, 출력된다. The pMOS transistor 121, the pMOS transistor 122 and the nMOS transistor 123 are turned on or off depending on the level of the signal supplied to the respective gates. As a result, the pMOS transistor 121, the pMOS transistor 121 122) and the node between the drains of the nMOS transistor 123 (hereinafter, referred to as three connection points) become the potential VDD1, the potential VDD2, or the potential VSS. Then, this potential signal is applied as the transfer gate signal TR (n) to the transfer gate of the pixel in the n-th row of the pixel portion. As described above, in the driver section 102, the transfer gate signal TR (n) is generated and output in accordance with the signal supplied from the timing adjustment section 201. [

제어부(202)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSTR, 타이밍 신호 φRTR, 온 신호 φTR_PMOS1, 온 신호 φTR_PMOS2 등을 생성하여, 타이밍 조정부(201)에 공급한다. The control unit 202 generates a timing signal? STR, a timing signal? RTR, an on signal? TR_PMOS1, an on signal? TR_PMOS2, etc. of a high level or a low level at a predetermined timing and supplies it to the timing adjustment unit 201.

또한, 도 15에서는, 전위 VDD2가 pMOS 트랜지스터(122)에 접속되었지만，nMOS에 접속되도록 하여도 된다. 이 경우, 전위 VDD2가 접속된 nMOS는, nMOS 트랜지스터(123)와 병렬로 접속되고, 그 nMOS의 게이트에는, OR 회로(112)로부터 출력된 신호를 반전한 신호가 입력된다. In Fig. 15, although the potential VDD2 is connected to the pMOS transistor 122, it may be connected to the nMOS. In this case, the nMOS to which the potential VDD2 is connected is connected in parallel with the nMOS transistor 123, and a signal obtained by inverting the signal output from the OR circuit 112 is input to the gate of the nMOS.

다음으로, 도 16을 참조하여, 도 15의 화소 구동 회로(200)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다. Next, with reference to Fig. 16, an example of the timing of the signal concerning the output of the transfer gate signal TR (n) in the pixel drive circuit 200 of Fig. 15 will be described.

도 16에 나타내는 바와 같이, 시각 t51에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t52에서, 타이밍 신호 φSTR 혹은 φRTR이 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 16에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨이면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122), 및 nMOS 트랜지스터(123)의 모두가 오프로 되어, 도 16에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(1))로 된다. As shown in Figure 16, is at time t 51, the row selection signal φV_LINE (n) and from low level to high level, and then, when at time t 52, the timing signal φSTR or φRTR is from a low level to a high level, the signal input to the nMOS transistor 123 becomes low level. 16, when the ON signals? TR_PMOS1 and? TR_PMOS2 are at a low level, both the signal input to the pMOS transistor 121 and the signal input to the pMOS transistor 122 become high level. Therefore, both of the pMOS 121 and 122 and the nMOS transistor 123 are turned off, and as shown in Fig. 16, the three connection points become high impedance (Hi-Z (1)).

다음으로, 도 16에 나타내는 바와 같이, 시각 t53에서 온 신호 φTR_PMOS1이 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(122)에 입력되는 신호는 하이 레벨로 유지되며, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(121)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(122)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 온으로 되어, 도 16에 나타내는 바와 같이, 전위 VDD1의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. As Next, as shown in Figure 16, when at time t 53 from the ON signal φTR_PMOS1 the low level to the high level signal input to the pMOS transistor 122 is maintained at a high level, the input to the nMOS transistor 123 The signal is held at the low level, but the signal input to the pMOS transistor 121 becomes the low level. Therefore, the pMOS transistor 122 and the nMOS transistor 123 are kept in the off state, but the pMOS transistor 121 is turned on, and the transfer gate signal TR (n) of the high level of the potential VDD1, Is output to the pixel portion.

이상과 같이, 시각 t52에서 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨이 될 때, nMOS 트랜지스터(123)는 오프로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료하지만, 온 신호 φTR_PMOS1 또는 φTR_PMOS2가 하이 레벨로 되는 시각 t53까지는, pMOS(121 또는 122)가 온 상태로 되지 않는다. 따라서, 3접속점은 하이 임피던스로 된다. As described above, when the timing signal? STR or? RTR becomes high level at time t 52 , the nMOS transistor 123 is turned off and the output of the low level transfer gate signal TR (n) of the potential VSS is terminated, The pMOS 121 or 122 does not turn on until the time t 53 when the signal? TR_PMOS1 or? TR_PMOS2 goes high level. Therefore, the three connection points become high impedance.

그리고, 도 16에 나타내는 바와 같이, 시각 t54에서 온 신호 φTR_PMOS1이 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(121)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 오프 상태로 되돌아가, 도 16에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(2))로 된다. 16, when the on-signal? TR_PMOS1 returns from the high level to the low level at time t 54 , the signals input to the pMOS transistor 122 and the nMOS transistor 123 remain the same, but the pMOS transistor 121, Is returned to the high level. Thus, the pMOS transistor 122 and the nMOS transistor 123 are kept in the off state, but the pMOS transistor 121 is returned to the off state. As shown in Fig. 16, the three connection points are high impedance (Hi-Z )).

이상과 같이, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 함으로써, pMOS 트랜지스터(121)를 온으로 하고, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로 할 수 있다. 따라서, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(121)의 온 기간을 제어하여, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨인 하이 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다. As described above, while the timing signal? STR or? RTR is at the high level, the control unit 202 sets the ON signal? TR_PMOS1 to high level to turn on the pMOS transistor 121 and set the level of the transfer gate signal TR It can be set to a high level. Therefore, the control unit 202 controls the ON period of the pMOS transistor 121 by controlling the period during which the on signal? TR_PMOS1 is brought to the high level while the timing signal? STR or? RTR is at the high level, The length, the timing of the start, and the like of the high level period in which the level of the high level is high.

다음으로, 도 16에 나타내는 바와 같이, 시각 t55에서 온 신호 φTR_PMOS2가 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(121)에 입력되는 신호와 nMOS 트랜지스터(123)에 입력되는 신호는, 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(121)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)가 온으로 되어, 도 16에 나타내는 바와 같이, 전위 VDD2의 미들 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Next, but as shown in Fig. 16, the signal at time t 55 on signal φTR_PMOS2 that when from a low level to a high level, the input to the signal and the nMOS transistor 123 is input to the pMOS transistor 121, as it is, the signal input to the pMOS transistor 122 becomes low level. Therefore, the pMOS transistor 121 and the nMOS transistor 123 are kept in the off state, but the pMOS transistor 122 is turned on. As shown in Fig. 16, the transfer gate signal TR (n) Is output to the pixel portion.

그리고, 도 16에 나타내는 바와 같이, 시각 t56에서 온 신호 φTR_PMOS2가 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)는 오프 상태로 되돌아 가, 도 16에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(3))로 된다. 16, when the on-signal? TR_PMOS2 returns from the high level to the low level at time t 56 , the signals input to the pMOS transistor 121 and the nMOS transistor 123 remain the same, but the pMOS transistor 122, Is returned to the high level. Therefore, the pMOS transistor 121 and the nMOS transistor 123 are kept in the off state, but the pMOS transistor 122 is returned to the off state. As shown in Fig. 16, the three connection points are high impedance (Hi-Z )).

이상과 같이, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 함으로써, pMOS 트랜지스터(122)를 온으로 하고, 전송 게이트 신호 TR(n)의 레벨을 미들 레벨로 할 수 있다. 따라서, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(122)의 온 기간을 제어하고, 전송 게이트 신호 TR(n)의 레벨이 미들 레벨인 미들 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다. As described above, the control section 202 turns on the pMOS transistor 122 and sets the level of the transfer gate signal TR (n) to the high level by turning the on signal? TR_PMOS2 to high level while the timing signal? STR or? You can do it at the middle level. Therefore, the control unit 202 controls the ON period of the pMOS transistor 122 by controlling the period during which the ON signal? TR_PMOS2 is brought to the high level while the timing signal? STR or? RTR is at the high level, , The length, the timing of the start, and the like of the middle level period in which the level of the middle level is the middle level.

다음으로, 도 16에 나타내는 바와 같이, 시각 t57에서 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨로부터 로우 레벨로 되돌아가면, nMOS 트랜지스터(123)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 16에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122)는 오프 상태로 유지되지만, nMOS 트랜지스터(123)가 온 상태로 되어, 도 16에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다. Next, as shown in Fig. 16, when the timing signal? STR or? RTR returns from the high level to the low level at time t 57 , the signal inputted to the nMOS transistor 123 becomes the high level. 16, when the ON signals? TR_PMOS1 and? TR_PMOS2 are held at the low level, the signals inputted to the pMOS transistor 121 and the pMOS transistor 122 are both at the high level do. 16, the transfer gate signal TR (n) of the low level of the potential VSS is applied to the pixel portion, as shown in FIG. 16, and the pMOS transistors 121 and 122 are turned off, .

그리고, 도 16에 나타내는 바와 같이, 시각 t58에서，행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φSTR 혹은 φRTR, 및 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS(121 및 122), 및 nMOS 트랜지스터(123)에 입력되는 신호는, 모두 하이 레벨로 유지된다. 따라서, 도 16에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다. 16, the row selection signal? V_LINE (n) changes from the high level to the low level at time t 58 , but when the timing signal? STR or? RTR and the ON signals? TR_PMOS1 and? TR_PMOS2 are maintained at the low level, The signals input to the nMOS transistors 121 and 122 and the nMOS transistor 123 are all kept at the high level. Therefore, as shown in Fig. 16, the transfer gate signal TR (n) of the low level of the potential VSS is continuously outputted to the pixel portion.

이상과 같이, 도 16에서는, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로, 하이 레벨로부터 미들 레벨로, 미들 레벨로부터 로우 레벨로 각각 천이시키는 경우에, 그 천이의 도중에, 전송 게이트 신호 TR(n)의 레벨을 하이 임피던스로 하고 있다. 이렇게, 천이의 도중에 3접속점이 하이 임피던스인 기간이 설정됨으로써, 천이시에 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다. 16, when the level of the transfer gate signal TR (n) is transited from the low level to the high level, from the high level to the middle level, and from the middle level to the low level, respectively, And the level of the gate signal TR (n) is high impedance. Thus, by setting a period in which three connection points are high impedance in the middle of the transition, it is possible to prevent a through current from flowing from the potential VDD to the potential VSS at the time of transition.

또한, 도 16에 나타내는 바와 같이, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1과 온 신호 φTR_PMOS2의 양쪽이 로우 레벨인 기간이, 3접속점을 하이 임피던스로 하는 기간으로 된다. 따라서, 온 신호 φTR_PMOS1과 φTR_PMOS2의 레벨의 절환 타이밍이나 펄스 기간을 변경함으로써, 임의의 타이밍에서, 임의의 길이의 3접속점을 하이 임피던스로 하는 기간을 설정할 수 있다. In addition, as shown in Fig. 16, while the timing signal? STR or? RTR is at the high level, the period in which both of the ON signal? TR_PMOS1 and the ON signal? TR_PMOS2 are low level is a period in which three connection points are high impedance. Therefore, by changing the switching timing and the pulse period of the levels of the ON signals? TR_PMOS1 and? TR_PMOS2, it is possible to set a period in which three connection points of arbitrary lengths are made high impedance at an arbitrary timing.

예를 들면, 하이 임피던스 기간 Hi-Z(1)만, Hi-Z(2)만, Hi-Z(3)만, Hi-Z(1)과 Hi-Z(2)만, Hi-Z(1)과 Hi-Z(3)만, 또는 Hi-Z(2)과 Hi-Z(3)만을, 설정할 수 있다. 또한, 제어부(202)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간의 단축을 우선하고자 하는 경우, 전혀 하이 임피던스 기간을 설정하지 않도록 할 수도 있다. For example, only Hi-Z (1), Hi-Z (2), Hi-Z (3), Hi-Z 1) and Hi-Z (3), or only Hi-Z (2) and Hi-Z (3). Further, the control unit 202 may not set the high impedance period at all when it is desired to reduce the high impedance period and to shorten the time, rather than to prevent the penetrating current.

또한, 각 신호의 레벨로서는, 제어부(52)(103, 152, 202)에 형성된 레지스터 (도시 생략)를 이용하여, 화소 구동 회로(50)(100, 150, 200)에 알맞은 임의의 값을 설정할 수 있다. As the level of each signal, an arbitrary value suitable for the pixel driving circuit 50 (100, 150, 200) is set by using a register (not shown) formed in the control section 52 (103, 152, 202) .

또한, 전술한 도 11 내지 도 14 및 도 16의 설명에서는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨(또는 로우 레벨)이다라고 기술했지만, 이 기술은, 타이밍 신호 φSTR과 φRTR의 양쪽이 하이 레벨(또는 로우 레벨)인 경우와, 타이밍 신호 φSTR 혹은 φRTR 중 어느 한쪽이 하이 레벨(또는 로우 레벨)이며, 다른 쪽이 항상 로우 레벨인 경우를 의미한다. 이때, 하이 레벨로 되는 타이밍 신호가 φSTR과 φRTR의 어느 쪽이어도, 온 신호를 이용하여 하이 임피던스 제어할 수 있다. 11 to 14 and FIG. 16, the timing signal? STR or? RTR is at a high level (or a low level). However, this technique is not applicable to the case where both the timing signals? STR and? (Or low level), and either the timing signal? STR or? RTR is at a high level (or a low level) and the other is always at a low level. At this time, the high impedance control can be performed by using the ON signal regardless of whether the timing signal that becomes the high level is? STR or? RTR.

본 명세서에서, 프로그램 기록 매체에 저장되는 프로그램을 기술하는 스텝은, 기재된 순서에 따라서 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않더라도, 병렬적 혹은 개별로 실행되는 처리도 포함하는 것이다. In the present specification, the steps describing the program stored in the program recording medium include not only the processing performed in a time-wise manner in accordance with the described order, but also the processing executed in parallel or individually .

본 발명의 바람직한 실시예는 특정한 용어를 이용해서 설명되는 한편, 그러한 설명은 설명적인 목적만을 위한 것이고, 이하의 특허청구범위의 취지나 범위를 벗어나지 않고 변경 및 변화가 만들어질 수 있다.While the preferred embodiments of the present invention have been described using specific terms, such description is for illustrative purposes only, and variations and modifications may be made without departing from the spirit or scope of the following claims.

당업자라면, 첨부된 특허청구범위나 그 균등물의 범위를 벗어나지 않고 설계 요구 및 다른 인자에 따라서 다양한 수정, 조합, 부조합 및 변경이 가능함을 이해해야 할 것이다.It will be understood by those skilled in the art that various changes, combinations, subcombinations, and modifications may be made without departing from the scope of the appended claims or the equivalents thereof, depending on design requirements and other factors.

도 1은 종래의 화소 구동 회로의 구성의 일례를 도시하는 도면. 1 is a diagram showing an example of the configuration of a conventional pixel driving circuit.

도 2는 도 1의 구동 회로에서의 신호의 타이밍을 도시하는 타이밍 차트. Fig. 2 is a timing chart showing the timing of signals in the driving circuit of Fig. 1. Fig.

도 3은 본 발명의 제1 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.3 is a circuit diagram showing a configuration example of a pixel driving circuit according to the first embodiment of the present invention.

도 4 내지 도 7은 도 3에 도시된 화소 구동 회로에서의 신호들의 다른 타이밍 관계를 도시하는 타이밍 차트.Figs. 4 to 7 are timing charts showing different timing relationships of signals in the pixel driving circuit shown in Fig. 3. Fig.

도 8은 본 발명의 제2 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.8 is a circuit diagram showing a configuration example of a pixel driving circuit according to the second embodiment of the present invention.

도 9는 도 8에 도시된 화소 구동 회로에서의 신호의 타이밍을 도시하는 타이밍 차트.Fig. 9 is a timing chart showing the timing of signals in the pixel driving circuit shown in Fig. 8; Fig.

도 10은 본 발명의 제3 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.10 is a circuit diagram showing a configuration example of a pixel driving circuit according to a third embodiment of the present invention.

도 11 내지 도 14는 도 10에 도시된 화소 구동 회로에서의 신호들의 다른 타이밍 관계를 도시하는 타이밍 차트.Figs. 11 to 14 are timing charts showing different timing relationships of signals in the pixel driving circuit shown in Fig. 10. Fig.

도 15는 본 발명의 제4 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.15 is a circuit diagram showing a configuration example of a pixel driving circuit according to a fourth embodiment of the present invention;

도 16은 도 15의 화소 구동 회로에서의 신호들의 타이밍을 도시하는 타이밍 차트.16 is a timing chart showing the timing of signals in the pixel driving circuit of Fig.

[도면의 주요 부분에 대한 부호의 설명]DESCRIPTION OF THE REFERENCE NUMERALS

31: pMOS31: pMOS

32: nMOS32: nMOS

50: 화소 구동 회로50: Pixel driving circuit

51: 타이밍 조정부51: Timing adjustment section

100: 화소 구동 회로100: Pixel driving circuit

121: pMOS121: pMOS

150: 화소 구동 회로150: Pixel driving circuit

151: 타이밍 조정부151: Timing adjustment section

200: 화소 구동 회로200: Pixel driving circuit

Claims (6)

삭제delete 삭제delete 삭제delete 화소를 구동하는 구동 장치로서, A driving device for driving a pixel, 제1 전위와 접속하는 제1의 제1 도전형 트랜지스터와, A first transistor of a first conductivity type connected to a first potential, 상기 제1의 제1 도전형 트랜지스터와 직렬로 접속된, 제2 전위와 접속하는 제1의 제2 도전형 트랜지스터와, A first second conductivity type transistor connected in series with the first first conductivity type transistor and connected to a second potential, 상기 제1의 제1 도전형 트랜지스터와 상기 제1의 제2 도전형 트랜지스터 중 어느 1개의 턴온의 타이밍을 제어하는 제1 온 신호를 이용하여, 상기 제1의 제1 도전형 트랜지스터와 상기 제1의 제2 도전형 트랜지스터를 개별로 제어하는 제어부와,And a first on-signal for controlling the timing of turning on any one of the first and second transistors of the first conductivity type and the first transistor of the second conductivity type, A second transistor of the second conductivity type, 상기 제1의 제1 도전형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2의 제1 도전형 트랜지스터, 및 상기 제1의 제2 도전형 트랜지스터에 병렬로 접속된, 상기 제3 전위와 접속하는 제2의 제2 도전형 트랜지스터 중 어느 1개인 제2 트랜지스터A second first conductivity type transistor connected in parallel to the first first conductivity type transistor and connected to a third potential, and a second first conductivity type transistor connected in parallel to the first second conductivity type transistor, The second transistor of the second conductivity type connected to the second transistor 를 구비하고,And, 상기 제어부는, 상기 제1 온 신호와, 상기 제2 트랜지스터의 턴온의 타이밍을 제어하는 제2 온 신호를 이용하여, 상기 제1의 제1 도전형 트랜지스터, 상기 제1의 제2 도전형 트랜지스터, 및, 상기 제2 트랜지스터를 개별로 제어하고,Wherein the control section is configured to control the first on-signal and the second on-signal for controlling the turn-on timing of the second transistor so that the first first conductivity type transistor, the first second conductivity type transistor, And a control circuit for individually controlling the second transistor, 상기 제1의 제1 도전형 트랜지스터, 상기 제1의 제2 도전형 트랜지스터, 및, 상기 제2 트랜지스터의 접속점의 전위의 신호는, 상기 화소를 구동하는 구동 신호로서 상기 화소에 입력되는, 구동 장치.Wherein a signal of a potential of a connection point of the first transistor, the first transistor, the second transistor, and the second transistor is inputted to the pixel as a drive signal for driving the pixel, . 제4항에 있어서,5. The method of claim 4, 상기 제어부는, 상기 제1 온 신호와, 상기 제2 트랜지스터의 턴온의 타이밍을 제어하는 제2 온 신호를 이용하여, 상기 제1의 제1 도전형 트랜지스터, 상기 제1의 제2 도전형 트랜지스터, 및, 상기 제2 트랜지스터를 개별로 제어함으로써, 상기 접속점의 전위가 상기 제1 전위인 제1 전위 기간, 상기 접속점의 전위가 상기 제2 전위인 제2 전위 기간, 및 상기 접속점의 전위가 상기 제3 전위인 제3 전위 기간 중 하나로부터 다른 하나로의 천이시에, 항상, 상기 접속점이 하이 임피던스인 하이 임피던스 기간이 설정되도록, 상기 제1 전위 기간, 상기 제2 전위 기간, 상기 제3 전위 기간, 및 상기 하이 임피던스 기간의 길이와 개시 타이밍을 제어하는, 구동 장치.Wherein the control section is configured to control the first on-signal and the second on-signal for controlling the turn-on timing of the second transistor so that the first first conductivity type transistor, the first second conductivity type transistor, And a second potential period in which the potential of the connection point is the first potential period in which the potential of the connection point is the second potential and the potential of the connection point is in the second potential period, The first potential period, the second potential period, the third potential period, and the third potential period are set such that, at the time of transition from one of the third potential periods which are the three potentials, And a length and a start timing of the high impedance period. 삭제delete
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