KR101462756B1 - Apparatus for converting voltage and frequency dynamically - Google Patents
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Abstract
본 발명의 동적 전압 주파수 변환 장치는 기준 주파수와 분주된 주파수를 비교하여 업(Up) 펄스 및 다운(Down) 펄스를 출력하기 위한 PFD(Phase Frequency Detector), 상기 PFD에서 출력된 업 펄스와 다운 펄스를 비교하여 상기 기준 주파수가 상기 분주된 주파수보다 빠르면 '1'의 디지털 신호를 출력하고, 느리면 '0'의 디지털 신호를 출력하는 업 다운 디텍터(Up down detector), 상기 업 다운 디텍터로부터 '1'이 입력되면 카운터 값을 1 증가시키고, '0'이 입력되면 카운터 값을 1 감소시키기 위한 업 다운 카운터(Up down counter), 상기 업 다운 카운터의 카운터 값에 따라 온(on) 또는 오프(off)되는 다수의 스위치가 배열되어 있으며, 온(on)되는 스위치가 많을수록 큰 공급 전압(Supply Voltage)이 부하(load)에 공급되도록 연결되는 스위치 어레이(Switch array), 상기 공급 전압이 입력되어 발진하며, 부하에 공급되는 공급 주파수(Supply Frequency)를 출력하기 위한 VCO(Voltage Controlled Oscillator) 및 상기 VCO에서 출력되는 공급 주파수를 미리 설정된 값으로 분주하여 상기 PFD에 입력되는 분주된 주파수를 출력하는 디바이더(Divider)를 포함한다.
본 발명에 의하면 PLL 블록 및 LDO 블록을 하나로 합쳐서 단일 루프로 동작하는 동적 전압 주파수 변환 장치를 제공함으로써, 외부소자를 줄여서 차지하는 면적 및 제조 비용을 절감할 수 있는 효과가 있다. The apparatus includes a PFD (Phase Frequency Detector) for outputting an Up pulse and a Down pulse by comparing a reference frequency with a frequency divided, and an up pulse and a down pulse output from the PFD, An up-down detector for outputting a digital signal of '1' when the reference frequency is faster than the frequency-divided frequency and outputting a digital signal of '0' when the reference frequency is faster than the frequency-divided frequency, An up-down counter for incrementing the counter value by 1 if the input value is '1' and decrementing the counter value by 1 when '0' is input, an on- A switch array in which a large number of switches are arranged and a large supply voltage is supplied to a load as the number of switches to be turned on is larger, A VCO (Voltage Controlled Oscillator) for outputting a supply frequency supplied to a load, and a divider for dividing a supply frequency output from the VCO to a preset value and outputting a frequency of a frequency to be input to the PFD Divider.
According to the present invention, there is an effect of reducing the area occupied by external elements and manufacturing cost by providing a dynamic voltage frequency conversion device that operates in a single loop by combining a PLL block and an LDO block together.
Description
본 발명은 동적 전압 주파수 변환 장치에 관한 것이다.
The present invention relates to a dynamic voltage frequency converter.
위상 동기 루프(PLL), 아날로그 제어 오실레이터(VCO), 디지털-아날로그 변환기(DAC), 아날로그-디지털 변환기(ADC), 및 무선 주파수(RF) 트랜시버와 같은 임베디드 아날로그 회로들은 각각의 블록들에서 위상-잡음, 타이밍-지터(timing-jitter), 스퓨리어스-프리(spurious-free) 동적 범위 및 낮은-잡음 수치 요건들을 만족시키기 위하여 광대역폭 잡음-없는(noise-free) 전력 공급 전압들에 의존한다.Embedded analog circuits such as a phase-locked loop (PLL), an analog-controlled oscillator (VCO), a digital-to-analog converter (DAC), an analog-to-digital converter (ADC), and a radio frequency (RF) transceiver, Noise-free power supply voltages to meet noise, timing-jitter, spurious-free dynamic range and low-noise numerical requirements.
전압 레귤레이터는 다양한 전기 및 전자-기계 애플리케이션에서 이용된다. 예를 들어, DC 전압 레귤레이터는 일반적으로 가변 DC 전압 입력을 받아서 정류된 DC 전압 출력을 생성하는 정적 회로와 연계하여 구현된다. 출력 전압은 입력 전압과 출력 부하 전류에서의 변화에 대하여 유지된다. 산업적이고 상용의 애플리케이션에서 널리 이용되는 전압 레귤레이터의 한 종류는 LDO 레귤레이터(low dropout regulator)이다. 또한, LDO 레귤레이터는 정류를 정지하기 전에 인가되는 낮은 전압을 이용하여 기능하는 것으로 알려져 있다.Voltage regulators are used in a variety of electrical and electro-mechanical applications. For example, a DC voltage regulator is typically implemented in conjunction with a static circuit that receives a variable DC voltage input and produces a rectified DC voltage output. The output voltage is maintained for changes in input voltage and output load current. One type of voltage regulator that is widely used in industrial and commercial applications is the LDO regulator (low dropout regulator). It is also known that the LDO regulator functions using a low voltage applied before stopping the rectification.
최근, 휴대전화, 노트북 등의 휴대기기를 포함하는 다양한 스마트 제품에 대한 사용이 보편화되고 있고, 다 기능화, 고 성능화함에 따라 전원관리 및 전력소모 절감 기술이 중요시되고 있다. 2. Description of the Related Art [0002] In recent years, various smart products including mobile phones, notebooks, and other portable devices have become commonplace, and power management and power consumption reduction techniques have become important due to their versatility and high performance.
전력소모 절감을 극대화하기 위하여 부하에 공급되는 전압과 주파수를 동시에 제어할 필요가 있다.In order to maximize the power consumption reduction, it is necessary to control the voltage and frequency supplied to the load simultaneously.
도 1은 일반적인 동적 전압 주파수 변환기의 블록도이다.1 is a block diagram of a typical dynamic voltage frequency converter.
도 1을 참조하면, 동적 전압 주파수 변환기는 크게 PLL(Phase Locked Loop) 블록과 아날로그 LDO(Low Drop Out) 블록으로 이루어진다.Referring to FIG. 1, the dynamic voltage frequency converter includes a PLL (Phase Locked Loop) block and an analog LDO (Low Drop Out) block.
PLL 블록은 Phase Locked Loop의 약자로서, 낮은 기준 주파수로 사용자가 원하는 높은 주파수를 만들어주는 역할을 하는 블록이다.PLL block is an abbreviation of phase locked loop. It is a block that plays a role of creating a high frequency desired by a user with a low reference frequency.
PLL의 동작 원리를 간단히 설명하면, PFD(Phase Frequency Detector)를 사용하여 기준 주파수(Fref)와 주파수 분주기인 디바이더(Divider)의 출력(Fdiv)을 비교하여, 두 주파수의 위상차이만큼 펄스 신호를 생성하여 출력한다. PFD에서는 Fref의 위상과 Fdiv의 위상을 비교하여 Fref가 빠르면 UP 펄스를 생성하고, Fref가 느리면 DN 펄스를 생성한다. The operation principle of the PLL will be briefly described. The reference frequency Fref is compared with the output (Fdiv) of the divider as a frequency divider by using a PFD (Phase Frequency Detector) And outputs it. PFD compares the phase of Fref with the phase of Fdiv to generate an UP pulse when Fref is fast, and a DN pulse when Fref is slow.
PFD에서 생성된 UP 펄스와 DN 펄스는 CP(Charge Pump)의 스위치를 온/오프(On/Off)시키면서 루프 필터(Loop filter)에 전하를 충/방전시키고, 이를 통해 루프 필터의 전압이 결정된다. The UP and DN pulses generated by the PFD charge / discharge the loop filter while turning on / off the CP (Charge Pump) switch, thereby determining the voltage of the loop filter .
루프 필터의 전압은 VCO(Voltage Controlled Oscillator)의 입력전압과 LDO의 기준 전압으로 사용된다.The voltage of the loop filter is used as the input voltage of the VCO (Voltage Controlled Oscillator) and the reference voltage of the LDO.
VCO의 발진 주파수는 루프 필터의 전압에 의해 결정된다. 그리고, VCO의 공급 주파수는 디바이더를 통과하면서 설정된 값으로 나누어진다. 예를 들어, 디바이더에 입력되는 주파수가 100 MHz이고, 설정값이 10일 경우, 디바이더의 출력 주파수는 10 MHz가 된다. The oscillation frequency of the VCO is determined by the voltage of the loop filter. The supply frequency of the VCO is divided by the set value while passing through the divider. For example, if the frequency input to the divider is 100 MHz and the setting value is 10, the output frequency of the divider is 10 MHz.
결국 PLL 블록에서 출력되는 공급 주파수(Supply Frequency)는 다음과 같이 정의된다.As a result, the supply frequency output from the PLL block is defined as follows.
Fref=Fdiv= 공급 주파수/디바이더Fref = Fdiv = Supply frequency / divider
공급 주파수=Fref*디바이더Supply frequency = Fref * Divider
따라서, 디바이더 값을 조절하면 공급 주파수를 변경할 수 있다.Therefore, the supply frequency can be changed by adjusting the divider value.
아날로그 LDO 블록은 아날로그 LDO(Low Drop Out)로 부하에 전원을 공급하는 기능을 한다. The analog LDO block provides power to the load with an analog LDO (Low Drop Out).
도 1에서 보는 바와 같이, LDO는 OP 앰프, PMOS 트랜지스터, 저항으로 구성되어 있다. 공급 전압(Supply Voltage)은 루프 필터 전압에 의해 결정된다. As shown in FIG. 1, the LDO includes an operational amplifier, a PMOS transistor, and a resistor. The supply voltage is determined by the loop filter voltage.
이상에서 설명한 바와 같이, 종래 동적 전압 주파수 변환기에서는 PLL 블록과 아날로그 LDO 블록을 이용하여 부하에 전압과 주파수를 공급하게 된다. As described above, in the conventional dynamic voltage / frequency converter, the PLL block and the analog LDO block are used to supply the voltage and the frequency to the load.
이처럼 종래 동적 주파수 변환기에서는 PLL블록과 아날로그 LDO 블록으로 구성되어 있어서, 외부소자가 많이 필요하고, 큰 면적을 차지하며, 외부환경에 민감하다는 문제점이 있다.
As described above, the conventional dynamic frequency converter is composed of a PLL block and an analog LDO block, which requires a large number of external elements, occupies a large area, and is sensitive to an external environment.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 외부소자를 줄여서 차지하는 면적 및 제조 비용을 절감하기 위하여, PLL 블록 및 LDO 블록을 하나로 합쳐서 단일 루프로 동작하는 동적 전압 주파수 변환 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide a dynamic voltage frequency conversion apparatus that operates in a single loop by combining a PLL block and an LDO block together to reduce an area occupied by external devices It has its purpose.
또한, 본 발명은 기존의 아날로그 LDO를 디지털 LDO로 변경함으로써, 전체 회로 블록의 효율을 개선하는데 그 다른 목적이 있다.The present invention also has another object to improve the efficiency of an overall circuit block by changing an existing analog LDO to a digital LDO.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.
이와 같은 목적을 달성하기 위한 본 발명의 동적 전압 주파수 변환 장치는 기준 주파수와 분주된 주파수를 비교하여 업(Up) 펄스 및 다운(Down) 펄스를 출력하기 위한 PFD(Phase Frequency Detector), 상기 PFD에서 출력된 업 펄스와 다운 펄스를 비교하여 상기 기준 주파수가 상기 분주된 주파수보다 빠르면 '1'의 디지털 신호를 출력하고, 느리면 '0'의 디지털 신호를 출력하는 업 다운 디텍터(Up down detector), 상기 업 다운 디텍터로부터 '1'이 입력되면 카운터 값을 1 증가시키고, '0'이 입력되면 카운터 값을 1 감소시키기 위한 업 다운 카운터(Up down counter), 상기 업 다운 카운터의 카운터 값에 따라 온(on) 또는 오프(off)되는 다수의 스위치가 배열되어 있으며, 온(on)되는 스위치가 많을수록 큰 공급 전압(Supply Voltage)이 부하(load)에 공급되도록 연결되는 스위치 어레이(Switch array), 상기 공급 전압이 입력되어 발진하며, 부하에 공급되는 공급 주파수(Supply Frequency)를 출력하기 위한 VCO(Voltage Controlled Oscillator) 및 상기 VCO에서 출력되는 공급 주파수를 미리 설정된 값으로 분주하여 상기 PFD에 입력되는 분주된 주파수를 출력하는 디바이더(Divider)를 포함한다.In order to achieve the above object, a dynamic voltage frequency conversion apparatus of the present invention includes a PFD (Phase Frequency Detector) for outputting an up pulse and a down pulse by comparing a reference frequency and a frequency divided, An up down detector for comparing the output up pulse with the down pulse and outputting a digital signal of '1' if the reference frequency is faster than the frequency of the frequency and outputting a digital signal of '0' An up-down counter for incrementing the counter value by 1 when '1' is input from the up-down detector and decrementing the counter value by 1 when '0' is input; a switch array in which a plurality of switches are arranged to be turned on or off and a larger supply voltage is supplied to a load as more switches are turned on, a VCO (Voltage Controlled Oscillator) for outputting a supply frequency to be supplied to the load, and a VCO for dividing the supply frequency output from the VCO to a preset value, And a divider for outputting the frequency-divided frequency to be input.
상기 기준 주파수와 상기 분주된 주파수가 동일한 주파수가 될 때까지 피드백 루프를 수행할 수 있다.The feedback loop can be performed until the frequency of the reference frequency becomes equal to the frequency of the divided frequency.
상기 업 다운 카운터에서 출력되는 카운터 값에 해당하는 개수만큼 상기 스위치 어레이의 스위치가 온(on)될 수 있다.The switches of the switch array may be turned on by the number corresponding to the counter value output from the up-down counter.
상기 스위치 어레이의 스위치는 PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터일 수 있다.The switch of the switch array may be a PMOS (P-channel Metal-Oxide-Semiconductor) transistor.
상기 동적 전압 주파수 변환 장치는 일측이 상기 PMOS 트랜지스터의 드레인(drain) 단에 연결되고, 타측이 접지에 연결되는 캐패시터(capacitor)를 더 포함하고, 각 PMOS 트랜지스터는 게이트가 상기 업 다운 카운터에 연결되고, 소스가 입력전원에 연결될 수 있다.
The dynamic voltage frequency converter further includes a capacitor having one end connected to a drain end of the PMOS transistor and the other end connected to a ground, and each PMOS transistor has a gate connected to the up-down counter , The source may be connected to the input power source.
본 발명에 의하면 PLL 블록 및 LDO 블록을 하나로 합쳐서 단일 루프로 동작하는 동적 전압 주파수 변환 장치를 제공함으로써, 외부소자를 줄여서 차지하는 면적 및 제조 비용을 절감할 수 있는 효과가 있다. According to the present invention, there is an effect of reducing the area occupied by external elements and manufacturing cost by providing a dynamic voltage frequency conversion device that operates in a single loop by combining a PLL block and an LDO block together.
또한, 본 발명은 기존의 아날로그 LDO를 디지털 LDO로 변경함으로써, 전체 회로 블록의 효율을 개선하는 효과가 있다.
Further, the present invention has the effect of improving the efficiency of the entire circuit block by changing the existing analog LDO to digital LDO.
도 1은 일반적인 동적 전압 주파수 변환기의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 동적 전압 주파수 변환 장치의 구성을 보여주는 블록도이다. 1 is a block diagram of a typical dynamic voltage frequency converter.
2 is a block diagram illustrating a configuration of a dynamic voltage frequency conversion apparatus according to an embodiment of the present invention.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 명세서 전반에 걸쳐서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used for the same reference numerals even though they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. Also, throughout this specification, when a component is referred to as "comprising ", it means that it can include other components, aside from other components, .
도 2는 본 발명의 일 실시예에 따른 동적 전압 주파수 변환 장치의 구성을 보여주는 블록도이다. 2 is a block diagram illustrating a configuration of a dynamic voltage frequency conversion apparatus according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 동적 전압 주파수 변환 장치는 PFD(Phase Frequency detector)(210), 업 다운 디텍터(Up down detector)(220), 업 다운 카운터(Up down counter)(230), 스위치 어레이(Switch array)(240), VCO(Voltage Controlled Oscillator)(250), 디바이더(Divider)(260), 락 디텍터(Lock detector)(270)를 포함한다.2, the dynamic voltage and frequency converter includes a PFD (Phase Frequency Detector) 210, an up down
PFD(210)는 기준 주파수(Fref)와 분주된 주파수(Fdiv)를 비교하여 업(Up) 펄스 및 다운(Down) 펄스를 출력하는 역할을 한다. The
업 다운 디텍터(220)는 PFD(210)에서 출력된 업 펄스와 다운 펄스를 비교하여 기준 주파수(Fref)가 분주된 주파수(Fdiv)보다 빠르면 '1'의 디지털 신호를 출력하고, 느리면 '0'의 디지털 신호를 출력하는 역할을 한다.The up-
업 다운 카운터(230)는 업 다운 디텍터(220)로부터 '1'이 입력되면 카운터 값을 1 증가시키고, '0'이 입력되면 카운터 값을 1 감소시킨다.The up-down
스위치 어레이(240)는 업 다운 카운터(230)의 카운터 값에 따라 온(on) 또는 오프(off)되는 다수의 스위치가 배열되어 있으며, 온(on)되는 스위치가 많을수록 큰 공급 전압(Supply Voltage)이 부하(load)(280)에 공급되도록 연결되어 있다.The
VCO(250)는 공급 전압(Supply Voltage)이 입력되어 발진하며, 부하(280)에 공급되는 공급 주파수(Supply Frequency)를 출력한다.The
디바이더(260)는 VCO(250)에서 출력되는 공급 주파수를 미리 설정된 값으로 분주하여 PFD(250)에 입력되는 분주된 주파수(Fdiv)를 출력하는 역할을 한다. The
본 발명에서는 기준 주파수(Fref)와 분주된 주파수(Fdiv)가 동일한 주파수가 될 때까지 피드백 루프를 수행한다.In the present invention, the feedback loop is performed until the frequency of the reference frequency Fref becomes equal to the frequency of the divided frequency Fdiv.
본 발명에서는 업 다운 카운터(230)에서 출력되는 카운터 값에 해당하는 개수만큼 스위치 어레이(240)의 스위치가 온(on)된다.In the present invention, the
도 2의 실시예에서 스위치 어레이(240)의 스위치는 PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터(P1, P2, P3,..., Pn)이다.In the embodiment of FIG. 2, the switches of the
본 발명에서 캐패시터(C)는 일측이 PMOS 트랜지스터의 드레인(drain) 단에 연결되고, 타측이 접지에 연결되어 있다. 그리고, 각 PMOS 트랜지스터(P1, P2, P3,..., Pn)는 게이트가 업 다운 카운터(230)에 연결되고, 소스(source)가 입력전원에 연결되어 있다. In the present invention, one side of the capacitor C is connected to the drain terminal of the PMOS transistor, and the other side is connected to the ground. The gate of each of the PMOS transistors P1, P2, P3, ..., Pn is connected to the up-down
락 디텍터(270)는 PLL(Phase Locked Loop)의 락(lock) 상태를 검출하는 것으로서, 기준 주파수(Fref)와 분주된 주파수(Fdiv)를 비교하여 락 상태를 검출하고, 락 상태여부에 따라 업 다운 카운터(230)를 시동(start up)시키는 역할을 한다.
The
기존 동적 전압 주파수 변환 장치에서는 PLL 블록과 아날로그 LDO 블록이 각각 피드백 루프를 구성하는 구조인데 비해, 본 발명의 동적 전압 주파수 변환 장치는 PLL 블록의 기능과 LDO 기능을 합쳐서 단일 루프를 구성하는 구조이다. 따라서, 본 발명의 동적 전압 주파수 변환 장치에서는 기존 장치에 비해 외부 소자를 제거할 수 있다. 즉, 기존 장치에서는 PLL 블록의 루프 필터의 저항과 캐패시터(capacitor), 아날로그 LDO 블록의 저항을 외부 소자로 구현해야 하는 반면, 본 발명의 동적 전압 주파수 변환 장치에서는 디지털 LDO 출력의 캐패시터만 외부 소자로 구현하면 된다. 그리고, 본 발명에서는 기존 아날로그 LDO를 디지털 LDO로 대체하였으므로, 종래 장치에 비해 효율을 개선시킬 수 있다.In the conventional dynamic voltage frequency converter, the PLL block and the analog LDO block each constitute a feedback loop. In contrast, the dynamic voltage frequency conversion device of the present invention is a structure that combines the PLL block function and the LDO function into a single loop. Therefore, in the dynamic voltage frequency converter of the present invention, the external device can be removed as compared with the existing device. That is, in the conventional device, the resistance of the loop filter of the PLL block, the capacitor, and the resistance of the analog LDO block must be realized as external devices. In the dynamic voltage frequency conversion device of the present invention, however, You can implement it. In the present invention, since the conventional analog LDO is replaced with the digital LDO, the efficiency can be improved as compared with the conventional device.
본 발명의 동적 전압 주파수 변환 장치는 PFD(210)에서 Fref와 Fdiv의 주파수를 비교하여 업(UP) 펄스와 다운(DN) 펄스를 출력한다. The dynamic voltage frequency conversion apparatus of the present invention compares the frequencies of Fref and Fdiv in the
그리고, 업 다운 디텍터(220)에서 업 펄스와 다운 펄스를 비교하여 Fref 신호가 Fdiv 신호보다 빠르면 '1'의 디지털 신호를 출력하고, Fref 신호가 Fdiv 신호보다 느리면 '0'의 디지털 신호를 출력한다. 본 발명에서 업 다운 디텍터(220)에서 출력되는 신호는 뒷 단의 업 다운 카운터(230)의 동작을 결정한다. The up-
업 다운 카운터(230)에서는 업 다운 디텍터(220)로부터 '1'이 입력되면, 클럭에 동기하여 카운터 값을 1씩 증가시키고, '0'이 입력되면 카운터 값을 1씩 감소시킨다. In the up-
본 발명에서는 업 다운 카운터(230)에서의 카운터 값에 의해 스위치 어레이(switch array)에서 온(On)되는 스위치의 개수가 결정된다. 예를 들어, 카운터 값이 3이면 3개의 스위치가 온(On)되고, 나머지 스위치는 오프(Off)된다. In the present invention, the number of switches turned on in the switch array is determined by the counter value in the up-
부하(load)(280)에서 요구하는 전류가 클수록 온(On)되는 스위치의 개수가 증가하게 된다. 부하(280)에 공급되는 공급전압(Supply Voltage)은 캐패시터(capacitor)(C)에 충전되는 전하의 양에 의해 결정된다.The larger the current required by the
공급전압이 결정되면 VCO(250)의 발진 공급 주파수(Supply Frequency)가 결정되고, VCO(250)의 공급 주파수는 디바이더(260)을 통과하면서 분주되는 분주 주파수(Fdiv)가 된다. When the supply voltage is determined, the oscillation supply frequency of the
그리고, 기준 주파수(Fref)와 분주 주파수(Fdiv)가 같은 주파수가 될 때까지 피드백 루프가 동작하게 된다. Then, the feedback loop operates until the reference frequency Fref and the frequency division frequency Fdiv become the same frequency.
결국, 본 발명에서는 이상에서 설명한 동작에 의해서 공급 전압과 공급 주파수가 부하(280)에 공급된다.
As a result, in the present invention, the supply voltage and the supply frequency are supplied to the
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
While the present invention has been described with reference to several preferred embodiments, these embodiments are illustrative and not restrictive. It will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit of the invention and the scope of the appended claims.
210 PFD 220 업 다운 디텍터
230 업 다운 카운터 240 스위치 어레이
250 VCO 260 디바이더
270 락 디텍터 280 부하210
230 up-
250
270
Claims (5)
상기 PFD에서 출력된 업 펄스와 다운 펄스를 비교하여 상기 기준 주파수가 상기 분주된 주파수보다 빠르면 '1'의 디지털 신호를 출력하고, 느리면 '0'의 디지털 신호를 출력하는 업 다운 디텍터(Up down detector);
상기 업 다운 디텍터로부터 '1'이 입력되면 카운터 값을 1 증가시키고, '0'이 입력되면 카운터 값을 1 감소시키기 위한 업 다운 카운터(Up down counter);
상기 업 다운 카운터의 카운터 값에 따라 온(on) 또는 오프(off)되는 다수의 스위치가 배열되어 있으며, 온(on)되는 스위치가 많을수록 큰 공급 전압(Supply Voltage)이 부하(load)에 공급되도록 연결되는 스위치 어레이(Switch array);
상기 공급 전압이 입력되어 발진하며, 부하에 공급되는 공급 주파수(Supply Frequency)를 출력하기 위한 VCO(Voltage Controlled Oscillator);
상기 VCO에서 출력되는 공급 주파수를 미리 설정된 값으로 분주하여 상기 PFD에 입력되는 분주된 주파수를 출력하는 디바이더(Divider); 및
상기 기준 주파수와 상기 분주된 주파수를 비교하여 락 상태를 검출하고, 락 상태 여부에 따라 상기 업 다운 카운터를 시동(start up)시키기 위한 락 디텍터(Lock Detector)를 포함하고,
상기 기준 주파수와 상기 분주된 주파수가 동일한 주파수가 될 때까지 피드백 루프를 수행하며,
상기 업 다운 카운터에서 출력되는 카운터 값에 해당하는 개수만큼 상기 스위치 어레이의 스위치가 온(on)되며,
상기 스위치 어레이의 스위치는 PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터이고,
동적 전압 주파수 변환 장치는 일측이 상기 PMOS 트랜지스터의 드레인(drain) 단에 연결되고, 타측이 접지에 연결되는 캐패시터(capacitor)를 더 포함하고,
각 PMOS 트랜지스터는 게이트(gate)가 상기 업 다운 카운터에 연결되고, 소스(source)가 입력전원에 연결되어 있는 것임을 특징으로 하는 동적 전압 주파수 변환 장치.
A PFD (Phase Frequency Detector) for outputting an Up pulse and a Down pulse by comparing the reference frequency with the frequency divided;
An up-down detector for comparing the up pulse output from the PFD with the down pulse and outputting a digital signal of '1' if the reference frequency is faster than the frequency of the frequency and outputting a digital signal of '0');
An up-down counter for incrementing the counter value by 1 when '1' is input from the up-down detector and decrementing the counter value by 1 when '0' is input;
A plurality of switches which are turned on or off are arranged in accordance with the count value of the up-down counter, and a larger supply voltage is supplied to the load as the number of on- A switched array;
A VCO (Voltage Controlled Oscillator) for inputting and oscillating the supply voltage and outputting a supply frequency supplied to the load;
A divider for dividing a supply frequency outputted from the VCO to a preset value and outputting a divided frequency inputted to the PFD; And
And a lock detector for detecting a locked state by comparing the reference frequency and the divided frequency and for starting up the up-down counter according to whether the locked state is established,
Performing a feedback loop until the reference frequency and the divided frequency become the same frequency,
The switch of the switch array is turned on by the number corresponding to the counter value output from the up-down counter,
The switches of the switch array are PMOS (P-channel Metal-Oxide-Semiconductor) transistors,
The dynamic voltage frequency converter further includes a capacitor having one end connected to the drain terminal of the PMOS transistor and the other end connected to the ground,
Wherein each PMOS transistor has a gate connected to the up-down counter and a source connected to the input power source.
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| Yasuyuki OKUMA외 7명, '0.5-V Input Digital Low-Dropout Regulator (LDO) with 98.7% Current Efficiency in 65nm CMOS', IEICE Transactions on Electronics, Vol. E94.C, No. 6, P 938-944, 2011년 6월 * |
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