KR101453949B1 - Digital down converter for multi-mode receiver - Google Patents
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Abstract
Description
본 발명은 다중 모드 수신기에 관한 것으로서, 특히, DDC 내 디지털 필터를 공유하여 모드 별로 디지털 필터 계수를 선택적으로 사용하도록 하는 다중 모드 수신기를 위한 DDC에 관한 것이다.The present invention relates to a multi-mode receiver, and more particularly, to a DDC for a multi-mode receiver that allows a digital filter coefficient to be selectively used for each mode by sharing a digital filter in the DDC.
다중 모드를 사용하는 수신기의 ADC(Analog-Digital Converter)/DDC(Digital-Digital Converter) 디지털 처리부는 일반적으로 각 모드별 NCO(Numerical Control Oscillator), 디지털 필터, 데시메이션부(decimation)를 FPGA(Field Programmable Gate Array)로 구현한다. FPGA를 선택하는데 있어서 고려되어야 하는 주요 부분은 곱셈기의 개수이며, 그 곱셈기의 개수는 주로 디지털 필터에 의해서 결정된다.Digital-to-analog converters (ADCs) / digital-to-digital converters (DDCs) of a receiver using a multi-mode digital processor generally include a NCO (Numerical Control Oscillator), a digital filter, and a decimation Programmable Gate Array). The major part to consider when choosing an FPGA is the number of multipliers, and the number of multipliers is mainly determined by the digital filter.
도 1은 일반적인 다중 모드 수신기의 디지털 처리부의 구성을 나타내는 도면이다.1 is a diagram showing the configuration of a digital processing unit of a general multimode receiver.
도 1에 도시한 바와 같이, 일반적인 다중 모드 수신기 내 디지털 처리부의 디지털 필터로는 주로 FIR(finite impulse response) 필터가 사용되며, FIR 필터에서는 n 개의 탭 수에 따라 n 개의 곱셈기를 필요로 한다. m 개의 다중 모드 수신기에서는 각 모드 별로 nk 개 탭 수를 가지는 k 개의 디지털 필터를 사용하게 된다.As shown in FIG. 1, an FIR (finite impulse response) filter is mainly used as a digital filter of a digital processing unit in a general multimode receiver, and n multipliers are required according to n tap numbers in an FIR filter. In m multimode receivers, k digital filters with n k tap numbers are used for each mode.
예컨대, 각 모드별 k번째 필터 탭 수 nk가 비슷하다고 가정하면 수신기는 약 m×(n1 + n2 + … + nk) 개의 곱셈기를 가지는 FPGA 디바이스 등급을 선정하여 설계되어야 한다. 즉, 기존의 다중 모드 수신기 설계에서는 시간적으로 한 개의 모드를 사용함에도 불구하고 디지털 처리부의 모든 모드에 대한 NCO, 디지털 필터, 데시메이션부를 각각 설계하였다.For example, assuming that each mode k-th filter tap number n k is similar to the receiver to be designed to select the FPGA device has a rating multipliers approximately m × (n 1 + n 2 + ... + n k). That is, in the conventional multimode receiver design, NCO, digital filter, and decimation unit are designed for all modes of the digital processing unit, though one mode is used in time.
결국 수신기는 다중 모드 개수 m에 비례하여 높은 등급의 FPGA 디바이스 선택을 요구하며, 이는 다중 모드 수신기 설계 시 가격 및 FPGA 복잡도의 제한 요인이 된다.Ultimately, the receiver requires a high-grade FPGA device selection in proportion to the number of multimode m, which limits the price and complexity of the FPGA in designing the multimode receiver.
따라서 이러한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 DDC 내 디지털 필터를 공유하여 그 디지털 필터에서 각 모드에 따라 디지털 필터 계수를 선택적으로 사용하도록 하는 다중 모드 수신기를 위한 DDC를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a DDC for a multi-mode receiver that shares a digital filter in a DDC and selectively uses a digital filter coefficient according to each mode in the digital filter have.
그러나 본 발명의 목적은 상기에 언급된 사항으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the objects of the present invention are not limited to those mentioned above, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.
상기 목적들을 달성하기 위하여, 본 발명의 한 관점에 따른 다중 모드 수신기를 위한 DDC는 다중 모드에 따라 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력하는 다수의 NCO(Numerically Controlled Oscillator); 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 제1 디지털 필터; 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 다수의 제1 데시메이션부; 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 제2 디지털 필터; 및 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 다수의 제2 데시메이션부를 포함할 수 있다.According to one aspect of the present invention, a DDC for a multi-mode receiver frequency-converts digital data into a baseband component and an image component in accordance with a multi-mode to generate an I (In-phase) a plurality of NCOs (Numerically Controlled Oscillators) for outputting a -phase signal; And the image signal component of the image signal and the baseband component of the I signal and the Q signal on the basis of the first filter coefficient value preset according to the mode when receiving the I signal and the Q signal output from the NCO, A first digital filter for removing the first digital filter; A plurality of first decimation units for reducing a bandwidth of the I signal and the Q signal output from the first digital filter; Wherein the I signal and the Q signal output from the first decimation unit are input to a non-desired signal region within a bandwidth of the I signal and the Q signal based on a predetermined second filter coefficient value according to the mode, A second digital filter for filtering the noise component of the portion; And a plurality of second decimation units for reducing a bandwidth of the I signal and the Q signal output from the second digital filter.
바람직하게, 상기 제1 디지털 필터는 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제1 필터 계수 값을 선택하고, 선택된 상기 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 것을 특징으로 한다.Preferably, when the first digital filter receives the I signal and the Q signal output from the NCO, the first digital filter selects one predetermined first filter coefficient value according to the mode and outputs the selected first filter coefficient value The baseband component of the I signal and the Q signal, and the image component of the image component, respectively.
바람직하게, 상기 제1 디지털 필터는 입력된 상기 I 신호와 상기 Q 신호를 지연하는 다수의 지연기; 신호를 수신하는 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 다수의 필터계수 선택부; 입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제1 필터계수 값을 곱하는 다수의 곱셈기; 및 상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 덧셈기를 포함하는 것을 특징으로 한다.Preferably, the first digital filter includes a plurality of delay units for delaying the input I signal and the Q signal; A plurality of filter coefficient selection units for selecting one predetermined first filter coefficient value according to a mode for receiving a signal; A multiplier for multiplying the input digital signal or the delayed digital signal by a first selected filter coefficient value; And an adder for adding a signal output as a result of multiplying by each of the plurality of multipliers.
바람직하게, 상기 필터계수 선택부는 신호를 수신하는 모드별로 기 설정된 제1 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 것을 특징으로 한다.Preferably, the filter coefficient selector stores a predetermined first filter coefficient value for each mode in which a signal is received, and selects one predetermined first filter coefficient value according to the mode.
바람직하게, 상기 제2 디지털 필터는 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제1 필터 계수 값을 선택하고, 선택된 상기 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 것을 특징으로 한다.Preferably, the second digital filter, when receiving the I signal and the Q signal output from the first decimation unit, selects one predetermined first filter coefficient value according to the mode, And filtering a noise component in a part of the bandwidth of the I signal and the Q signal that is not a desired signal area based on the filter coefficient value.
바람직하게, 상기 제2 디지털 필터는 입력된 상기 I 신호와 상기 Q 신호를 지연하는 다수의 지연기; 신호를 수신하는 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 다수의 필터계수 선택부; 입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제2 필터계수 값을 곱하는 다수의 곱셈기; 및 상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 덧셈기를 포함하는 것을 특징으로 한다.Preferably, the second digital filter includes a plurality of delay units for delaying the input I signal and the Q signal; A plurality of filter coefficient selection units for selecting one predetermined second filter coefficient value according to a mode for receiving a signal; A multiplier for multiplying the input digital signal or the delayed digital signal by a first selected filter coefficient value; And an adder for adding a signal output as a result of multiplying by each of the plurality of multipliers.
바람직하게, 상기 필터계수 선택부는 신호를 수신하는 모드별로 기 설정된 제2 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 것을 특징으로 한다.Preferably, the filter coefficient selector stores a predetermined second filter coefficient value for each mode in which a signal is received, and selects one predetermined second filter coefficient value according to the mode.
바람직하게, 상기 제1 디지털 필터와 상기 제2 디지털 필터는 서로 동일한 디지털 필터 구조를 갖는 FIR(Finite Impulse Response) 필터인 것을 특징으로 한다.Preferably, the first digital filter and the second digital filter are FIR (Finite Impulse Response) filters having the same digital filter structure.
본 발명의 다른 한 관점에 따른 다중 모드 수신기는 수신 안테나를 통해 수신된 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog Digital Converter); 상기 ADC로부터 변환된 상기 디지털 신호를 하향 변환하는 DDC(Digital Down Converter); 및 상기 DDC로부터 하향 변환된 상기 디지털 신호를 신호 처리하는 신호 처리기를 포함하되, 상기 DDC는 상기 아날로그 신호를 수신하는 모드에 따라 기 설정된 하나의 필터 계수 값을 선택하여 선택된 상기 필터 계수 값을 기반으로 상기 디지털 신호를 필터링하는 디지털 필터를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a multimode receiver including: an analog-to-digital converter (ADC) for converting an analog signal received through a reception antenna into a digital signal; A digital down converter (DDC) for down-converting the digital signal converted from the ADC; And a signal processor for signal processing the digital signal down-converted from the DDC, wherein the DDC selects one predetermined filter coefficient value according to a mode for receiving the analog signal, and based on the selected filter coefficient value And a digital filter for filtering the digital signal.
바람직하게, 상기 DDC는 다중 모드에 따라 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력하는 다수의 NCO(Numerically Controlled Oscillator); 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 제1 디지털 필터; 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 다수의 제1 데시메이션부; 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 제2 디지털 필터; 및 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 다수의 제2 데시메이션부를 포함하는 것을 특징으로 한다.Preferably, the DDC includes a plurality of NCOs (Numerically Controlled Oscillators) for frequency-converting digital data into baseband components and image components according to the multi-mode and outputting in-phase and quadrature- ; And the image signal component of the image signal and the baseband component of the I signal and the Q signal on the basis of the first filter coefficient value preset according to the mode when receiving the I signal and the Q signal output from the NCO, A first digital filter for removing the first digital filter; A plurality of first decimation units for reducing a bandwidth of the I signal and the Q signal output from the first digital filter; A second desmodulation unit for receiving the I signal and the Q signal output from the first desampling unit and outputting a desired signal region within a bandwidth of the I signal and the Q signal based on the second filter coefficient value pre- A second digital filter for filtering the noise component of the non-selected portion; And a plurality of second decimation units for reducing a bandwidth of the I signal and the Q signal output from the second digital filter.
이를 통해, 본 발명은 DDC 내 디지털 필터를 공유하여 그 디지털 필터에서 각 모드에 따라 디지털 필터 계수를 선택적으로 사용하도록 함으로써, 다중 모드 수신기 설계 시 곱셈기의 개수를 줄일 수 있는 효과가 있다.Accordingly, the present invention can reduce the number of multipliers in designing a multimode receiver by sharing a digital filter in a DDC and selectively using digital filter coefficients according to each mode in the digital filter.
또한 본 발명은 디지털 필터를 공유하기 때문에 기존의 설계 방법에 비해 한정된 FPGA 디바이스 내에서 보다 많은 다중 모드 수신기의 설계가 가능하며, 가격 및 복잡도를 고려하여 효율적인 FPGA 디바이스 선택이 가능할 수 있는 효과가 있다.In addition, since the present invention shares a digital filter, it is possible to design more multimode receivers within a limited FPGA device compared to the existing design method, and efficient FPGA device selection is possible considering price and complexity.
도 1은 일반적인 다중 모드 수신기의 디지털 처리부의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 다중 모드 수신기의 개략적인 구성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 다중 모드 수신기 내 DDC의 상세한 구성을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 제1 디지털 필터의 구성을 나타내는 도면이다.1 is a diagram showing the configuration of a digital processing unit of a general multimode receiver.
FIG. 2 is a diagram illustrating a schematic configuration of a multimode receiver according to an embodiment of the present invention. Referring to FIG.
3 is a diagram illustrating a detailed configuration of a DDC in a multi-mode receiver according to an embodiment of the present invention.
4 is a diagram illustrating a configuration of a first digital filter according to an embodiment of the present invention.
이하에서는, 본 발명의 실시예에 따른 다중 모드 수신기를 위한 DDC를 첨부한 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다.Hereinafter, a DDC for a multi-mode receiver according to an embodiment of the present invention will be described with reference to the accompanying drawings. The present invention will be described in detail with reference to the portions necessary for understanding the operation and operation according to the present invention.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 불구하고 동일한 참조부호를 부여할 수도 있다. 그러나, 이와 같은 경우라 하더라도 해당 구성 요소가 실시예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.In describing the constituent elements of the present invention, the same reference numerals may be given to constituent elements having the same name, and the same reference numerals may be given thereto even though they are different from each other. However, even in such a case, it does not mean that the corresponding component has different functions according to the embodiment, or does not mean that the different components have the same function. It should be judged based on the description of each component in the example.
특히, 본 발명에서는 다중 모드 수신기의 DDC 내 디지털 필터를 공유하여 그 디지털 필터에서 각 모드에 따라 디지털 필터 계수를 선택하여 사용하도록 하는 다중 모드 수신기를 제안한다.In particular, the present invention proposes a multimode receiver that shares a digital filter in a DDC of a multimode receiver and selects and uses a digital filter coefficient according to each mode in the digital filter.
도 2는 본 발명의 일 실시예에 따른 다중 모드 수신기의 개략적인 구성을 나타내는 도면이다.FIG. 2 is a diagram illustrating a schematic configuration of a multimode receiver according to an embodiment of the present invention. Referring to FIG.
도 2에 도시한 바와 같이, 본 발명에 따른 다중 모드 수신기는 수신 안테나(100), 저잡음 증폭기(Low Noise Amplifier; LNA)(200), RF-IF(Radio Frequency-Intermediate Frequency) 변환기(300), 신호레벨 변환기(400), ADC(Analog Digital Converter)(500), DDC(Digital Down Converter)(600), 및 신호 처리기(700) 등을 포함하여 구성될 수 있다.2, a multimode receiver according to the present invention includes a
이렇게 구성된 다중 모드 수신기의 동작 원리를 간략히 설명하면 다음과 같다. 이때, 본 발명에 따른 다중 모드 수신기에서 모드별 신호 처리 과정이 모두 동일하기 때문에 하나의 모드에서 이루어지는 신호 처리에 대해서만 설명하기로 한다.Hereinafter, the operation principle of the multi-mode receiver will be briefly described. In this case, the signal processing in each mode is the same in the multimode receiver according to the present invention, and therefore only the signal processing in one mode will be described.
수신 안테나(100)가 RF(Radio Frequency) 신호를 수신하면, LNA(200)는 수신된 RF 신호를 증폭하게 되고 RF-IF 변환기(300)는 LNA(200)로부터 증폭된 RF 신호를 아날로그 IF(Intermediate Frequency) 신호로 하향 변환하게 된다.IF
신호레벨 변환기(400)는 RF-IF 변환기(300)로부터 하향 변환된 아날로그 IF 신호를 수신기 자체에서 처리 가능한 신호레벨로 변환하게 되고, ADC(500)는 신호레벨 변환기(400)로부터 변환된 아날로그 IF 신호를 디지털 IF 신호로 변환하게 된다.The
그리고나서 DDC(600)는 ADC(500)로부터 변환된 디지털 IF 신호를 하향 변환하게 되고, 그 하향 변환된 디지털 IF 신호를 신호 처리기(700)에 출력하게 된다.Then, the DDC 600 down-converts the converted digital IF signal from the
이때, DDC(600)는 디지털 필터를 사용하게 되는데, 필터링 단계에서 하나의 디지털 필터를 공유하도록 구현되어 그 디지털 필터에서 각 모드에 따른 디지털 필터 계수를 선택하여 적용할 수 있다. 즉, DDC(600)는 모드에 따라 기 설정된 디지털 필터 계수를 선택하여 적용하게 된다.At this time, the DDC 600 uses a digital filter. In the filtering step, one digital filter is shared so that the digital filter coefficient according to each mode can be selected and applied to the digital filter. That is, the DDC 600 selects and applies predetermined digital filter coefficients according to the mode.
또한 본 발명에서는 FPGA를 이용하여 DDC(600)를 구현할 수 있다. 여기서, FPGA는 비메모리 반도체의 일종으로서, 회로 변경이 불가능한 일반 반도체와는 달리 여러 번 회로를 다시 새겨 넣을 수 있는 반도체를 일컫는다. 본 발명은 이러한 특성을 갖는 FPGA를 이용하여 개발자의 선택에 따라 구성요소의 기능을 제어 또는 가변하고자 한다.In the present invention, the DDC 600 can be implemented using an FPGA. Here, an FPGA is a type of non-memory semiconductor, which means a semiconductor that can be reinserted many times, unlike a general semiconductor that can not change its circuit. The present invention intends to control or change the function of a component according to a developer's choice using an FPGA having such characteristics.
도 3은 본 발명의 일 실시예에 따른 다중 모드 수신기 내 DDC의 상세한 구성을 나타내는 도면이다.3 is a diagram illustrating a detailed configuration of a DDC in a multi-mode receiver according to an embodiment of the present invention.
도 3에 도시한 바와 같이, 본 발명에 따른 DDC(600)는 NCO(Numerical Control Oscillator)(610), 제1 디지털 필터 (620), 제1 데시메이션부(decimation)(630), 제2 디지털 필터(640), 및 제2 데시메이션부(650) 등을 포함할 수 있다.3, the DDC 600 according to the present invention includes a Numerical Control Oscillator (NCO) 610, a first
NCO(610)는 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 그 변환한 결과로 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력할 수 있다.The NCO 610 frequency-converts the digital data into a baseband component and an image component, and outputs an I (In-phase) signal and a Q (Quadrature-phase) signal as a result of the frequency conversion.
제1 디지털 필터(620)는 다수의 탭의 필터로 구현되어 NCO(610)에서 출력된 I 신호와 Q 신호의 기저대역 성분과 이미지 성분 중 이미지 성분을 각각 제거할 수 있다.The first
이때, 제1 디지털 필터(620)는 FIR(Finite Impulse Response) 필터를 사용할 수 있다.At this time, the first
도 3은 본 발명의 일 실시예에 따른 제1 디지털 필터의 구성을 나타내는 도면이다.3 is a diagram illustrating a configuration of a first digital filter according to an embodiment of the present invention.
도 3에 도시한 바와 같이, 본 발명에 따른 제1 디지털 필터(620)는 필터계수 선택기(621a0, …,621an), 곱셈기(622a0, …,622an), 지연기(623a1, …, 623an), 및 덧셈기(624) 등을 포함할 수 있다.3, a first
필터계수 선택기(621a0, …,621an)는 모드에 따라 기 설정된 필터 계수 값 a0,0, a0 ,1, …, am -1,0을 저장할 수 있다. 필터계수 선택기(621a0, …,621an)는 입력 신호를 수신하게 되면 해당 모드에 따라 이에 상응하는 하나의 필터계수 값을 선택할 수 있다.The filter coefficient selectors 621a 0 , ..., 621a n select the filter coefficient values a 0,0 , a 0 , 1 , ..., , a m -1,0 can be stored. Upon receiving the input signal, the filter coefficient selectors 621a 0 , ..., 621a n may select one filter coefficient value corresponding to the input mode.
곱셈기(622a0, …,622an)는 입력된 디지털 신호 또는 지연된 디지털 신호와 기 선택된 필터계수를 곱할 수 있다. 예컨대, 곱셈기(622a0)는 입력된 디지털 신호 x(n)과 기 선택된 필터 계수 a0 ,0을 곱하고, 곱셈기(622a1)은 지연된 디지털 신호 x(n-1)와 기 선택된 필터 계수 a0 , 1를 곱하며, …, 곱셈기(622an)는 지연된 디지털 신호 x(n-k)와 기 선택된 필터 계수 a0 ,n-1을 곱하게 된다.The multipliers 622a 0 , ..., 622a n may multiply the input digital signal or the delayed digital signal by a pre-selected filter coefficient. For example, a multiplier (622a 0) is selected group and the input digital signal x (n), the filter coefficients a 0, multiplied by 0, a multiplier (622a 1) is delayed digital signal x (n-1) and the group selected filter coefficients a 0 , 1 , and ... , The multiplier 622a n multiplies the delayed digital signal x (nk) by the previously selected filter coefficient a 0 , n-1 .
지연기(623a1, …, 623an)는 입력된 디지털 신호를 지연할 수 있다. 여기서, 지연기(623a1, …, 623an)로는 예컨대, 지연 소자인 D-플립플롭(filp-flop) 등이 사용될 수 있다.The delay units 623a 1 , ..., 623a n may delay the input digital signal. Here, as the delay units 623a 1 , ..., 623a n , for example, a D-flip flop (filp-flop) or the like may be used.
덧셈기(624an)는 다수의 곱셈기(622a0, …,622an)로부터 출력된 신호를 더할 수 있다.The adder 624a n may add the signals output from the multipliers 622a 0 , ..., 622a n .
다시 설명하면, 디지털 신호 x(n)을 입력 받으면, 입력된 디지털 신호 또는 지연된 디지털 신호와 모드에 따라 선택된 필터 계수를 곱셈기를 통해 곱한 후 덧셈기기를 통해 더해 출력하게 된다.In other words, when the digital signal x (n) is input, the multiplier multiplies the input digital signal or the delayed digital signal by a filter coefficient selected according to the mode, and then outputs the result through an adder.
제1 디지털 필터(620)의 출력 신호 y(n)은 다음의 [수학식 1]과 같이 정의할 수 있다.The output signal y (n) of the first
[수학식 1][Equation 1]
y(n) = am -1,0 * x(n) + am -1,1 * x(n-1) + … + am -1,n-1 * x(n-k)y (n) = a m -1,0 * x (n) + a m -1,1 * x (n-1) + + a m- 1, n-1 * x (nk)
여기서, m≥1은 모드를 나타내고, x(n-k), n≥0, k≥0은 입력 신호를 나타낼 수 있다.Here, m? 1 represents a mode, and x (n-k), n? 0, and k? 0 can represent input signals.
이처럼 제1 디지털 필터(620)를 공유하도록 설계하여 그 제1 디지털 필터를 통해 모드에 따른 필터계수를 선택하여 사용하도록 함으로써 곱셈기의 개수를 1/m까지 감소시켜 전체적으로 FPGA의 리소스 활용 측면에서 긍정적 효과를 가져올 수 있다.The number of multipliers is reduced to 1 / m by designing to use the filter coefficients according to the mode through the first
제1 데시메이션부(630)는 제1 디지털 필터부(620)로부터 출력된 I 신호와 Q 신호의 대역폭을 기 설정된 비율로 줄임으로써 신호 처리할 데이터의 양을 줄이게 된다.The
제2 디지털 필터(640)는 제1 데시메이션부(620)에서 출력된 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링함으로써 신호대잡음비(Signal-to-Noise Ratio; SNR)를 높여줄 수 있다.The second
이때, 제2 디지털 필터(640)는 앞에서 설명한 제1 디지털 필터(620)의 구성 및 그 동작 원리가 동일하기 때문에 이하에서는 이의 상세한 설명을 생략하기로 한다.Since the second
제2 데시메이션부(650)는 제2 디지털 필터부(640)로부터 출력된 I 신호와 Q 신호의 대역폭을 기 설정된 비율로 줄임으로써 신호 처리할 데이터의 양을 줄이게 된다.The
이상에서 설명한 실시예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or essential characteristics thereof. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas falling within the scope of the same shall be construed as falling within the scope of the present invention.
100: 수신 안테나
200: 저잡음 증폭기
300: RF-IF 변환기
400: 신호레벨 변환기
500: ADC
600: DDC
700: 신호 처리기
610: NCO
620: 제1 디지털 필터
630: 제1 데시메이션부
640: 제2 디지털 필터
650: 제2 데시메이션부100: Receive antenna
200: Low-noise amplifier
300: RF-IF converter
400: Signal level converter
500: ADC
600: DDC
700: signal processor
610: NCO
620: first digital filter
630: first decimation unit
640: second digital filter
650: second decimation unit
Claims (10)
하나의 디지털 필터로 구현되어 상기 다수의 NCO 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 제1 디지털 필터;
상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 다수의 제1 데시메이션부;
하나의 디지털 필터로 구현되어 상기 제1 데시메이션부 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 제2 디지털 필터; 및
상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 다수의 제2 데시메이션부;
를 포함하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.And a plurality of NCOs (NCOs), each of which is implemented for each of the multiple modes and outputs an I (In-phase) signal and a Q (Quadrature-phase) signal, respectively, by frequency conversion of the input digital data into a baseband component and an image component, Controlled Oscillator);
And a second filter coefficient generator for generating an I signal and a Q signal based on the first filter coefficient value according to the mode when the I signal and the Q signal output from any one of the plurality of NCOs are input, A first digital filter for respectively removing said image components from a baseband component and an image component;
A plurality of first decimation units implemented by the plurality of modes for reducing a bandwidth of the I signal and the Q signal outputted from the first digital filter according to a corresponding mode;
A first desampler for receiving the I signal and the Q signal output from one of the first decimation units and outputting the I signal and the Q signal based on a predetermined second filter coefficient value according to the mode; A second digital filter for filtering a noise component in a portion of the signal that is not a desired signal region within a bandwidth of the signal; And
A plurality of second decimation units that are implemented for each of the multiple modes and reduce a bandwidth of an I signal and a Q signal output from the second digital filter according to the corresponding mode;
And a DDC for a multi-mode receiver.
상기 제1 디지털 필터는,
상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제1 필터 계수 값을 선택하고,
선택된 상기 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.The method according to claim 1,
Wherein the first digital filter comprises:
When the I signal and the Q signal output from the NCO are input, a predetermined first filter coefficient value is selected according to the mode,
And removes the image component from the baseband component and the image component of the I signal and the Q signal based on the selected first filter coefficient value.
상기 제1 디지털 필터는,
입력된 상기 I 신호와 상기 Q 신호를 지연하는 다수의 지연기;
신호를 수신하는 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 다수의 필터계수 선택부;
입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제1 필터계수 값을 곱하는 다수의 곱셈기; 및
상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 덧셈기;
를 포함하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.The method according to claim 1,
Wherein the first digital filter comprises:
A plurality of delay units delaying the input I signal and the Q signal;
A plurality of filter coefficient selection units for selecting one predetermined first filter coefficient value according to a mode for receiving a signal;
A multiplier for multiplying the input digital signal or the delayed digital signal by a first selected filter coefficient value; And
An adder for adding a signal output as a result of multiplying each of the plurality of multipliers;
And a DDC for a multi-mode receiver.
상기 필터계수 선택부는,
신호를 수신하는 모드별로 기 설정된 제1 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.The method of claim 3,
Wherein the filter coefficient selector comprises:
Wherein the first filter coefficient value is previously stored for each mode in which the signal is received and a predetermined first filter coefficient value is selected according to the mode.
상기 제2 디지털 필터는,
상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제2 필터 계수 값을 선택하고,
선택된 상기 제2 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.The method according to claim 1,
Wherein the second digital filter comprises:
And a second despreader for receiving the I signal and the Q signal output from the first desampling unit and selecting one predetermined second filter coefficient value according to the mode,
And filtering a noise component in a part of the bandwidth of the I signal and the Q signal that is not a desired signal area based on the selected second filter coefficient value.
상기 제2 디지털 필터는,
입력된 상기 I 신호와 상기 Q 신호를 지연하는 다수의 지연기;
신호를 수신하는 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 다수의 필터계수 선택부;
입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제2 필터계수 값을 곱하는 다수의 곱셈기; 및
상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 덧셈기;
를 포함하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.The method according to claim 1,
Wherein the second digital filter comprises:
A plurality of delay units delaying the input I signal and the Q signal;
A plurality of filter coefficient selection units for selecting one predetermined second filter coefficient value according to a mode for receiving a signal;
A multiplier for multiplying the input digital signal or the delayed digital signal by a first selected filter coefficient value; And
An adder for adding a signal output as a result of multiplying each of the plurality of multipliers;
And a DDC for a multi-mode receiver.
상기 필터계수 선택부는,
신호를 수신하는 모드별로 기 설정된 제2 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.The method according to claim 6,
Wherein the filter coefficient selector comprises:
And a second filter coefficient value set in advance according to the mode, and selects a predetermined one of the second filter coefficient values according to the mode.
상기 제1 디지털 필터와 상기 제2 디지털 필터는 서로 동일한 디지털 필터 구조를 갖는 FIR(Finite Impulse Response) 필터인 것을 특징으로 하는 다중 모드 수신기를 위한 DDC.The method according to claim 1,
Wherein the first digital filter and the second digital filter are FIR (Finite Impulse Response) filters having the same digital filter structure.
상기 ADC로부터 변환된 상기 디지털 신호를 하향 변환하는 DDC(Digital Down Converter); 및
상기 DDC로부터 하향 변환된 상기 디지털 신호를 신호 처리하는 신호 처리기;
를 포함하되, 상기 DDC는
다중 모드별로 구현되어, 해당 모드에 따라 입력된 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 각각 출력하는 다수의 NCO(Numerically Controlled Oscillator);
하나의 디지털 필터로 구현되어 상기 다수의 NCO 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 제1 디지털 필터;
상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 다수의 제1 데시메이션부;
하나의 디지털 필터로 구현되어 상기 제1 데시메이션부 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 제2 디지털 필터; 및
상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 다수의 제2 데시메이션부를 포함하는 것을 특징으로 하는 다중 모드 수신기.
An ADC (Analog Digital Converter) for converting the analog signal received through the reception antenna into a digital signal;
A digital down converter (DDC) for down-converting the digital signal converted from the ADC; And
A signal processor for signal processing the down-converted digital signal from the DDC;
, The DDC
And a plurality of NCOs (NCOs), each of which is implemented for each of the multiple modes and outputs an I (In-phase) signal and a Q (Quadrature-phase) signal, respectively, by frequency conversion of the input digital data into a baseband component and an image component, Controlled Oscillator);
And a second filter coefficient generator for generating an I signal and a Q signal based on the first filter coefficient value according to the mode when the I signal and the Q signal output from any one of the plurality of NCOs are input, A first digital filter for respectively removing said image components from a baseband component and an image component;
A plurality of first decimation units implemented by the plurality of modes for reducing a bandwidth of the I signal and the Q signal outputted from the first digital filter according to a corresponding mode;
A first desampler for receiving the I signal and the Q signal output from one of the first decimation units and outputting the I signal and the Q signal based on a predetermined second filter coefficient value according to the mode; A second digital filter for filtering a noise component in a portion of the signal that is not a desired signal region within a bandwidth of the signal; And
And a plurality of second decimation units that are implemented for each of the multiple modes and reduce a bandwidth of the I signal and the Q signal output from the second digital filter according to the corresponding mode.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140021546A KR101453949B1 (en) | 2014-02-24 | 2014-02-24 | Digital down converter for multi-mode receiver |
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| KR1020140021546A KR101453949B1 (en) | 2014-02-24 | 2014-02-24 | Digital down converter for multi-mode receiver |
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| KR1020140021546A KR101453949B1 (en) | 2014-02-24 | 2014-02-24 | Digital down converter for multi-mode receiver |
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Cited By (2)
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| CN113659931A (en) * | 2021-08-16 | 2021-11-16 | 南京国睿安泰信科技股份有限公司 | Down-conversion processing system and method for high-speed signal under low-speed clock |
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| 장영범, 이승준, 오정연, "디지털 다운 컨버터의 병렬처리 구현을 위한 저전력 블록 FIR 필터 아키텍처", 한국통신학회 종합학술발표회 논문집, pp.397-400 (2000.07.) * |
| 장영범, 이승준, 오정연, "디지털 다운 컨버터의 병렬처리 구현을 위한 저전력 블록 FIR 필터 아키텍처", 한국통신학회 종합학술발표회 논문집, pp.397-400 (2000.07.)* |
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| CN108268013B (en) * | 2017-12-29 | 2020-04-14 | 北京航空航天大学 | High-speed high-precision interpolation system based on FPGA and linear interpolation algorithm |
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| CN113659931B (en) * | 2021-08-16 | 2024-01-09 | 南京国睿安泰信科技股份有限公司 | Down-conversion processing system and method for high-speed signals under low-speed clock |
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