KR101442392B1 - Manufacturing method of thin film transistor - Google Patents

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Abstract

기판 상에 산화물 반도체를 형성하는 단계, 상기 산화물 반도체 상에 절연막을 형성하는 단계, 상기 절연막을 관통하여 상기 산화물 반도체의 상부면을 노출시키는 개구부를 형성하는 단계 및 상기 개구부가 형성된 기판을 습식 식각하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.A method of manufacturing a semiconductor device, comprising: forming an oxide semiconductor on a substrate; forming an insulating film on the oxide semiconductor; forming an opening through the insulating film to expose an upper surface of the oxide semiconductor; A method of manufacturing a thin film transistor including the steps of:

Description

박막 트랜지스터 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor (TFT)

본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로 보다 상세하게는 산화물 반도체를 이용한 박막 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor using an oxide semiconductor.

정보화 사회가 발전함에 따라 다양한 요구에 따른 디스플레이 장치에 관한 연구가 점차 증가하고 있다. 이러한 디스플레이 장치로는 PDP(Plasma Display Panel), LCD(Liquid Crystal Display) 및 OLED(Organic Light Emitting display) 등이 있으며, 특히, OLED의 경우 경량, 박형 및 저전력 등의 장점으로 차세대 디스플레이 장치로써 각광받고 있다.As the information society develops, research on display devices according to various demands is increasing. Such display devices include a plasma display panel (PDP), a liquid crystal display (LCD), and an organic light emitting display (OLED). Particularly, OLEDs are attracted attention as next generation display devices because of their advantages such as light weight, have.

최근에는 상기와 같은 다양한 디스플레이 장치를 유연한 소재의 기판 상에 구현한 플렉시블 디스플레이 장치(Flexible Display Device)가 각광을 받고 있다. 플렉시블 디스플레이 장치는 얇고 가벼울 뿐만 아니라 휘거나 굽힐 수 있어서 다양한 형태로 제작이 가능하다는 장점 때문에 디스플레이 장치 시장의 차세대 기술로 평가되고 있다.In recent years, a flexible display device has been spotlighted in which various display devices as described above are mounted on a flexible substrate. Flexible display devices are evaluated as the next generation technology in the display device market because they are thin and light as well as flexible and bendable and can be manufactured in various forms.

한편, 상기 디스플레이 장치를 구동하는 박막 트랜지스터의 종류로는 반도체층을 구성하는 물질에 따라 비정질 실리콘(a-Si), 다결정질 실리콘(poly-Si) 및 비정질 산화물 반도체(AOS) 박막 트랜지스터 등으로 나뉠 수 있다.Meanwhile, the type of the thin film transistor driving the display device may be divided into amorphous silicon (a-Si), polycrystalline silicon (poly-Si) and amorphous oxide semiconductor (AOS) .

상기 비정질 실리콘(a-Si)의 경우 비정질이라는 장점이 있으나 느린 전하 이동도 및 안정성 문제로 OLED에 적용하기에 적합하지 않을 수 있다.The amorphous silicon (a-Si) has an advantage of being amorphous, but may not be suitable for application to OLED due to a problem of slow charge mobility and stability.

또한, 상기 다결정질 실리콘(poly-Si)의 경우 빠른 전하 이동도 및 안정성 면에서 우수하나 높은 온도에서 공정이 이루어지기 때문에 플라스틱 기판과 같이 플렉시블한 기판 상에 구현하는 것이 어려운 문제가 있다.In addition, the polycrystalline silicon (poly-Si) is excellent in terms of high charge mobility and stability, but is difficult to implement on a flexible substrate such as a plastic substrate because a process is performed at a high temperature.

반면, 상기 비정질 산화물 반도체(AOS)의 경우 상기 비정질 실리콘 보다 빠른 전하 이동도를 가지면서, 상기 다결정질 실리콘과 달리 저온에서 증착이 가능하다는 장점 때문에 OLED 및 플렉시블 디스플레이 장치에 적용이 가능하다.On the other hand, the amorphous oxide semiconductor (AOS) has a higher charge mobility than the amorphous silicon, and can be deposited at a lower temperature than the polycrystalline silicon. Therefore, the amorphous oxide semiconductor can be applied to an OLED and a flexible display device.

본 발명에서는 산화물 반도체를 포함하는 박막 트랜지스터의 제조 방법을 제공한다. 보다 상세하게는 전기적 특성 및 신뢰성이 향상된 산화물 반도체를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.The present invention provides a method of manufacturing a thin film transistor including an oxide semiconductor. And more particularly, to a method of manufacturing a thin film transistor including an oxide semiconductor with improved electrical characteristics and reliability.

기판 상에 산화물 반도체를 형성하는 단계, 상기 산화물 반도체 상에 절연막을 형성하는 단계, 상기 절연막을 관통하여 상기 산화물 반도체의 상부면을 노출시키는 개구부를 형성하는 단계 및 상기 개구부가 형성된 기판을 습식 식각하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.A method of manufacturing a semiconductor device, comprising: forming an oxide semiconductor on a substrate; forming an insulating film on the oxide semiconductor; forming an opening through the insulating film to expose an upper surface of the oxide semiconductor; A method of manufacturing a thin film transistor including the steps of:

상기 산화물 반도체를 형성하는 단계에서는 a-IGZO(amorphous-Indium Callium Zinc Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), TIZO(Tin Indium Zinc Oxide) 및 ZTO(Zinc Tin Oxide) 중 어느 하나를 이용할 수 있다.In the step of forming the oxide semiconductor, any one of a-IGZO (amorphous-Indium Callium Zinc Oxide), ZnO (Zinc Oxide), IZO (Indium Zinc Oxide), TINO (Tin Indium Zinc Oxide) Can be used.

상기 산화물 반도체를 형성하는 단계에서는 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 스퍼터링 공정, 원자층 증착 공정 및 용액 공정 중 어느 하나의 공정을 적용할 수 있다.In the step of forming the oxide semiconductor, any one of a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, a low pressure chemical vapor deposition process, a sputtering process, an atomic layer deposition process and a solution process can be applied.

상기 개구부를 형성하는 단계는 서로 이격된 제 1 개구부 및 제 2 개구부를 형성하는 단계를 포함할 수 있다.The step of forming the openings may include forming the first openings and the second openings spaced from each other.

상기 개구부를 형성하는 단계는 플라즈마를 이용하여 식각하는 단계를 포함할 수 있다.The step of forming the opening may include a step of etching using plasma.

상기 습식 식각하는 단계에서는 식각 용매로 불산, 암모니움 플로라이드, 염산, 질산, 인산 및 황산 용액으로 이루어진 군에서 적어도 하나를 포함할 수 있다.In the wet etching step, the etching solvent may include at least one selected from the group consisting of hydrofluoric acid, ammonia fluoride, hydrochloric acid, nitric acid, phosphoric acid, and sulfuric acid solution.

상기 습식 식각하는 단계에서는 식각 용매로 불산 용액, 암모니움 플로라이드 용액, 염산 및 질산 혼합액 및 인산, 질산 및 황산 혼합액 중 어느 하나를 이용할 수 있다.In the wet etching step, any one of a fluoric acid solution, an ammonia fluoride solution, a hydrochloric acid and nitric acid mixture, and a phosphoric acid, nitric acid, and sulfuric acid mixture may be used as an etching solvent.

상기 습식 식각하는 단계에서는 상기 개구부가 형성된 기판을 식각 용매에 디핑하는 단계를 포함할 수 있다.The wet etching may include dipping the substrate on which the opening is formed into an etching solvent.

상기 식각 용매로 0.1 내지 10.0wt%로 희석된 불산 용액을 이용하여 10 내지 180초간 디핑하여 수행할 수 있다.And dipping for 10 to 180 seconds using a fluoric acid solution diluted to 0.1 to 10.0 wt% with the etching solvent.

상기 식각 용매로 0.1 내지 10.0wt%로 희석된 암모니움 플로라이드 용액을 이용하여 10 내지 180초간 디핑하여 수행할 수 있다.And dipping for 10 to 180 seconds using an ammonium fluoride solution diluted to 0.1 to 10.0 wt% with the etching solvent.

상기 식각 용매로 염산 및 질산의 혼합 용액을 이용하여 5 내지 60초간 디핑하여 수행할 수 있다.And dipping for 5 to 60 seconds using a mixed solution of hydrochloric acid and nitric acid as the etching solvent.

상기 습식 식각하는 단계는 25℃ 내지 60℃에서 이루어질 수 있다.The wet etching may be performed at 25 to 60 캜.

기판 상에 산화물 반도체를 형성하는 단계, 상기 산화물 반도체 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 층간 절연막을 형성하는 단계, 상기 게이트 절연막 및 층간 절연막을 관통하여 상기 산화물 반도체의 상부면을 노출시키는 제 1 개구부 및 제 2 개구부를 형성하는 단계, 상기 제 1 개구부 및 제 2 개구부가 형성된 상기 기판을 습식 식각하는 단계 및 상기 제 1 개구부 및 제 2 개구부에 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device, comprising: forming an oxide semiconductor on a substrate; forming a gate insulating film on the oxide semiconductor; forming a gate electrode on the gate insulating film; forming an interlayer insulating film on the gate electrode; Forming a first opening and a second opening through the interlayer insulating film to expose an upper surface of the oxide semiconductor; wet etching the substrate on which the first opening and the second opening are formed; And forming the source electrode and the drain electrode in the two openings.

기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상의 상기 게이트 전극에 대응하는 영역에 산화물 반도체를 형성하는 단계, 상기 산화물 반도체 상에 식각 정지막(etch stop layer)을 형성하는 단계, 상기 식각 정지막을 관통하여 상기 산화물 반도체의 상부면을 노출시키는 제 1 개구부 및 제 2 개구부를 형성하는 단계, 상기 제 1 개구부 및 제 2 개구부가 형성된 상기 기판을 습식 식각하는 단계 및 상기 제 1 개구부 및 제 2 개구부에 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device, comprising: forming a gate electrode on a substrate; forming a gate insulating film on the gate electrode; forming an oxide semiconductor on a region of the gate insulating film corresponding to the gate electrode; etch stop layer, forming a first opening and a second opening through the etch stop layer to expose an upper surface of the oxide semiconductor, forming the first opening and the second opening in the wet- And forming a source electrode and a drain electrode in the first opening and the second opening.

본 발명의 일실시예에 따른 산화물 반도체를 포함하는 박막 트랜지스터의 제조 방법에 따르면, 플라즈마 식각 공정으로 인한 산화물 반도체의 손상 영역을 습식 식각을 이용하여 제거함으로써 상기 산화물 반도체의 전기적 특성 및 신뢰성이 변하는 것을 방지할 수 있다.According to the method for fabricating a thin film transistor including an oxide semiconductor according to an embodiment of the present invention, the damage and the reliability of the oxide semiconductor are changed by removing the damaged region of the oxide semiconductor due to the plasma etching process using wet etching .

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 절연막에 개구부가 형성된 박막 트랜지스터의 제조 방법을 설명하기 위한 도이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 개구부를 갖는 박막 트랜지스터의 제조 방법을 설명하기 위한 도이다.
도 3a 내지 도 3g는 본 발명의 다른 일실시예에 따른 개구부를 갖는 박막 트랜지스터의 제조 방법을 설명하기 위한 도이다.1A to 1D are diagrams illustrating a method of manufacturing a thin film transistor having an opening in an insulating film according to an embodiment of the present invention.
2A to 2G are diagrams illustrating a method of manufacturing a thin film transistor having an opening according to an embodiment of the present invention.
3A to 3G are views for explaining a method of manufacturing a thin film transistor having an opening according to another embodiment of the present invention.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. In this specification, specific structural and functional descriptions are merely illustrative and are for the purpose of describing the embodiments of the present invention only, and embodiments of the present invention may be embodied in various forms and are limited to the embodiments described herein And all changes, equivalents, and alternatives falling within the spirit and scope of the invention are to be understood as being included therein.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어" 있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다.It is to be understood that when an element is described as being "connected" or "in contact" with another element, it may be directly connected or contacted with another element, but it is understood that there may be another element in between something to do.

본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this specification, the terms "comprising," "comprising" or "having ", and the like, specify that there are performed features, numbers, steps, operations, elements, It should be understood that the foregoing does not preclude the presence or addition of other features, numbers, steps, operations, elements, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application .

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 절연막에 개구부가 형성된 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film transistor having an opening in an insulating film according to an embodiment of the present invention.

도 1a를 참조하면, 기판(100) 상에 산화물 반도체 패턴(200)을 형성할 수 있다. 상기 기판(100)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 구성될 수 있다. 상기 기판(100)으로 사용될 수 있는 투명 수지 기판은 폴리이미드 수지, 아크릴 수지, 폴리아크릴레이트 수지, 폴리카보네이트 수지, 폴리에테르 수지, 폴리에틸렌 테레프탈레이트 수지, 술폰산 수지 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 기판(100)은 당업자의 필요에 따라 적절한 것을 선택하여 사용할 수 있다.Referring to FIG. 1A, an oxide semiconductor pattern 200 may be formed on a substrate 100. The substrate 100 may be a glass substrate, a quartz substrate, a transparent resin substrate, or the like. The transparent resin substrate that can be used for the substrate 100 may include a polyimide resin, an acrylic resin, a polyacrylate resin, a polycarbonate resin, a polyether resin, a polyethylene terephthalate resin, a sulfonic acid resin, and the like. These may be used alone or in combination with each other. The substrate 100 may be appropriately selected according to needs of a person skilled in the art.

본 발명의 일실시예에 따르면, 상기 기판(100) 상에 산화물 반도체층(미도시)을 형성한 후, 이러한 산화물 반도체층을 패터닝하여 산화물 반도체 패턴(200)을 형성할 수 있다.According to an embodiment of the present invention, an oxide semiconductor layer (not shown) may be formed on the substrate 100, and then the oxide semiconductor layer 200 may be formed by patterning the oxide semiconductor layer.

상기 산화물 반도체층을 구성하는 물질로는 a-IGZO(amorphous-Indium Callium Zinc Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), TIZO(Tin Indium Zinc Oxide) 및 ZTO(Zinc Tin Oxide) 중 어느 하나를 이용하여 형성할 수 있다.As the material of the oxide semiconductor layer, amorphous-indium zinc oxide (ZnO), zinc oxide (IZO), indium zinc oxide (IZO), tin oxide zinc oxide (TIZO) It can be formed using any one of them.

상기 산화물 반도체층은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 스퍼터링 공정, 원자층 증착 공정 및 용액 공정 중 어느 하나의 공정 등을 이용하여 형성될 수 있다.The oxide semiconductor layer may be formed using any one of a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, a low pressure chemical vapor deposition process, a sputtering process, an atomic layer deposition process, and a solution process.

도 1a에는 도시되지 않았지만, 상기 기판(100)과 상기 산화물 반도체 패턴(200) 사이에는 필요에 따라 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성된 버퍼층이 더 구비될 수도 있다.Although not shown in FIG. 1A, a buffer layer formed of silicon oxide, silicon nitride, or the like may be further provided between the substrate 100 and the oxide semiconductor pattern 200, if necessary.

도 1b를 참조하면, 상기 산화물 반도체 패턴(200)이 형성된 기판(100) 상에 절연막(300)을 형성할 수 있다. 상기 절연막(300)은 상기 기판(100) 상에 형성된 산화물 반도체 패턴(200)을 충분히 덮을 수 있을 정도의 두께를 가질 수 있다. 상기 절연막(300)은 단일막 구조로 형성될 수 있지만, 적어도 2층 이상의 다층 구조로도 형성될 수도 있다.Referring to FIG. 1B, the insulating layer 300 may be formed on the substrate 100 on which the oxide semiconductor pattern 200 is formed. The insulating layer 300 may have a thickness enough to cover the oxide semiconductor pattern 200 formed on the substrate 100. The insulating layer 300 may have a single-layer structure, but may also have a multilayer structure of at least two layers.

상기 절연막(300)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성될 수 있다.The insulating layer 300 may be formed using a chemical vapor deposition process, a spin coating process, a plasma enhanced chemical vapor deposition process, a sputtering process, a vacuum deposition process, a high density plasma-chemical vapor deposition process, a printing process, or the like.

또한, 상기 절연막(300)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 금속 산화물 등으로 형성될 수 있다. 상기 금속 산화물로는 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx), 마그네슘 산화물(MgOx), 아연 산화물(ZnOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx) 및 티타늄 산화물(TiOx) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.The insulating layer 300 may be formed of silicon oxide (SiOx), silicon nitride (SiNx), metal oxide, or the like. Examples of the metal oxide include AlOx, TiOx, TaOx, MgOx, ZnOx, HfOx, ZrOx, and TiOx. TiOx), and the like. These may be used alone or in combination with each other.

도 1c를 참조하면, 상기 절연막(300)을 관통하여 상기 산화물 반도체 패턴(200)의 상부면을 노출시키는 제 1 개구부(310) 및 제 2 개구부(320)를 형성할 수 있다. 상기 제 1 개구부(310) 및 제 2 개구부(320)는 상기 절연막(300) 상에 마스크 패턴(400)을 배치하는 한 후, 상기 마스크 패턴(400)을 식각 마스크로 이용하여 상기 절연막(300)을 플라즈마 식각하여 형성할 수 있다.Referring to FIG. 1C, a first opening 310 and a second opening 320 may be formed through the insulating layer 300 to expose an upper surface of the oxide semiconductor pattern 200. The first opening 310 and the second opening 320 may be formed in the insulating layer 300 using the mask pattern 400 as an etching mask after the mask pattern 400 is disposed on the insulating layer 300. [ May be formed by plasma etching.

상기 플라즈마 식각 공정에 사용되는 식각 가스는 상기 절연막(300)과 반응할 수 있는 식각 가스들을 포함할 수 있다. 이러한 식각 가스로는 Cl계열 가스, Br계열 가스 및 F계열 가스 등을 사용할 수 있다.The etching gas used in the plasma etching process may include etching gases capable of reacting with the insulating layer 300. As such an etching gas, a Cl-based gas, a Br-based gas, an F-based gas and the like can be used.

상기 절연막(300)에 개구부를 형성하는 식각 공정에서 플라즈마를 이용하기 때문에, 상기 제 1 개구부(310) 및 제 2 개구부(320)에 의해 노출되는 상기 산화물 반도체 패턴(200)의 상부면이 플라즈마에 의해 손상될 수 있다.The upper surface of the oxide semiconductor pattern 200 exposed by the first and second openings 310 and 320 is exposed to the plasma by using plasma in the etching process of forming the opening in the insulating layer 300. [ . ≪ / RTI >

이하에서 설명의 편의를 위하여 상기 제 1 개구부(310) 및 제 2 개구부(320)에 의해 노출되는 상기 산화물 반도체 패턴(200)의 상부면을 제 1 리세스(210) 및 제 2 리세스(220)라 한다.The upper surface of the oxide semiconductor pattern 200 exposed by the first opening 310 and the second opening 320 may be referred to as a first recess 210 and a second recess 220 ).

상기 절연층(300)에 제 1 개구부(310) 및 제 2 개구부(320) 형성 시, 상기 절연층(300)과 상기 산화물 반도체 패턴(200)간의 식각 선택비 확보를 위하여 플라즈마를 이용한 건식 식각 공정을 이용할 수 있다.A dry etching process using a plasma is performed to secure etching selectivity between the insulating layer 300 and the oxide semiconductor pattern 200 when the first opening 310 and the second opening 320 are formed in the insulating layer 300 Can be used.

또한, 선택비를 갖는 식각 공정을 실시하더라도 기준 식각 시간 대비 30%의 추가적인 오버 식각을 하게 되며, 이로 인해 산화물 반도체 패턴(200)의 제 1 리세스(210) 및 제 2 리세스(220) 영역이 플라즈마 및 식각 가스에 의해 손상을 받게 된다. 그 결과 상기 제 1 리세스(210) 및 제 2 리세스(220) 영역에 산소 결핍, 도핑 현상 및 물리적 손상과 같은 문제가 발생할 수 있다.Further, even if the etching process having the selectivity ratio is performed, the first and second recesses 210 and 220 of the oxide semiconductor pattern 200 are subjected to an additional over-etching of 30% Is damaged by the plasma and the etching gas. As a result, problems such as oxygen deficiency, doping phenomenon, and physical damage may occur in the first recess 210 and the second recess 220 region.

이러한 문제는 후속 공정 과정에서 열에너지 등에 의해 상기 산화물 반도체 패턴(200) 전체로 확산되어 상기 산화물 반도체 패턴(200)의 전기적인 특성 및 신뢰성을 감소시킬 수 있다.Such a problem may be diffused into the oxide semiconductor pattern 200 by thermal energy or the like in a subsequent process, thereby reducing electrical characteristics and reliability of the oxide semiconductor pattern 200.

이에 본 발명에서는 상기 플라즈마 식각 공정으로 발생한 제 1 리세스(210) 및 제 2 리세스(220)를 추가적인 습식 식각 공정을 이용하여 제거함으로써, 상기 산화물 반도체 패턴(200)의 전기적 특성 및 소자 특성이 개선된 박막 트랜지스터를 제조할 수 있다.Accordingly, in the present invention, the first recess 210 and the second recess 220 generated in the plasma etching process are removed using an additional wet etching process so that the electrical characteristics and the device characteristics of the oxide semiconductor pattern 200 An improved thin film transistor can be manufactured.

도 1d를 참조하면, 상기 제 1 개구부(310) 및 제 2 개구부(320)가 형성된 기판에 습식 식각 공정을 수행하여 상기 제 1 리세스(210) 및 제 2 리세스(220) 영역을 제거할 수 있다. 상기 습식 식각 공정은 등방성 식각이 우세한 식각 공정일 수 있다. 또한, 상기 습식 식각 공정은 25℃ 내지 60℃에서 수행될 수 있다.Referring to FIG. 1D, a wet etching process is performed on the substrate having the first and second openings 310 and 320 to remove the first and second recesses 210 and 220 . The wet etching process may be an etching process in which isotropic etching is dominant. In addition, the wet etching process may be performed at 25 캜 to 60 캜.

상기 습식 식각 공정에 사용되는 식각 용매는 상기 산화물 반도체 패턴(200)과 반응할 수 있는 물질들을 포함할 수 있다. 또한, 상기 식각 용매는 상기 산화물 반도체 패턴(200)에 대해서 상기 절연막(300) 보다 높은 식각 선택비를 가질 수 있다.The etchant used in the wet etching process may include materials capable of reacting with the oxide semiconductor pattern 200. In addition, the etching solvent may have an etching selectivity higher than that of the insulating layer 300 with respect to the oxide semiconductor pattern 200.

상기 식각 용매로는 불산, 암모니움 플로라이드, 염산, 질산, 인산 및 황산 용액으로 이루어진 군에서 적어도 하나를 포함할 수 있다. 또한, 상기 식각 용매로 불산 용액, 암모니움 플로라이드 용액, 염산 및 질산 혼합액 및 인산, 질산 및 황산 혼합액 중 어느 하나를 이용할 수 있다.The etchant may include at least one selected from the group consisting of hydrofluoric acid, ammonium fluoride, hydrochloric acid, nitric acid, phosphoric acid, and sulfuric acid solution. As the etching solvent, any one of hydrofluoric acid solution, ammonia fluoride solution, hydrochloric acid and nitric acid mixture, and phosphoric acid, nitric acid and sulfuric acid mixture may be used.

본 발명의 일실시예에 따르면, 상기 습식 식각 공정은 상기 식각 용매로 0.1 내지 10.0wt%로 희석된 불산 용액을 이용하고, 상기 개구부가 형성된 기판을 상기 식각 용매에 10 내지 180초간 디핑하여 수행될 수 있다.According to an embodiment of the present invention, the wet etching process may be performed by using a fluoric acid solution diluted with 0.1 to 10.0 wt% of the etching solvent, and dipping the substrate on which the opening is formed in the etching solvent for 10 to 180 seconds .

본 발명의 다른 일실시예에 따르면, 상기 습식 식각 공정은 상기 식각 용매로 0.1 내지 10.0wt%로 희석된 암모니움 플로라이드 용액을 이용하고, 상기 개구부가 형성된 기판을 상기 식각 용매에 10 내지 180초간 디핑하여 수행될 수 있다.According to another embodiment of the present invention, the wet etching process uses an ammonium fluoride solution diluted with 0.1 to 10.0 wt% of the etching solvent, and the substrate on which the opening is formed is immersed in the etching solvent for 10 to 180 seconds Dipping.

본 발명의 다른 일실시예에 따르면, 상기 습식 식각 공정은 상기 식각 용매로 염산 및 질산의 혼합 용액을 이용하고, 상기 개구부가 형성된 기판을 상기 식각 용매에 5 내지 60초간 디핑하여 수행될 수 있다.According to another embodiment of the present invention, the wet etching process may be performed by using a mixed solution of hydrochloric acid and nitric acid as the etching solvent and dipping the substrate on which the opening is formed in the etching solvent for 5 to 60 seconds.

상기 습식 식각 공정으로 제거되는 상기 제 1 리세스(210) 및 제 2 리세스(220) 영역의 두께(d2)는 상기 산화물 반도체 패턴의 두께(d1)를 기준으로 20% 내지 80% 범위의 값을 가질 수 있다. 즉, 상기 산화물 반도체 패턴(200)의 두께(d1)가 50nm인 경우 상기 습식 식각 공정으로 제거되는 상기 제 1 리세스(210) 및 제 2 리세스(220)의 두께(d2)는 10nm 내지 40nm의 값을 가질 수 있다.The thickness d2 of the region of the first recess 210 and the second recess 220 removed by the wet etching process may be in the range of 20% to 80% based on the thickness d1 of the oxide semiconductor pattern Lt; / RTI > That is, when the thickness d1 of the oxide semiconductor pattern 200 is 50 nm, the thickness d2 of the first recess 210 and the second recess 220 removed by the wet etching process is 10 nm to 40 nm Lt; / RTI >

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 개구부를 갖는 박막 트랜지스터의 제조 방법을 설명하기 위한 도이다.FIGS. 2A to 2H are views illustrating a method of manufacturing a thin film transistor having an opening according to an embodiment of the present invention.

도 2a를 참조하면, 상기 기판(510) 상에 산화물 반도체 패턴(520)을 형성할 수 있다. 상기 기판(510)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 구성될 수 있다. 상기 기판(510)으로 사용될 수 있는 투명 수지 기판은 폴리이미드 수지, 아크릴 수지, 폴리아크릴레이트 수지, 폴리카보네이트 수지, 폴리에테르 수지, 폴리에틸렌 테레프탈레이트 수지, 술폰산 수지 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 기판(510)은 당업자의 필요에 따라 적절한 것을 선택하여 사용할 수 있다.Referring to FIG. 2A, an oxide semiconductor pattern 520 may be formed on the substrate 510. The substrate 510 may be a glass substrate, a quartz substrate, a transparent resin substrate, or the like. The transparent resin substrate that can be used as the substrate 510 may include a polyimide resin, an acrylic resin, a polyacrylate resin, a polycarbonate resin, a polyether resin, a polyethylene terephthalate resin, a sulfonic acid resin, and the like. These may be used alone or in combination with each other. The substrate 510 may be appropriately selected according to needs of a person skilled in the art.

본 발명의 일실시예에 따르면, 상기 기판(510) 상에 산화물 반도체층(미도시)을 형성한 후, 이러한 산화물 반도체층을 패터닝하여 산화물 반도체 패턴(520)을 형성할 수 있다.According to an embodiment of the present invention, an oxide semiconductor layer (not shown) may be formed on the substrate 510, and then the oxide semiconductor layer 520 may be formed by patterning the oxide semiconductor layer.

상기 산화물 반도체층을 구성하는 물질로는 a-IGZO(amorphous-Indium Callium Zinc Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), TIZO(Tin Indium Zinc Oxide) 및 ZTO(Zinc Tin Oxide) 중 어느 하나를 이용하여 형성할 수 있다.As the material of the oxide semiconductor layer, amorphous-indium zinc oxide (ZnO), zinc oxide (IZO), indium zinc oxide (IZO), tin oxide zinc oxide (TIZO) It can be formed using any one of them.

상기 산화물 반도체층은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 스퍼터링 공정, 원자층 증착 공정 및 용액 공정 중 어느 하나의 공정 등을 이용하여 형성될 수 있다.The oxide semiconductor layer may be formed using any one of a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, a low pressure chemical vapor deposition process, a sputtering process, an atomic layer deposition process, and a solution process.

도 2a에는 도시되지 않았지만, 상기 기판(510)과 상기 산화물 반도체 패턴(520) 사이에는 필요에 따라 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성된 버퍼층이 더 구비될 수도 있다.Although not shown in FIG. 2A, a buffer layer formed of silicon oxide, silicon nitride, or the like may be further provided between the substrate 510 and the oxide semiconductor pattern 520, if necessary.

도 2b를 참조하면, 상기 산화물 반도체 패턴(520)이 형성된 기판(510) 상에는 게이트 절연막(530)이 형성될 수 있다. 상기 게이트 절연막(530)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성될 수 있다.Referring to FIG. 2B, a gate insulating layer 530 may be formed on the substrate 510 on which the oxide semiconductor pattern 520 is formed. The gate insulating layer 530 may be formed using a chemical vapor deposition process, a spin coating process, a plasma enhanced chemical vapor deposition process, a sputtering process, a vacuum deposition process, a high density plasma-chemical vapor deposition process, a printing process, or the like.

또한, 상기 게이트 절연막(530)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성될 수 있다. 게이트 절연막(530)을 구성하는 금속 산화물은, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx) 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.The gate insulating layer 530 may be formed using silicon oxide, metal oxide, or the like. The metal oxide constituting the gate insulating film 530 may include hafnium oxide (HfOx), aluminum oxide (AlOx) zirconium oxide (ZrOx), titanium oxide (TiOx), tantalum oxide (TaOx), and the like. These may be used alone or in combination with each other.

도 2c를 참조하면, 상기 게이트 절연막(530) 상에는 게이트 전극(540)이 형성된다. 상기 게이트 전극(540)은 상기 게이트 절연막(530) 중에서 아래에 산화물 반도체 패턴(520)이 위치하는 부분 상에 위치한다. Referring to FIG. 2C, a gate electrode 540 is formed on the gate insulating layer 530. The gate electrode 540 is located on a portion of the gate insulating layer 530 below the oxide semiconductor pattern 520.

상기 게이트 전극(540)은 상기 게이트 절연막(530) 상에 제 1 도전막(미도시)을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 통해 상기 제 1 도전막을 패터닝하여 게이트 전극(540)을 수득할 수 있다.The gate electrode 540 may be formed by forming a first conductive layer (not shown) on the gate insulating layer 530, patterning the first conductive layer through a photolithography process or an etching process using an additional etching mask, Electrode 540 can be obtained.

상기 제 1 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 형성될 수 있다.The first conductive layer may be formed using a sputtering process, a chemical vapor deposition process, a pulsed laser deposition process, a vacuum deposition process, an atomic layer deposition process, or the like.

상기 게이트 전극(540)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The gate electrode 540 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like.

상기 게이트 전극(540)은 상기 산화물 반도체 패턴(520)에 비하여 실질적으로 작은 폭을 가질 수 있다. 또한, 상기 게이트 전극(540)의 치수 및/또는 산화물 반도체 패턴(520)의 치수는 이들을 포함하는 스위칭 소자에 요구되는 전기적인 특성에 따라 변화될 수 있다.The gate electrode 540 may have a substantially smaller width than the oxide semiconductor pattern 520. In addition, the dimensions of the gate electrode 540 and / or the dimensions of the oxide semiconductor pattern 520 may be changed according to electrical characteristics required for the switching device including the gate electrode 540 and the oxide semiconductor pattern 520.

도 2d를 참조하면, 상기 게이트 절연막(530) 상에 상기 게이트 전극(540)을 덮는 층간 절연막(550)을 형성할 수 있다. 상기 층간 절연막(550)은 상기 게이트 전극(540)의 프로파일을 따라 상기 게이트 절연막(530) 상에 균일한 두께로 형성될 수 있다.Referring to FIG. 2D, an interlayer insulating layer 550 may be formed on the gate insulating layer 530 to cover the gate electrode 540. The interlayer insulating layer 550 may be formed to have a uniform thickness on the gate insulating layer 530 along the profile of the gate electrode 540.

상기 층간 절연막(550)은 실리콘 화합물을 사용하여 형성될 수 있다. 예를 들면, 층간 절연막(550)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. The interlayer insulating layer 550 may be formed using a silicon compound. For example, the interlayer insulating film 550 may be formed using silicon oxide, silicon nitride, silicon oxynitride, silicon carbonitride, silicon oxycarbide, or the like. These may be used alone or in combination with each other.

상기 층간 절연막(550)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 수득될 수 있다.The interlayer insulating layer 550 may be formed using a spin coating process, a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, a high density plasma-chemical vapor deposition process, or the like.

도 2e를 참조하면, 상기 게이트 절연막(530) 및 층간 절연막(550)을 관통하여 상기 산화물 반도체 패턴(520)의 상부면을 노출시키는 제 1 개구부(551) 및 제 2 개구부(552)를 형성할 수 있다. 상기 제 1 개구부(551) 및 제 2 개구부(552)는 상기 게이트 전극(540)을 기준으로 서로 이격되어 형성될 수 있다.Referring to FIG. 2E, a first opening 551 and a second opening 552 are formed through the gate insulating layer 530 and the interlayer insulating layer 550 to expose the top surface of the oxide semiconductor pattern 520 . The first opening 551 and the second opening 552 may be spaced apart from each other with respect to the gate electrode 540.

상기 제 1 개구부(551) 및 제 2 개구부(552)는 상기 층간 절연막(550) 상에 마스크 패턴(미도시)을 배치하는 한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 절연막(530) 및 층간 절연막(550)을 플라즈마 식각하여 형성할 수 있다.The first opening 551 and the second opening 552 are formed on the gate insulating layer 530 using the mask pattern as an etching mask after a mask pattern (not shown) is disposed on the interlayer insulating layer 550, And the interlayer insulating layer 550 may be formed by plasma etching.

상기 플라즈마 식각 공정에서 사용되는 식각 가스는 상기 게이트 절연막(530) 및 층간 절연막(550)과 반응할 수 있는 가스들을 포함할 수 있다. 이러한 식각 가스로는 Cl계열 가스, Br계열 가스 및 F계열 가스 등을 사용할 수 있다.The etching gas used in the plasma etching process may include gases capable of reacting with the gate insulating film 530 and the interlayer insulating film 550. As such an etching gas, a Cl-based gas, a Br-based gas, an F-based gas and the like can be used.

상기 게이트 절연막(530) 및 층간 절연막(550)에 개구부를 형성하는 식각 공정에서 플라즈마를 이용하기 때문에, 상기 제 1 개구부(551) 및 제 2 개구부(552)에 의해 노출되는 상기 산화물 반도체 패턴(520)의 상부면이 플라즈마에 의해 손상될 수 있다.Since the plasma is used in the etching process of forming the openings in the gate insulating film 530 and the interlayer insulating film 550, the oxide semiconductor patterns 520 exposed by the first openings 551 and the second openings 552 May be damaged by the plasma.

이하에서 설명의 편의를 위하여 상기 제 1 개구부(551) 및 제 2 개구부(552)에 의해 노출되는 상기 산화물 반도체 패턴(520)의 상부면을 제 1 리세스(521) 및 제 2 리세스(522)라 한다.The upper surface of the oxide semiconductor pattern 520 exposed by the first opening 551 and the second opening 552 is referred to as a first recess 521 and a second recess 522 ).

도 2f를 참조하면, 상기 제 1 개구부(551) 및 제 2 개구부(552)가 형성된 기판에 습식 식각 공정을 수행하여 상기 제 1 리세스(521) 및 제 2 리세스(522) 영역을 제거할 수 있다. 상기 습식 식각 공정은 등방성 식각이 우세한 식각 공정일 수 있다. 또한, 상기 습식 식각 공정은 25℃ 내지 60℃에서 수행될 수 있다.Referring to FIG. 2F, a wet etching process is performed on the substrate having the first and second openings 551 and 552 to remove the first and second recesses 521 and 522 . The wet etching process may be an etching process in which isotropic etching is dominant. In addition, the wet etching process may be performed at 25 캜 to 60 캜.

상기 습식 식각 공정에 사용되는 식각 용매는 상기 산화물 반도체 패턴(520)과 반응할 수 있는 물질들을 포함할 수 있다. 또한, 상기 식각 용매는 상기 산화물 반도체 패턴(520)에 대해서 상기 게이트 절연막(530) 및 층간 절연막(550) 보다 높은 식각 선택비를 가질 수 있다.The etchant used in the wet etching process may include materials capable of reacting with the oxide semiconductor pattern 520. In addition, the etchant may have an etching selectivity higher than that of the gate insulating layer 530 and the interlayer insulating layer 550 with respect to the oxide semiconductor pattern 520.

상기 용매로는 불산, 암모니움 플로라이드, 염산, 질산, 인산 및 황산 용액으로 이루어진 군에서 적어도 하나를 포함할 수 있다. 또한, 상기 식각 용매로 불산 용액, 암모니움 플로라이드 용액, 염산 및 질산 혼합액 및 인산, 질산 및 황산 혼합액 중 어느 하나를 이용할 수 있다.The solvent may include at least one selected from the group consisting of hydrofluoric acid, ammonium fluoride, hydrochloric acid, nitric acid, phosphoric acid, and sulfuric acid solution. As the etching solvent, any one of hydrofluoric acid solution, ammonia fluoride solution, hydrochloric acid and nitric acid mixture, and phosphoric acid, nitric acid and sulfuric acid mixture may be used.

상기 습식 식각 공정으로 제거되는 상기 제 1 리세스(521) 및 제 2 리세스(522) 영역의 두께는 상기 산화물 반도체 패턴(520)의 두께를 기준으로 20% 내지 80% 범위의 값을 가질 수 있다.The thickness of the first recess 521 and the second recess 522 removed by the wet etching process may have a value ranging from 20% to 80% based on the thickness of the oxide semiconductor pattern 520 have.

도 2g를 참조하면, 상기 제 1 개구부(551) 및 제 2 개구부(552)에 각각 소스 전극(560) 및 드레인 전극(570)이 형성될 수 있다. 상기 소스 전극(560) 및 드레인 전극(570)은 상기 게이트 전극(540)을 중심으로 소정의 간격으로 이격되어 형성될 수 있다.Referring to FIG. 2G, a source electrode 560 and a drain electrode 570 may be formed in the first and second openings 551 and 552, respectively. The source electrode 560 and the drain electrode 570 may be spaced apart from each other by a predetermined distance around the gate electrode 540.

상기 소스 전극(560) 및 드레인 전극(570)은 상기 제 1 개구부(551) 및 제 2 개구부(552)가 형성된 층간 절연막(550) 상에 제 2 도전막(미도시)을 형성한 후, 상기 제 2 도전막을 패터닝하여 형성할 수 있다.The source electrode 560 and the drain electrode 570 may be formed by forming a second conductive film (not shown) on the interlayer insulating film 550 in which the first opening 551 and the second opening 552 are formed, And then patterning the second conductive film.

상기 제 2 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 수득될 수 있다. 상기 소스 전극(560) 및 드레인 전극(570)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The second conductive film can be obtained by using a sputtering process, a chemical vapor deposition process, a pulsed laser deposition process, a vacuum deposition process, an atomic layer deposition process, or the like. The source electrode 560 and the drain electrode 570 may each include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like.

상기 제 1 개구부(551) 및 제 2 개구부(552)에 소스 전극(560) 및 드레인 전극(570)이 형성됨에 따라, 상기 기판(510) 상에는 디스플레이 장치의 구동 소자로서 산화물 반도체 패턴(520), 게이트 전극(540), 소스 전극(560) 및 드레인 전극(570)을 포함하는 박막 트랜지스터가 제공된다.The source electrode 560 and the drain electrode 570 are formed in the first and second openings 551 and 552. The oxide semiconductor pattern 520, A thin film transistor including a gate electrode 540, a source electrode 560, and a drain electrode 570 is provided.

도 3a 내지 도 3g는 본 발명의 다른 일실시예에 따른 개구부를 갖는 박막 트랜지스터의 제조 방법을 설명하기 위한 도이다.3A to 3G are views for explaining a method of manufacturing a thin film transistor having an opening according to another embodiment of the present invention.

본 발명의 다른 일실시예에 따른 박막 트랜지스터 제조 방법은 기판(610) 상에 게이트 전극(620)을 형성하는 단계(도 3a 참조), 상기 게이트 전극(620) 상에 게이트 절연막(630)을 형성하는 단계(도 3b 참조), 상기 게이트 절연막(630) 상의 상기 게이트 전극(620)에 대응하는 영역에 산화물 반도체 패턴(640)를 형성하는 단계(도 3c 참조), 상기 산화물 반도체 패턴(640) 상에 식각 정지막(etch stop layer)(650)을 형성하는 단계(도 3d 참조), 상기 식각 정지막(650)을 관통하여 상기 산화물 반도체 패턴(640)의 상부면을 노출시키는 제 1 개구부(651) 및 제 2 개구부(652)를 형성하는 단계(도 3e 참조), 상기 제 1 개구부(651) 및 제 2 개구부(652)가 형성된 상기 기판을 습식 식각하는 단계(도 3f 참조) 및 상기 제 1 개구부(651) 및 제 2 개구부(652)에 소스 전극(660) 및 드레인 전극(670)을 형성하는 단계(도 3g 참조)를 포함할 수 있다.A method of manufacturing a thin film transistor according to another embodiment of the present invention includes forming a gate electrode 620 on a substrate 610 (see FIG. 3A), forming a gate insulating film 630 on the gate electrode 620 (See FIG. 3B), forming an oxide semiconductor pattern 640 in an area corresponding to the gate electrode 620 on the gate insulating layer 630 (see FIG. 3C) (See FIG. 3D) forming a etch stop layer 650 on the etch stop layer 650 and a first opening 651 (see FIG. 3D) that exposes the top surface of the oxide semiconductor pattern 640 through the etch stop layer 650 (See FIG. 3E) forming the first opening 651 and the second opening 652, wet etching the substrate on which the first opening 651 and the second opening 652 are formed (see FIG. 3F) The source electrode 660 and the drain electrode 670 are formed in the opening 651 and the second opening 652 (See FIG. 3G).

상기 도 2a 내지 도 2g에 도시된 실시예에 나타난 구성요소와 동일한 구성요소의 제조 방법에 대한 설명은 생략하기로 한다.Description of the manufacturing method of the same components as those shown in the embodiment shown in FIGS. 2A to 2G will be omitted.

도 3d를 참조하면, 상기 게이트 절연막(630) 상에 상기 산화물 반도체 패턴(640)을 덮는 식각 정지막(etch stop layer)(650)을 형성할 수 있다.Referring to FIG. 3D, an etch stop layer 650 may be formed on the gate insulating layer 630 to cover the oxide semiconductor pattern 640.

상기 식각 정지막(650)으로는 금속 산화물(metal oxide), 금속 산질화물(metal oxynitride), 금속 실리콘 산화물 및 금속 실리콘 산질화물 중 적어도 하나를 포함하여 형성될 수 있다.The etch stop layer 650 may include at least one of a metal oxide, a metal oxynitride, a metal silicon oxide, and a metal silicon oxynitride.

상기 식각 정지막(650)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 수득될 수 있다.The etch stop layer 650 may be formed using a spin coating process, a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, a high density plasma-chemical vapor deposition process, or the like.

도 3e를 참조하면, 상기 식각 정지막(650)을 관통하여 상기 산화물 반도체 패턴(640)의 상부면을 노출시키는 제 1 개구부(651) 및 제 2 개구부(652)를 형성할 수 있다. 상기 제 1 개구부(651) 및 제 2 개구부(652)는 상기 게이트 전극(620)을 기준으로 서로 이격되어 형성될 수 있다.Referring to FIG. 3E, a first opening 651 and a second opening 652 may be formed through the etch stop layer 650 to expose an upper surface of the oxide semiconductor pattern 640. The first opening 651 and the second opening 652 may be spaced apart from each other with respect to the gate electrode 620.

상기 제 1 개구부(651) 및 제 2 개구부(652)는 상기 식각 정지막(650) 상에 마스크 패턴(미도시)을 배치하는 한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 식각 정지막(650)을 플라즈마 식각하여 형성할 수 있다.The first opening 651 and the second opening 652 may be formed by patterning the etching stopper film 650 using the mask pattern as an etching mask after disposing a mask pattern (not shown) 650) may be formed by plasma etching.

상기 플라즈마 식각 공정에서 사용되는 식각 가스는 상기 식각 정지막(650)과 반응할 수 있는 가스들을 포함할 수 있다. 이러한 식각 가스로는 Cl계열 가스, Br계열 가스 및 F계열 가스 등을 사용할 수 있다.The etching gas used in the plasma etching process may include gases capable of reacting with the etching stopper film 650. As such an etching gas, a Cl-based gas, a Br-based gas, an F-based gas and the like can be used.

상기 식각 정지막(650)에 개구부를 형성하는 식각 공정에서 플라즈마를 이용하기 때문에, 상기 제 1 개구부(651) 및 제 2 개구부(652)에 의해 노출되는 상기 산화물 반도체 패턴(640)의 상부면이 플라즈마에 의해 손상될 수 있다.The upper surface of the oxide semiconductor pattern 640 exposed by the first opening 651 and the second opening 652 is exposed to the upper surface of the etch stop layer 650, It can be damaged by the plasma.

이하에서 설명의 편의를 위하여 상기 제 1 개구부(651) 및 제 2 개구부(652)에 의해 노출되는 상기 산화물 반도체 패턴(640)의 상부면을 제 1 리세스(641) 및 제 2 리세스(642)라 한다.The upper surface of the oxide semiconductor pattern 640 exposed by the first opening 651 and the second opening 652 is referred to as a first recess 641 and a second recess 642 ).

도 3f를 참조하면, 상기 제 1 개구부(651) 및 제 2 개구부(652)가 형성된 기판에 습식 식각 공정을 수행하여 상기 제 1 리세스(641) 및 제 2 리세스(642) 영역을 제거할 수 있다. 상기 습식 식각 공정은 등방성 식각이 우세한 식각 공정일 수 있다. 또한, 상기 습식 식각 공정은 25℃ 내지 60℃에서 수행될 수 있다.Referring to FIG. 3F, the substrate having the first opening 651 and the second opening 652 is subjected to a wet etching process to remove the regions of the first and second recesses 641 and 642 . The wet etching process may be an etching process in which isotropic etching is dominant. In addition, the wet etching process may be performed at 25 캜 to 60 캜.

상기 습식 식각 공정에 사용되는 식각 용매는 상기 산화물 반도체 패턴(640)과 반응할 수 있는 물질들을 포함할 수 있다. 또한, 상기 식각 용매는 상기 산화물 반도체 패턴(640)에 대해서 상기 식각 정지막(650) 보다 높은 식각 선택비를 가질 수 있다.The etching solvent used in the wet etching process may include materials capable of reacting with the oxide semiconductor pattern 640. In addition, the etchant may have an etch selectivity higher than that of the etch stop layer 650 with respect to the oxide semiconductor pattern 640.

상기 용매로는 불산, 암모니움 플로라이드, 염산, 질산, 인산 및 황산 용액으로 이루어진 군에서 적어도 하나를 포함할 수 있다. 또한, 상기 식각 용매로 불산 용액, 암모니움 플로라이드 용액, 염산 및 질산 혼합액 및 인산, 질산 및 황산 혼합액 중 어느 하나를 이용할 수 있다.The solvent may include at least one selected from the group consisting of hydrofluoric acid, ammonium fluoride, hydrochloric acid, nitric acid, phosphoric acid, and sulfuric acid solution. As the etching solvent, any one of hydrofluoric acid solution, ammonia fluoride solution, hydrochloric acid and nitric acid mixture, and phosphoric acid, nitric acid and sulfuric acid mixture may be used.

상기 습식 식각 공정으로 제거되는 상기 제 1 리세스(641) 및 제 2 리세스(642) 영역의 두께는 상기 산화물 반도체 패턴(640)의 두께를 기준으로 20% 내지 80% 범위의 값을 가질 수 있다.The thickness of the first recesses 641 and the second recesses 642 removed by the wet etching process may have a value ranging from 20% to 80% based on the thickness of the oxide semiconductor pattern 640 have.

도 3g를 참조하면, 상기 제 1 개구부(651) 및 제 2 개구부(652)에 각각 소스 전극(660) 및 드레인 전극(670)이 형성될 수 있다. 상기 소스 전극(660) 및 드레인 전극(670)은 상기 게이트 전극(620)을 중심으로 소정의 간격으로 이격되어 형성될 수 있다.Referring to FIG. 3G, a source electrode 660 and a drain electrode 670 may be formed in the first opening 651 and the second opening 652, respectively. The source electrode 660 and the drain electrode 670 may be spaced apart from each other by a predetermined distance around the gate electrode 620.

상기 소스 전극(660) 및 드레인 전극(670)은 상기 제 1 개구부(651) 및 제 2 개구부(652)가 형성된 식각 정지막(650)상에 제 2 도전막(미도시)을 형성한 후, 상기 제 2 도전막을 패터닝하여 형성할 수 있다.The source electrode 660 and the drain electrode 670 may be formed by forming a second conductive layer (not shown) on the etch stop layer 650 having the first and second openings 651 and 652, And patterning the second conductive layer.

상기 제 2 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 수득될 수 있다. 상기 소스 전극(660) 및 드레인 전극(670)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The second conductive film can be obtained by using a sputtering process, a chemical vapor deposition process, a pulsed laser deposition process, a vacuum deposition process, an atomic layer deposition process, or the like. The source electrode 660 and the drain electrode 670 may each include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like.

상기 제 1 개구부(651) 및 제 2 개구부(652)에 소스 전극(660) 및 드레인 전극(670)이 형성됨에 따라, 상기 기판(610) 상에는 디스플레이 장치의 구동 소자로서 게이트 전극(620), 산화물 반도체 패턴(640), 소스 전극(660) 및 드레인 전극(670)을 포함하는 박막 트랜지스터가 제공된다.The source electrode 660 and the drain electrode 670 are formed on the first and second openings 651 and 652. The gate electrode 620 and the oxide 620 as the driving elements of the display device are formed on the substrate 610, A thin film transistor including a semiconductor pattern 640, a source electrode 660, and a drain electrode 670 is provided.

이상에서 설명된 박막 트랜지스터 제조 방법은 예시적인 것에 불과하며, 본 발명의 보호범위는 본 발명 기술 분야의 통상의 지식을 가진 자가 본 발명의 기술적 사상 및 기술 범위를 변경하지 않고서 실시할 수 있는 다양한 변형예 및 균등예까지 포함할 수 있다.The method of manufacturing a thin film transistor as described above is merely exemplary and the scope of protection of the present invention is not limited to the above-described embodiments, and variations and modifications may be made by those skilled in the art without departing from the spirit and scope of the present invention. Examples and equivalents may be included.

100, 510, 610 : 기판
200, 520, 620 : 산화물 반도체 패턴
210, 521, 621 : 제 1 리세스
220, 522, 622 : 제 2 리세스
300 : 절연층
310, 551, 651 : 제 1 개구부
320, 552, 652 : 제 2 개구부
400 : 식각 마스크
530 : 게이트 절연막
540 : 게이트 전극
550 : 층간 절연막
560, 660 : 소스 전극
570, 670 : 드레인 전극
650 : 식각 정지막100, 510, 610: substrate
200, 520, 620: oxide semiconductor pattern
210, 521, 621: a first recess
220, 522, 622: a second recess
300: insulating layer
310, 551, 651: a first opening
320, 552, 652: a second opening
400: etch mask
530: gate insulating film
540: gate electrode
550: Interlayer insulating film
560, 660: source electrode
570, 670: drain electrode
650: etch stop film

Claims (15)

기판 상에 산화물 반도체를 형성하는 단계;
상기 산화물 반도체 상에 절연막을 형성하는 단계;
상기 절연막을 관통하여 상기 산화물 반도체의 양 단부를 노출시키는 제 1 개구부 및 제 2 개구부를 형성하는 단계; 및
상기 제 1 개구부 및 제 2 개구부에 의하여 노출된 상기 산화물 반도체를 습식 식각하여 제 1 리세스 및 제 2 리세스를 형성하는 단계;를 포함하는 박막 트랜지스터 제조 방법.Forming an oxide semiconductor on the substrate;
Forming an insulating film on the oxide semiconductor;
Forming a first opening and a second opening through the insulating film to expose both ends of the oxide semiconductor; And
And wet etching the oxide semiconductor exposed by the first and second openings to form a first recess and a second recess. 제 1 항에 있어서, 상기 산화물 반도체를 형성하는 단계에서는 a-IGZO(amorphous-Indium Callium Zinc Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), TIZO(Tin Indium Zinc Oxide) 및 ZTO(Zinc Tin Oxide) 중 어느 하나를 이용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method of claim 1, wherein the forming of the oxide semiconductor comprises forming an amorphous-indium zinc oxide (a-IGZO), a zinc oxide (ZnO), an indium zinc oxide (IZO), a tin oxide zinc oxide (TIZO) Tin Oxide) is used for the thin film transistor. 제 1 항에 있어서, 상기 산화물 반도체를 형성하는 단계에서는 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 스퍼터링 공정, 원자층 증착 공정 및 용액 공정 중 어느 하나의 공정이 적용되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method according to claim 1, wherein the step of forming the oxide semiconductor includes one of a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, a low pressure chemical vapor deposition process, a sputtering process, an atomic layer deposition process, and a solution process Wherein the thin film transistor is a thin film transistor. 제 1 항에 있어서, 상기 개구부를 형성하는 단계는 서로 이격된 제 1 개구부 및 제 2 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법. 2. The method of claim 1, wherein forming the openings comprises forming first and second openings spaced apart from each other. 제 1 항에 있어서, 상기 개구부를 형성하는 단계는 플라즈마를 이용하여 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.2. The method of claim 1, wherein forming the opening comprises etching using plasma. 제 1 항에 있어서, 상기 습식 식각하는 단계에서는 식각 용매로 불산, 암모니움 플로라이드, 염산, 질산, 인산 및 황산 용액으로 이루어진 군에서 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method of claim 1, wherein the wet etching step comprises at least one of the group consisting of hydrofluoric acid, ammonium fluoride, hydrochloric acid, nitric acid, phosphoric acid, and sulfuric acid solution. 제 1 항에 있어서, 상기 습식 식각하는 단계에서는 식각 용매로 불산 용액, 암모니움 플로라이드 용액, 염산 및 질산 혼합액 및 인산, 질산 및 황산 혼합액 중 어느 하나를 이용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method according to claim 1, wherein the wet etching step uses any one of a fluoric acid solution, an ammonia fluoride solution, a hydrochloric acid and nitric acid mixture, and a phosphoric acid, nitric acid, and sulfuric acid mixture as an etching solvent. 제 1 항에 있어서, 상기 습식 식각하는 단계에서는 상기 개구부가 형성된 기판을 식각 용매에 디핑하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method of claim 1, wherein the wet etching comprises dipping the substrate having the opening in an etchant. 제 8 항에 있어서, 상기 용매로 0.1 내지 10.0wt%로 희석된 불산 용액을 이용하여 10 내지 180초간 디핑하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.9. The method according to claim 8, wherein dipping is performed for 10 to 180 seconds using a fluoric acid solution diluted with 0.1 to 10.0 wt% of the solvent. 제 8 항에 있어서, 상기 용매로 0.1 내지 10.0wt%로 희석된 암모니움 플로라이드 용액을 이용하여 10 내지 180초간 디핑하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method of claim 8, wherein the thin film transistor is dipped for 10 to 180 seconds using an ammonia fluoride solution diluted with 0.1 to 10.0 wt% of the solvent. 제 8 항에 있어서, 상기 용매로 염산 및 질산의 혼합 용액을 이용하여 5 내지 60초간 디핑하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method according to claim 8, wherein the solvent is dipped in a mixed solution of hydrochloric acid and nitric acid for 5 to 60 seconds. 제 1 항에 있어서, 상기 습식 식각하는 단계는 25℃ 내지 60℃에서 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.The method of claim 1, wherein the wet etching is performed at a temperature ranging from 25 ° C to 60 ° C. 기판 상에 산화물 반도체를 형성하는 단계;
상기 산화물 반도체 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 층간 절연막을 형성하는 단계;
상기 게이트 절연막 및 층간 절연막을 관통하여 상기 산화물 반도체의 양 단부를 노출시키는 제 1 개구부 및 제 2 개구부를 형성하는 단계;
상기 제 1 개구부 및 제 2 개구부에 의하여 노출된 상기 산화물 반도체를 습식 식각하여 제 1 리세스 및 제 2 리세스를 형성하는 단계; 및
상기 제 1 개구부 및 제 2 개구부에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 제조 방법.Forming an oxide semiconductor on the substrate;
Forming a gate insulating film on the oxide semiconductor;
Forming a gate electrode on the gate insulating film;
Forming an interlayer insulating film on the gate electrode;
Forming a first opening and a second opening through the gate insulating film and the interlayer insulating film to expose both ends of the oxide semiconductor;
Wet etching the oxide semiconductor exposed by the first opening and the second opening to form a first recess and a second recess; And
And forming a source electrode and a drain electrode in the first opening and the second opening. 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상의 상기 게이트 전극에 대응하는 영역에 산화물 반도체를 형성하는 단계;
상기 산화물 반도체 상에 식각 정지막(etch stop layer)을 형성하는 단계;
상기 식각 정지막을 관통하여 상기 산화물 반도체의 양 단부를 노출시키는 제 1 개구부 및 제 2 개구부를 형성하는 단계;
상기 제 1 개구부 및 제 2 개구부에 의하여 노출된 상기 산화물 반도체를 습식 식각하여 제 1 리세스 및 제 2 리세스를 형성하는 단계; 및
상기 제 1 개구부 및 제 2 개구부에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 제조 방법.Forming a gate electrode on the substrate;
Forming a gate insulating film on the gate electrode;
Forming an oxide semiconductor on a region of the gate insulating film corresponding to the gate electrode;
Forming an etch stop layer on the oxide semiconductor;
Forming a first opening and a second opening through the etching stopper film to expose both ends of the oxide semiconductor;
Wet etching the oxide semiconductor exposed by the first opening and the second opening to form a first recess and a second recess; And
And forming a source electrode and a drain electrode in the first opening and the second opening. 제 1 항에 있어서, 상기 제 1 리세스 및 제 2 리세스의 두께는 상기 산화물 반도체 두께의 20% 내지 80%인 박막 트랜지스터 제조 방법.The method of claim 1, wherein the thickness of the first recess and the second recess is 20% to 80% of the thickness of the oxide semiconductor.
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