KR101439191B1 - 인터포저 및 이의 제조 방법, 3차원 집적 회로 및 3차원 집적 회로 칩 패키지 - Google Patents
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Abstract
인터포저가 개시된다. 인터포저는 인터포저 기판, 재배선층, 적어도 하나의 TSV, 적어도 하나의 온도 측정부, 적어도 하나의 제1 메탈을 포함한다. 재배선층은 인터포저 기판 상에 위치한다. 적어도 하나의 TSV는 인터포저 기판과 재배선층을 수직으로 관통한다. 적어도 하나의 온도 측정부는 인터포저 기판과 재배선층에 걸친 영역 중 재배선층 내에 인터포저 기판과 접촉하여 위치하며 인터포저 기판의 온도에 상응하는 전기적 신호를 온도 측정부의 외부로 전달하는 적어도 하나의 제2 메탈을 포함한다. 제1 메탈은 재배선층 내에 인터포저 기판과 접촉하여 위치하며 제2 메탈 및 TSV와 전기적으로 연결되어 제2 메탈의 전기적 신호를 TSV에 전달한다.
Description
본 발명은 인터포저(Interposer)에 관한 것으로서, 더욱 상세하게는 인터포저 및 이의 제조 방법, 3차원 집적 회로 및 3차원 집적 회로 칩 패키지에 관한 것이다.
본 발명은 지식경제부 및 한국산업기술평가관리원의 국가연구개발사업의 일환으로 (주)동부하이텍이 주관기관인 과제고유번호: 10039232, 연구사업명: 산업융합원천기술개발사업, 연구과제명: "시스템 반도체를 위한 3D Integration 요서 공정 기술 개발" 및 교육과학기술부 및 한국연구재단의 국가연구개발사업의 일환으로 (재)스마트 IT 융합 시스템이 주관기관인 과제고유번호: 2011-0031863, 연구사업명: 글로벌프론티어사업(스마트 IT 융합 시스템 연구), 연구과제명:"실리콘기반 3차원 IC 플랫폼"에 관한 것이다.
3차원 집적 회로 기술은 물리적 한계에 부딪힌 반도체 집적 공정의 한계를 극복하여 지속적으로 무어의 법칙에 맞춰 회로의 집적도를 향상시킬 수 있을 뿐만 아니라, 소재와 공정이 달라도 3차원 집적이 가능하여 메모리와 프로세서 등의 디지털 칩뿐만 아니라 아날로그 칩, 전력 소자 칩, 바이오 칩 등을 하나로 패키징 (Packaging) 할 수 있는 장점을 가지고 있다.
그러나 3차원 집적 회로는 내부적으로 2차원 집적 회로 칩들을 수직으로 적층하는 구조를 가지기 때문에 칩에서 발생한 열이 효과적으로 방열되지 못하는 문제점을 가지고 있다.
3차원 집적 회로 기술의 적층 상의 문제를 해결하기 위해 제안된, 인터포저 기판(Interposer substrate) 상에서 메모리나 프로세서와 같은 능동 칩을 이차원적으로 배열하고, 능동 칩의 입/출력 핀을 인터포저 기판에 포함되는 재분배층(Redistribution layer)과 TSV(Through Silicon Via)를 통해 상기 능동 칩의 입/출력 핀에 상응하는 인쇄회로기판(Printed Circuit Board(PCB)) 상의 핀에 전기적으로 연결하는 2.5차원 집적 회로 기술에서도 인터포저 상의 능동 칩에서 발생한 열이 효율적으로 외부로 방출되지 못하는 문제점이 존재한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 온도 측정부를 포함하는 인터포저(Interposer)를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 온도 측정부를 포함하는 3차원 집적 회로를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 온도 측정부를 포함하는 3차원 집적 회로 칩 패키지를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 온도 측정부 및 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 온도 측정부를 포함하는 인터포저의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 인터포저(Interposer)는 인터포저 기판(Interposer substrate); 상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL)); 상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 TSV(Through Silicon Via); 상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부; 및 적어도 하나의 제1 메탈을 포함한다. 상기 온도 측정부는 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제2 메탈을 포함한다. 상기 제1 메탈은 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제2 메탈 및 상기 TSV와 전기적으로 연결되어 상기 제2 메탈의 상기 전기적 신호를 상기 TSV에 전달한다.
일 실시예에서, 상기 온도 측정부는 상기 재배선층과 접촉하는 상기 인터포저 기판 상의 상기 영역 내부의 제1 면에서 상기 영역 내부의 인터포저 기판 내부로 형성된 적어도 하나의 확산 영역(Diffusion region)을 포함할 수 있다.
일 실시예에서, 상기 온도 측정부는 상기 영역 내부의 인터포저 기판과 상기 확산 영역 간의 피엔 접합 전류(P-N junction current)의 크기가 상기 인터포저 기판의 온도에 따라 결정되는 특성을 이용할 수 있다.
일 실시예에서, 상기 제2 메탈은 상기 영역 내부의 인터포저 기판 또는 상기 확산 영역과 전기적으로 연결되어 상기 피엔 접합 전류를 상기 전기적 신호로 상기 제1 메탈에 전달할 수 있다.
일 실시예에서, 상기 온도 측정부는 상기 재배선층과 접촉하는 상기 인터포저 기판 상의 상기 영역 내부의 제1 면에서 상기 영역 내부의 인터포저 기판 내부로 형성된 적어도 하나의 웰(well); 및 상기 제1 면에서 상기 웰 내부로 형성된 적어도 하나의 확산 영역을 포함할 수 있다.
일 실시예에서, 상기 온도 측정부는 상기 웰과 상기 확산 영역 간의 피엔 접합 전류의 크기가 상기 인터포저 기판의 온도에 따라 결정되는 특성을 이용할 수 있다.
일 실시예에서, 상기 제2 메탈은 상기 웰 또는 상기 확산 영역과 전기적으로 연결되어 상기 피엔 접합 전류를 상기 전기적 신호로 상기 제1 메탈에 전달할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 3차원 집적 회로는 인터포저(Interposer); 상기 인터포저 상의 적어도 하나의 능동 칩을 포함한다. 상기 인터포저는 인터포저 기판(Interposer substrate); 상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL)); 상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 TSV(Through Silicon Via); 상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부; 및 적어도 하나의 제1 메탈을 포함한다. 상기 온도 측정부는 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제2 메탈을 포함한다. 상기 제1 메탈은 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제2 메탈 및 상기 TSV와 전기적으로 연결되어 상기 제2 메탈의 상기 전기적 신호를 상기 TSV에 전달한다. 상기 능동 칩은 상기 TSV와 전기적으로 연결되는 적어도 하나의 핀(Pin)을 포함한다.
일 실시예에서, 상기 능동 칩은 프로세서 또는 메모리일 수 있다.
일 실시예에서, 상기 TSV와 상기 핀은 BGA(Ball Grid Array)를 통해 전기적으로 연결 될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 3차원 집적 회로 칩 패키지(Package)는 인터포저(Interposer); 상기 인터포저 상의 적어도 하나의 능동 칩; 및 상기 인터포저와 상기 능동 칩을 둘러싸는 커버층을 포함한다. 상기 인터포저는 인터포저 기판(Interposer substrate); 상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL)); 상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 TSV(Through Silicon Via); 상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부; 및 적어도 하나의 제1 메탈을 포함한다. 상기 온도 측정부는 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제2 메탈을 포함한다. 상기 제1 메탈은 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제2 메탈 및 상기 TSV와 전기적으로 연결되어 상기 제2 메탈의 상기 전기적 신호를 상기 TSV에 전달한다. 상기 능동 칩은 상기 TSV와 전기적으로 연결되는 핀(Pin)을 포함한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 3차원 집적 회로 칩 패키지(Package)는 인터포저(Interposer); 상기 인터포저 상의 적어도 하나의 능동 칩; 상기 인터포저 상의 제어부; 적어도 하나의 제1 연결부; 적어도 하나의 제2 연결부; 및 상기 인터포저, 상기 능동 칩, 상기 제어부, 상기 제1 연결부 및 상기 제2 연결부를 둘러싸는 커버층을 포함한다. 상기 인터포저는 인터포저 기판(Interposer substrate); 상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL)); 상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 제1 TSV(Through Silicon Via), 적어도 하나의 제2 TSV 및 적어도 하나의 제3 TSV; 상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부; 적어도 하나의 제1 메탈; 상기 재배선층에 포함되며 상기 제1 TSV와 상기 제2 TSV를 전기적으로 연결하는 적어도 하나의 제2 메탈; 및 냉각용 유체가 내부에 흐르는 냉각 파이프를 포함한다. 상기 온도 측정부는 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 제1 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제3 메탈을 포함한다. 상기 제1 메탈은 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제3 메탈 및 상기 제1 TSV와 전기적으로 연결되어 상기 제3 메탈의 상기 제1 전기적 신호를 상기 제1 TSV에 전달한다. 상기 능동 칩은 상기 제1 TSV와 전기적으로 연결되는 적어도 하나의 핀(Pin)을 포함한다. 상기 제어부는 상기 제2 TSV를 통해 상기 제1 전기적 신호를 입력 받는 입력부; 상기 제1 전기적 신호와 저장된 회로의 정상 동작 온도에 상응하는 제2 전기적 신호를 비교하고 냉각 여부를 판단하여 냉각 신호를 생성하는 판단부; 및 상기 냉각 신호를 상기 제3 TSV를 통해 출력하는 출력부를 포함한다. 상기 커버층은 상기 제2 TSV와 상기 유체 조절부를 전기적으로 연결하는 제4 메탈; 상기 제4 메탈을 통해 상기 냉각 신호를 전달받아 유체 조절 신호를 생성하는 유체 조절부; 상기 유체 조절 신호를 전달받아 상기 커버층의 외부에서 상기 냉각용 유체를 입력 받는 유체 입력부; 및 상기 유체 조절 신호를 전달받아 상기 냉각용 유체를 상기 커버층의 외부로 배출하는 유체 출력부를 포함한다. 상기 제1 연결부는 상기 유체 입력부가 입력 받은 상기 냉각용 유체를 상기 냉각 파이프의 적어도 하나의 말단에 전달한다. 상기 제2 연결부는 상기 냉각 파이프의 적어도 하나의 다른 말단에서 상기 냉각용 유체를 상기 유체 출력부로 전달한다.
일 실시예에서, 상기 냉각 파이프는 상기 재배선층 내부에 위치할 수 있다.
일 실시예에서, 상기 냉각 파이프는 상기 인터포저 기판 내부에 위치할 수 있다.
상술한 본 발명의 일 목적인 인터포저를 제조하기 위하여, 먼저 인터포저 기판(Interposer substrate)을 제공한다. 다음으로 상기 인터포저 기판 상에 재배선층(Redistribution layer(RDL))을 형성한다. 다음으로 상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하며 인터포저 기판의 온도에 상응하는 전기적 신호를 제1 메탈을 통해 출력하는 적어도 하나의 온도 측정부를 형성한다. 다음으로 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제1 메탈에 전기적으로 연결되는 제2 메탈을 형성한다. 다음으로 상기 인터포저 기판과 상기 재배선층을 수직으로 관통하고 상기 제2 메탈에 전기적으로 연결되는 적어도 하나의 TSV(Through Silicon Via)를 형성한다.
본 발명에서 제공하는 온도 측정부 및 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지는 3차원 집적 회로가 포함하는 인터포저의 온도를 구역별로 실시간으로 측정할 수 있으며, 측정된 온도가 회로 정상 동작 온도를 넘는 경우 냉각 파이프에 흐르는 유체를 흘려주어 3차원 집적 회로의 온도를 회로 정상 동작 온도까지 낮출 수 있다.
도 1은 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 인터포저이다.
도 2 내지 도 4는 온도 측정부의 일 예들이다.
도 5는 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 3차원 집적 회로이다.
도 6은 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 3차원 집적 회로 칩 패키지(Package)이다.
도 7 은 본 발명의 일 실시예에 따른 인터포저가 온도 측정부를 포함하고, 인터포저의 재배선층이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지 (Package)이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 인터포저에 포함되는 냉각 파이프의 일 예들이다.
도 10은 본 발명의 일 실시예에 따른 제어부의 블록 다이어그램이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 인터포저가 온도 측정부를 포함하고, 인터포저 기판이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지 (Package)이다.
도 13은 본 발명의 일 실시예에 따른 냉각 파이프를 포함하는 인터포저 기판을 나타낸 투시도이다.
도 14는 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 인터포저를 제조하는 순서도이다.
도 2 내지 도 4는 온도 측정부의 일 예들이다.
도 5는 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 3차원 집적 회로이다.
도 6은 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 3차원 집적 회로 칩 패키지(Package)이다.
도 7 은 본 발명의 일 실시예에 따른 인터포저가 온도 측정부를 포함하고, 인터포저의 재배선층이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지 (Package)이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 인터포저에 포함되는 냉각 파이프의 일 예들이다.
도 10은 본 발명의 일 실시예에 따른 제어부의 블록 다이어그램이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 인터포저가 온도 측정부를 포함하고, 인터포저 기판이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지 (Package)이다.
도 13은 본 발명의 일 실시예에 따른 냉각 파이프를 포함하는 인터포저 기판을 나타낸 투시도이다.
도 14는 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 인터포저를 제조하는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 인터포저이다.
도 1을 참조하면, 온도 측정부를 포함하는 인터포저(100)는 인터포저 기판(Interposer substrate; 110), 재배선층(Redistribution layer(RDL); 120), 적어도 하나의 온도 측정부(130), 적어도 하나의 TSV(Through Silicon Via; 141) 및 적어도 하나의 제1 메탈(142)을 포함한다.
온도 측정부(130)는 적어도 하나의 확산 영역(132)과 제2 메탈(131)을 포함한다.
인터포저 기판(110)이 p형으로 도핑된 경우 확산 영역(132)은 n형으로 도핑되고, 인터포저 기판(110)이 n형으로 도핑된 경우 확산 영역(132)은 p형으로 도핑된다.
인터포저 기판(110) 상에 재배선층(120)이 위치한다. 인터포저 기판(110)과 재배선층(120)에 걸친 영역에 온도 측정부(130)가 위치한다. 확산 영역(132)은 재배선층(120)과 접촉하는 인터포저 기판(110) 상의 상기 영역 내부의 제1 면에서 상기 영역 내부의 인터포저 기판(110) 내부로 형성된다. 제1 메탈(142)과 제2 메탈(131)은 재배선층(120) 내에 인터포저 기판(110)과 접촉하여 위치하며, 제1 메탈(142)과 제2 메탈(131)은 인접하여 위치한다. TSV(141)는 인터포저 기판(110)과 재배선층(120)을 수직으로 관통한다. 제1 메탈(142)과 TSV(141)는 인접하여 위치한다.
제2 메탈(131)과 인터포저 기판(110)은 전기적으로 연결되어 있으며, 제2 메탈(131)과 제1 메탈(142)은 전기적으로 연결되어 있다. 제1 메탈(142)과 TSV(141)도 전기적으로 연결되어 있다.
인터포저 기판(110)이 p형으로 도핑되고, 확산 영역(132)이 n 형으로 도핑된 경우뿐 아니라 인터포저 기판(110)이 n형으로 도핑되고, 확산 영역(132)이 p 형으로 도핑된 경우에도 인터포저 기판(110)과 확산 영역(132) 간에는 피엔 접합 전류(P-N junction current)가 흐른다. 인터포저 기판(110)과 확산 영역(132) 간의 전압이 일정한 경우, 피엔 접합 전류의 크기는 온도에 기초하여 변화하는 특성을 가지고 있다. 인터포저 기판(110)과 확산 영역(132) 간에 일정 전압이 인가된 경우 인터포저 기판(110)에 흐르는 피엔 접합 전류를 제2 메탈(131), 제1 메탈(142) 및 TSV(141)를 통해 인터포저 외부로 전달하여, 사전 실험을 통해 미리 저장된 일정 전압이 인가된 경우의 온도에 따른 피엔 접합 전류량과 비교하여 온도를 측정할 수 있다.
도 2 내지 도 4는 온도 측정부의 일 예들이다.
도 2를 참조하면, 제2 메탈(131a)은 재배선층(120a) 내에 확산 영역(132a) 및 인터포저 기판(110a)과 접촉하여 위치한다. 제2 메탈(131a)은 확산 영역(132a)과 전기적으로 연결되어 있다. 인터포저 기판(110a)과 확산 영역(132a) 간에 일정 전압이 인가된 경우 확산 영역(132a)에 흐르는 피엔 접합 전류를 제2 메탈(131a), 제1 메탈(142) 및 TSV(141)를 통해 인터포저 외부로 전달하여, 사전 실험을 통해 미리 저장된 일정 전압이 인가된 경우의 온도에 따른 피엔 접합 전류량과 비교하여 온도를 측정할 수 있다.
도 3을 참조하면, 적어도 하나의 웰(well; 133b)은 재배선층(120b)과 접촉하는 인터포저 기판(110b) 상의 영역 내부의 제1 면에서 상기 영역 내부의 인터포저 기판(110b) 내부로 형성된다. 확산 영역(132b)은 상기 제1 면에서 웰(133b) 내부로 형성된다.
제2 메탈(131b)은 재배선층(120b) 내에 웰(133b) 및 인터포저 기판(110b)과 접촉하여 위치한다. 제2 메탈(131b)은 웰(133b)과 전기적으로 연결되어 있다.
인터포저 기판(110b)이 p형으로 도핑되고, 웰(133b)이 n형으로 도핑되고, 확산 영역(132b)이 p 형으로 도핑된 경우뿐 아니라 인터포저 기판(110b)이 n형으로 도핑되고, 웰(133b)이 p형으로 도핑되고, 확산 영역(132b)이 n 형으로 도핑된 경우에도 확산 영역(132b)과 웰(133b) 간에는 피엔 접합 전류(P-N junction current)가 흐른다. 확산 영역(132b)과 웰(133b) 간에 일정 전압이 인가된 경우 웰(133b)에 흐르는 피엔 접합 전류를 제2 메탈(131b), 제1 메탈(142) 및 TSV(141)을 통해 인터포저 외부로 전달하여, 사전 실험을 통해 미리 저장된 일정 전압이 인가된 경우의 온도에 따른 피엔 접합 전류량과 비교하여 온도를 측정할 수 있다.
도 4를 참조하면, 제2 메탈(131c)은 재배선층(120c) 내에 확산 영역(132c), 웰(133c) 및 인터포저 기판(110c)과 접촉하여 위치한다. 제2 메탈(131c)은 확산 영역(132c)과 전기적으로 연결되어 있다. 확산 영역(132c)과 웰(133c) 간에 일정 전압이 인가된 경우 확산 영역(132c)에 흐르는 피엔 접합 전류를 제2 메탈(131c), 제1 메탈(142) 및 TSV(141)을 통해 인터포저 외부로 전달하여, 사전 실험을 통해 미리 저장된 일정 전압이 인가된 경우의 온도에 따른 피엔 접합 전류량과 비교하여 온도를 측정할 수 있다.
통상의 지식을 가진 자라면 특허청구범위에 기재된 온도 측정부는 도1 내지 도 4에 기재된 실시예 외에 다양한 구조로 구현될 수 있음을 이해할 수 있을 것이다.
도 5는 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 3차원 집적 회로이다.
도 5를 참조하면, 온도 측정부를 포함하는 3차원 집적 회로(500)는 인터포저(501), 능동 칩들(571, 572, 573) 및 BGA(Ball Grid Array; 561 내지 569)를 포함한다. 인터포저(501)는 인터포저 기판(510), 재배선층(520), 온도 측정부들 (531, 532), TSV들(541 내지 546)을 포함한다. 능동 칩(571)은 능동 칩(571)의 내부 회로와 연결되는 핀들(581, 582, 583)을 포함한다. 능동 칩(572)은 능동 칩(572)의 내부 회로와 연결되는 핀들(584, 585, 586)을 포함한다. 능동 칩(573)은 능동 칩(573)의 내부 회로와 연결되는 핀들(587, 588, 589) 및 능동 칩(573)을 수직으로 관통하는 TSV들(547, 548, 549)을 포함한다. 능동 칩(571, 572, 573)은 프로세서 또는 메모리일 수 있다.
인터포저(501)의 TSV들(541 내지 543)의 상단 일면에 BGA들(561 내지 566)이 위치한다. BGA들(561 내지 563) 상단부에 능동 칩(571)의 핀들(561 내지 563) 및 능동 칩(571)이 위치한다. 인터포저(501)의 TSV들(544 내지 546)의 상단 일면에 BGA들(564 내지 566)이 위치한다. BGA들(564 내지 566) 상단부에 능동 칩(573)의 핀들(587 내지 589) 및 능동 칩(573)이 위치한다. 능동 칩(573)의 TSV들(547 내지 549)의 상단 일면에 BGA들(567 내지 569)이 위치한다. BGA들(567 내지 569) 상단부에 능동 칩(572)의 핀들(584 내지 586) 및 능동 칩(572)이 위치한다. 능동 칩은 능동 칩(571)과 같이 단층으로 존재할 수 있으며, 능동 칩들(572, 573)과 같이 복층으로 존재할 수도 있다.
온도 측정부(531)의 제2 메탈(533)과 제1 메탈(534)은 전기적으로 연결되어 있으며, 제1 메탈(534)은 TSV(542)와 전기적으로 연결된다. 온도 측정부(532)의 제2 메탈(535)과 제1 메탈(536)은 전기적으로 연결되어 있으며, 제1 메탈(536)과 TSV(545)는 전기적으로 연결되어 있다.
능동 칩(571, 572, 573)의 핀들(581 내지 589)에 상응하는 TSV들(541 내지 549)은 BGA들(561 내지 569)을 통해 전기적으로 연결된다. TSV들(541, 543, 544, 546)을 통해 능동 칩(571, 572, 573)이 존재하는 인터포저(501)의 일면에 대향하는 다른 일면의 회로, 예를 들면 인쇄 회로 기판(Printed Circuit Board; PCB) 상의 회로와 전기적 신호를 주고받을 수 있다.
온도 측정부(531)가 생성한 A구역의 인터포저 기판의 온도에 상응하는 전기적 신호는 제2 메탈(533), 제1 메탈(534), TSV(542), BGA(562) 및 핀(582)을 통해 능동 칩(571)의 내부 회로에 전달 될 수 있으며, 제2 메탈(533), 제1 메탈(534) 및 TSV(542)를 통해 인터포저 기판(510)의 하단부에 전달 될 수 있다.
온도 측정부(532)가 생성한 B 구역의 인터포저 기판의 온도에 상응하는 전기적 신호는 제2 메탈(535), 제1 메탈(536), TSV(545), BGA(565) 및 핀(588)을 통해 능동 칩(573)의 내부 회로에 전달 될 수 있으며, 제2 메탈(535), 제1 메탈(536), TSV(545), BGA(565), 핀(588), TSV(548), BGA(568) 및 핀(585)을 통해 능동 칩(572)의 내부 회로에 전달 될 수 있으며, 제2 메탈(535), 제1 메탈(536) 및 TSV(545)를 통해 인터포저 기판(510)의 하단부에 전달 될 수 있다.
도 6은 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 3차원 집적 회로 칩 패키지(Package)이다.
도 6을 참조하면, 온도 측정부를 포함하는 3차원 집적 회로 칩 패키지(600)는 온도 측정부를 포함하는 3차원 집적 회로(610), 3차원 집적 회로(610)를 둘러싸는 커버층(630) 및 BGA들(641)을 포함한다. 커버층(630)은 3차원 집적 회로(610)를 패키지(600)의 외부 회로와 전기적으로 연결하기 위한 패드들(631) 및 메탈들(632)을 포함한다.
3차원 집적 회로(610)의 TSV들과 BGA들(671)은 전기적으로 연결되어 있으며, BGA들(671)은 커버층(630) 내부의 메탈들(632)과 전기적으로 연결되어 있으며, 메탈들(632)은 커버층(630) 내부의 패드들(631)과 전기적으로 연결되어 있다.
도 7 은 본 발명의 일 실시예에 따른 인터포저가 온도 측정부를 포함하고, 인터포저의 재배선층이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지 (Package)이다.
도 7을 참조하면, 인터포저가 온도 측정부를 포함하고, 인터포저의 재배선층이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지(700)는 인터포저(711), 제어부(751), 능동 칩들(752, 753, 754), 제1 연결부(761), 제2 연결부(762), 커버층(770) 및 BGA들을 포함한다. 인터포저(711)는 인터포저 기판(712) 및 재배선층(713)을 포함한다.
인터포저(711)는 온도 측정부들(720, 730), 제1 메탈들(741, 742), 인터포저 기판(712) 및 재배선층(713)을 관통하는 제1 TSV들(743, 744), 제2 메탈(745), 제2 TSV(746) 및 제3 TSV(747) 를 포함한다. 온도 측정부(720)는 제3 메탈(721)을 포함하며, 온도 측정부(730)는 제3 메탈(731)을 포함한다. 재배선층(713)은 냉각 파이프(726)를 포함한다. 커버층(770)은 유체 조절부(771), 유체 입력부(772), 유체 출력부(773), 제4 메탈(774) 및 제5 메탈(775)을 포함한다.
제어부(751)는 인터포저(711) 상에 위치한다.
도 7의 구조 중 도 6의 구조와 동일한 부분의 설명은 생략한다.
제1 연결부(761)는 유체 입력부(772)가 커버층(770) 외부로부터 입력 받은 냉각용 유체를 냉각 파이프(726)의 적어도 하나의 말단에 전달하고, 제2 연결부(762)는 냉각 파이프(726)의 적어도 하나의 다른 말단에서 냉각용 유체를 유체 출력부(773)로 전달한다.
제3 메탈(745)은 제1 TSV(743) 와 제2 TSV(746)를 전기적으로 연결한다. 제어부(751)의 핀들은 BGA들을 통해서 인터포저(711)에 포함된 제2 TSV(746), 제3 TSV(747)와 전기적으로 연결된다. 제4 메탈(774)은 BGA를 통해 제3 TSV(747)과 전기적으로 연결되며, 유체 조절부(771)의 전기적 입력단과 연결된다. 유체 조절부(771)의 출력단은 제5 메탈(775)을 통해 유체 입력부(772)의 전기적 입력단 및 유체 출력부(773)의 전기적 입력단과 연결된다.
온도 측정부(720)에서 발생한 인터포저 기판(712) 온도에 상응하는 전기적 신호는 제3 메탈(721), 제1 메탈(741), 제1 TSV(743), 제2 메탈(745) 및 제2 TSV(746)을 통해 제어부(751)에 전달된다. 제어부(751)에서 발생된 냉각 신호는 제3 TSV(747), BGA 및 제4 메탈(774)을 통해 유체 조절부(771)에 전달된다. 유체 조절부(771)에서 생성된 냉각 신호에 상응하는 유체 조절 신호는 제5 메탈(775)을 통해 유체 입력부(772) 및 유체 출력부(773)에 전달된다.
인터포저 기판(712)의 온도가 증가하게 되면 인터포저 기판(712)의 온도에 상응하는 제1 전기적 신호와 회로 정상 동작 온도에 상응하는 제2 전기적 신호를 제어부(751)가 비교하여, 제1 전기적 신호의 크기가 제2 전기적 신호의 크기보다 작은 경우 냉각 신호는 0의 값을 가지고, 냉각 신호에 상응하는 유체 조절 신호도 0의 값을 가져서, 유체 입력부(772)는 냉각용 유체를 커버층(770)의 외부로부터 입력 받지 않을 수 있다. 제1 전기적 신호의 크기가 제2 전기적 신호의 크기 이상인 경우 냉각 신호는 양의 값을 가지고, 냉각 신호에 상응하는 유체 조절 신호도 양의 값을 가져서, 유체 입력부(772)는 냉각용 유체를 커버층(770)의 외부로부터 입력 받아, 제1 연결부(761)를 통해 재배선층(713)의 냉각 파이프(726)에 전달할 수 있으며, 유체 출력부(773)는 냉각용 유체를 냉각 파이프 (726)로부터 입력 받아, 제2 연결부(762)를 통해 커버층(770)의 외부로 전달할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 인터포저에 포함되는 냉각 파이프의 일 예들이다.
도 8을 참조하면, 인터포저가 온도 측정부를 포함하고, 인터포저의 재배선층이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지(800)는 하나의 유체 입력부(811) 및 하나의 유체 출력부(812)를 포함할 수 있다. 3차원 집적 회로 칩 패키지(800)는 유체 입력부(811)에서 냉각 파이프(813)로 냉각용 유체가 입력되는 하나의 제1 연결부(814)를 포함할 수 있으며, 냉각 파이프(813)에서 유체 출력부(812)로 냉각용 유체를 출력하는 하나의 제2 연결부(815)를 포함할 수 있다.
도 9를 참조하면, 인터포저가 온도 측정부를 포함하고, 인터포저의 재배선층이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지(900)는 둘 이상의 유체 입력부(911a, 911b) 및 둘 이상의 유체 출력부(912a, 912b)를 포함할 수 있다. 3차원 집적 회로 칩 패키지(900)는 둘 이상의 유체 입력부(911a, 911b)에서 냉각 파이프(913)로 냉각용 유체가 입력되는 둘 이상의 제1 연결부(914a, 914b)를 포함할 수 있으며, 냉각 파이프(913)에서 둘 이상의 유체 출력부(912a, 912b)로 냉각용 유체를 출력하는 둘 이상의 제2 연결부(915a, 915b)를 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 제어부의 블록 다이어그램이다.
도 10을 참조하면, 제어부(751)는 입력부(755), 판단부(756) 및 출력부(757)를 포함한다.
입력부(755)는 제2 TSV(746)을 통해 인터포저 기판(712)의 온도에 상응하는 제1 전기적 신호를 입력 받는다. 판단부(756)는 상기 제1 전기적 신호와 미리 저장된 회로의 정상 동작 온도에 상응하는 제2 전기적 신호를 비교하고 냉각 여부를 판단하여 냉각 신호를 생성한다. 출력부(757)는 상기 냉각 신호를 제3 TSV(747)를 통해 출력한다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 인터포저가 온도 측정부를 포함하고, 인터포저 기판이 냉각 파이프를 포함하는 3차원 집적 회로 칩 패키지 (Package)이다.
도 11을 참조하면, 냉각 파이프(1113)는 인터포저(1111)의 인터포저 기판(1112) 내부에 위치할 수 있다. 냉각 파이프(1113)는 내부 빈 공간이 이어져 있는 파이프를 병렬 연결한 형태일 수 있다.
도 12를 참조하면, 냉각 파이프를 포함하는 인터포저 기판(1220)은 일부 냉각 파이프들(1221a내지 1221h)을 포함한다.
일부 냉각 파이프들(1221a 내지 1221f)은 인터포저 기판(1211)의 TSV들 사이를 통과하는 형태일 수 있다.
일부 냉각 파이프들(1221a 내지 1221h)의 파이프 내부 빈 공간은 서로 연결되어 있다. 일부 냉각 파이프(1221g)는 제1 연결부(1231)를 통해 유체 입력부(1241)와 연결되고, 일부 냉각 파이프(1221h)는 제2 연결부(1232)를 통해 유체 출력부(1242)와 연결된다.
유체 입력부(1241)를 통해 입력된 냉각용 유체는 제1 연결부(1231) 및 일부 냉각 파이프(1221g)를 통해 일부 냉각 파이프(1221a)에 전달된다. 일부 냉각 파이프(1221a, 1221c, 1221e)는 지면으로 들어가는 방향으로 냉각용 유체가 흐르고, 일부 냉각 파이프(1221b, 1221d, 1221f)는 지면에서 나오는 방향으로 냉각용 유체가 흐른다. 일부 냉각 파이프(1221h)의 냉각용 유체는 제2 연결부(1232) 및 유체 출력부(1242)를 통해 커버층(1250)의 외부로 전달된다.
도 12의 나머지 구조는 도 7을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 13은 본 발명의 일 실시예에 따른 냉각 파이프를 포함하는 인터포저 기판을 나타낸 투시도이다.
도 13을 참조하면, 냉각 파이프를 포함하는 인터포저 기판(1220)은 일부 냉각 파이프(1221a 내지 1221h), TSV들(1222)을 포함하며, 일부 냉각 파이프(1221a 내지 1221h)의 파이프 내부 빈 공간은 서로 연결되어 있다.
z 방향으로 늘어진 형태를 가진 TSV사이에 일부 냉각 파이프(1221a 내지 1221f)가 위치할 수 있다. 일부 냉각 파이프(1221a 내지 1221f)는 y방향으로 늘어진 형태를 가질 수 있다.
입력된 냉각용 유체는 일부 냉각 파이프(1221g)를 통해 일부 냉각 파이프(1221a)에 전달된다. 일부 냉각 파이프(1221a, 1221c, 1221e)는 -y 방향으로 냉각용 유체가 흐르고, 일부 냉각 파이프(1221b, 1221d, 1221f)는 +y 방향으로 냉각용 유체가 흐를 수 있다. 일부 냉각 파이프(1221h)의 냉각용 유체는 제2 연결부(1232) 및 유체 출력부(1242)를 통해 커버층(1250)의 외부로 전달된다.
도 14는 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 인터포저를 제조하는 순서도이다.
도 14를 참조하면, 온도 측정부를 포함하는 인터포저의 제조 방법은 다음과 같다.
먼저 인터포저 기판을 제공한다(단계 S1410).
다음으로 상기 인터포저 기판 상에 재배선층을 형성한다(단계 S1420).
다음으로 상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 제1 메탈을 통해 출력하는 적어도 하나의 온도 측정부를 형성한다(단계 S1430).
다음으로 상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제1 메탈에 전기적으로 연결되는 제2 메탈을 형성한다(단계 S1440).
다음으로 인터포저 기판과 상기 재배선층을 수직으로 관통하고 상기 제2 메탈에 전기적으로 연결되는 적어도 하나의 TSV(Through Silicon Via) 를 형성한다(단계 S1450).
S1450 단계를 완료하게 되면 본 발명의 일 실시예에 따른 온도 측정부를 포함하는 인터포저를 제조할 수 있다.
3차원 집적 회로의 온도가 높은 경우, 본 발명의 온도 측정부에 의해 실시간으로 측정된 3차원 집적 회로의 온도를 기초로 인터포저에 포함된 냉각 파이프 내부에 흐르는 냉각용 유체의 흐름을 조절, 회로를 냉각하여 3차원 집적 회로의 온도를 정상 동작 온도까지 낮춤으로써 3차원 집적 회로의 발열로 인한 오동작 문제를 해결할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (15)
- 인터포저 기판(Interposer substrate);
상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL));
상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 TSV(Through Silicon Via);
상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부; 및
적어도 하나의 제1 메탈을 포함하며,
상기 온도 측정부는
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제2 메탈을 포함하고,
상기 제1 메탈은
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제2 메탈 및 상기 TSV와 전기적으로 연결되어 상기 제2 메탈의 상기 전기적 신호를 상기 TSV에 전달하는 인터포저. - 제1 항에 있어서,
상기 온도 측정부는 상기 재배선층과 접촉하는 상기 인터포저 기판 상의 상기 영역 내부의 제1 면에서 상기 영역 내부의 인터포저 기판 내부로 형성된 적어도 하나의 확산 영역(Diffusion region)을 포함하는 것을 특징으로 하는 인터포저. - 제2 항에 있어서,
상기 온도 측정부는 상기 영역 내부의 인터포저 기판과 상기 확산 영역 간의 피엔 접합 전류(P-N junction current)의 크기가 상기 인터포저 기판의 온도에 따라 결정되는 특성을 이용하는 것을 특징으로 하는 인터포저. - 제3 항에 있어서,
상기 제2 메탈은 상기 영역 내부의 인터포저 기판 또는 상기 확산 영역과 전기적으로 연결되어 상기 피엔 접합 전류를 상기 전기적 신호로 상기 제1 메탈에 전달하는 것을 특징으로 하는 인터포저. - 제1 항에 있어서,
상기 온도 측정부는 상기 재배선층과 접촉하는 상기 인터포저 기판 상의 상기 영역 내부의 제1 면에서 상기 영역 내부의 인터포저 기판 내부로 형성된 적어도 하나의 웰(well); 및
상기 제1 면에서 상기 웰 내부로 형성된 적어도 하나의 확산 영역을 포함하는 것을 특징으로 하는 인터포저. - 제5 항에 있어서,
상기 온도 측정부는 상기 웰과 상기 확산 영역 간의 피엔 접합 전류의 크기가 상기 인터포저 기판의 온도에 따라 결정되는 특성을 이용하는 것을 특징으로 하는 인터포저. - 제6 항에 있어서,
상기 제2 메탈은 상기 웰 또는 상기 확산 영역과 전기적으로 연결되어 상기 피엔 접합 전류를 상기 전기적 신호로 상기 제1 메탈에 전달하는 것을 특징으로 하는 인터포저. - 인터포저(Interposer);
상기 인터포저 상의 적어도 하나의 능동 칩을 포함하며,
상기 인터포저는
인터포저 기판(Interposer substrate);
상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL));
상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 TSV(Through Silicon Via);
상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부; 및
적어도 하나의 제1 메탈을 포함하며,
상기 온도 측정부는
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제2 메탈을 포함하고,
상기 제1 메탈은
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제2 메탈 및 상기 TSV와 전기적으로 연결되어 상기 제2 메탈의 상기 전기적 신호를 상기 TSV에 전달하고,
상기 능동 칩은 상기 TSV와 전기적으로 연결되는 적어도 하나의 핀(Pin)을 포함하는 3차원 집적 회로. - 제8 항에 있어서,
상기 능동 칩은 프로세서 또는 메모리인 것을 특징으로 하는 3차원 집적 회로. - 제9 항에 있어서,
상기 TSV와 상기 핀은 BGA(Ball Grid Array)를 통해 전기적으로 연결되는 것을 특징으로 하는 3차원 집적 회로. - 인터포저(Interposer);
상기 인터포저 상의 적어도 하나의 능동 칩; 및
상기 인터포저와 상기 능동 칩을 둘러싸는 커버층을 포함하며,
상기 인터포저는
인터포저 기판(Interposer substrate);
상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL));
상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 TSV(Through Silicon Via);
상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부; 및
적어도 하나의 제1 메탈을 포함하며,
상기 온도 측정부는
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제2 메탈을 포함하고,
상기 제1 메탈은
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제2 메탈 및 상기 TSV와 전기적으로 연결되어 상기 제2 메탈의 상기 전기적 신호를 상기 TSV에 전달하고,
상기 능동 칩은 상기 TSV와 전기적으로 연결되는 핀(Pin)을 포함하는 3차원 집적 회로 칩 패키지(Package). - 인터포저(Interposer);
상기 인터포저 상의 적어도 하나의 능동 칩;
상기 인터포저 상의 제어부;
적어도 하나의 제1 연결부;
적어도 하나의 제2 연결부; 및
상기 인터포저, 상기 능동 칩, 상기 제어부, 상기 제1 연결부 및 상기 제2 연결부를 둘러싸는 커버층을 포함하며,
상기 인터포저는
인터포저 기판(Interposer substrate);
상기 인터포저 기판 상에 위치하는 재배선층(Redistribution layer(RDL));
상기 인터포저 기판과 상기 재배선층을 수직으로 관통하는 적어도 하나의 제1 TSV(Through Silicon Via), 적어도 하나의 제2 TSV 및 적어도 하나의 제3 TSV;
상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하는 적어도 하나의 온도 측정부;
적어도 하나의 제1 메탈;
상기 재배선층에 포함되며 상기 제1 TSV와 상기 제2 TSV를 전기적으로 연결하는 적어도 하나의 제2 메탈; 및
냉각용 유체가 내부에 흐르는 냉각 파이프를 포함하고,
상기 온도 측정부는
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 인터포저 기판의 온도에 상응하는 제1 전기적 신호를 상기 온도 측정부의 외부로 전달하는 적어도 하나의 제3 메탈을 포함하고,
상기 제1 메탈은
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제3 메탈 및 상기 제1 TSV와 전기적으로 연결되어 상기 제3 메탈의 상기 제1 전기적 신호를 상기 제1 TSV에 전달하고,
상기 능동 칩은
상기 제1 TSV와 전기적으로 연결되는 적어도 하나의 핀(Pin)을 포함하고,
상기 제어부는
상기 제2 TSV를 통해 상기 제1 전기적 신호를 입력 받는 입력부;
상기 제1 전기적 신호와 저장된 회로의 정상 동작 온도에 상응하는 제2 전기적 신호를 비교하고 냉각 여부를 판단하여 냉각 신호를 생성하는 판단부; 및
상기 냉각 신호를 상기 제3 TSV를 통해 출력하는 출력부를 포함하고
상기 커버층은
상기 제2 TSV와 상기 유체 조절부를 전기적으로 연결하는 제4 메탈;
상기 제4 메탈을 통해 상기 냉각 신호를 전달받아 유체 조절 신호를 생성하는 유체 조절부;
상기 유체 조절 신호를 전달받아 상기 커버층의 외부에서 상기 냉각용 유체를 입력 받는 유체 입력부; 및
상기 유체 조절 신호를 전달받아 상기 냉각용 유체를 상기 커버층의 외부로 배출하는 유체 출력부를 포함하고,
상기 제1 연결부는 상기 유체 입력부가 입력 받은 상기 냉각용 유체를 상기 냉각 파이프의 적어도 하나의 말단에 전달하고,
상기 제2 연결부는 상기 냉각 파이프의 적어도 하나의 다른 말단에서 상기 냉각용 유체를 상기 유체 출력부로 전달하는 3차원 집적 회로 칩 패키지(Package). - 제12 항에 있어서,
상기 냉각 파이프는 상기 재배선층 내부에 위치하는 것을 특징으로 하는 3차원 집적 회로 칩 패키지. - 제12 항에 있어서,
상기 냉각 파이프는 상기 인터포저 기판 내부에 위치하는 것을 특징으로 하는 3차원 집적 회로 칩 패키지. - 인터포저 기판(Interposer substrate)을 제공하는 단계;
상기 인터포저 기판 상에 재배선층(Redistribution layer(RDL))을 형성하는 단계;
상기 인터포저 기판과 상기 재배선층에 걸친 영역에 위치하며 상기 인터포저 기판의 온도에 상응하는 전기적 신호를 제1 메탈을 통해 출력하는 적어도 하나의 온도 측정부를 형성하는 단계;
상기 재배선층 내에 상기 인터포저 기판과 접촉하여 위치하며 상기 제1 메탈에 전기적으로 연결되는 제2 메탈을 형성하는 단계
상기 인터포저 기판과 상기 재배선층을 수직으로 관통하고 상기 제2 메탈에 전기적으로 연결되는 적어도 하나의 TSV(Through Silicon Via)를 형성하는 단계를 포함하는 인터포저 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130065641A KR101439191B1 (ko) | 2013-06-10 | 2013-06-10 | 인터포저 및 이의 제조 방법, 3차원 집적 회로 및 3차원 집적 회로 칩 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020130065641A KR101439191B1 (ko) | 2013-06-10 | 2013-06-10 | 인터포저 및 이의 제조 방법, 3차원 집적 회로 및 3차원 집적 회로 칩 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101439191B1 true KR101439191B1 (ko) | 2014-09-12 |
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|---|---|---|---|
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10553513B2 (en) | 2017-08-16 | 2020-02-04 | Samsung Electronics Co., Ltd. | Chip structure including heating element |
| CN113053829A (zh) * | 2021-03-18 | 2021-06-29 | 西安电子科技大学 | 可重构的三维集成芯片结构 |
| KR20240139283A (ko) | 2023-03-14 | 2024-09-23 | 주식회사 아크 | 수동 소자가 내장된 ｍｅｍｓ구조의 기판 및 반도체 패키지 |
Citations (3)
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| JP2010091443A (ja) | 2008-10-09 | 2010-04-22 | Shinko Electric Ind Co Ltd | 温度測定用半導体装置、半導体装置の温度測定システムおよび半導体装置の温度測定方法 |
| KR20110042393A (ko) * | 2009-10-19 | 2011-04-27 | 주식회사 하이닉스반도체 | 실리콘 관통 비아 구조를 가진 반도체 장치 |
| JP2011096836A (ja) | 2009-10-29 | 2011-05-12 | Ishioka:Kk | プリント基板の検査方法及び検査装置 |
-
2013
- 2013-06-10 KR KR1020130065641A patent/KR101439191B1/ko active Active
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