KR101428027B1 - Non-stacked and Symmetric Current Mode Logic Circuit - Google Patents

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KR101428027B1
KR101428027B1 KR20130022399A KR20130022399A KR101428027B1 KR 101428027 B1 KR101428027 B1 KR 101428027B1 KR 20130022399 A KR20130022399 A KR 20130022399A KR 20130022399 A KR20130022399 A KR 20130022399A KR 101428027 B1 KR101428027 B1 KR 101428027B1
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KR
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terminal
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transistor
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KR20130022399A
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변상진
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동국대학교 산학협력단
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    • H03K19/09432Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic

Abstract

Disclosed is a non-stacked and symmetric current mode logic circuit. According to an embodiment of the present invention, the current mode logic circuit forms a logic gate by including: a first input transistor group applying a first power voltage through a first output terminal making a current flow only when a targeted logical expression is 1; a second input transistor group applying a second power voltage through a second output terminal making a current flow only when a logical expression, which is a complement to the same, is 1; and a single current source connected between the opposite terminal of the first output terminal of the first input transistor group, the opposite terminal of the second output terminal of the second transistor group, and an earthing terminal.

Description

비적층적 및 대칭적 전류모드 논리회로{Non-stacked and Symmetric Current Mode Logic Circuit} Non-laminated enemy and symmetrical current-mode logic circuit {Non-stacked and Symmetric Current Mode Logic Circuit}

본 발명은 논리회로에 관한 것으로, 보다 상세하게는 비적층적이며 대칭적인 특징을 갖는 전류모드 논리회로에 관한 것이다. The present invention relates to a logic circuit, and more particularly to a current-mode logic circuit having a non-laminate enemy and symmetrical features.

고속 디지털 집적회로에서는 수 GHz 이상의 고속 동작을 위하여 일반적인 디지털 논리회로 대신에 아날로그 회로와 유사한 전류모드 논리회로 (Current Mode Logic, CML)를 주로 사용한다. A high-speed digital integrated circuit, the number of common digital logic circuits instead of current mode is similar to the analog circuit to the logic circuit to a high-speed operation over GHz (Current Mode Logic, CML) is mainly used.

전류모드 논리회로는 반도체의 하나로, 이미터 결합의 전류를 사용한 고속 동작 비포화형 논리 회로이다. Current-mode logic circuit is a high-speed logic circuit operation before-interactive with one of a semiconductor, the current of the emitter coupled. 전류모드 논리회로는 그 동작속도가 빨라 프리스케일러 등에 사용되고 있으며, 출력이 이미터 플로어 회로로 되어 있는 것을 ECL, 출력을 컬렉터에서 직접 얻는 것을 CML로 구별하기도 한다. Current-mode logic circuit also being used to distinguish the like prescaler faster the operating speed, the output yimi teo obtain the ECL, that the output circuit is in the floor directly from the collector to the CML.

종래의 전류모드 논리회로는 적층적(stacked) 구조로 구현 되어왔다. A conventional current mode logic has been implemented with stacked enemy (stacked) structure. 적층적 구조를 갖는 전류모드 논리회로는 전원 전압이 낮아 질 경우, 그 동작이 불가능해지거나 적정한 출력 신호의 크기를 보장할 수 없는 문제점을 갖고 있다. Current-mode logic circuit having a multilayer structure has a problem that can not be guaranteed and the size of the appropriate output signal or when to be a low power source voltage, the operation is not possible. 최근들어 CMOS 반도체 공정 기술의 발달로 공정 선폭이 매우 좁아지고, 인가되는 전원 전압이 1V 이하로 낮아지고 있어 종래의 적층적 구조를 갖는 전류모드 논리회로를 적용하는 것에 대한 어려움이 늘고 있다. In recent years, become very narrow line width of the step in the development of the CMOS semiconductor process technology, the power supply voltage to be applied is lowered to less than 1V it has a difficulty for application of a current-mode logic circuit having a conventional layered structure increasing.

따라서, 낮은 전원 전압하에서도 안정적으로 동작하고, 적정한 출력 신호의 크기를 보장하는 전류모드 논리회로에 대한 고려가 필요하다. Thus, the low supply voltage and under stable operation, a consideration is necessary for the current-mode logic circuit which ensures the size of the appropriate output signal.

본 발명이 해결하고자 하는 과제는 전원 전압이 낮은 경우에도 안정적으로 동작이 가능하도록 하는 전류모드 논리회로를 제공하는 것이다. The problem to be solved by the present invention is to provide a current-mode logic circuit which enables a stable operation even if the low supply voltage.

본 발명이 해결하고자 하는 다른 과제는 낮은 전원 전압 하에서 종래의 전류모드 논리회로에 비하여 보다 큰 출력 신호의 크기를 제공하는 전류모드 논리회로를 제공하는 것이다. Another object is to provide a current-mode logic circuit providing a larger than the size of the output signal as compared with the conventional current-mode logic circuit under low power supply voltage to be solved by the present invention.

본 발명이 해결하고자 하는 다른 과제는 종래의 전류모드 논리회로를 개선하여 소요되는 전류 소스의 추가 없이, 입력 신호들간의 부조화(mismatch) 문제를 해결하는 전류모드 논리회로를 제공하는 것이다. Another object is no additional current sources are required to improve the conventional current mode logic circuit, to provide a current-mode logic circuit to correct the dissonance (mismatch) between the input signal problem to be solved by the present invention.

본 발명의 일 양태에 있어서, 본 발명의 실시예에 따른 전류모드 논리회로는 제1 전원전압이 제1 출력단을 통해 인가되고, 목적하는 논리식 In one aspect of the invention, the current-mode logic circuit in accordance with an embodiment of the present invention is applied through the first output a first power supply voltage, the logical expression for the purpose

Figure 112013018462526-pat00001
이 1일 때에만 전류가 흐르도록 구성된 제1 입력 트랜지스터 그룹, 제2 전원전압이 제2 출력단을 통해 인가되고, 상기 A first input transistor group, the second power supply voltage consisting only allow current to flow when one day is applied via a second output end, wherein
Figure 112013018462526-pat00002
의 보수(complement) 인 논리식 A conservative (complement) assertion
Figure 112013018462526-pat00003
이 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹 및 상기 제1 입력 트랜지스터 그룹의, 상기 제1 출력단의 반대단 및 상기 제2 트랜지스터 그룹의, 상기 제2 출력단의 반대단과 접지단 사이에 연결된 단일 전류원을 포함하여 논리 게이트를 구성한다. Between one day only the second input transistor group and the first input transistors of a group, the opposite end of the first output terminal and the second transistor group, the opposite end and the ground of the second output stage configured to flow an electric current only when to configure the logic gates comprise a single current source is connected.

입력 A 및 B에 대하여, 상기 With respect to inputs A and B, wherein

Figure 112013018462526-pat00004
silver
Figure 112013018462526-pat00005
, 상기 , remind
Figure 112013018462526-pat00006
silver
Figure 112013018462526-pat00007
이고, 상기 논리 게이트는 배타적 논리합(exclusive OR, XOR) 게이트일 수 있다. And the logic gate may be an exclusive-OR gate (exclusive OR, XOR).

상기 제1 트랜지스터 그룹은 입력 The first transistor group type

Figure 112013018462526-pat00008
가 인가된 제1 트랜지스터와 입력 Applying a first input transistor and the
Figure 112013018462526-pat00009
가 인가된 제2 트랜지스터가 직렬 연결된 제1 지로(branch)와, 입력 First Jiro (branch), an input for the authorized second transistor is connected in series
Figure 112013018462526-pat00010
가 인가된 제3 트랜지스터와 입력 Applying the third transistor and the input
Figure 112013018462526-pat00011
가 인가된 제4 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되며, 상기 제2 트랜지스터 그룹은 입력 The authorized and the fourth transistor is configured with a parallel connection of the second Jiro connected in series, the second transistor group is input
Figure 112013018462526-pat00012
가 인가된 제5 트랜지스터와 입력 It authorized the fifth transistor and the input
Figure 112013018462526-pat00013
가 인가된 제6 트랜지스터가 직렬 연결된 제3 지로와, 입력 Connected to the sixth transistor is in series with the third Jiro, the input
Figure 112013018462526-pat00014
가 인가된 제7 트랜지스터와 입력 Applying a seventh transistor and an input
Figure 112013018462526-pat00015
가 인가된 제8 트랜지스터가 직렬 연결된 제4 지로의 병렬 연결로 구성될 수 있다. Is connected to the eighth transistor is in series claim may be composed of a parallel connection of four Jiro.

상기 제1 트랜지스터 그룹에 병렬 연결되고, 상기 제1 트랜지스터 그룹과 대칭적 구조를 갖는 제3 트랜지스터 그룹 및 상기 제2 트랜지스터 그룹에 병렬 연결되고, 상기 제2 트랜지스터 그룹과 대칭적 구조를 갖는 제4 트랜지스터 그룹을 더 포함할 수 있다. The first being parallel connected to the transistor groups, the first being parallel connected to the third transistor group and the second transistor group having a transistor group with a symmetrical structure, the fourth transistor having a second transistor group and the symmetrical structure It may further comprise the group.

입력 A 및 B에 대하여, 상기 With respect to inputs A and B, wherein

Figure 112013018462526-pat00016
silver
Figure 112013018462526-pat00017
, 상기 , remind
Figure 112013018462526-pat00018
silver
Figure 112013018462526-pat00019
이고, 상기 논리 게이트는 논리합(OR) 게이트일 수 있다. And the logic gate may be a logical sum (OR) gate.

상기 제1 트랜지스터 그룹은 입력 The first transistor group type

Figure 112013018462526-pat00020
가 인가된 제1 트랜지스터를 포함하는 제1 지로와 입력 First and Jiro input comprising a first transistor is a
Figure 112013018462526-pat00021
가 인가된 제2 트랜지스터를 포함하는 제2 지로의 병렬 연결로 구성되며, 상기 제2 트랜지스터 그룹은 입력 That is composed of parallel connection of the second Jiro containing the authorized second transistor, the second transistor group is input
Figure 112013018462526-pat00022
가 인가된 제3 트랜지스터와 입력 Applying the third transistor and the input
Figure 112013018462526-pat00023
가 인가된 제4 트랜지스터의 직렬 연결로 구성될 수 있다. May be composed of a series connection of a fourth transistor is applied.

상기 제1 지로는 상기 제1 트랜지스터와 직렬 연결된, 입력 The first Jiro is connected in series with the first transistor, the input

Figure 112013018462526-pat00024
가 인가된 제5 트랜지스터를 더 포함하고, 상기 제2 지로는 상기 제2 트랜지스터와 직렬 연결된, 입력 Further comprising a fifth transistor and applying the second Jiro is connected in series with the second transistor, the input
Figure 112013018462526-pat00025
가 인가된 제6 트랜지스터를 더 포함하며, 상기 제2 트랜지스터 그룹에 병렬 연결되고, 상기 제2 트랜지스터 그룹과 대칭적 구조를 갖는 제4 트랜지스터 그룹을 더 포함할 수 있다. A further comprising a sixth transistor is applied, the second transistor being connected in parallel groups, wherein the may further include a fourth transistor having a second transistor group and the group symmetric structure.

입력 A 및 B에 대하여, 상기 With respect to inputs A and B, wherein

Figure 112013018462526-pat00026
silver
Figure 112013018462526-pat00027
, 상기 , remind
Figure 112013018462526-pat00028
silver
Figure 112013018462526-pat00029
이고, 상기 논리 게이트는 논리곱(AND) 게이트일 수 있다. And the logic gate may be a logical product (AND) gate.

상기 제1 트랜지스터 그룹은 입력 The first transistor group type

Figure 112013018462526-pat00030
가 인가된 제1 트랜지스터와 입력 Applying a first input transistor and the
Figure 112013018462526-pat00031
가 인가된 제2 트랜지스터의 직렬 연결로 구성되고, 상기 제2 트랜지스터 그룹은 입력 Is composed of a serial connection is of the second transistor, the second transistor group is input
Figure 112013018462526-pat00032
가 인가된 제3 트랜지스터를 포함하는 제1 지로와 입력 First and Jiro input including a third transistor applying a
Figure 112013018462526-pat00033
가 인가된 제4 트랜지스터를 포함하는 제2 지로의 병렬 연결로 구성될 수 있다. The it may be composed of a parallel connection of the second Jiro containing the authorized fourth transistor.

상기 제1 트랜지스터 그룹에 병렬 연결되고, 상기 제1 트랜지스터 그룹과 대칭적 구조를 갖는 제3 트랜지스터 그룹을 더 포함하고, 상기 제1 지로는 상기 제3 트랜지스터와 직렬 연결된, 입력 The first being parallel connected to the transistor group, said first group further comprises a third transistor having a transistor group with a symmetrical structure, the first Jiro is connected in series with the third transistor, an input

Figure 112013018462526-pat00034
가 인가된 제5 트랜지스터를 더 포함하며, 상기 제2 지로는 상기 제4 트랜지스터와 직렬 연결된, 입력 Is further comprising a fifth transistor is applied, the second Jiro is input in series with the fourth transistor,
Figure 112013018462526-pat00035
가 인가된 제6 트랜지스터를 더 포함할 수 있다. The may further comprise a sixth transistor is applied.

본 발명의 다양한 실시예에 따른 전류모드 논리회로는 비적층적 및 대칭적 구조의 전류모드 논리회로를 구현하여, 전원 전압이 낮은 경우에도 안정적으로 동작이 가능하며, 보다 큰 출력 신호의 크기를 보장 한다. Current-mode logic circuit in accordance with various embodiments of the present invention is to implement a current-mode logic circuit of the non-laminate enemy and symmetric structure, and the stable and can be operated even when a low power supply voltage, to ensure the more the size of a large output signal do. 또한, 추가적으로 소요되는 전류 소스가 없으며, 입력 신호들이 서로 대칭적이어서 입력 신호들간 부조화(mismatch) 문제를 해결할 수 있다. In addition, there is no current source is required additionally, the input signals can come to resolve the input signal between discordant (mismatch) symmetrical to each other problems.

도 1은 적층적 (stacked) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다. 1 is a circuit diagram of an XOR gate implemented in current-mode logic circuit having a multilayer enemy (stacked) structure.
도 2는 비적층적 (non-stacked) 구조를 갖는 전류모드 논리회로의 일례이다. 2 is an example of a current-mode logic circuit having a non-laminate enemy (non-stacked) structure.
도 3은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다. 3 is a circuit diagram of an XOR gate implemented in current-mode logic circuit having a non-layered structure according to an embodiment of the invention.
도 4는 본 발명의 실시예에 따른 비적층적 및 대칭적(symmetric) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다. 4 is a circuit diagram of an XOR gate implemented in current-mode logic circuit having a non-laminate enemy and symmetric (symmetric) structure according to an embodiment of the invention.
도 5은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트의 회로도이다. Figure 5 is a circuit diagram of an OR gate implementation in current-mode logic circuit having a non-layered structure according to an embodiment of the invention.
도 6는 본 발명의 실시예에 따른 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트의 회로도이다. Figure 6 is a circuit diagram of an OR gate implementation in current-mode logic circuit having a non-laminate enemy and symmetrical structure in the embodiment;
도 7은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트의 회로도이다. 7 is a circuit diagram of an AND gate implemented in current-mode logic circuit having a non-layered structure according to an embodiment of the invention.
도 8는 본 발명의 실시예에 따른 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트의 회로도이다. Figure 8 is a circuit diagram of an AND gate implemented in current-mode logic circuit having a non-laminate enemy and symmetrical structure in the embodiment;

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. The present invention is intended to illustrate the bars, reference to specific embodiments which may have a number of embodiments can be applied to various changes and describes them in detail from the following detailed description. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. This, however, is by no means to restrict the invention to the specific embodiments, it is to be understood as embracing all included in the spirit and scope of the present invention changes, equivalents and substitutes.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. In the following description of the present invention, a detailed description of known techniques that are determined to unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다. In addition, the number used in the process described in the specification (e.g., the first, second, etc.) is only identifier for distinguishing one component and another component.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다. In addition, although herein, a component is "is connected to" the other components or "connection is" when referred to as such, the one component is directly connected to the other components, or may be directly connected, in particular it is to be understood that the above is described to the contrary do not exist, the connection parameters for another element in between, or may be connected.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. With reference to the accompanying drawings, an embodiment of the present invention will be described in detail. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다. Of the same means, regardless of the figure number, to facilitate a thorough understanding in the following description of the present invention will be using the same reference numbers.

도 1은 적층적 (stacked) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다. 1 is a circuit diagram of an XOR gate implemented in current-mode logic circuit having a multilayer enemy (stacked) structure.

도 1의 XOR 게이트(gate)는 입력 신호 A를 입력 받는 입력 트랜지스터단 (110) 위에 입력 신호 B 를 입력 받는 입력 트랜지스터단(120)을 적층하여 구현된다. XOR gate of FIG. 1 (gate) is implemented by laminating the input signal input stage transistor 110, an input transistor-stage (120) receiving an input signal B on receiving the A. 이러한 적층구조로 인해, 입력 신호 A를 입력 받는 입력 트랜지스터단 (110)과 입력 신호 B를 입력 받는 입력 트랜지스터단(120)에 서로 다른 바이어스 전압을 인가해 주어야 한다. Because of this laminate structure, the need to apply a bias voltage different from each other in the input-stage transistor for receiving an input signal A (110) and the input signal input stage transistor receiving the B (120).

두 입력 트랜지스터단(110, 120)에 인가되는 바이어스 전압들은 입력 신호 A를 입력 받는 입력 트랜지스터단(110)이 항상 포화영역 (saturation region)에서 동작하여 입력 신호 B를 입력 받는 입력 트랜지스터단(120)의 전류원(current source)로 동작할 수 있도록 매우 주의해서 설계되어야 한다. Two input transistor stage bias voltages are input signal A received input transistor stage 110 is always saturated region input transistor-stage receiving an input signal B to operate in a (saturation region), (120), type applied to 110,120 of it must be very carefully designed to operate as a current source (current source). 하지만, 전원 전압이 보다 낮아질 경우 전류모드 논리회로의 동작이 불가능해지거나 충분한 출력 신호의 크기가 보장될 수 없는 문제가 있다. However, it is impossible or the operation of the current-mode logic circuit is a problem that can not be guaranteed and sufficient size of the output signal when the supply voltage is lower than.

이러한 문제를 해결하기 위하여 J. Savoj and B. Razavi의 논문 “A 10-Gb/s CMOS Clock and Data Recovery Circuit with a Half-Rate Linear Phase Detector,” IEEE Journal of Solid-State Circuits, vol. To solve this problem, the paper J. Savoj and B. Razavi "A 10-Gb / s CMOS Clock and Data Recovery Circuit with a Half-Rate Linear Phase Detector," IEEE Journal of Solid-State Circuits, vol. 36, no. 36, no. 5, May. 5, May. 2001. 및 선행 특허문헌 CML circuit devices having improved headroom, US 7388406, B2 와 같이 비적층적 (non-stacked) 구조를 사용한 전류모드 논리회로가 제안되었다. 2001 and prior patent document CML circuit devices having improved headroom, US 7388406, has a non-laminated ever current-mode logic circuit using the (non-stacked) structure proposed as B2.

도 2는 비적층적 구조를 갖는 전류모드 논리회로의 일례를 나타낸 것이다. 2 illustrates an example of a current-mode logic circuit having a non-layered structure. 도 2의 전류모드 논리회로는 XOR 게이트로서, 입력 신호 A를 입력 받는 입력 트랜지스터단(210) 과 입력 신호 B 를 입력 받는 입력 트랜지스터단(220, 230)을 적층하여 구현하는 대신에 적어도 하나 이상의 전류원(current source)을 추가하여 비적층적으로 구현된 것이다. As a current-mode logic circuit is an XOR gate of the second input signal input for receiving the A transistor stage 210 and the input signal input for receiving a B transistor stage (220, 230) for stacking at least one or more current sources, instead of implementing by adding the (current source) it is implemented as a non-laminate enemy. 즉, 입력 신호 A가 0 일 경우에는 입력 신호 B를 입력 받는 오른편에 위치한 입력 트랜지스터단(230)이 동작하고, 입력 신호 A 가 1 일 경우에는 입력 신호 B 를 입력 받는 왼편에 위치한 입력 트랜지스터단 (220) 이 동작하도록 설계되었다. That is, the input signal A is 0, there is the input transistor-stage (230) located to the right of receiving the input signal B operation, the input signal A a is 1, has only the input transistor located on the left side for receiving the input signal B ( 220) is designed to operate. 하지만, 이러한 구조는 도 1과 함께 설명한 적층적 구조로 인한 문제는 개선할 수 있으나, 전류원이 추가된다는 점에서 소모 전력이 증가하는 문제점을 초래한다. However, this structure is due to the laminated structure described in conjunction with Figure 1, the problem results in the problems that can be improved. However, the power consumption increases, in that the current source is added. 또한, 입력 신호 A는 PMOS(p-channel MOSFET) 트랜지스터에 인가되고 입력 신호 B는 NMOS(n-channel MOSFET) 트랜지스터에 인가되기 때문에, 입력 신호들이 마주하는 입력 임피던스 및 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비 대칭적이어서 입력 신호들간 부조화가 발생하는 문제가 있다. The input signal A is applied to the PMOS (p-channel MOSFET) transistor and the input signal B are NMOS because (n-channel MOSFET) is applied to the transistor, to the output signal from the input impedance and the input signal to the input signal to opposite Get delay time is non-symmetric with each other there is a problem that the input signal is between incongruity occurs.

도 3은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로를 나타낸 것이다. 3 shows a current-mode logic circuit having a non-layered structure according to an embodiment of the invention.

도 3의 전류모드 논리회로는 XOR 게이트(300)로서, 목적하는 논리식 Current-mode logic circuit in Figure 3 is an XOR gate 300, a logical expression that purpose

Figure 112013018462526-pat00036
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(311)과 목적하는 논리식 Is 1, the first input transistor groups 311 and the objective logical expression that is configured to flow an electric current only when
Figure 112013018462526-pat00037
의 보수(complement)인 논리식 A conservative (complement) assertion
Figure 112013018462526-pat00038
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(321)을 포함하여 구성될 수 있다. That can comprise a second input transistor group 321 is configured to flow an electric current only one day. 즉, 목적하는 논리식 The intention is that the logical expression
Figure 112013018462526-pat00039
가 1일 때에는 제1 입력 트랜지스터 그룹(311)에만 전류가 흐르고, 제2 입력 트랜지스터 그룹(321)에는 전류가 흐르지 않으므로 OUT=1 이 된다. When the first days, the first input transistor group 311, electric current only flows through the second input transistor group 321 is the OUT = 1, because current does not flow. 반대로, 목적하는 논리식 On the contrary, the purpose of the logical expression
Figure 112013018462526-pat00040
가 0일 때에는 제1 입력 트랜지스터 그룹(311) 에는 전류가 흐르지 않고, 제2 입력 트랜지스터 그룹(321)에만 전류가 흐르므로 OUT=0 이 된다. Since the first input transistor group 311, the current flows only in no current flow through the second input transistor group 321, when the 0 is the OUT = 0.

제1 입력 트랜지스터 그룹(311)은 목적하는 논리식 A first input transistor group 311 is a logical expression that purpose

Figure 112013018462526-pat00041
가 1일 때에만 전류를 흐르도록 하기 위하여, 도 3에 도시한 바와 같이 두 쌍의 직렬로 연결된 트랜지스터들을 병렬로 연결하고, 그 중 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에 In that each input transistor, when only one days to a current to flow, one of the transistors connected in series of two pairs connected in parallel as shown in Figure 3, and are connected in series a pair of which
Figure 112013018462526-pat00042
Wow
Figure 112013018462526-pat00043
를 인가하고, 다른 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에 For each of the input transistor and is, in series in the other pair
Figure 112013018462526-pat00044
Wow
Figure 112013018462526-pat00045
를 인가하여 구성될 수 있다. A may be applied to the configuration. 또한, 제2 입력 트랜지스터 그룹(321)은 목적하는 논리식 In addition, the second input transistor group 321 is a logical expression that purpose
Figure 112013018462526-pat00046
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00047
가 1일 때에만 전류를 흐르도록 하기 위하여, 도 3에 도시한 바와 같이 두 쌍의 직렬로 연결된 트랜지스터들을 병렬로 연결하고, 그 중 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에 In that each input transistor, when only one days to a current to flow, one of the transistors connected in series of two pairs connected in parallel as shown in Figure 3, and are connected in series a pair of which
Figure 112013018462526-pat00048
Wow
Figure 112013018462526-pat00049
를 인가하고, 다른 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에 For each of the input transistor and is, in series in the other pair
Figure 112013018462526-pat00050
Wow
Figure 112013018462526-pat00051
를 인가하여 구성될 수 있다. A may be applied to the configuration.

본 발명의 실시예에 따른 전류모드 논리회로는 종래의 적층적 구조를 사용한 전류모드 논리회로(일례로 도 1의 XOR 게이트 100)와 달리 입력 신호 A 를 입력 받는 트랜지스터들이 입력 신호 B를 입력 받는 트랜지스터들의 전류원으로 동작할 필요가 없으므로 입력 신호 A와 B를 입력 받는 모든 트랜지스터 그룹(311, 321)에 동일한 바이어스 전압을 인가해 줄 수 있다. Current-mode logic circuit in accordance with an embodiment of the present invention, the conventional laminated structure for receiving current mode logic circuit, type (an example in Fig XOR gate 100 of the first) and the contrast input to the transistor for receiving the input signal A signal B transistor using it is not necessary to the operation of the current source line can be applied by the same bias voltage to every transistor groups for receiving the input signals a and B (311, 321).

따라서, 도 3에 도시된 비적층적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조로 인해 발생하는 문제점을 개선할 수 있다. Therefore, the non-layered current-mode logic circuit having a structure shown in Figure 3 can improve problems caused by the conventional layered structure. 하지만, 도 3의 XOR 게이트(300)의 입력 신호 A와 B는 도 3에 도시된 바와 같이 제1 및 제2 입력 트랜지스터 그룹(311, 321)의 상단 또는 하단의 트랜지스터들에 각각 인가될 수 있기 때문에, 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비대칭적이어서 여전히 입력 신호들간 부조화가 발생할 수 있다. However, the input signals A and B of the XOR gate 300 of FIG. 3 can be applied respectively to the top or the bottom of the transistors of the first and second input transistor groups 311 and 321 as shown in Figure 3 Therefore, it may still occur between the input signal incongruity have a delay to the output signal from the input signal asymmetrically with each other come.

도 4는 본 발명의 실시예에 따른 비적층적이며 대칭적(symmetric) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트(400)의 회로도이다. 4 is a circuit diagram of the non-laminate enemy symmetrical (symmetric) XOR gate 400 is implemented in current mode logic circuit having a structure according to an embodiment of the invention.

도 4의 회로는 목적하는 논리식 Circuit of Figure 4 is a logical expression that purpose

Figure 112013018462526-pat00052
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(411)과 목적하는 논리식 Is 1, the first input transistor groups 411 and logical expression object which is configured to flow an electric current only when
Figure 112013018462526-pat00053
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00054
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(421)에 더하여, 제1 입력 트랜지스터 그룹(411)과 병렬로 연결되고, 제1 입력 트랜지스터 그룹(411)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제3 입력 트랜지스터 그룹(415)과, 제2 입력 트랜지스터 그룹(421)과 병렬로 연결되고 제2입력 트랜지스터 그룹(421)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제4 입력 트랜지스터 그룹(425)을 포함하여 구성될 수 있다. The addition on the first day a second input transistor group 421 is configured to only flow in the current time, the first being connected to the first input transistor groups 411 and in parallel, the one another above and below the input signal of the first input transistor groups 411 a third input transistor groups 415 and a second input transistor groups 421 and connected in parallel and a second input the fourth input transistors of the input signal of the transistor group 421 is configured by changing the positions to each other up and down is configured by changing the position It can comprise a group (425).

도 4의 회로에서 제1 입력 트랜지스터 그룹(411) 및 제2 입력 트랜지스터 그룹(421)은 도 3의 제1 입력 트랜지스터 그룹(311) 및 제2 입력 트랜지스터 그룹(321)에 해당한다. A first input transistor groups 411 and the second input transistor groups 421 in the circuit of Figure 4 corresponds to a first input transistor groups 311 and the second input transistor group 321 of FIG. 추가된 제3 입력 트랜지스터 그룹(415) 과 제4 입력 트랜지스터 그룹(421)에 의하여 도 4의 XOR 게이트(400)의 입력 신호 The input signal of the adding of the third input transistor groups 415 and the fourth input transistor group 4 Fig XOR gate 400 of the by 421

Figure 112013018462526-pat00055
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Figure 112013018462526-pat00056
는 제1, 제2, 제3, 제4 입력 트랜지스터 그룹(411, 421, 415, 및 425)의 상단 및 하단의 트랜지스터들에 골고루 인가되므로 입력 신호들간 부조화의 발생을 방지할 수 있다. Can prevent the first, second, third and fourth input transistor group (411, 421, 415, and 425) occur in the evenly incongruity between the input signal is applied, so the upper and lower ends of the transistors of the.

따라서, 도 4에 도시된 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조가 갖는 문제점을 개선함과 동시에 비대칭적 구조에 의해 발생하는 문제점을 개선할 수 있다. Thus, Figure 4 the non-laminate enemy and current-mode logic circuit having a symmetrical structure shown in can improve problems caused by the asymmetrical structure, and at the same time improve the problems of the conventional laminate structure.

도 5은 본 발명에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트(500)의 회로도이다. Figure 5 is a circuit diagram of an OR gate 500 that implements a non-layered current-mode logic circuit having a structure according to the present invention.

도 5의 회로는 목적하는 논리식 Circuit of Figure 5 is a logical expression that purpose

Figure 112013018462526-pat00057
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(511)과 목적하는 논리식 Is 1, the first input transistor groups 511 and logical expression object which is configured to flow an electric current only when
Figure 112013018462526-pat00058
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00059
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(521)을 포함하여 구성될 수 있다. That can comprise a second input transistor group 521 is configured to flow an electric current only one day. 즉, 목적하는 논리식 The intention is that the logical expression
Figure 112013018462526-pat00060
가 1일 때에는 제1 입력 트랜지스터 그룹(511)에만 전류가 흐르고, 제2 입력 트랜지스터 그룹(521)에는 전류가 흐르지 않으므로 OUT=1 이 된다. When the first days, the first input transistor group 511, electric current only flows through the second input transistor group 521 has become OUT = 1, because current does not flow. 반대로, 목적하는 논리식 On the contrary, the purpose of the logical expression
Figure 112013018462526-pat00061
가 0일 때에는 제1 입력 트랜지스터 그룹(511)에는 전류가 흐르지 않고, 제2 입력 트랜지스터 그룹 (521)에만 전류가 흐르므로 OUT=0 이 된다. Since the first input transistor group 511 has a current to flow not only to carry electrical current, the second input transistor group 521, when the 0 is the OUT = 0.

제1 입력 트랜지스터 그룹(511)은 목적하는 논리식 A first input transistor group 511 is a logical expression that purpose

Figure 112013018462526-pat00062
가 1일 때에만 전류를 흐르도록 하기 위하여 도 5에 도시한 바와 같이 두 트랜지스터들을 병렬로 연결하고, 각각의 트랜지스터 입력에 Is a day when the connection of two transistors as shown in Fig. 5 in order that the current flows only in parallel, with each transistor input
Figure 112013018462526-pat00063
Wow
Figure 112013018462526-pat00064
를 인가하여 구성될 수 있다. A may be applied to the configuration. 또한, 제2 입력 트랜지스터 그룹(521)은 상기 목적하는 논리식 In addition, the second input transistor group 521 is a logical expression for the purpose
Figure 112013018462526-pat00065
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00066
가 1일 때에만 전류를 흐르도록 하기 위하여 도 5에 도시한 바와 같이 두 트랜지스터를 직렬로 연결하고, 각각의 트랜지스터 입력에 Is a day when connecting the two transistors as shown in Fig. 5 in order that the current flows only in series, each transistor input
Figure 112013018462526-pat00067
Wow
Figure 112013018462526-pat00068
를 인가하여 구성될 수 있다. A may be applied to the configuration.

본 발명의 실시예에 따른 전류모드 논리회로는 종래의 적층적 구조를 사용한 전류모드 논리회로와 달리 입력 신호 A를 입력 받는 트랜지스터들이 입력 신호 B를 입력 받는 트랜지스터들의 전류원으로 동작할 필요가 없으므로 입력 신호 A와 B를 입력받는 모든 트랜지스터 그룹(511, 521)에 동일한 바이어스 전압을 인가해 줄 수 있다. Current-mode logic circuit in accordance with an embodiment of the present invention does not need to function as a current source by receiving an input to a transistor receiving an input signal A signal B unlike the current mode logic circuit using a conventional layered structure transistor input signal all the transistor groups (511, 521) for receiving the a and B can have the same by applying a bias voltage. 따라서, 도 5에 도시된 비적층적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조를 갖는 전류모드 논리회로가 갖는 문제점을 개선할 수 있다. Therefore, a current-mode logic circuit having a non-layered structure shown in Figure 5 can improve the problems of the current-mode logic circuit having a conventional layered structure. 하지만, 본 OR 게이트의 양단에 위치한 제1 입력 트랜지스터 그룹 (511)과 제2 입력 트랜지스터 그룹 (521)이 서로 대칭적이지 않으며, 도 5의 OR 게이트(500)의 입력 신호 However, the input signal of the first input transistor groups 511 and the second input transistor groups 521 does not have symmetry to each other, Figure 5 of the OR gate 500 is located at both ends of the OR gate

Figure 112013018462526-pat00069
Wow
Figure 112013018462526-pat00070
는 제2 입력 트랜지스터 그룹(521) 의 상단 또는 하단의 트랜지스터에 각각 인가될 수 있기 때문에, 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비대칭적이어서 여전히 입력 신호들간 부조화가 발생할 수 있다. It may result in the second input transistor groups 521 on the top or bottom of the transistor, because each can be applied, have a delay time until the output signal from the input signal asymmetrically with each other come between the input signal still incongruity.

도 6는 본 발명의 실시예에 따른 비적층적이며 대칭적인 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트(600)의 회로도이다. Figure 6 is a circuit diagram of an OR gate 600 is implemented as a current mode logic circuit having a non-laminate ever a symmetrical structure in the embodiment;

도 6의 회로는 목적하는 논리식 Circuit of Figure 6 is a logical expression that purpose

Figure 112013018462526-pat00071
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(611)과 목적하는 논리식 Is 1, the first input transistor groups 611 and logical expression object which is configured to flow an electric current only when
Figure 112013018462526-pat00072
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00073
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹 (621) 에 더하여, 제1 입력 트랜지스터 그룹(611) 과 직렬로 연결되고, 제1 입력 트랜지스터 그룹(611) 과 동일하게 구성된 제3 트랜지스터 그룹(615)과 제2 입력 트랜지스터 그룹(621)과 병렬로 연결되고, 제2 입력 트랜지스터 그룹(621)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제4 입력 트랜지스터 그룹(625)을 포함하여 구성될 수 있다. The third transistor is configured by adding a day second input transistor group 621 is configured to only flow through the current time, the second and the first input transistor connected to the group 611 and in series, in the same manner as the first input transistor groups 611 comprising: a group (615) and a second input transistor group of the fourth input transistor group 625 is configured by changing the positions to each other above and below the input signals 621 and are connected in parallel, the second input transistor groups 621 It can be.

도 6의 제1 입력 트랜지스터 그룹(611) 및 제2 입력 트랜지스터 그룹(621)은 각각도 5의 제1 입력 트랜지스터 그룹(511) 및 제2 입력 트랜지스터 그룹(521)에 해당한다. A first input transistor groups 611 and the second input transistor group 621 of Figure 6 corresponds to the first input transistor groups 511 and the second input transistor group 521 of FIG. 5, respectively. 도 6의 회로에서 추가된 제3 입력 트랜지스터 그룹(615) 과 제4 입력 트랜지스터 그룹(625)에 의하여 OR 게이트(600)의 양단에 위치한 제1 입력 트랜지스터 그룹(611) 및 제3 입력 트랜지스터 그룹 (615) 의 조합과 제2 입력 트랜지스터 그룹(621) 및 제4 입력 트랜지스터 그룹 (625) 의 조합이 서로 대칭적이고, 본 OR 게이트의 입력 신호 A third input transistor groups 615 and the fourth input transistor groups 625 by located at both ends of the OR gate 600. The first input transistor groups 611 and the third input transistor group is added in the circuit of Fig. 6 ( 615) combined with the second input transistor group 621, and fourth input transistors and the combination of the groups 625 symmetrical, an input signal of the OR gate of the

Figure 112013018462526-pat00074
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Figure 112013018462526-pat00075
는 도 6에 도시된 바와 같이 제1, 제2, 제3 및 제4 입력 트랜지스터 그룹(611, 621, 615, 및 625)의 상단 및 하단의 트랜지스터 그룹에 골고루 인가되므로 입력 신호들간 부조화가 발생하는 것을 방지할 수 있다. Is that the first, second, third and fourth input transistor groups evenly applied since the incongruity between the input signal to the transistor group of the top and bottom of the (611, 621, 615, and 625) occurs, as shown in Figure 6 It can be prevented.

따라서, 도 6에 도시된 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조가 갖는 문제점을 개선함과 동시에 비대칭적 구조에서 초래되는 문제점을 개선할 수 있다.. Therefore, a current-mode logic circuit having a non-laminate enemy and symmetrical structure shown in Figure 6 it is possible to improve the problems resulting from the asymmetric structure and at the same time improve the problems of the conventional laminate structure.

도 7은 본 발명에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트(700)의 회로도이다. 7 is a circuit diagram of the AND gate 700 is implemented in a non-layered current-mode logic circuit having a structure according to the present invention.

본 회로는 목적하는 논리식 This circuit is a logical expression that purpose

Figure 112013018462526-pat00076
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(711)과 목적하는 논리식 Is 1, the first input transistor groups 711 and logical expression object which is configured to flow an electric current only when
Figure 112013018462526-pat00077
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00078
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(721)을 포함하여 구성될 수 있다. That can comprise a second input transistor group 721 is configured to flow an electric current only one day. 즉, 목적하는 논리식 The intention is that the logical expression
Figure 112013018462526-pat00079
가 1일 때에는 제1 입력 트랜지스터 그룹(711)에만 전류가 흐르고, 제2 트랜지스터 그룹(721)에는 전류가 흐르지 않으므로 OUT=1 이 된다. When the first days, the first input transistor group 711, electric current only flows through the second transistor group 721, the current does not flow, so is the OUT = 1. 반대로, 목적하는 논리식 On the contrary, the purpose of the logical expression
Figure 112013018462526-pat00080
가 0일 때에는 제1 입력 트랜지스터 그룹(711)에는 전류가 흐르지 않고, 제2 입력 트랜지스터 그룹(721)에만 전류가 흐르므로 OUT=0 이 된다. Since the first input transistor group 711, the current flows only in no current flow through the second input transistor group 721, when the 0 is the OUT = 0.

제1 입력 트랜지스터 그룹 (711) 은 목적하는 논리식 A first input transistor group 711 is a logical expression that purpose

Figure 112013018462526-pat00081
가 1일 때에만 전류를 흐르도록 하기 위하여 도 7에 도시한 바와 같이 두 트랜지스터를 직렬로 연결하고, 각각의 트랜지스터 입력에 Is a day when connecting the two transistors as shown in Figure 7 to which only the flow of current in series, each transistor input
Figure 112013018462526-pat00082
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Figure 112013018462526-pat00083
를 인가하여 구성될 수 있다. A may be applied to the configuration. 또한, 제2 입력 트랜지스터 그룹(721)은 목적하는 논리식 In addition, the second input transistor group 721 is a logical expression that purpose
Figure 112013018462526-pat00084
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00085
가 1일 때에만 전류를 흐르도록 하기 위하여 도 7에 도시한 바와 같이 두 트랜지스터를 병렬로 연결하고, 각각의 트랜지스터 입력에 Is a day when connecting the two transistors as shown in FIG. 7 in order that the current flows only in parallel, with each transistor input
Figure 112013018462526-pat00086
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Figure 112013018462526-pat00087
를 인가하여 구성될 수 있다. A may be applied to the configuration.

본 발명의 실시예에 따른 전류모드 논리회로는 종래의 적층적 구조를 사용한 전류모드 논리회로와 달리 입력 신호 A 를 입력 받는 트랜지스터 그룹이 입력 신호 B 를 입력 받는 트랜지스터 그룹의 전류소스로 동작할 필요가 없으므로 입력 신호 A 와 B 를 입력받는 모든 트랜지스터 그룹(711, 721)에 동일한 바이어스 전압을 인가해 줄 수 있다. Current-mode logic circuit in accordance with an embodiment of the present invention, the conventional laminated structure needs to operate a a current source of the transistor group of the transistor groups for receiving the input signals A, unlike the current mode logic circuit receiving an input signal B with because it can give the same bias voltage is applied to the input signals a and B groups all transistors (711, 721) receiving the. 따라서, 도 7에 도시된 비 적층적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조를 갖는 전류모드 논리회로가 갖는 문제점을 개선할 수 있다. Therefore, a current-mode logic circuit having a non-layered structure shown in Fig. 7 it is possible to improve the problems of the current-mode logic circuit having a conventional layered structure. 하지만, 도 7의 AND 게이트(700)의 양단에 위치한 제1 입력 트랜지스터 그룹(711) 과 제2 입력 트랜지스터 그룹(721)이 서로 대칭적이지 않으며, AND 게이트의 입력 신호 However, also the first input transistor groups 711 and the second input transistor groups 721 situated at both ends of the AND gate 700 of the paper 7 is not symmetrical to each other, the input signal of the AND gate

Figure 112013018462526-pat00088
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Figure 112013018462526-pat00089
는 도 7에 도시된 바와 같이 제1 및 제2 입력 트랜지스터 그룹(711, 721)의 상단 또는 하단의 트랜지스터들에 각각 인가될 수 있기 때문에, 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비대칭적이어서 여전히 입력 신호들간 부조화가 발생할 수 있다. Will have an asymmetric first and second input transistor group, the delay time until the output signal from the input signal because it can be applied respectively to the top or bottom of the transistor of the (711, 721) as shown together in Figure 7 Come still it may occur between the input signal incongruity.

도 8는 본 발명의 실시예에 따른 비적층적 이며 대칭적인 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트(800)의 회로도이다. Figure 8 is a circuit diagram of the AND gate 800 is implemented as a current mode logic circuit having a non-laminate ever a symmetrical structure in the embodiment;

도 8의 목적하는 논리식 The purpose of the logical expression in Fig. 8

Figure 112013018462526-pat00090
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(811)과 목적하는 논리식 Is 1, the first input transistor groups 811 and logical expression object which is configured to flow an electric current only when
Figure 112013018462526-pat00091
의 보수인 논리식 Maintenance of the logical expression
Figure 112013018462526-pat00092
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(821) 에 추가로, 제1 입력 트랜지스터 그룹(811) 과 병렬로 연결되고, 제1 입력 트랜지스터 그룹(811)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제3 입력 트랜지스터 그룹 (815)과 제2 입력 트랜지스터 그룹 (821) 과 직렬로 연결되고, 제2 입력 트랜지스터 그룹(821) 과 동일하게 구성된 제4 입력 트랜지스터 그룹(825)를 포함하여 구성될 수 있다. The top and bottom of the second type in addition to the transistor group 821, the input signal of the first input transistor groups 811 and are connected in parallel, the first input transistor group 811 is configured to only flow a current when one days a third input transistor groups 815 and the second input transistor groups 821 and are connected in series, the second input transistor group of the fourth input transistor group including a 825 configured in the same way as in the (821) configured by changing the positions to each other and it may be configured. 도 8의 제1 입력 트랜지스터 그룹(811) 및 제2 입력 트랜지스터 그룹(821)는 각각 도 7의 제1 입력 트랜지스터 그룹(711) 및 제2 입력 트랜지스터 그룹(721)에 해당한다. A first input transistor groups 811 and the second input transistor group 821 of Figure 8 corresponds to the first input transistor groups 711 and the second input transistor group 721 of Figure 7, respectively. 도 8의 실시예에서 추가된 제3 입력 트랜지스터 그룹(815)과 제4 입력 트랜지스터 그룹(825)에 의하여 AND 게이트의 양단에 위치한 제1 입력 트랜지스터 그룹(811) 및 제3 입력 트랜지스터 그룹(815)의 조합과 제2 입력 트랜지스터 그룹(821) 및 제4 입력 트랜지스터 그룹(825)의 조합이 서로 대칭적이고, AND 게이트의 입력 신호 Also the third input transistor groups 815 and the fourth input transistor by a group (825) located at both ends of the AND gate first input transistor groups 811 and a third input transistor groups 815 added in the eighth embodiment of the combination and a second input transistor group 821, and fourth input transistors and the combination of the groups 825 symmetrical, an input signal of the aND gate of the
Figure 112013018462526-pat00093
Wow
Figure 112013018462526-pat00094
는 도 8에 도시된 바와 같이 제1, 제2, 제3, 및 제4 입력 트랜지스터 그룹(811, 821, 815 및 825)의 상단 및 하단의 트랜지스터들에 골고루 인가되므로 입력 신호들간 부조화 발생을 방지할 수 있다. Prevents the first, second, third, and fourth input transistor group incongruity occurs between the input signal so evenly applied to the top and bottom of the transistors of the (811, 821, 815 and 825) as shown in FIG. 8 can do. 따라서, 도 8에 도시된 비적층적 대칭 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조를 갖는 전류모드 논리회로가 갖는 문제점을 개선함과 동시에 비대칭적 구조에서 초래되는 문제점을 개선할 수 있다. Accordingly, the current-mode logic circuit having a non-layered symmetric structure shown in Figure 8 may improve problems resulting from the asymmetric structure and at the same time improve the problems of the current-mode logic circuit having a conventional layered structure .

상술한 도 3 내지 도 8과 함께 설명한 실시예는 본 발명에 따른 적층적이며 동시에 대칭적 구조를 갖는 전류모드 논리회로로 구현한 XOR, OR 및 AND 게이트를 예시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 비적층적이며 동시에 대칭적 구조를 갖는 전류모드 논리회로는 래취 (latch), NOR, NAND 게이트들 및 일반적인 논리식에도 적용될 수 있다. Embodiments described with the above-described Figures 3 to 8, for example, but to be described with a laminated ever according to the invention at the same time illustrating an XOR, OR and AND gates implemented in current-mode logic circuit having the symmetrical structure, the invention is thereto It not limited to, non-laminated enemy of the present invention at the same time current-mode logic circuit having a symmetrical structure can also be applied to raechwi (latch), the NOR, NAND gates and a general expression.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Wherein the varying of the invention within that range departing from the spirit and scope of the invention as set forth in the claims below has been described with reference to a preferred embodiment of the invention, those skilled in the art it will be appreciated that modifications and can be changed.

Figure 112013018462526-pat00095
, ,
Figure 112013018462526-pat00096
: 논리회로의 두 입력 신호 : Two input signals of the logic circuit
Figure 112013018462526-pat00097
: 논리회로의 출력 신호 : Output signal of the logic circuit

Claims (10)

  1. 제1 전원전압이 제1 출력단을 통해 인가되고, 입력 A first power supply voltage is applied via a first output end, the input
    Figure 112014061559814-pat00144
    가 인가된 제1 트랜지스터와 입력 Applying a first input transistor and the
    Figure 112014061559814-pat00145
    가 인가된 제2 트랜지스터가 직렬 연결된 제1 지로(branch)와, 입력 First Jiro (branch), an input for the authorized second transistor is connected in series
    Figure 112014061559814-pat00146
    가 인가된 제3 트랜지스터와 입력 Applying the third transistor and the input
    Figure 112014061559814-pat00147
    가 인가된 제4 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되는 제1 입력 트랜지스터 그룹; It is applied a first input transistor groups which fourth transistor is configured with a parallel connection of the second Jiro connected in series;
    제2 전원전압이 제2 출력단을 통해 인가되고, 입력 A second power supply voltage is applied via a second output end, the input
    Figure 112014061559814-pat00148
    가 인가된 제5 트랜지스터와 입력 It authorized the fifth transistor and the input
    Figure 112014061559814-pat00149
    가 인가된 제6 트랜지스터가 직렬 연결된 제3 지로와, 입력 Connected to the sixth transistor is in series with the third Jiro, the input
    Figure 112014061559814-pat00150
    가 인가된 제7 트랜지스터와 입력 Applying a seventh transistor and an input
    Figure 112014061559814-pat00151
    가 인가된 제8 트랜지스터가 직렬 연결된 제4 지로의 병렬 연결로 구성되는 제2 입력 트랜지스터 그룹; A second input transistor group is authorized to be the eighth transistor is configured with a parallel connection of a fourth Jiro connected in series;
    상기 제1 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제1 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제3 입력 트랜지스터 그룹; The first input being connected parallel to the transistor group, said first input transistor group and the symmetric structure the third input transistor having a group;
    상기 제2 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제2 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제4 입력 트랜지스터 그룹; The second being connected in parallel to the input transistor group, the second input transistor group and the symmetric structure the fourth input transistor group having; And
    상기 제1 입력 트랜지스터 그룹의 상기 제1 출력단의 반대단 및 상기 제2 입력 트랜지스터 그룹의 상기 제2 출력단의 반대단과 접지단 사이에 연결되며, 지속적으로 일정한 전류를 발생시키는 단일 전류원 A single current source to the second transistor group is connected between the first input of the first output terminals opposite end and the second input transistor and the second output end against end and the ground terminal of the group of, continuously generating a constant current
    을 포함하는 전류모드 논리회로. Current-mode logic circuit which includes a.
  2. 삭제 delete
  3. 삭제 delete
  4. 삭제 delete
  5. 삭제 delete
  6. 제1 전원전압이 제1 출력단을 통해 인가되고, 입력 A first power supply voltage is applied via a first output end, the input
    Figure 112014061559814-pat00152
    가 인가된 제1 트랜지스터와 입력 Applying a first input transistor and the
    Figure 112014061559814-pat00153
    가 인가된 제2 트랜지스터가 직렬 연결된 제1 지로와, 입력 Connected to the second transistor is in series with the first Jiro, the input
    Figure 112014061559814-pat00154
    가 인가된 제3 트랜지스터와 입력 Applying the third transistor and the input
    Figure 112014061559814-pat00155
    가 인가된 제4 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되는 제1 입력 트랜지스터 그룹; It is applied a first input transistor groups which fourth transistor is configured with a parallel connection of the second Jiro connected in series;
    제2 전원전압이 제2 출력단을 통해 인가되고, 입력 A second power supply voltage is applied via a second output end, the input
    Figure 112014061559814-pat00156
    가 인가된 제5 트랜지스터와 입력 It authorized the fifth transistor and the input
    Figure 112014061559814-pat00157
    가 인가된 제6 트랜지스터의 직렬 연결로 구성되는 제2 입력 트랜지스터 그룹; A second input transistor group consisting of the series connection of the sixth transistor is applied;
    상기 제2 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제2 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제 3 입력 트랜지스터 그룹; The second input is connected parallel to the transistor group, the second input transistor group and the symmetric structure the third input transistor having a group; And
    상기 제1 입력 트랜지스터 그룹의 상기 제1 출력단의 반대단 및 상기 제2 입력 트랜지스터 그룹의 상기 제2 출력단의 반대단과 접지단 사이에 연결되며, 지속적으로 일정한 전류를 발생시키는 단일 전류원 A single current source to the second transistor group is connected between the first input of the first output terminals opposite end and the second input transistor and the second output end against end and the ground terminal of the group of, continuously generating a constant current
    을 포함하는 전류모드 논리회로. Current-mode logic circuit which includes a.
  7. 삭제 delete
  8. 삭제 delete
  9. 제1 전원 전압이 제1 출력단을 통해 인가되고, 입력 A first power supply voltage is applied via a first output end, the input
    Figure 112014061559814-pat00158
    가 인가된 제1 트랜지스터와 입력 Applying a first input transistor and the
    Figure 112014061559814-pat00159
    가 인가된 제2 트랜지스터의 직렬 연결로 구성되는 제1 입력 트랜지스터 그룹; A first input transistor group consisting of the series connection of the applied second transistor;
    제2 전원전압이 제2 출력단을 통해 인가되고, 입력 A second power supply voltage is applied via a second output end, the input
    Figure 112014061559814-pat00160
    가 인가된 제3 트랜지스터와 입력 Applying the third transistor and the input
    Figure 112014061559814-pat00161
    가 인가된 제4 트랜지스터가 직렬 연결된 제1 지로와 입력 Connected to the fourth transistor is in series with the first input is Jiro
    Figure 112014061559814-pat00162
    가 인가된 제5 트랜지스터와 입력 It authorized the fifth transistor and the input
    Figure 112014061559814-pat00163
    가 인가된 제6 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되는 제2 입력 트랜지스터 그룹; A second input transistor group that is the sixth transistor is configured with a parallel connection of the second Jiro connected in series;
    상기 제1 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제1 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제3 입력 트랜지스터 그룹; The first input being connected parallel to the transistor group, said first input transistor group and the symmetric structure the third input transistor having a group; And
    상기 제1 입력 트랜지스터 그룹의 상기 제1 출력단의 반대단 및 상기 제2 입력 트랜지스터 그룹의 상기 제2 출력단의 반대단과 접지단 사이에 연결되며, 지속적으로 일정한 전류를 발생시키는 단일 전류원 A single current source to the second transistor group is connected between the first input of the first output terminals opposite end and the second input transistor and the second output end against end and the ground terminal of the group of, continuously generating a constant current
    을 포함하는 전류모드 논리회로. Current-mode logic circuit which includes a.
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