KR101428027B1 - Non-stacked and Symmetric Current Mode Logic Circuit - Google Patents

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KR101428027B1
KR101428027B1 KR1020130022399A KR20130022399A KR101428027B1 KR 101428027 B1 KR101428027 B1 KR 101428027B1 KR 1020130022399 A KR1020130022399 A KR 1020130022399A KR 20130022399 A KR20130022399 A KR 20130022399A KR 101428027 B1 KR101428027 B1 KR 101428027B1
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transistor group
input transistor
input
transistor
logic circuit
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변상진
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동국대학교 산학협력단
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Abstract

Disclosed is a non-stacked and symmetric current mode logic circuit. According to an embodiment of the present invention, the current mode logic circuit forms a logic gate by including: a first input transistor group applying a first power voltage through a first output terminal making a current flow only when a targeted logical expression is 1; a second input transistor group applying a second power voltage through a second output terminal making a current flow only when a logical expression, which is a complement to the same, is 1; and a single current source connected between the opposite terminal of the first output terminal of the first input transistor group, the opposite terminal of the second output terminal of the second transistor group, and an earthing terminal.

Description

비적층적 및 대칭적 전류모드 논리회로{Non-stacked and Symmetric Current Mode Logic Circuit}[0001] The present invention relates to a non-stacked and symmetrical current mode logic circuit,

본 발명은 논리회로에 관한 것으로, 보다 상세하게는 비적층적이며 대칭적인 특징을 갖는 전류모드 논리회로에 관한 것이다.
The present invention relates to a logic circuit, and more particularly, to a current mode logic circuit having non-stacked and symmetrical characteristics.

고속 디지털 집적회로에서는 수 GHz 이상의 고속 동작을 위하여 일반적인 디지털 논리회로 대신에 아날로그 회로와 유사한 전류모드 논리회로 (Current Mode Logic, CML)를 주로 사용한다.In high-speed digital integrated circuits, current mode logic (CML) similar to analog circuit is used instead of general digital logic circuit for high-speed operation of several GHz or more.

전류모드 논리회로는 반도체의 하나로, 이미터 결합의 전류를 사용한 고속 동작 비포화형 논리 회로이다. 전류모드 논리회로는 그 동작속도가 빨라 프리스케일러 등에 사용되고 있으며, 출력이 이미터 플로어 회로로 되어 있는 것을 ECL, 출력을 컬렉터에서 직접 얻는 것을 CML로 구별하기도 한다.The current-mode logic circuit is one of the semiconductors, and is a high-speed operation-unapplied logic circuit using the current of the emitter coupling. The current mode logic circuit is used in the prescaler because its operation speed is fast, and it is distinguished from the ECL that the output is an emitter floor circuit and the CML obtains the output directly from the collector.

종래의 전류모드 논리회로는 적층적(stacked) 구조로 구현 되어왔다. 적층적 구조를 갖는 전류모드 논리회로는 전원 전압이 낮아 질 경우, 그 동작이 불가능해지거나 적정한 출력 신호의 크기를 보장할 수 없는 문제점을 갖고 있다. 최근들어 CMOS 반도체 공정 기술의 발달로 공정 선폭이 매우 좁아지고, 인가되는 전원 전압이 1V 이하로 낮아지고 있어 종래의 적층적 구조를 갖는 전류모드 논리회로를 적용하는 것에 대한 어려움이 늘고 있다.Conventional current mode logic circuits have been implemented in a stacked structure. A current mode logic circuit having a stacked structure has a problem that when the power supply voltage is lowered, its operation becomes impossible or the size of an appropriate output signal can not be guaranteed. In recent years, due to the progress of CMOS semiconductor process technology, the process line width has become very narrow, and the applied power supply voltage has been lowered to 1 V or less, so that it is increasingly difficult to apply a current mode logic circuit having a conventional laminated structure.

따라서, 낮은 전원 전압하에서도 안정적으로 동작하고, 적정한 출력 신호의 크기를 보장하는 전류모드 논리회로에 대한 고려가 필요하다.
Therefore, it is necessary to consider a current mode logic circuit that operates stably even at a low power supply voltage and ensures a proper output signal size.

본 발명이 해결하고자 하는 과제는 전원 전압이 낮은 경우에도 안정적으로 동작이 가능하도록 하는 전류모드 논리회로를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a current mode logic circuit which can stably operate even when the power supply voltage is low.

본 발명이 해결하고자 하는 다른 과제는 낮은 전원 전압 하에서 종래의 전류모드 논리회로에 비하여 보다 큰 출력 신호의 크기를 제공하는 전류모드 논리회로를 제공하는 것이다.It is another object of the present invention to provide a current mode logic circuit that provides a larger output signal magnitude over conventional current mode logic circuits at lower supply voltages.

본 발명이 해결하고자 하는 다른 과제는 종래의 전류모드 논리회로를 개선하여 소요되는 전류 소스의 추가 없이, 입력 신호들간의 부조화(mismatch) 문제를 해결하는 전류모드 논리회로를 제공하는 것이다.
Another problem to be solved by the present invention is to provide a current mode logic circuit which solves the mismatch problem between input signals without adding a current source to the current mode logic circuit.

본 발명의 일 양태에 있어서, 본 발명의 실시예에 따른 전류모드 논리회로는 제1 전원전압이 제1 출력단을 통해 인가되고, 목적하는 논리식

Figure 112013018462526-pat00001
이 1일 때에만 전류가 흐르도록 구성된 제1 입력 트랜지스터 그룹, 제2 전원전압이 제2 출력단을 통해 인가되고, 상기
Figure 112013018462526-pat00002
의 보수(complement) 인 논리식
Figure 112013018462526-pat00003
이 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹 및 상기 제1 입력 트랜지스터 그룹의, 상기 제1 출력단의 반대단 및 상기 제2 트랜지스터 그룹의, 상기 제2 출력단의 반대단과 접지단 사이에 연결된 단일 전류원을 포함하여 논리 게이트를 구성한다.In one embodiment of the present invention, the current mode logic circuit according to the embodiment of the present invention is configured such that the first power source voltage is applied through the first output terminal,
Figure 112013018462526-pat00001
A first input transistor group configured to allow a current to flow only at a time of 1, a second power supply voltage is applied through a second output terminal,
Figure 112013018462526-pat00002
The complement formula
Figure 112013018462526-pat00003
A second input transistor group configured to flow a current only when the first input transistor group is at the first input terminal and a second input transistor group configured to flow current only when the first input transistor group is at the first output terminal, And a logic gate including a single connected current source.

입력 A 및 B에 대하여, 상기

Figure 112013018462526-pat00004
은
Figure 112013018462526-pat00005
, 상기
Figure 112013018462526-pat00006
은
Figure 112013018462526-pat00007
이고, 상기 논리 게이트는 배타적 논리합(exclusive OR, XOR) 게이트일 수 있다.For inputs A and B,
Figure 112013018462526-pat00004
silver
Figure 112013018462526-pat00005
, remind
Figure 112013018462526-pat00006
silver
Figure 112013018462526-pat00007
And the logic gate may be an exclusive OR (XOR) gate.

상기 제1 트랜지스터 그룹은 입력

Figure 112013018462526-pat00008
가 인가된 제1 트랜지스터와 입력
Figure 112013018462526-pat00009
가 인가된 제2 트랜지스터가 직렬 연결된 제1 지로(branch)와, 입력
Figure 112013018462526-pat00010
가 인가된 제3 트랜지스터와 입력
Figure 112013018462526-pat00011
가 인가된 제4 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되며, 상기 제2 트랜지스터 그룹은 입력
Figure 112013018462526-pat00012
가 인가된 제5 트랜지스터와 입력
Figure 112013018462526-pat00013
가 인가된 제6 트랜지스터가 직렬 연결된 제3 지로와, 입력
Figure 112013018462526-pat00014
가 인가된 제7 트랜지스터와 입력
Figure 112013018462526-pat00015
가 인가된 제8 트랜지스터가 직렬 연결된 제4 지로의 병렬 연결로 구성될 수 있다.The first transistor group
Figure 112013018462526-pat00008
And a second transistor
Figure 112013018462526-pat00009
A first branch connected in series with the second transistor to which the second transistor is applied,
Figure 112013018462526-pat00010
And a third transistor
Figure 112013018462526-pat00011
And the second transistor group is constituted by a parallel connection to a second ground, to which the fourth transistor is applied in series,
Figure 112013018462526-pat00012
And a fifth transistor
Figure 112013018462526-pat00013
A sixth transistor connected in series to the sixth transistor,
Figure 112013018462526-pat00014
And a second transistor
Figure 112013018462526-pat00015
And a fourth node connected in series with the eighth transistor connected in series.

상기 제1 트랜지스터 그룹에 병렬 연결되고, 상기 제1 트랜지스터 그룹과 대칭적 구조를 갖는 제3 트랜지스터 그룹 및 상기 제2 트랜지스터 그룹에 병렬 연결되고, 상기 제2 트랜지스터 그룹과 대칭적 구조를 갖는 제4 트랜지스터 그룹을 더 포함할 수 있다.A third transistor group connected in parallel to the first transistor group and having a symmetrical structure with the first transistor group and a fourth transistor group connected in parallel to the second transistor group, Group. ≪ / RTI >

입력 A 및 B에 대하여, 상기

Figure 112013018462526-pat00016
은
Figure 112013018462526-pat00017
, 상기
Figure 112013018462526-pat00018
은
Figure 112013018462526-pat00019
이고, 상기 논리 게이트는 논리합(OR) 게이트일 수 있다.For inputs A and B,
Figure 112013018462526-pat00016
silver
Figure 112013018462526-pat00017
, remind
Figure 112013018462526-pat00018
silver
Figure 112013018462526-pat00019
And the logic gate may be an OR gate.

상기 제1 트랜지스터 그룹은 입력

Figure 112013018462526-pat00020
가 인가된 제1 트랜지스터를 포함하는 제1 지로와 입력
Figure 112013018462526-pat00021
가 인가된 제2 트랜지스터를 포함하는 제2 지로의 병렬 연결로 구성되며, 상기 제2 트랜지스터 그룹은 입력
Figure 112013018462526-pat00022
가 인가된 제3 트랜지스터와 입력
Figure 112013018462526-pat00023
가 인가된 제4 트랜지스터의 직렬 연결로 구성될 수 있다.The first transistor group
Figure 112013018462526-pat00020
A first transistor including a first transistor to which the first transistor is applied,
Figure 112013018462526-pat00021
Wherein the second transistor group is constituted by a parallel connection to a second fuse including a second transistor,
Figure 112013018462526-pat00022
And a third transistor
Figure 112013018462526-pat00023
The fourth transistor may be connected in series.

상기 제1 지로는 상기 제1 트랜지스터와 직렬 연결된, 입력

Figure 112013018462526-pat00024
가 인가된 제5 트랜지스터를 더 포함하고, 상기 제2 지로는 상기 제2 트랜지스터와 직렬 연결된, 입력
Figure 112013018462526-pat00025
가 인가된 제6 트랜지스터를 더 포함하며, 상기 제2 트랜지스터 그룹에 병렬 연결되고, 상기 제2 트랜지스터 그룹과 대칭적 구조를 갖는 제4 트랜지스터 그룹을 더 포함할 수 있다.Wherein the first fuse includes an input coupled to the first transistor in series,
Figure 112013018462526-pat00024
Further comprising a fifth transistor to which the second transistor is applied, the second transistor being connected in series with the second transistor,
Figure 112013018462526-pat00025
And a fourth transistor group connected in parallel to the second transistor group and having a symmetrical structure with the second transistor group.

입력 A 및 B에 대하여, 상기

Figure 112013018462526-pat00026
은
Figure 112013018462526-pat00027
, 상기
Figure 112013018462526-pat00028
은
Figure 112013018462526-pat00029
이고, 상기 논리 게이트는 논리곱(AND) 게이트일 수 있다.For inputs A and B,
Figure 112013018462526-pat00026
silver
Figure 112013018462526-pat00027
, remind
Figure 112013018462526-pat00028
silver
Figure 112013018462526-pat00029
, And the logic gate may be a logical AND gate.

상기 제1 트랜지스터 그룹은 입력

Figure 112013018462526-pat00030
가 인가된 제1 트랜지스터와 입력
Figure 112013018462526-pat00031
가 인가된 제2 트랜지스터의 직렬 연결로 구성되고, 상기 제2 트랜지스터 그룹은 입력
Figure 112013018462526-pat00032
가 인가된 제3 트랜지스터를 포함하는 제1 지로와 입력
Figure 112013018462526-pat00033
가 인가된 제4 트랜지스터를 포함하는 제2 지로의 병렬 연결로 구성될 수 있다.The first transistor group
Figure 112013018462526-pat00030
And a second transistor
Figure 112013018462526-pat00031
And the second transistor group is constituted by a series connection of a second transistor to which an input
Figure 112013018462526-pat00032
And a third transistor having an input
Figure 112013018462526-pat00033
And a second node including a fourth transistor to which the fourth transistor is applied.

상기 제1 트랜지스터 그룹에 병렬 연결되고, 상기 제1 트랜지스터 그룹과 대칭적 구조를 갖는 제3 트랜지스터 그룹을 더 포함하고, 상기 제1 지로는 상기 제3 트랜지스터와 직렬 연결된, 입력

Figure 112013018462526-pat00034
가 인가된 제5 트랜지스터를 더 포함하며, 상기 제2 지로는 상기 제4 트랜지스터와 직렬 연결된, 입력
Figure 112013018462526-pat00035
가 인가된 제6 트랜지스터를 더 포함할 수 있다.
And a third transistor group connected in parallel to the first transistor group and having a symmetrical structure with the first transistor group,
Figure 112013018462526-pat00034
Further comprising a fifth transistor to which the fourth transistor is applied,
Figure 112013018462526-pat00035
And a sixth transistor to which the first transistor is applied.

본 발명의 다양한 실시예에 따른 전류모드 논리회로는 비적층적 및 대칭적 구조의 전류모드 논리회로를 구현하여, 전원 전압이 낮은 경우에도 안정적으로 동작이 가능하며, 보다 큰 출력 신호의 크기를 보장 한다. 또한, 추가적으로 소요되는 전류 소스가 없으며, 입력 신호들이 서로 대칭적이어서 입력 신호들간 부조화(mismatch) 문제를 해결할 수 있다.
The current mode logic circuit according to various embodiments of the present invention implements a current mode logic circuit of a non-stacked and symmetrical structure, so that it can stably operate even when the power source voltage is low, and assures a larger output signal size do. In addition, there is no additional current source, and the input signals are symmetrical to each other, thereby solving the problem of mismatching between input signals.

도 1은 적층적 (stacked) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다.
도 2는 비적층적 (non-stacked) 구조를 갖는 전류모드 논리회로의 일례이다.
도 3은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다.
도 4는 본 발명의 실시예에 따른 비적층적 및 대칭적(symmetric) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다.
도 5은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트의 회로도이다.
도 6는 본 발명의 실시예에 따른 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트의 회로도이다.
도 7은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트의 회로도이다.
도 8는 본 발명의 실시예에 따른 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트의 회로도이다.1 is a circuit diagram of an XOR gate implemented by a current mode logic circuit having a stacked structure.
2 is an example of a current mode logic circuit having a non-stacked structure.
3 is a circuit diagram of an XOR gate implemented by a current mode logic circuit having a non-stacked structure according to an embodiment of the present invention.
4 is a circuit diagram of an XOR gate implemented with a current mode logic circuit having a non-stacked and symmetric structure according to an embodiment of the present invention.
5 is a circuit diagram of an OR gate implemented in a current mode logic circuit having a non-stacked structure according to an embodiment of the present invention.
6 is a circuit diagram of an OR gate implemented by a current mode logic circuit having a non-stacked and symmetric structure according to an embodiment of the present invention.
7 is a circuit diagram of an AND gate implemented by a current mode logic circuit having a non-stacked structure according to an embodiment of the present invention.
8 is a circuit diagram of an AND gate implemented by a current mode logic circuit having a non-stacked and symmetrical structure according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In addition, numerals (e.g., first, second, etc.) used in the description of the present invention are merely an identifier for distinguishing one component from another.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.Also, in this specification, when an element is referred to as being "connected" or "connected" with another element, the element may be directly connected or directly connected to the other element, It should be understood that, unless an opposite description is present, it may be connected or connected via another element in the middle.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In order to facilitate a thorough understanding of the present invention, the same reference numerals are used for the same means regardless of the number of the drawings.

도 1은 적층적 (stacked) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트의 회로도이다.1 is a circuit diagram of an XOR gate implemented by a current mode logic circuit having a stacked structure.

도 1의 XOR 게이트(gate)는 입력 신호 A를 입력 받는 입력 트랜지스터단 (110) 위에 입력 신호 B 를 입력 받는 입력 트랜지스터단(120)을 적층하여 구현된다. 이러한 적층구조로 인해, 입력 신호 A를 입력 받는 입력 트랜지스터단 (110)과 입력 신호 B를 입력 받는 입력 트랜지스터단(120)에 서로 다른 바이어스 전압을 인가해 주어야 한다.The XOR gate of FIG. 1 is implemented by stacking an input transistor stage 120 receiving an input signal B on an input transistor stage 110 receiving an input signal A. FIG. Due to such a laminated structure, a different bias voltage must be applied to the input transistor stage 110 receiving the input signal A and the input transistor stage 120 receiving the input signal B.

두 입력 트랜지스터단(110, 120)에 인가되는 바이어스 전압들은 입력 신호 A를 입력 받는 입력 트랜지스터단(110)이 항상 포화영역 (saturation region)에서 동작하여 입력 신호 B를 입력 받는 입력 트랜지스터단(120)의 전류원(current source)로 동작할 수 있도록 매우 주의해서 설계되어야 한다. 하지만, 전원 전압이 보다 낮아질 경우 전류모드 논리회로의 동작이 불가능해지거나 충분한 출력 신호의 크기가 보장될 수 없는 문제가 있다.The bias voltages applied to the two input transistors 110 and 120 are input to the input transistor stage 120 in which the input transistor stage 110 receiving the input signal A always operates in a saturation region to receive the input signal B, And should be designed with extreme care to be able to operate as a current source. However, when the power supply voltage is lowered, the operation of the current mode logic circuit becomes impossible or a problem that a sufficient output signal size can not be guaranteed.

이러한 문제를 해결하기 위하여 J. Savoj and B. Razavi의 논문 “A 10-Gb/s CMOS Clock and Data Recovery Circuit with a Half-Rate Linear Phase Detector,” IEEE Journal of Solid-State Circuits, vol. 36, no. 5, May. 2001. 및 선행 특허문헌 CML circuit devices having improved headroom, US 7388406, B2 와 같이 비적층적 (non-stacked) 구조를 사용한 전류모드 논리회로가 제안되었다.In order to solve this problem, J. Savoj and B. Razavi, "A 10-Gb / s CMOS Clock and Data Recovery Circuit with a Half-Rate Linear Phase Detector," IEEE Journal of Solid-State Circuits, vol. 36, no. 5, May. A current mode logic circuit using a non-stacked structure such as the CML circuit devices having improved headroom, US 7388406, and B2 has been proposed.

도 2는 비적층적 구조를 갖는 전류모드 논리회로의 일례를 나타낸 것이다. 도 2의 전류모드 논리회로는 XOR 게이트로서, 입력 신호 A를 입력 받는 입력 트랜지스터단(210) 과 입력 신호 B 를 입력 받는 입력 트랜지스터단(220, 230)을 적층하여 구현하는 대신에 적어도 하나 이상의 전류원(current source)을 추가하여 비적층적으로 구현된 것이다. 즉, 입력 신호 A가 0 일 경우에는 입력 신호 B를 입력 받는 오른편에 위치한 입력 트랜지스터단(230)이 동작하고, 입력 신호 A 가 1 일 경우에는 입력 신호 B 를 입력 받는 왼편에 위치한 입력 트랜지스터단 (220) 이 동작하도록 설계되었다. 하지만, 이러한 구조는 도 1과 함께 설명한 적층적 구조로 인한 문제는 개선할 수 있으나, 전류원이 추가된다는 점에서 소모 전력이 증가하는 문제점을 초래한다. 또한, 입력 신호 A는 PMOS(p-channel MOSFET) 트랜지스터에 인가되고 입력 신호 B는 NMOS(n-channel MOSFET) 트랜지스터에 인가되기 때문에, 입력 신호들이 마주하는 입력 임피던스 및 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비 대칭적이어서 입력 신호들간 부조화가 발생하는 문제가 있다.Fig. 2 shows an example of a current mode logic circuit having a non-stacked structure. The current mode logic circuit of FIG. 2 includes an input transistor stage 210 receiving an input signal A and an input transistor stage 220 and 230 receiving an input signal B as an XOR gate. (current source). That is, when the input signal A is 0, the input transistor stage 230 located on the right side receiving the input signal B operates. When the input signal A is 1, the input transistor stage 220 are designed to operate. However, this structure can improve the problem due to the stacked structure described in conjunction with FIG. 1, but it also increases the consumed power in that a current source is added. Further, since the input signal A is applied to the PMOS (p-channel MOSFET) transistor and the input signal B is applied to the NMOS (n-channel MOSFET) transistor, the input impedance of the input signals and the output signal There is a problem that mismatching occurs between the input signals due to the non-symmetrical delay times.

도 3은 본 발명의 실시예에 따른 비적층적 구조를 갖는 전류모드 논리회로를 나타낸 것이다.3 shows a current mode logic circuit having a non-stacked structure according to an embodiment of the present invention.

도 3의 전류모드 논리회로는 XOR 게이트(300)로서, 목적하는 논리식

Figure 112013018462526-pat00036
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(311)과 목적하는 논리식
Figure 112013018462526-pat00037
의 보수(complement)인 논리식
Figure 112013018462526-pat00038
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(321)을 포함하여 구성될 수 있다. 즉, 목적하는 논리식
Figure 112013018462526-pat00039
가 1일 때에는 제1 입력 트랜지스터 그룹(311)에만 전류가 흐르고, 제2 입력 트랜지스터 그룹(321)에는 전류가 흐르지 않으므로 OUT=1 이 된다. 반대로, 목적하는 논리식
Figure 112013018462526-pat00040
가 0일 때에는 제1 입력 트랜지스터 그룹(311) 에는 전류가 흐르지 않고, 제2 입력 트랜지스터 그룹(321)에만 전류가 흐르므로 OUT=0 이 된다.The current mode logic circuit of FIG. 3 is an XOR gate 300,
Figure 112013018462526-pat00036
The first input transistor group 311 configured to flow a current only when the first input transistor group 311 is at 1,
Figure 112013018462526-pat00037
The complement formula
Figure 112013018462526-pat00038
And a second input transistor group 321 configured to flow a current only when the first input transistor group 321 is at 1. [ That is,
Figure 112013018462526-pat00039
The current flows only to the first input transistor group 311 and the current does not flow through the second input transistor group 321. Therefore, OUT = 1. Conversely,
Figure 112013018462526-pat00040
The current does not flow through the first input transistor group 311 and the current flows only to the second input transistor group 321. Therefore, OUT = 0.

제1 입력 트랜지스터 그룹(311)은 목적하는 논리식

Figure 112013018462526-pat00041
가 1일 때에만 전류를 흐르도록 하기 위하여, 도 3에 도시한 바와 같이 두 쌍의 직렬로 연결된 트랜지스터들을 병렬로 연결하고, 그 중 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에
Figure 112013018462526-pat00042
와
Figure 112013018462526-pat00043
를 인가하고, 다른 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에
Figure 112013018462526-pat00044
와
Figure 112013018462526-pat00045
를 인가하여 구성될 수 있다. 또한, 제2 입력 트랜지스터 그룹(321)은 목적하는 논리식
Figure 112013018462526-pat00046
의 보수인 논리식
Figure 112013018462526-pat00047
가 1일 때에만 전류를 흐르도록 하기 위하여, 도 3에 도시한 바와 같이 두 쌍의 직렬로 연결된 트랜지스터들을 병렬로 연결하고, 그 중 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에
Figure 112013018462526-pat00048
와
Figure 112013018462526-pat00049
를 인가하고, 다른 한 쌍의 직렬로 연결된 각각의 트랜지스터 입력에
Figure 112013018462526-pat00050
와
Figure 112013018462526-pat00051
를 인가하여 구성될 수 있다.The first input transistor group 311 is a logic circuit
Figure 112013018462526-pat00041
In order to allow the current to flow only at the time of 1, the two pairs of serially connected transistors are connected in parallel as shown in FIG. 3, and a pair of serially connected transistors
Figure 112013018462526-pat00042
Wow
Figure 112013018462526-pat00043
To each of the other pair of serially connected transistor inputs
Figure 112013018462526-pat00044
Wow
Figure 112013018462526-pat00045
And the like. Further, the second input transistor group 321 is a logic circuit
Figure 112013018462526-pat00046
And
Figure 112013018462526-pat00047
In order to allow the current to flow only at the time of 1, the two pairs of serially connected transistors are connected in parallel as shown in FIG. 3, and a pair of serially connected transistors
Figure 112013018462526-pat00048
Wow
Figure 112013018462526-pat00049
To each of the other pair of serially connected transistor inputs
Figure 112013018462526-pat00050
Wow
Figure 112013018462526-pat00051
And the like.

본 발명의 실시예에 따른 전류모드 논리회로는 종래의 적층적 구조를 사용한 전류모드 논리회로(일례로 도 1의 XOR 게이트 100)와 달리 입력 신호 A 를 입력 받는 트랜지스터들이 입력 신호 B를 입력 받는 트랜지스터들의 전류원으로 동작할 필요가 없으므로 입력 신호 A와 B를 입력 받는 모든 트랜지스터 그룹(311, 321)에 동일한 바이어스 전압을 인가해 줄 수 있다.The current mode logic circuit according to the embodiment of the present invention differs from the current mode logic circuit (XOR gate 100 in FIG. 1 for example) using a conventional laminated structure in that transistors receiving the input signal A receive the input signal B It is possible to apply the same bias voltage to all the transistor groups 311 and 321 receiving the input signals A and B.

따라서, 도 3에 도시된 비적층적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조로 인해 발생하는 문제점을 개선할 수 있다. 하지만, 도 3의 XOR 게이트(300)의 입력 신호 A와 B는 도 3에 도시된 바와 같이 제1 및 제2 입력 트랜지스터 그룹(311, 321)의 상단 또는 하단의 트랜지스터들에 각각 인가될 수 있기 때문에, 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비대칭적이어서 여전히 입력 신호들간 부조화가 발생할 수 있다.Therefore, the current mode logic circuit having the non-stacked structure shown in FIG. 3 can improve the problems caused by the conventional stacked structure. However, the input signals A and B of the XOR gate 300 of FIG. 3 may be applied to the upper or lower transistors of the first and second input transistor groups 311 and 321, respectively, as shown in FIG. 3 Therefore, the delay time from the input signals to the output signal is asymmetrical to each other, so that there may still occur inconsistency between the input signals.

도 4는 본 발명의 실시예에 따른 비적층적이며 대칭적(symmetric) 구조를 갖는 전류모드 논리회로로 구현한 XOR 게이트(400)의 회로도이다.4 is a circuit diagram of an XOR gate 400 implemented as a current mode logic circuit having a non-stacked, symmetric structure according to an embodiment of the present invention.

도 4의 회로는 목적하는 논리식

Figure 112013018462526-pat00052
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(411)과 목적하는 논리식
Figure 112013018462526-pat00053
의 보수인 논리식
Figure 112013018462526-pat00054
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(421)에 더하여, 제1 입력 트랜지스터 그룹(411)과 병렬로 연결되고, 제1 입력 트랜지스터 그룹(411)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제3 입력 트랜지스터 그룹(415)과, 제2 입력 트랜지스터 그룹(421)과 병렬로 연결되고 제2입력 트랜지스터 그룹(421)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제4 입력 트랜지스터 그룹(425)을 포함하여 구성될 수 있다.The circuit of Fig.
Figure 112013018462526-pat00052
A first input transistor group 411 configured to flow a current only when the first input transistor group 411 is at 1,
Figure 112013018462526-pat00053
And
Figure 112013018462526-pat00054
Is connected in parallel with the first input transistor group 411 in addition to the second input transistor group 421 configured to flow current only when the first input transistor group 411 is at 1, A third input transistor group 415 configured by changing the position of the first input transistor group 421 and a fourth input transistor 415 connected in parallel with the second input transistor group 421 and being arranged above and below the input signals of the second input transistor group 421, And a group 425.

도 4의 회로에서 제1 입력 트랜지스터 그룹(411) 및 제2 입력 트랜지스터 그룹(421)은 도 3의 제1 입력 트랜지스터 그룹(311) 및 제2 입력 트랜지스터 그룹(321)에 해당한다. 추가된 제3 입력 트랜지스터 그룹(415) 과 제4 입력 트랜지스터 그룹(421)에 의하여 도 4의 XOR 게이트(400)의 입력 신호

Figure 112013018462526-pat00055
와
Figure 112013018462526-pat00056
는 제1, 제2, 제3, 제4 입력 트랜지스터 그룹(411, 421, 415, 및 425)의 상단 및 하단의 트랜지스터들에 골고루 인가되므로 입력 신호들간 부조화의 발생을 방지할 수 있다.In the circuit of FIG. 4, the first input transistor group 411 and the second input transistor group 421 correspond to the first input transistor group 311 and the second input transistor group 321 in FIG. The fourth input transistor group 421 and the added third input transistor group 415 cause the input signal of the XOR gate 400 of FIG.
Figure 112013018462526-pat00055
Wow
Figure 112013018462526-pat00056
Are uniformly applied to the upper and lower transistors of the first, second, third, and fourth input transistor groups 411, 421, 415, and 425, thereby preventing occurrence of incoincidence between input signals.

따라서, 도 4에 도시된 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조가 갖는 문제점을 개선함과 동시에 비대칭적 구조에 의해 발생하는 문제점을 개선할 수 있다.Therefore, the current mode logic circuit having the non-stacked and symmetric structure shown in FIG. 4 can improve the problems of the conventional stacked structure and improve the problems caused by the asymmetric structure.

도 5은 본 발명에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트(500)의 회로도이다.5 is a circuit diagram of an OR gate 500 implemented by a current mode logic circuit having a non-stacked structure according to the present invention.

도 5의 회로는 목적하는 논리식

Figure 112013018462526-pat00057
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(511)과 목적하는 논리식
Figure 112013018462526-pat00058
의 보수인 논리식
Figure 112013018462526-pat00059
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(521)을 포함하여 구성될 수 있다. 즉, 목적하는 논리식
Figure 112013018462526-pat00060
가 1일 때에는 제1 입력 트랜지스터 그룹(511)에만 전류가 흐르고, 제2 입력 트랜지스터 그룹(521)에는 전류가 흐르지 않으므로 OUT=1 이 된다. 반대로, 목적하는 논리식
Figure 112013018462526-pat00061
가 0일 때에는 제1 입력 트랜지스터 그룹(511)에는 전류가 흐르지 않고, 제2 입력 트랜지스터 그룹 (521)에만 전류가 흐르므로 OUT=0 이 된다.The circuit of Fig.
Figure 112013018462526-pat00057
A first input transistor group 511 configured to flow a current only when the first input transistor group 511 is at 1,
Figure 112013018462526-pat00058
And
Figure 112013018462526-pat00059
And a second input transistor group 521 configured to flow a current only when the first input transistor group 521 is at 1. [ That is,
Figure 112013018462526-pat00060
The current flows only to the first input transistor group 511 and the current does not flow through the second input transistor group 521, so OUT = 1. Conversely,
Figure 112013018462526-pat00061
The current does not flow through the first input transistor group 511 and the current flows only to the second input transistor group 521. Therefore, OUT = 0.

제1 입력 트랜지스터 그룹(511)은 목적하는 논리식

Figure 112013018462526-pat00062
가 1일 때에만 전류를 흐르도록 하기 위하여 도 5에 도시한 바와 같이 두 트랜지스터들을 병렬로 연결하고, 각각의 트랜지스터 입력에
Figure 112013018462526-pat00063
와
Figure 112013018462526-pat00064
를 인가하여 구성될 수 있다. 또한, 제2 입력 트랜지스터 그룹(521)은 상기 목적하는 논리식
Figure 112013018462526-pat00065
의 보수인 논리식
Figure 112013018462526-pat00066
가 1일 때에만 전류를 흐르도록 하기 위하여 도 5에 도시한 바와 같이 두 트랜지스터를 직렬로 연결하고, 각각의 트랜지스터 입력에
Figure 112013018462526-pat00067
와
Figure 112013018462526-pat00068
를 인가하여 구성될 수 있다.The first input transistor group 511 is a logic circuit
Figure 112013018462526-pat00062
The two transistors are connected in parallel to each other as shown in Fig.
Figure 112013018462526-pat00063
Wow
Figure 112013018462526-pat00064
And the like. Further, the second input transistor group 521 is connected to the above-
Figure 112013018462526-pat00065
And
Figure 112013018462526-pat00066
In order to allow the current to flow only at the time of 1, the two transistors are connected in series as shown in FIG. 5,
Figure 112013018462526-pat00067
Wow
Figure 112013018462526-pat00068
And the like.

본 발명의 실시예에 따른 전류모드 논리회로는 종래의 적층적 구조를 사용한 전류모드 논리회로와 달리 입력 신호 A를 입력 받는 트랜지스터들이 입력 신호 B를 입력 받는 트랜지스터들의 전류원으로 동작할 필요가 없으므로 입력 신호 A와 B를 입력받는 모든 트랜지스터 그룹(511, 521)에 동일한 바이어스 전압을 인가해 줄 수 있다. 따라서, 도 5에 도시된 비적층적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조를 갖는 전류모드 논리회로가 갖는 문제점을 개선할 수 있다. 하지만, 본 OR 게이트의 양단에 위치한 제1 입력 트랜지스터 그룹 (511)과 제2 입력 트랜지스터 그룹 (521)이 서로 대칭적이지 않으며, 도 5의 OR 게이트(500)의 입력 신호

Figure 112013018462526-pat00069
와
Figure 112013018462526-pat00070
는 제2 입력 트랜지스터 그룹(521) 의 상단 또는 하단의 트랜지스터에 각각 인가될 수 있기 때문에, 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비대칭적이어서 여전히 입력 신호들간 부조화가 발생할 수 있다.The current mode logic circuit according to the embodiment of the present invention does not require the transistors receiving the input signal A to operate as a current source of the transistors receiving the input signal B unlike the current mode logic circuit using the conventional laminated structure, The same bias voltage can be applied to all the transistor groups 511 and 521 receiving A and B, respectively. Therefore, the current mode logic circuit having the non-stacked structure shown in Fig. 5 can solve the problems of the current mode logic circuit having the conventional stacked structure. However, the first input transistor group 511 and the second input transistor group 521 located at both ends of the present OR gate are not symmetrical to each other, and the input signal of the OR gate 500 of FIG. 5
Figure 112013018462526-pat00069
Wow
Figure 112013018462526-pat00070
Can be applied to the upper or lower transistors of the second input transistor group 521, respectively, so that the delay time from the input signals to the output signal is asymmetrical with respect to each other, so that mismatching between input signals may still occur.

도 6는 본 발명의 실시예에 따른 비적층적이며 대칭적인 구조를 갖는 전류모드 논리회로로 구현한 OR 게이트(600)의 회로도이다.6 is a circuit diagram of an OR gate 600 implemented as a current mode logic circuit having a non-stacked and symmetrical structure according to an embodiment of the present invention.

도 6의 회로는 목적하는 논리식

Figure 112013018462526-pat00071
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(611)과 목적하는 논리식
Figure 112013018462526-pat00072
의 보수인 논리식
Figure 112013018462526-pat00073
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹 (621) 에 더하여, 제1 입력 트랜지스터 그룹(611) 과 직렬로 연결되고, 제1 입력 트랜지스터 그룹(611) 과 동일하게 구성된 제3 트랜지스터 그룹(615)과 제2 입력 트랜지스터 그룹(621)과 병렬로 연결되고, 제2 입력 트랜지스터 그룹(621)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제4 입력 트랜지스터 그룹(625)을 포함하여 구성될 수 있다. The circuit of Fig.
Figure 112013018462526-pat00071
A first input transistor group 611 configured to flow a current only when it is 1,
Figure 112013018462526-pat00072
And
Figure 112013018462526-pat00073
The third transistor group 611 is connected in series with the first input transistor group 611 and is configured in the same manner as the first input transistor group 611, in addition to the second input transistor group 621 configured to flow current only when the first input transistor group 611 is at 1, And a fourth input transistor group 625 connected in parallel with the group 615 and the second input transistor group 621 and configured to change the input signals of the second input transistor group 621 up and down with respect to each other, .

도 6의 제1 입력 트랜지스터 그룹(611) 및 제2 입력 트랜지스터 그룹(621)은 각각도 5의 제1 입력 트랜지스터 그룹(511) 및 제2 입력 트랜지스터 그룹(521)에 해당한다. 도 6의 회로에서 추가된 제3 입력 트랜지스터 그룹(615) 과 제4 입력 트랜지스터 그룹(625)에 의하여 OR 게이트(600)의 양단에 위치한 제1 입력 트랜지스터 그룹(611) 및 제3 입력 트랜지스터 그룹 (615) 의 조합과 제2 입력 트랜지스터 그룹(621) 및 제4 입력 트랜지스터 그룹 (625) 의 조합이 서로 대칭적이고, 본 OR 게이트의 입력 신호

Figure 112013018462526-pat00074
와
Figure 112013018462526-pat00075
는 도 6에 도시된 바와 같이 제1, 제2, 제3 및 제4 입력 트랜지스터 그룹(611, 621, 615, 및 625)의 상단 및 하단의 트랜지스터 그룹에 골고루 인가되므로 입력 신호들간 부조화가 발생하는 것을 방지할 수 있다.The first input transistor group 611 and the second input transistor group 621 in FIG. 6 correspond to the first input transistor group 511 and the second input transistor group 521 in FIG. 5, respectively. The first input transistor group 611 and the third input transistor group 611 located at both ends of the OR gate 600 by the third input transistor group 615 and the fourth input transistor group 625 added in the circuit of Fig. 615 and the combination of the second input transistor group 621 and the fourth input transistor group 625 are symmetrical to each other and the input signal of this OR gate
Figure 112013018462526-pat00074
Wow
Figure 112013018462526-pat00075
As shown in FIG. 6, even though the upper and lower transistor groups of the first, second, third, and fourth input transistor groups 611, 621, 615, and 625 are uniformly applied, Can be prevented.

따라서, 도 6에 도시된 비적층적 및 대칭적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조가 갖는 문제점을 개선함과 동시에 비대칭적 구조에서 초래되는 문제점을 개선할 수 있다..Therefore, the current mode logic circuit having the non-stacked and symmetric structure shown in FIG. 6 can improve the problems of the conventional stacked structure and improve the problems caused by the asymmetric structure.

도 7은 본 발명에 따른 비적층적 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트(700)의 회로도이다.7 is a circuit diagram of an AND gate 700 implemented by a current mode logic circuit having a non-stacked structure according to the present invention.

본 회로는 목적하는 논리식

Figure 112013018462526-pat00076
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(711)과 목적하는 논리식
Figure 112013018462526-pat00077
의 보수인 논리식
Figure 112013018462526-pat00078
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(721)을 포함하여 구성될 수 있다. 즉, 목적하는 논리식
Figure 112013018462526-pat00079
가 1일 때에는 제1 입력 트랜지스터 그룹(711)에만 전류가 흐르고, 제2 트랜지스터 그룹(721)에는 전류가 흐르지 않으므로 OUT=1 이 된다. 반대로, 목적하는 논리식
Figure 112013018462526-pat00080
가 0일 때에는 제1 입력 트랜지스터 그룹(711)에는 전류가 흐르지 않고, 제2 입력 트랜지스터 그룹(721)에만 전류가 흐르므로 OUT=0 이 된다.This circuit uses
Figure 112013018462526-pat00076
A first input transistor group 711 configured to flow a current only when the first input transistor group 711 is at 1,
Figure 112013018462526-pat00077
And
Figure 112013018462526-pat00078
And a second input transistor group 721 configured to flow a current only when the first input transistor group 721 is at 1. [ That is,
Figure 112013018462526-pat00079
The current flows only to the first input transistor group 711 and the current does not flow through the second transistor group 721. Therefore, OUT = 1. Conversely,
Figure 112013018462526-pat00080
The current does not flow in the first input transistor group 711 and OUT = 0 because the current flows only in the second input transistor group 721. [

제1 입력 트랜지스터 그룹 (711) 은 목적하는 논리식

Figure 112013018462526-pat00081
가 1일 때에만 전류를 흐르도록 하기 위하여 도 7에 도시한 바와 같이 두 트랜지스터를 직렬로 연결하고, 각각의 트랜지스터 입력에
Figure 112013018462526-pat00082
와
Figure 112013018462526-pat00083
를 인가하여 구성될 수 있다. 또한, 제2 입력 트랜지스터 그룹(721)은 목적하는 논리식
Figure 112013018462526-pat00084
의 보수인 논리식
Figure 112013018462526-pat00085
가 1일 때에만 전류를 흐르도록 하기 위하여 도 7에 도시한 바와 같이 두 트랜지스터를 병렬로 연결하고, 각각의 트랜지스터 입력에
Figure 112013018462526-pat00086
와
Figure 112013018462526-pat00087
를 인가하여 구성될 수 있다. The first input transistor group 711 is a logic circuit
Figure 112013018462526-pat00081
The two transistors are connected in series as shown in FIG. 7 in order to allow the current to flow only at the time of 1,
Figure 112013018462526-pat00082
Wow
Figure 112013018462526-pat00083
And the like. Further, the second input transistor group 721 is a logic circuit
Figure 112013018462526-pat00084
And
Figure 112013018462526-pat00085
The two transistors are connected in parallel as shown in FIG. 7 in order to allow the current to flow only when the current is 1,
Figure 112013018462526-pat00086
Wow
Figure 112013018462526-pat00087
And the like.

본 발명의 실시예에 따른 전류모드 논리회로는 종래의 적층적 구조를 사용한 전류모드 논리회로와 달리 입력 신호 A 를 입력 받는 트랜지스터 그룹이 입력 신호 B 를 입력 받는 트랜지스터 그룹의 전류소스로 동작할 필요가 없으므로 입력 신호 A 와 B 를 입력받는 모든 트랜지스터 그룹(711, 721)에 동일한 바이어스 전압을 인가해 줄 수 있다. 따라서, 도 7에 도시된 비 적층적 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조를 갖는 전류모드 논리회로가 갖는 문제점을 개선할 수 있다. 하지만, 도 7의 AND 게이트(700)의 양단에 위치한 제1 입력 트랜지스터 그룹(711) 과 제2 입력 트랜지스터 그룹(721)이 서로 대칭적이지 않으며, AND 게이트의 입력 신호

Figure 112013018462526-pat00088
와
Figure 112013018462526-pat00089
는 도 7에 도시된 바와 같이 제1 및 제2 입력 트랜지스터 그룹(711, 721)의 상단 또는 하단의 트랜지스터들에 각각 인가될 수 있기 때문에, 입력 신호들로부터 출력 신호까지의 지연시간이 서로 비대칭적이어서 여전히 입력 신호들간 부조화가 발생할 수 있다.The current mode logic circuit according to the embodiment of the present invention is different from the current mode logic circuit using the conventional laminated structure in that the transistor group receiving the input signal A needs to operate as the current source of the transistor group receiving the input signal B It is possible to apply the same bias voltage to all the transistor groups 711 and 721 receiving the input signals A and B. Therefore, the current mode logic circuit having the non-stacked structure shown in FIG. 7 can solve the problems of the current mode logic circuit having the conventional stacked structure. However, the first input transistor group 711 and the second input transistor group 721 located at both ends of the AND gate 700 of FIG. 7 are not symmetrical to each other,
Figure 112013018462526-pat00088
Wow
Figure 112013018462526-pat00089
Can be applied to the upper or lower transistors of the first and second input transistor groups 711 and 721, respectively, as shown in FIG. 7, so that the delay times from the input signals to the output signal are asymmetrical There may still be inconsistencies between input signals.

도 8는 본 발명의 실시예에 따른 비적층적 이며 대칭적인 구조를 갖는 전류모드 논리회로로 구현한 AND 게이트(800)의 회로도이다.8 is a circuit diagram of an AND gate 800 implemented by a current mode logic circuit having a non-stacked and symmetrical structure according to an embodiment of the present invention.

도 8의 목적하는 논리식

Figure 112013018462526-pat00090
가 1일 때에만 전류를 흐르도록 구성된 제1 입력 트랜지스터 그룹(811)과 목적하는 논리식
Figure 112013018462526-pat00091
의 보수인 논리식
Figure 112013018462526-pat00092
가 1일 때에만 전류를 흐르도록 구성된 제2 입력 트랜지스터 그룹(821) 에 추가로, 제1 입력 트랜지스터 그룹(811) 과 병렬로 연결되고, 제1 입력 트랜지스터 그룹(811)의 입력 신호들을 위 아래 서로 위치를 바꾸어서 구성된 제3 입력 트랜지스터 그룹 (815)과 제2 입력 트랜지스터 그룹 (821) 과 직렬로 연결되고, 제2 입력 트랜지스터 그룹(821) 과 동일하게 구성된 제4 입력 트랜지스터 그룹(825)를 포함하여 구성될 수 있다. 도 8의 제1 입력 트랜지스터 그룹(811) 및 제2 입력 트랜지스터 그룹(821)는 각각 도 7의 제1 입력 트랜지스터 그룹(711) 및 제2 입력 트랜지스터 그룹(721)에 해당한다. 도 8의 실시예에서 추가된 제3 입력 트랜지스터 그룹(815)과 제4 입력 트랜지스터 그룹(825)에 의하여 AND 게이트의 양단에 위치한 제1 입력 트랜지스터 그룹(811) 및 제3 입력 트랜지스터 그룹(815)의 조합과 제2 입력 트랜지스터 그룹(821) 및 제4 입력 트랜지스터 그룹(825)의 조합이 서로 대칭적이고, AND 게이트의 입력 신호
Figure 112013018462526-pat00093
와
Figure 112013018462526-pat00094
는 도 8에 도시된 바와 같이 제1, 제2, 제3, 및 제4 입력 트랜지스터 그룹(811, 821, 815 및 825)의 상단 및 하단의 트랜지스터들에 골고루 인가되므로 입력 신호들간 부조화 발생을 방지할 수 있다. 따라서, 도 8에 도시된 비적층적 대칭 구조를 갖는 전류모드 논리회로는 종래의 적층적 구조를 갖는 전류모드 논리회로가 갖는 문제점을 개선함과 동시에 비대칭적 구조에서 초래되는 문제점을 개선할 수 있다.8,
Figure 112013018462526-pat00090
A first input transistor group 811 configured to flow a current only when the current is 1,
Figure 112013018462526-pat00091
And
Figure 112013018462526-pat00092
Is connected in parallel with the first input transistor group 811 in addition to the second input transistor group 821 configured to flow current only when the first input transistor group 811 is at 1, A fourth input transistor group 825 connected in series with the third input transistor group 815 and the second input transistor group 821 constituted by changing positions of the first and second input transistor groups 821 and 821 and configured the same as the second input transistor group 821 . The first input transistor group 811 and the second input transistor group 821 in FIG. 8 correspond to the first input transistor group 711 and the second input transistor group 721 in FIG. 7, respectively. The first input transistor group 811 and the third input transistor group 815 located at both ends of the AND gate by the third input transistor group 815 and the fourth input transistor group 825 added in the embodiment of FIG. And the combination of the second input transistor group 821 and the fourth input transistor group 825 are symmetrical to each other, and the input signal of the AND gate
Figure 112013018462526-pat00093
Wow
Figure 112013018462526-pat00094
As shown in FIG. 8, the upper and lower transistors of the first, second, third, and fourth input transistor groups 811, 821, 815, and 825 are uniformly applied thereto, can do. Therefore, the current mode logic circuit having the non-stacked symmetric structure shown in Fig. 8 can improve the problems of the current mode logic circuit having the conventional stacked structure, and at the same time, improve the problems caused by the asymmetric structure .

상술한 도 3 내지 도 8과 함께 설명한 실시예는 본 발명에 따른 적층적이며 동시에 대칭적 구조를 갖는 전류모드 논리회로로 구현한 XOR, OR 및 AND 게이트를 예시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 비적층적이며 동시에 대칭적 구조를 갖는 전류모드 논리회로는 래취 (latch), NOR, NAND 게이트들 및 일반적인 논리식에도 적용될 수 있다.The embodiments described above with reference to FIGS. 3 to 8 illustrate the XOR, OR, and AND gates implemented by the current mode logic circuit having a stacked and symmetrical structure according to the present invention, The current mode logic circuit having the non-stacked and symmetrical structure of the present invention can be applied to latches, NOR, NAND gates, and general logic expressions.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

Figure 112013018462526-pat00095
,
Figure 112013018462526-pat00096
: 논리회로의 두 입력 신호
Figure 112013018462526-pat00097
: 논리회로의 출력 신호
Figure 112013018462526-pat00095
,
Figure 112013018462526-pat00096
: Two input signals of logic circuit
Figure 112013018462526-pat00097
: Output signal of logic circuit

Claims (10)

제1 전원전압이 제1 출력단을 통해 인가되고, 입력
Figure 112014061559814-pat00144
가 인가된 제1 트랜지스터와 입력
Figure 112014061559814-pat00145
가 인가된 제2 트랜지스터가 직렬 연결된 제1 지로(branch)와, 입력
Figure 112014061559814-pat00146
가 인가된 제3 트랜지스터와 입력
Figure 112014061559814-pat00147
가 인가된 제4 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되는 제1 입력 트랜지스터 그룹;
제2 전원전압이 제2 출력단을 통해 인가되고, 입력
Figure 112014061559814-pat00148
가 인가된 제5 트랜지스터와 입력
Figure 112014061559814-pat00149
가 인가된 제6 트랜지스터가 직렬 연결된 제3 지로와, 입력
Figure 112014061559814-pat00150
가 인가된 제7 트랜지스터와 입력
Figure 112014061559814-pat00151
가 인가된 제8 트랜지스터가 직렬 연결된 제4 지로의 병렬 연결로 구성되는 제2 입력 트랜지스터 그룹;
상기 제1 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제1 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제3 입력 트랜지스터 그룹;
상기 제2 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제2 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제4 입력 트랜지스터 그룹; 및
상기 제1 입력 트랜지스터 그룹의 상기 제1 출력단의 반대단 및 상기 제2 입력 트랜지스터 그룹의 상기 제2 출력단의 반대단과 접지단 사이에 연결되며, 지속적으로 일정한 전류를 발생시키는 단일 전류원
을 포함하는 전류모드 논리회로.
The first power supply voltage is applied through the first output terminal,
Figure 112014061559814-pat00144
And a second transistor
Figure 112014061559814-pat00145
A first branch connected in series with the second transistor to which the second transistor is applied,
Figure 112014061559814-pat00146
And a third transistor
Figure 112014061559814-pat00147
A first input transistor group constituted by a parallel connection to a second node to which a fourth transistor is applied in series;
The second power supply voltage is applied through the second output terminal,
Figure 112014061559814-pat00148
And a fifth transistor
Figure 112014061559814-pat00149
A sixth transistor connected in series to the sixth transistor,
Figure 112014061559814-pat00150
And a second transistor
Figure 112014061559814-pat00151
A second input transistor group constituted by a parallel connection to a fourth node to which an eighth transistor is applied in series;
A third input transistor group connected in parallel to the first input transistor group and having a symmetrical structure with the first input transistor group;
A fourth input transistor group connected in parallel to the second input transistor group and having a symmetrical structure with the second input transistor group; And
A first current source connected between the opposite end of the first input transistor group of the first input transistor group and the opposite end of the second output transistor of the second input transistor group and the ground terminal and generating a constant constant current,
/ RTI >
삭제delete 삭제delete 삭제delete 삭제delete 제1 전원전압이 제1 출력단을 통해 인가되고, 입력
Figure 112014061559814-pat00152
가 인가된 제1 트랜지스터와 입력
Figure 112014061559814-pat00153
가 인가된 제2 트랜지스터가 직렬 연결된 제1 지로와, 입력
Figure 112014061559814-pat00154
가 인가된 제3 트랜지스터와 입력
Figure 112014061559814-pat00155
가 인가된 제4 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되는 제1 입력 트랜지스터 그룹;
제2 전원전압이 제2 출력단을 통해 인가되고, 입력
Figure 112014061559814-pat00156
가 인가된 제5 트랜지스터와 입력
Figure 112014061559814-pat00157
가 인가된 제6 트랜지스터의 직렬 연결로 구성되는 제2 입력 트랜지스터 그룹;
상기 제2 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제2 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제 3 입력 트랜지스터 그룹; 및
상기 제1 입력 트랜지스터 그룹의 상기 제1 출력단의 반대단 및 상기 제2 입력 트랜지스터 그룹의 상기 제2 출력단의 반대단과 접지단 사이에 연결되며, 지속적으로 일정한 전류를 발생시키는 단일 전류원
을 포함하는 전류모드 논리회로.
The first power supply voltage is applied through the first output terminal,
Figure 112014061559814-pat00152
And a second transistor
Figure 112014061559814-pat00153
A second transistor connected in series with the second transistor,
Figure 112014061559814-pat00154
And a third transistor
Figure 112014061559814-pat00155
A first input transistor group constituted by a parallel connection to a second node to which a fourth transistor is applied in series;
The second power supply voltage is applied through the second output terminal,
Figure 112014061559814-pat00156
And a fifth transistor
Figure 112014061559814-pat00157
A second input transistor group constituted by a series connection of a sixth transistor to which a second input transistor is applied;
A third input transistor group connected in parallel to the second input transistor group and having a symmetrical structure with the second input transistor group; And
A first current source connected between the opposite end of the first input transistor group of the first input transistor group and the opposite end of the second output transistor of the second input transistor group and the ground terminal and generating a constant constant current,
/ RTI >
삭제delete 삭제delete 제1 전원 전압이 제1 출력단을 통해 인가되고, 입력
Figure 112014061559814-pat00158
가 인가된 제1 트랜지스터와 입력
Figure 112014061559814-pat00159
가 인가된 제2 트랜지스터의 직렬 연결로 구성되는 제1 입력 트랜지스터 그룹;
제2 전원전압이 제2 출력단을 통해 인가되고, 입력
Figure 112014061559814-pat00160
가 인가된 제3 트랜지스터와 입력
Figure 112014061559814-pat00161
가 인가된 제4 트랜지스터가 직렬 연결된 제1 지로와 입력
Figure 112014061559814-pat00162
가 인가된 제5 트랜지스터와 입력
Figure 112014061559814-pat00163
가 인가된 제6 트랜지스터가 직렬 연결된 제2 지로의 병렬 연결로 구성되는 제2 입력 트랜지스터 그룹;
상기 제1 입력 트랜지스터 그룹에 병렬 연결되고, 상기 제1 입력 트랜지스터 그룹과 대칭적 구조를 갖는 제3 입력 트랜지스터 그룹; 및
상기 제1 입력 트랜지스터 그룹의 상기 제1 출력단의 반대단 및 상기 제2 입력 트랜지스터 그룹의 상기 제2 출력단의 반대단과 접지단 사이에 연결되며, 지속적으로 일정한 전류를 발생시키는 단일 전류원
을 포함하는 전류모드 논리회로. The first power supply voltage is applied through the first output terminal,
Figure 112014061559814-pat00158
And a second transistor
Figure 112014061559814-pat00159
A first input transistor group constituted by a series connection of a second transistor to which a second input transistor is applied;
The second power supply voltage is applied through the second output terminal,
Figure 112014061559814-pat00160
And a third transistor
Figure 112014061559814-pat00161
A fourth transistor connected in series to the first node,
Figure 112014061559814-pat00162
And a fifth transistor
Figure 112014061559814-pat00163
A second input transistor group having a sixth transistor connected in series and connected in parallel to a second ground;
A third input transistor group connected in parallel to the first input transistor group and having a symmetrical structure with the first input transistor group; And
A first current source connected between the opposite end of the first input transistor group of the first input transistor group and the opposite end of the second output transistor of the second input transistor group and the ground terminal and generating a constant constant current,
/ RTI > 삭제delete
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