KR101419882B1 - Method for forming a pattern, method for forming a charge storage pattern using the same method, Non-volatile memory device and method for manufacturing the same - Google Patents

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Abstract

패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법, 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 상기 전하 저장막 패턴을 형성하기 위하여, 먼저 기판에 소자 분리용 트렌치를 생성시킨다. 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성한다. 상기 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 예비 전하 저장막 패턴을 형성한다. 다음에, 상기 소자 분리막 패턴 상부면에 형성된 예비 전하 저장막 패턴을 선택적으로 제거하여 전하 저장막 패턴을 형성한다. 상기 공정에 의하면, 기판 전 영역에서 균일하고 얇은 두께를 갖는 전하 저장막 패턴을 형성할 수 있다. A method of forming a charge storage film pattern using the same, a nonvolatile memory device and a method of manufacturing the same. In order to form the charge storage film pattern, a trench for element isolation is first formed in the substrate. A device isolation film pattern protruding from the upper surface of the substrate is formed in the device isolation trench. A tunnel oxide film is formed on the surface of the substrate. A conductive material is selectively deposited on the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern to form a preliminary charge storage film pattern. Next, a preliminary charge storage film pattern formed on the upper surface of the device isolation film pattern is selectively removed to form a charge storage film pattern. According to this process, it is possible to form a charge storage film pattern having a uniform and thin thickness throughout the entire area of the substrate.

Description

패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법, 비휘발성 메모리 소자 및 이의 제조 방법.{Method for forming a pattern, method for forming a charge storage pattern using the same method, Non-volatile memory device and method for manufacturing the same}Method for forming pattern, method for forming charge storage film pattern using same, method for forming non-volatile memory device and method therefor the same}

본 발명은 패턴 형성 방법, 전하 저장막 패턴 형성 방법, 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 얇고 균일한 두께를 갖는 패턴 형성 방법, 이를 이용한 전하 저장막 패턴 형성 방법, 그리고 상기 전하 저장막 패턴이 포함된 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a pattern formation method, a charge storage film pattern formation method, a nonvolatile memory element and a manufacturing method thereof. More particularly, the present invention relates to a method of forming a pattern having a thin and uniform thickness, a method of forming a charge storage film pattern using the same, and a nonvolatile memory device including the charge storage film pattern and a method of manufacturing the same.

반도체 메모리 소자는 일반적으로 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 소자와 시간이 지나도 그 데이터를 계속하여 유지할 수 있는 비휘발성(non-volatile) 메모리 소자로 크게 구분할 수 있다. 이러한 비휘발성 메모리 소자로서 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 및 플래시(flash) 메모리 소자가 개발되어 있다. 상기 플래시 메모리 소자는 고속으로 전기적 소거가 가능한 EEPROM 장치의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.A semiconductor memory device generally includes a volatile memory device, such as a dynamic random access memory (DRAM) device and a static random access memory (SRAM) device, that loses data over time, And non-volatile memory devices capable of storing data. As such a nonvolatile memory device, there have been developed EEPROM (Electrically Erasable and Programmable ROM) and flash memory devices capable of electrically inputting and outputting data. The flash memory device is an advanced type of EEPROM device capable of electrically erasing at a high speed, and is a device for electrically controlling input / output of data by F-N tunneling or hot electron injection.

상기 플래시 메모리 소자는 크게 NAND형 플래시 메모리 소자와 NOR형 플래시 메모리 소자로 구분할 수 있다. 상기 NOR형 플래시 메모리 소자는 고속 동작에 유리한 반면, 상기 NAND형 플래시 메모리 소자는 고집적화에 유리하다.The flash memory device can be roughly divided into a NAND type flash memory device and a NOR type flash memory device. The NOR type flash memory device is advantageous for high-speed operation, while the NAND type flash memory device is advantageous for high integration.

상기 NAND형 플래시 메모리 소자는 단시간 내에 프로그래밍 및 소거가 이루어져야 하며, 낮은 전압 하에서 프로그래밍 및 소거 동작이 수행될 수 있어야 한다. 이를 위하여, 상기 NAND형 플래시 메모리 소자의 각 단위 셀들은 높은 커플링율을 가져야 한다. The NAND flash memory device must be programmed and erased in a short time, and programming and erasing operations must be performed at a low voltage. To this end, each unit cell of the NAND type flash memory device must have a high coupling rate.

상기 커플링율을 상승시키기 위해서는 셀 내에 포함되는 플로팅 게이트 패턴과 콘트롤 게이트 패턴 사이에는 높은 커패시턴스를 갖도록 하고, 상기 플로팅 게이트 패턴과 기판 사이에는 낮은 커패시턴스를 갖도록 하여야 한다. In order to increase the coupling rate, a high capacitance is required between the floating gate pattern and the control gate pattern included in the cell, and a low capacitance is required between the floating gate pattern and the substrate.

또한, 상기 NAND형 플래시 메모리 소자는 고도로 집적화되어야 하며, 이를 위해 각 셀 내에 포함되는 게이트들의 선폭 및 상기 게이트들 사이의 간격이 감소되어야 한다. In addition, the NAND type flash memory device must be highly integrated, and the line width of the gates included in each cell and the interval between the gates should be reduced.

통상적으로, 상기 플로팅 게이트 패턴과 콘트롤 게이트 패턴 사이에 개재되는 유전막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 구조를 갖는다. 또한, 상기 플로팅 게이트 패턴과 콘트롤 게이트 패턴 사이의 커패시턴스를 증가시키기 위하여, 상기 유전막이 증착되는 상기 플로팅 게이트 패턴의 표면적이 충분하게 증가되도록 하여야 한다. 때문에, 상기 플로팅 게이트 패턴을 충분히 두껍게 형성하고, 상기 플로팅 게이트 패턴의 측벽 부위에도 유전막이 증착되도록 하고 있다. Typically, a dielectric film interposed between the floating gate pattern and the control gate pattern has a structure in which a silicon oxide film, a silicon nitride film, and a silicon oxide film are stacked. In order to increase the capacitance between the floating gate pattern and the control gate pattern, the surface area of the floating gate pattern on which the dielectric layer is deposited should be sufficiently increased. Therefore, the floating gate pattern is formed to be sufficiently thick, and a dielectric film is deposited on the side wall of the floating gate pattern.

그런데, 상기 플로팅 게이트 패턴의 두께가 두껍고, 상기 플로팅 게이트 패턴 사이의 간격이 좁은 경우에는, 상기 플로팅 게이트 패턴간의 기생 커패시턴스가 크게 증가하게 되어 셀 간의 간섭 현상이 발생하기 쉽다. 즉, 이웃하는 플로팅 게이트 패턴 간의 커플링이 증가하게 됨으로써, 선택된 셀을 프로그래밍할 때 이와 이웃하는 셀에서도 원하지 않게 프로그래밍되어 이웃하는 셀의 문턱 전압 역시 크게 증가하기 때문이다. 상기와 같은 간섭 현상을 최소화하기 위하여 상기 각 셀들 사이의 간격이 충분하게 확보되어야 한다. 그러나, 각 셀들 사이의 간격을 증가시키는 경우, 각 셀들이 차지하는 수평면적이 증가하게 되어 상기 비휘발성 메모리 소자를 집적화시키기가 어려워진다. However, when the thickness of the floating gate pattern is large and the interval between the floating gate patterns is narrow, parasitic capacitance between the floating gate patterns is greatly increased, and interference phenomenon between the cells is likely to occur. That is, as the coupling between neighboring floating gate patterns increases, the threshold voltage of neighboring cells also increases significantly when programming a selected cell, which is undesirably programmed in neighboring cells as well. In order to minimize the above-mentioned interference phenomenon, the gap between the cells must be sufficiently secured. However, when the distance between the cells is increased, the horizontal area occupied by each cell increases, making it difficult to integrate the nonvolatile memory element.

이를 개선하기 위하여, 최근에는 고유전율을 갖는 금속 산화물을 유전막으로써 사용하고 있다. 즉, 상기 유전막이 고유전율을 갖는 경우, 상기 유전막을 증착시키기 위한 플로팅 게이트 패턴의 표면적이 상대적으로 감소되더라도 충분한 커패시턴스를 확보할 수 있다. 때문에, 상기 플로팅 게이트 패턴의 높이 및 선폭을 종래에 비해 감소시킬 수 있어 비휘발성 메모리 소자를 더욱 집적화시킬 수 있다. 또한, 상기 플로팅 게이트 패턴의 높이가 감소됨에 따라, 이웃하는 플로팅 게이트 패턴들 사이의 기생 커패시턴스가 감소된다. Recently, a metal oxide having a high dielectric constant has been used as a dielectric film to improve this. That is, when the dielectric layer has a high dielectric constant, a sufficient capacitance can be secured even if the surface area of the floating gate pattern for depositing the dielectric layer is relatively reduced. Therefore, the height and the line width of the floating gate pattern can be reduced as compared with the prior art, so that the nonvolatile memory element can be further integrated. Further, as the height of the floating gate pattern is reduced, the parasitic capacitance between adjacent floating gate patterns is reduced.

이와 같이, 상기 플로팅 게이트 패턴의 높이가 감소됨으로써 NAND형 비휘발 성 메모리 소자의 동작 특성을 향상시킬 수 있지만, 상기와 같이 얇은 두께를 갖는 플로팅 게이트 패턴을 형성하는 것은 용이하지 않다.As described above, the height of the floating gate pattern is reduced to improve the operation characteristics of the NAND type nonvolatile memory device. However, it is not easy to form the floating gate pattern having the thin thickness as described above.

한편, 상기 플로팅 게이트 패턴의 두께의 차이가 발생하는 경우, 셀들 간의 커플링이 서로 불균일하여 동작 불량이 발생하므로 균일한 높이를 갖는 플로팅 게이트 패턴을 형성하여야 한다. 그러나, 기판 전 영역에서 균일하면서 얇은 두께를 갖는 플로팅 게이트 패턴을 형성하는 것은 매우 어렵다. Meanwhile, when a difference in the thickness of the floating gate pattern occurs, the floating gate pattern having a uniform height must be formed because coupling between the cells is uneven and operation failure occurs. However, it is very difficult to form a floating gate pattern having a uniform and thin thickness throughout the entire region of the substrate.

또한, 상기 플로팅 게이트 패턴의 두께가 얇아지더라도 셀 트랜지스터 가장자리 부위에 구비되는 선택 트랜지스터 및 페리 회로 영역에 위치하는 트랜지스터들의 게이트 패턴은 충분히 두껍게 형성되는 것이 바람직하다. 그러나, 상기와 같이, 플로팅 게이트 패턴의 두께만을 선택적으로 얇게 형성하는 것이 용이하지 않다. Also, even if the thickness of the floating gate pattern is reduced, it is preferable that the gate patterns of the select transistors and the transistors located in the ferrier circuit region provided at the edges of the cell transistor are formed to be sufficiently thick. However, as described above, it is not easy to selectively form only the thickness of the floating gate pattern.

본 발명의 목적은 본 발명의 목적은 기판 전 영역에서 균일하면서 얇은 두께를 갖는 패턴을 형성하는 방법을 제공하는데 있다.It is an object of the present invention to provide a method of forming a pattern having a uniform and thin thickness throughout the entire area of a substrate.

본 발명의 다른 목적은 기판 전 영역에서 균일하면서 얇은 두께를 갖는 전하 저장막 패턴의 제조 방법을 제공하는데 있다. It is another object of the present invention to provide a method of manufacturing a charge storage film pattern having uniform and thin thickness over the entire area of a substrate.

본 발명의 또 다른 목적은 얇은 두께를 갖는 전하 저장막 패턴이 포함된 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다. It is another object of the present invention to provide a method of manufacturing a nonvolatile memory device including a charge storage film pattern having a small thickness.

본 발명의 또 다른 목적은 전하 저장막 패턴이 선택적으로 얇은 두께를 갖는 비휘발성 메모리 소자를 제공하는데 있다. It is still another object of the present invention to provide a nonvolatile memory device in which the charge storage film pattern selectively has a thin thickness.

본 발명의 또 다른 목적은 전하 저장막 패턴이 선택적으로 얇은 두께를 갖는 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.It is still another object of the present invention to provide a method of manufacturing a nonvolatile memory device in which the charge storage film pattern is selectively thin.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 패턴 형성 방법으로, 먼저 기판 상에 몰드막 패턴을 형성한다. 상기 몰드막 패턴의 상부면 및 상기 몰드막 패턴 사이의 기판 표면에 선택적으로 예비 박막 패턴을 형성한다. 다음에, 상기 몰드막 패턴 상부면에 형성된 예비 박막 패턴을 선택적으로 제거하여 상기 기판 상에 박막 패턴을 형성한다. In order to accomplish the above object, a pattern forming method according to an embodiment of the present invention first forms a mold film pattern on a substrate. A preliminary thin film pattern is selectively formed on the upper surface of the mold film pattern and the substrate surface between the mold film patterns. Next, a preliminary thin film pattern formed on the upper surface of the mold film pattern is selectively removed to form a thin film pattern on the substrate.

여기서, 상기 예비 박막 패턴은 물리기상 증착 공정 또는 화학기상 증착 공정을 통해 형성될 수 있다. Here, the preliminary thin film pattern may be formed through a physical vapor deposition process or a chemical vapor deposition process.

상기 예비 박막 패턴은 고밀도 플라즈마 화학기상 증착 공정을 통해 형성될 수 있다. The preliminary thin film pattern may be formed through a high density plasma chemical vapor deposition process.

상기 예비 박막 패턴은 상기 몰드막 패턴이 기판 상부 표면으로부터 돌출된 두께보다 얇은 두께를 갖도록 형성될 수 있다. The preliminary thin film pattern may be formed such that the mold film pattern has a thickness thinner than a thickness protruding from the upper surface of the substrate.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 전하 저장막 패턴을 형성하는 방법으로, 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 생성시킨다. 상기 기판의 상부 표면을 노출시키는 개구부가 생성되도록, 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성한다. 상기 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 예비 전하 저장막 패턴을 형성한다. 다음에, 상기 소자 분리막 패턴 상부면에 형성된 예비 전하 저장막 패턴을 선택적으로 제거하여 전하 저장막 패턴을 형성한다. According to an aspect of the present invention, there is provided a method of forming a charge storage film pattern, comprising: etching a part of a substrate to form a trench for device isolation; An element isolation film pattern protruding from the upper surface of the substrate is formed in the element isolation trench so that an opening exposing the upper surface of the substrate is generated. A tunnel oxide film is formed on the surface of the substrate. A conductive material is selectively deposited on the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern to form a preliminary charge storage film pattern. Next, a preliminary charge storage film pattern formed on the upper surface of the device isolation film pattern is selectively removed to form a charge storage film pattern.

상기 예비 전하 저장막 패턴은 물리기상 증착 공정 또는 화학기상증착 공정을 통해 형성될 수 있다. The preliminary charge storage film pattern may be formed through a physical vapor deposition process or a chemical vapor deposition process.

상기 예비 전하 저장막 패턴은 고밀도 플라즈마 화학기상 증착 공정을 통해 형성될 수 있다. The pre-charge storage film pattern may be formed through a high-density plasma chemical vapor deposition process.

상기 예비 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘막, 금속 및 금속실리사이드로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다. 이와는 달리, 상기 예비 전하 저장막 패턴은 실리콘 질화물 또는 금속 산화물을 포함할 수 있다. The preliminary charge storage film pattern may include at least one selected from the group consisting of a polysilicon film doped with an impurity, a metal, and a metal silicide. Alternatively, the preliminary charge storage film pattern may comprise silicon nitride or a metal oxide.

상기 예비 전하 저장막 패턴은 상기 소자 분리막 패턴이 기판 상부 표면으로부터 돌출된 두께보다 얇은 두께를 갖도록 형성될 수 있다. The preliminary charge storage film pattern may be formed such that the device isolation film pattern has a thickness thinner than a thickness protruded from the upper surface of the substrate.

상기 전하 저장막 패턴은 20Å 에서 500Å의 범위 내의 두께로 형성될 수 있다. The charge storage film pattern may be formed to a thickness within a range of 20 ANGSTROM to 500 ANGSTROM.

상기 예비 전하 저장막 패턴을 형성한 이 후에, 상기 예비 전하 저장막 패턴의 상부 표면 및 상기 소자 분리막 패턴의 측벽의 프로파일을 따라 보호막을 형성하는 단계를 더 포함할 수 있다. After forming the preliminary charge storage film pattern, the method may further include forming a protective film along the upper surface of the preliminary charge storage film pattern and the profile of the side wall of the device isolation film pattern.

상기 소자 분리막 패턴에 의해 생성되는 개구부는 상기 기판 표면이 노출되고 하부폭에 비해 상부폭이 좁고 측벽이 네거티브 경사를 가질 수 있다. The openings created by the device isolation film pattern may expose the surface of the substrate, have a narrower top width than the bottom width, and have a negative slope.

상기 네거티브 경사를 갖는 개구부를 형성한 이 후에, 상기 개구부 측벽이 수직 경사를 갖도록 상기 소자 분리막 패턴의 측벽 일부를 제거하는 공정을 더 포함할 수 있다. The method may further include a step of removing a part of the sidewall of the device isolation film pattern so that the sidewall of the opening has a vertical inclination after the opening having the negative slope is formed.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴 사이의 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 제1 예비 전하 저장막 패턴을 형성한다. 상기 소자 분리막 패턴 상부면에 형성된 제1 예비 전하 저장막 패턴을 선택적으로 제거하여 제2 예비 전하 저장막 패턴을 형성한다. 상기 제2 예비 전하 저장막 패턴 및 소자 분리 막 패턴 상에 유전막 및 콘트롤 게이트막을 형성한다. 다음에, 상기 콘트롤 게이트막, 유전막 및 제2 예비 전하 저장막 패턴의 일부를 순차적으로 식각하여 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성한다. According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, comprising: forming a trench for element isolation by etching a part of a substrate; A device isolation film pattern protruding from the upper surface of the substrate is formed in the device isolation trench. A tunnel oxide film is formed on the surface of the substrate between the device isolation film patterns. A conductive material is selectively deposited on the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern to form a first preliminary charge storage film pattern. The first preliminary charge storage film pattern formed on the upper surface of the device isolation film pattern is selectively removed to form a second preliminary charge storage film pattern. A dielectric film and a control gate film are formed on the second preliminary charge storage film pattern and the device isolation film pattern. Next, a portion of the control gate film, the dielectric film, and the second preliminary charge storage film pattern are sequentially etched to form a charge storage film pattern, a dielectric film pattern, and a control gate pattern.

상기 제1 예비 전하 저장막 패턴은 물리기상 증착 공정 또는 고밀도 플라즈마 화학기상 증착공정을 통해 형성될 수 있다. The first preliminary charge storage film pattern may be formed through a physical vapor deposition process or a high density plasma chemical vapor deposition process.

상기 제1 예비 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘막, 실리콘 질화물 및 금속 산화물로 이루어지는 군에서 선택된 어느 하나의 물질을 포함할 수 있다. The first preliminary charge storage film pattern may include any one material selected from the group consisting of a polysilicon film doped with impurities, silicon nitride, and a metal oxide.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 셀 영역 및 페리 회로 영역으로 구분되는 기판, 상기 기판에 서 액티브 영역 및 소자 분리 영역을 구분하고, 기판 표면 상으로 돌출되는 소자 분리막 패턴들, 상기 셀 영역의 기판에 형성된 소자 분리막 패턴들 사이에 위치하고, 터널 산화막 패턴, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 셀 트랜지스터들 및 상기 페리 영역의 기판에 형성된 소자 분리막 패턴 사이에 위치하고, 게이트 절연막 패턴 및 상기 전하 저장막 패턴보다 두꺼운 게이트 전극이 적층된 페리 트랜지스터들을 포함한다. According to an aspect of the present invention, there is provided a nonvolatile memory device including a substrate divided into a cell region and a ferrite circuit region, an active region and an element isolation region separated from the substrate, Cell transistors having a tunnel oxide film pattern, a charge storage film pattern, a dielectric film pattern, and a control gate pattern, which are located between the device isolation film patterns formed on the substrate of the cell region and are formed on the substrate of the ferrite region And ferry transistors which are located between the device isolation film patterns and in which a gate insulating film pattern and a gate electrode thicker than the charge storage film pattern are stacked.

상기 페리 트랜지스터의 게이트 전극은 상부에는 상기 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 도전성 패턴이 전기적으로 연결된 버팅 구조를 가질 수 있다. The gate electrode of the ferroelectric transistor may have a butting structure in which the same conductive pattern as the control gate pattern of the cell transistor is electrically connected to the gate electrode.

상기 셀 영역의 기판에는 상기 셀 트랜지스터들과 전기적으로 직렬 연결되 고, 제2 게이트 절연막 패턴, 상기 전하 저장막 패턴보다 두꺼운 제2 게이트 전극, 상기 제2 게이트 전극과 전기적으로 연결되는 콘트롤 게이트 패턴이 적층되어 있는 버팅 게이트 구조의 선택 트랜지스터를 더 포함할 수 있다. The substrate of the cell region is electrically connected in series with the cell transistors and includes a second gate insulating film pattern, a second gate electrode thicker than the charge storage film pattern, and a control gate pattern electrically connected to the second gate electrode And a selection transistor of a stacked burring gate structure.

이와는 달리, 상기 셀 영역의 기판에는 상기 셀 트랜지스터들과 전기적으로 직렬 연결되고, 상기 셀 트랜지스터와 동일한 물질 및 동일한 구조를 갖는 선택 트랜지스터를 더 포함할 수 있다. Alternatively, the substrate of the cell region may further include a selection transistor electrically connected in series with the cell transistors and having the same structure and the same structure as the cell transistor.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 셀 영역 및 페리 회로 영역으로 구분되는 기판에, 상기 기판 표면으로 돌출되는 소자 분리막 패턴들을 형성한다. 상기 페리 회로 영역의 소자 분리막 패턴들 사이에 게이트 절연막 패턴 및 게이트 전극이 적층된 페리 트랜지스터들을 형성한다. 상기 셀 영역의 기판에 형성된 소자 분리막 패턴들 사이에 터널 산화막 패턴, 상기 게이트 전극보다 낮은 높이를 갖는 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 셀 트랜지스터들을 형성한다. According to another aspect of the present invention, there is provided a method of fabricating a nonvolatile memory device, the device isolation film patterns protruding from the substrate surface are formed on a substrate divided into a cell region and a ferrier circuit region. Ferry transistors in which a gate insulating film pattern and a gate electrode are stacked are formed between element isolation film patterns in the ferrier circuit region. A cell transistor in which a tunnel oxide film pattern, a charge storage film pattern having a height lower than the gate electrode, a dielectric film pattern, and a control gate pattern are stacked is formed between device isolation film patterns formed on the substrate of the cell region.

상기 셀 영역 및 페리 회로 영역의 기판에 상기 소자 분리막 패턴을 형성하기 위한 마스크 패턴을 형성할 수 있다. A mask pattern for forming the device isolation film pattern can be formed on the substrate of the cell region and the ferrite circuit region.

상기 페리 트랜지스터를 형성하기 전에, 상기 페리 회로 영역의 기판에 형성된 마스크 패턴을 선택적으로 제거할 수 있다. 또한, 상기 페리 트랜지스터는 상기 마스크 패턴을 선택적으로 제거함으로써 생성된 개구부 내에 게이트 절연막 및 게이트 전극을 적층시켜 형성할 수 있다. The mask pattern formed on the substrate of the ferrite circuit region can be selectively removed before forming the ferrite transistor. The ferroelectric transistor may be formed by stacking a gate insulating film and a gate electrode in an opening portion formed by selectively removing the mask pattern.

상기 셀 트랜지스터를 형성하기 전에, 상기 셀 영역의 기판에 형성된 마스크 패턴을 선택적으로 제거할 수 있다. The mask pattern formed on the substrate of the cell region may be selectively removed before forming the cell transistor.

상기 셀 트랜지스터를 형성하기 위하여, 상기 마스크 패턴을 선택적으로 제거함으로써 생성된 개구부 저면의 기판 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 선택적으로 도전 물질을 증착시켜 전하 저장막을 형성한다. 상기 소자 분리막 패턴 상부면에 형성된 전하 저장막을 선택적으로 제거하여 예비 전하 저장막 패턴을 형성한다. 상기 예비 전하 저장막 패턴 상에 유전막 및 콘트롤 게이트막을 형성한다. 상기 콘트롤 게이트막, 유전막 및 예비 전하 저장막 패턴을 패터닝하여 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성한다. In order to form the cell transistor, a tunnel oxide film is formed on the substrate surface on the bottom surface of the opening portion generated by selectively removing the mask pattern. A conductive material is selectively deposited on the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern to form a charge storage film. A charge storage film formed on the upper surface of the device isolation film pattern is selectively removed to form a preliminary charge storage film pattern. A dielectric film and a control gate film are formed on the preliminary charge storage film pattern. The control gate film, the dielectric film, and the preliminary charge storage film pattern are patterned to form a charge storage film pattern, a dielectric film pattern, and a control gate pattern.

상기 전하 저장막은 물리기상증착 공정 또는 화학기상증착 공정을 통해 형성될 수 있다. 상기 전하 저장막은 고밀도 플라즈마 화학기상증착 공정을 통해 형성될 수 있다. The charge storage film may be formed through a physical vapor deposition process or a chemical vapor deposition process. The charge storage film may be formed through a high density plasma chemical vapor deposition process.

상기 전하 저장막은 플로팅 게이트 전극용 도전막 또는 전하 트랩막일 수 있다. The charge storage film may be a conductive film or a charge trap film for a floating gate electrode.

상기 전하 저장막은 10 내지 500Å의 두께로 형성할 수 있다. The charge storage film may be formed to a thickness of 10 to 500 ANGSTROM.

상기 페리 트랜지스터의 게이트 전극 상에 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 구조의 도전성 패턴을 전기적으로 연결시키는 버팅 공정을 더 포함할 수 있다. And a butting process for electrically connecting the control gate pattern of the cell transistor with the conductive pattern of the same structure on the gate electrode of the ferroelectric transistor.

상기 페리 트랜지스터를 형성하는 단계에서, 상기 셀 영역에 상기 페리 트랜지스터와 동일한 구조의 선택 트랜지스터를 함께 형성할 수 있다. 상기 선택 트랜 지스터의 게이트 전극 상에 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 구조의 도전성 패턴을 전기적으로 연결시키는 버팅 공정을 수행할 수 있다. In the step of forming the ferrite transistor, a selection transistor having the same structure as the ferrite transistor may be formed in the cell region. A butting process for electrically connecting the conductive pattern of the same structure as the control gate pattern of the cell transistor to the gate electrode of the selection transistor may be performed.

본 발명의 방법에 의하면, 얇은 두께를 갖는 패턴을 기판 전 영역에 균일하게 형성할 수 있다. 특히, 본 발명의 방법에 의해 전하 저장막 패턴을 형성하는 경우, 상기 전하 저장막 패턴의 두께 차이에 의한 특성 산포가 거의 발생되지 않는다. 따라서, 상기 전하 저장막 패턴을 포함하는 비휘발성 메모리 소자의 신뢰성이 높아지게 된다. According to the method of the present invention, it is possible to uniformly form a pattern having a thin thickness throughout the entire area of the substrate. Particularly, when the charge storage film pattern is formed by the method of the present invention, the property dispersion by the thickness difference of the charge storage film pattern hardly occurs. Therefore, the reliability of the nonvolatile memory device including the charge storage film pattern becomes high.

또한, 상기 전하 저장막 패턴과 페리 회로 영역의 게이트 전극 및 선택 트랜지스터의 게이트의 두께 및 구조를 다르게 형성함으로써 동작 특성을 향상시킬 수 있다. In addition, by forming the charge storage film pattern and the gate electrode of the ferrier circuit region and the gate of the selection transistor with different thicknesses and structures, the operating characteristics can be improved.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, But should not be construed as limited to the embodiments set forth in the claims.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

실시예 1Example 1

도 1 내지 도 4는 본 발명의 실시예 1에 따른 패턴 형성 방법을 나타내는 단면도들이다. 1 to 4 are cross-sectional views showing a pattern forming method according to a first embodiment of the present invention.

도 1을 참조하면, 기판(10) 상에 몰드막 패턴(12)들을 형성한다. 상기 몰드막 패턴(12)들 사이에는 상기 기판(10) 표면 일부를 노출시키는 개구부(14)가 생성되어 있다. 구체적으로, 상기 몰드막 패턴(12)은 상부면이 기판 표면보다 높게 돌출되는 형태의 소자 분리막 패턴일 수 있다. 또는, 상기 몰드막 패턴(12)은 실리콘 산화물 및 실리콘 질화물과 같은 물질로 이루어지는 절연막 패턴일 수도 있다. Referring to FIG. 1, mold film patterns 12 are formed on a substrate 10. An opening 14 is formed between the mold film patterns 12 to expose a part of the surface of the substrate 10. Specifically, the mold film pattern 12 may be an element isolation film pattern in which the upper surface protrudes higher than the substrate surface. Alternatively, the mold film pattern 12 may be an insulating film pattern made of a material such as silicon oxide and silicon nitride.

도 2를 참조하면, 상기 몰드막 패턴(12)의 상부면 및 상기 몰드막 패턴(12) 사이에 노출되어 있는 기판(10) 표면에 선택적으로 막을 증착시킴으로써 예비 박막 패턴(16)들을 형성한다. Referring to FIG. 2, the preliminary thin film patterns 16 are formed by selectively depositing a film on the surface of the substrate 10 exposed between the top surface of the mold film pattern 12 and the mold film pattern 12.

이 때, 상기 예비 박막 패턴(16)들은 상기 기판(10) 상부 표면으로부터 돌출된 부위의 몰드막 패턴(12)의 두께보다 얇은 두께를 갖도록 형성된다. 때문에, 상기 예비 박막 패턴(16)들은 상기 개구부(14) 내부를 부분적으로 채우는 형상을 갖게된다. 구체적으로, 상기 예비 박막 패턴(16)들은 10 내지 500Å의 두께를 갖도록 형성된다. 특히, 상기 예비 박막 패턴(16)들이 10 내지 50Å의 얇은 두께를 갖는 것이 더 바람직하다. 이는, 본 실시예의 방법은 10 내지 50Å의 얇은 두께를 갖는 패턴을 형성하는 것으로 더욱 적절하기 때문이다. At this time, the preliminary thin film patterns 16 are formed to have a thickness thinner than the thickness of the mold film pattern 12 protruding from the upper surface of the substrate 10. Therefore, the preliminary thin film patterns 16 have a shape that partially fills the inside of the opening 14. Specifically, the preliminary thin film patterns 16 are formed to have a thickness of 10 to 500 ANGSTROM. More preferably, the preliminary thin film patterns 16 have a thin thickness of 10 to 50 angstroms. This is because the method of this embodiment is more suitable to form a pattern having a thin thickness of 10 to 50 ANGSTROM.

통상적으로는, 상기 몰드막 패턴(12)들 및 기판의 표면 프로파일을 따라 박막을 형성한 이 후에, 상기 몰드막 패턴(12)들의 측벽(즉, 상기 개구부의 측벽)에 형성되는 박막을 제거함으로써 원하는 패턴이 형성될 수 있다. 그러나, 본 실시예에서는 상기 개구부(14)의 측벽에 막이 증착되지 않는다. 그러므로, 종래와 같이 별도의 제거 공정을 수행하지 않고, 단지 막을 증착하는 공정만 수행함으로써 상기 예비 박막 패턴(16)들을 형성할 수 있다. 이와 같이, 상기 개구부(14) 측벽에 형성된 막을 제거하는 공정이 별도로 수행되지 않기 때문에, 상기 개구부(14) 측벽에 형성된 박막이 불균일하게 제거됨으로써 예비 박막 패턴(16)들의 두께가 불균일하게 되는 등의 문제를 미연에 방지할 수 있다. Typically, after the thin film is formed along the mold film patterns 12 and the surface profile of the substrate, the thin film formed on the side walls of the mold film patterns 12 (i.e., the side walls of the openings) is removed A desired pattern can be formed. However, in this embodiment, no film is deposited on the sidewall of the opening portion 14. Therefore, the preliminary thin film patterns 16 can be formed by performing only a process of depositing a film, without performing a separate removal process as in the prior art. Since the step of removing the film formed on the sidewall of the opening 14 is not performed separately, the thin film formed on the sidewall of the opening 14 is unevenly removed, so that the thickness of the preliminary thin film patterns 16 becomes uneven The problem can be prevented in advance.

상기와 같이 몰드막 패턴(12)들의 상부면 및 상기 몰드막 패턴(12)들 사이에 노출되어 있는 기판 표면에만 선택적으로 박막을 증착하여 상기 예비 박막 패턴(16)을 형성하기 위해서는, 측벽 스텝커버러지가 양호하지 않은 증착 공정을 수행하여야 한다. 구체적으로, 상기 예비 박막 패턴(16)들은 물리기상증착 공정을 통해 형성될 수 있다. 다른 예로, 상기 예비 박막 패턴(16)들은 측벽 스텝커버러지가 양호하지 않는 조건의 화학기상증착 공정을 통해 형성될 수도 있다. 상기 화학기상증착 공정은 고밀도 플라즈마 화학기상증착 공정(HDP-CVD)을 포함한다. 상기 고밀도 플라즈마 화학기상증착 공정을 수행하여 상기 예비 박막 패턴을 형성하면, 몰드막 패턴의 상부면 및 몰드막 패턴 사이의 기판 표면에만 박막이 형성될 수 있다. In order to form the preliminary thin film pattern 16 by selectively depositing a thin film only on the upper surface of the mold film patterns 12 and the substrate surface exposed between the mold film patterns 12 as described above, The deposition process should be performed with poor rheology. Specifically, the preliminary thin film patterns 16 may be formed through a physical vapor deposition process. As another example, the preliminary thin film patterns 16 may be formed through a chemical vapor deposition process under a condition in which sidewall step coverage is not favorable. The chemical vapor deposition process includes a high density plasma chemical vapor deposition process (HDP-CVD). When the high-density plasma chemical vapor deposition process is performed to form the preliminary thin film pattern, a thin film may be formed only on the substrate surface between the upper surface of the mold film pattern and the mold film pattern.

도 3을 참조하면, 상기 몰드막 패턴(12)들 및 예비 박막 패턴(16)들의 표면 프로파일을 따라 보호막(18)을 형성한다. 상기 보호막(18)은 이 후에 수행되는 연마 공정에서 연마 저지막의 역할을 한다. 또한, 이 후에 수행되는 식각 공정에서 상기 기판 상에 형성되어 있는 예비 박막 패턴(16)들을 보호하는 역할을 한다. 따라서, 상기 보호막(18)은 상기 예비 박막 패턴(16)들과의 식각 선택비가 높은 물질로 형성되는 것이 바람직하다. 도시되지는 않았지만, 공정의 단순화를 위하여 상기 보호막(18)은 형성되지 않을 수도 있다. Referring to FIG. 3, a protective film 18 is formed along the surface profile of the mold film patterns 12 and the preliminary thin film patterns 16. The protective layer 18 serves as a polishing stopper in a subsequent polishing process. In addition, it serves to protect the preliminary thin film patterns 16 formed on the substrate in the subsequent etching process. Therefore, it is preferable that the protective layer 18 is formed of a material having a high etching selectivity with respect to the preliminary thin film patterns 16. Although not shown, the protective layer 18 may not be formed for simplification of the process.

상기 보호막(18) 상에 상기 몰드막 패턴(12)들 사이의 개구부를 완전히 채우는 희생막(20)을 형성한다. A sacrificial layer 20 is formed on the protective film 18 to completely fill the openings between the mold film patterns 12.

도 4를 참조하면, 상기 몰드막 패턴(12)들 상에 형성되어 있는 보호막(18)이 노출되도록 상기 희생막(20)을 연마한다. 상기 연마는 화학 기계적 연마 공정을 통해 수행될 수 있다. 이 때, 상기 보호막(18)은 연마 저지막으로 기능한다.  Referring to FIG. 4, the sacrificial layer 20 is polished so that the protective layer 18 formed on the mold layer patterns 12 is exposed. The polishing may be performed through a chemical mechanical polishing process. At this time, the protective film 18 functions as a polishing stopper film.

이 후, 연마 공정에 의해 부분적으로 노출된 보호막(18)을 제거한다. 상기 보호막(18)의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다. Thereafter, the protective film 18 partially exposed by the polishing process is removed. The removal of the protective film 18 may be performed through one of a chemical mechanical polishing process, a dry etching process, and a wet etching process.

다음에, 상기 몰드막 패턴(12) 상에 형성되어 있는 예비 박막 패턴(16)들을 제거한다. 상기 예비 박막 패턴(16)들의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다. 이 때, 상기 기판(10) 상에 형성되어 있는 예비 박막 패턴(16)은 보호막(18) 및 희생막(20)에 의해 덮혀 있으므로 전혀 제거되지 않는다. 따라서, 상기 제거 공정을 수행한 이 후 에는 상기 기판(10) 상에만 예비 박막 패턴(16)들이 남아있게 된다. Next, the preliminary thin film patterns 16 formed on the mold film pattern 12 are removed. The removal of the preliminary thin film patterns 16 may be performed through one of a chemical mechanical polishing process, a dry etching process, and a wet etching process. At this time, since the preliminary thin film pattern 16 formed on the substrate 10 is covered with the protective film 18 and the sacrificial film 20, it is not removed at all. Therefore, the preliminary thin film patterns 16 remain only on the substrate 10 after the removal process.

다음에, 상기 희생막(20)을 제거한다. 그 결과, 상기 예비 박막 패턴(16)들 상에 형성되어 있는 보호막(18)이 노출된다. 상기 희생막(20)이 제거되는 동안에 상기 몰드막 패턴(12)들도 일부 제거되어 상기 몰드막 패턴(12)의 두께가 다소 낮아질 수 있다. 그러나, 상기 희생막(20)을 제거한 이 후에도 상기 몰드막 패턴(12)이 완전하게 제거되지 않고 일정 두께로 남아있도록 하는 것이 바람직하다. 상기 희생막(20)의 제거는 화학 기계적 연마 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 이 때, 상기 보호막(18)은 연마 공정 또는 식각 공정 시에 상기 기판(10) 표면 상에 위치한 예비 박막 패턴(16)들을 보호한다. 즉, 상기 보호막(18)은 이 전에 수행되는 공정에 따라 연마 저지막 또는 식각 저지막으로 기능한다. Next, the sacrificial film 20 is removed. As a result, the protective film 18 formed on the preliminary thin film patterns 16 is exposed. The mold film patterns 12 may be partly removed while the sacrificial film 20 is removed, so that the thickness of the mold film pattern 12 may be somewhat lowered. However, after the sacrificial layer 20 is removed, it is preferable that the mold layer pattern 12 is not completely removed but remains at a constant thickness. Removal of the sacrificial layer 20 may be performed through a chemical mechanical polishing process or a dry etching process. At this time, the protective film 18 protects the preliminary thin film patterns 16 located on the surface of the substrate 10 during the polishing process or the etching process. That is, the protective film 18 functions as a polishing stopper film or an etching stopper film according to a process performed before.

다음에, 상기 예비 박막 패턴(16)들의 상부면이 노출되도록 상기 보호막(18)을 제거한다. 상기 예비 박막 패턴(16)들의 상부면이 손상되는 것을 감소시키기 위하여, 상기 보호막(18)의 제거는 습식 식각 공정을 통해 수행되는 것이 바람직하다. Next, the protective film 18 is removed so that the upper surface of the preliminary thin film patterns 16 is exposed. In order to reduce damage to the top surface of the preliminary thin film patterns 16, the removal of the protective film 18 is preferably performed through a wet etching process.

상기 공정을 수행하면, 상기 기판(10) 상에는 상부 표면이 노출되어 있는 박막 패턴(22)들이 형성된다. 또한, 상기 박막 패턴(22)들의 양측에는 몰드막 패턴(12)이 남아있게 된다. When the above process is performed, thin film patterns 22 on which an upper surface is exposed are formed on the substrate 10. In addition, the mold film pattern 12 remains on both sides of the thin film patterns 22.

상기 박막 패턴(22)들은 기판(10) 상에 위치한 예비 박막 패턴(16)들로부터 형성된다. 그런데, 상기 예비 박막 패턴(16)들을 형성하기 위한 증착 공정을 수행한 후, 상기 기판 상에 형성되어 있는 예비 박막 패턴(16)들에 대해서 식각, 연마 등과 같은 제거 공정이 전혀 수행되지 않는다. 때문에, 상기 예비 박막 패턴(16)들의 증착 두께와 완성된 상기 박막 패턴(22)들은 거의 동일한 두께를 갖게 된다. 즉, 상기 박막 패턴(22)들은 예비 박막 패턴(16)들이 증착되었을 때의 두께를 그대로 유지하게 되므로, 기판(10) 전 영역에서 균일한 두께를 갖게 된다. The thin film patterns 22 are formed from the preliminary thin film patterns 16 located on the substrate 10. After performing the deposition process for forming the preliminary thin film patterns 16, the preliminary thin film patterns 16 formed on the substrate are not subjected to a removal process such as etching, polishing or the like. Therefore, the deposition thickness of the preliminary thin film patterns 16 and the completed thin film patterns 22 have almost the same thickness. That is, since the thin film patterns 22 maintain the same thickness when the preliminary thin film patterns 16 are deposited, the thin film patterns 22 have a uniform thickness over the entire region of the substrate 10.

설명한 것과 같이, 본 실시예에 의하면, 몰드막 패턴들 사이의 기판상에 약 50Å 정도의 얇은 두께를 갖는 박막 패턴들을 형성할 수 있다.As described, according to this embodiment, thin film patterns having a thin thickness of about 50 angstroms can be formed on a substrate between mold film patterns.

실시예 2Example 2

도 5 내지 도 14는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다. 5 to 14 are cross-sectional views illustrating a method of forming a nonvolatile memory device according to a second embodiment of the present invention.

도 5를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100) 상에 패드 산화막(도시안됨)을 형성한다. 상기 패드 산화막은 상기 기판의 표면을 산화시켜 형성할 수 있다. 상기 패드 산화막은 10 내지 100Å의 두께로 형성한다. 상기 패드 산화막은 이 후에 형성되는 실리콘 질화막이 기판과 직접적으로 접촉하는 것을 방지하기 위해 제공된다. Referring to FIG. 5, a pad oxide film (not shown) is formed on a substrate 100 made of a semiconductor material such as silicon. The pad oxide film may be formed by oxidizing the surface of the substrate. The pad oxide layer is formed to a thickness of 10 to 100 ANGSTROM. The pad oxide film is provided to prevent direct contact of the silicon nitride film formed later with the substrate.

상기 패드 산화막 상에 실리콘 질화막(도시안됨)을 형성한다. 상기 실리콘 질화막은 후속 공정에서 소자 분리용 트렌치를 형성하기 위한 하드 마스크 패턴으로 사용된다. 그러므로, 상기 실리콘 질화막은 상기 소자 분리용 트렌치를 형성하기 위한 식각 공정을 수행하는 동안 완전히 소모되지 않도록 충분한 두께로 형성되어야 한다. 예를들어, 상기 실리콘 질화막은 3000Å 내지 5000Å 정도의 두께로 형 성할 수 있다. A silicon nitride film (not shown) is formed on the pad oxide film. The silicon nitride film is used as a hard mask pattern for forming a trench for element isolation in a subsequent process. Therefore, the silicon nitride film must be formed to a sufficient thickness so as not to be completely consumed during the etching process for forming the device isolation trench. For example, the silicon nitride layer may be formed to a thickness of about 3000 Å to about 5000 Å.

상기 실리콘 질화막 상에, 사진 공정을 통해 소자 분리 영역을 선택적으로 노출하는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 실리콘 질화막 및 패드 산화막을 식각한다. 상기 사진 및 식각 공정을 수행함으로써, 패드 산화막 패턴(102) 및 실리콘 질화막 패턴(104)이 적층된 마스크 패턴 구조물(106)들을 형성한다. 이 후, 상기 포토레지스트 패턴은 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.A photoresist pattern (not shown) for selectively exposing the element isolation region is formed on the silicon nitride film through a photolithography process. The silicon nitride film and the pad oxide film are etched using the photoresist pattern as an etching mask. The photolithography and etching processes are performed to form the mask pattern structures 106 in which the pad oxide film pattern 102 and the silicon nitride film pattern 104 are laminated. Thereafter, the photoresist pattern is removed through an ashing process and a strip process.

이 때, 상기 실리콘 질화막 패턴(104)은 상부에 비해 하부가 넓은 선폭을 가질 수 있도록 측벽 경사를 갖는다. 상기 마스크 패턴 구조물(106)들은 제1 방향으로 연장되는 라인 형상을 가지며, 서로 평행하게 반복하여 배치되어 있다. 본 실시예에서, 상기 마스크 패턴 구조물(106)의 선폭 및 상기 마스크 패턴 구조물(106)들 사이의 간격은 90nm이하로 매우 좁다. At this time, the silicon nitride film pattern 104 has a sidewall inclination so as to have a broader line width than the upper portion. The mask pattern structures 106 have a line shape extending in the first direction and are arranged repeatedly in parallel with each other. In this embodiment, the line width of the mask pattern structure 106 and the interval between the mask pattern structures 106 are very narrow, i.e., 90 nm or less.

도 6을 참조하면, 상기 마스크 패턴 구조물(106)들을 식각 마스크로 사용하여 상기 마스크 패턴 구조물(106)들 사이의 기판을 식각함으로써 소자 분리용 트렌치(108)들을 형성한다. 상기 소자 분리용 트렌치(108)는 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다. Referring to FIG. 6, device isolation trenches 108 are formed by etching the substrate between the mask pattern structures 106 using the mask pattern structures 106 as an etch mask. The device isolation trench 108 may be formed to have a depth of about 1000 Å to 5000 Å.

다음에, 상기 소자 분리용 트렌치(108)들을 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 소자 분리용 트렌치(108)들의 내벽을 열산화시킬 수 있다. 상기 열산화 공정에 의해 상기 트렌치의 내벽에는 약 50Å 내지 250Å 정 도의 두께의 내벽 산화막(도시안됨)이 형성된다. Next, during the etching process for forming the device isolation trenches 108, the silicon damage caused by the high energy ion bombardment is healed, and the device isolation trenches 108 may be thermally oxidized. An inner oxide film (not shown) having a thickness of about 50 Å to 250 Å is formed on the inner wall of the trench by the thermal oxidation process.

상기 소자분리용 트렌치(108)들의 내부를 완전하게 채우도록 절연막을 증착한다. 상기 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(high density plasma) 산화막 등을 들 수 있다. An insulating film is deposited so as to completely fill the inside of the element isolation trenches 108. [ As the insulating film, a silicon oxide film may be used. Examples of the silicon oxide film include undoped silicate glass (USG), tetra-ethyl-ortho-silicate (TEOS), and high density plasma (HDP) oxide.

이어서, 상기 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 상기 마스크 패턴 구조물(106)들의 상부면이 노출되도록 제거한다. 상기 공정을 수행하면, 상기 소자 분리용 트렌치(108) 내부에만 상기 절연막이 남게됨으로써 소자 분리막 패턴(110)이 형성된다. 상기 공정을 통해 완성된 소자 분리막 패턴(110)의 상부면은 기판(100) 상부 표면보다 높게 위치한다. Then, the upper surface of the insulating film is removed through a planarization process such as a chemical mechanical polishing (CMP) process so that the upper surface of the mask pattern structures 106 is exposed. When the above process is performed, the insulating film is left only in the device isolation trench 108, thereby forming the device isolation film pattern 110. The upper surface of the device isolation layer pattern 110 completed through the above process is located higher than the upper surface of the substrate 100.

도 7을 참조하면, 상기 노출된 실리콘 질화막 패턴(104)들을 습식 식각 공정을 통해 제거함으로써 예비 개구부(111)를 생성시킨다. 상기 예비 개구부는 하부의 폭이 상부의 폭보다 넓은 네거티브 경사를 가지게된다. Referring to FIG. 7, the exposed silicon nitride film patterns 104 are removed through a wet etching process, thereby forming the preliminary opening portions 111. The preliminary opening has a negative inclination that is greater than the width of the upper portion.

구체적으로, 상기 노출된 실리콘 질화막 패턴(104)들을 제거하기 위하여, 우선 불산(HF) 희석액을 사용하여 실리콘 질화막 패턴(104)들 상에 형성되어 있는 산화물이나 파티클들을 세정한다. 다음에, 인산(H3PO4)을 포함하는 식각액을 사용하여 상기 실리콘 질화막 패턴(104)들을 식각한다.Specifically, in order to remove the exposed silicon nitride film patterns 104, oxides or particles formed on the silicon nitride film patterns 104 are first cleaned using a hydrofluoric acid (HF) diluent. Next, the silicon nitride film patterns 104 are etched using an etchant containing phosphoric acid (H3PO4).

도시하지는 않았지만, 상기 예비 개구부(111)를 형성하는 공정 중에 상기 소자 분리막 패턴(110)의 상부 측벽 일부를 제거하여 상기 예비 개구부(111)의 측벽 경사를 조절할 수도 있다. 구체적으로, 상기 실리콘 질화막 패턴(104)을 일부 식각한 후, 상기 소자 분리막 패턴(110)의 측벽을 일부 제거하여 개구된 부위의 경사가 수직하게 되도록 한다. 다음에, 남아있는 상기 실리콘 질화막 패턴(104)을 완전하게 제거한다.Although not shown, a part of the upper sidewall of the device isolation film pattern 110 may be removed during the process of forming the preliminary opening 111 to adjust the inclination of the sidewall of the preliminary opening 111. Specifically, after the silicon nitride film pattern 104 is partially etched, the sidewalls of the device isolation film pattern 110 are partially removed to make the inclined portions of the openings perpendicular to each other. Next, the remaining silicon nitride film pattern 104 is completely removed.

도 8을 참조하면, 상기 예비 개구부(111)에 의해 노출된 패드 산화막 패턴(102)을 제거함으로써, 저면에 기판이 노출되는 개구부(112)를 형성한다. 상기 패드 산화막 패턴(102)을 제거하는 공정에서 기판(100)이 손상되지 않도록 하기 위하여, 상기 패드 산화막 패턴(102)은 습식 식각 공정에 의해 제거된다. 예를들어, NH4OH, H2O2 및 H2O의 혼합액(통상적으로, SC1 또는 SC2)을 사용하여 상기 패드 산화막 패턴(102)들을 제거할 수 있다. Referring to FIG. 8, the pad oxide layer pattern 102 exposed by the preliminary opening 111 is removed to form an opening 112 through which the substrate is exposed on the bottom surface. In order to prevent the substrate 100 from being damaged in the step of removing the pad oxide film pattern 102, the pad oxide film pattern 102 is removed by a wet etching process. For example, the pad oxide film patterns 102 may be removed using a mixed solution of NH 4 OH, H 2 O 2, and H 2 O (typically, SC1 or SC2).

그런데, 상기 패드 산화막 패턴(102)들을 제거하는 동안 상기 패드 산화막 패턴(102)과 동일한 실리콘 산화물로 이루어지는 소자 분리막 패턴(110)들의 측벽도 일부 제거될 수 있다.During the removal of the pad oxide film patterns 102, the sidewalls of the device isolation film patterns 110 made of the same silicon oxide as the pad oxide film pattern 102 may be partially removed.

통상적으로, 상기 패드 산화막 패턴(102)은 열산화 공정에 의해 형성된 산화물로 이루어지고, 상기 소자 분리막 패턴(110)은 화학기상증착 공정에 의해 형성된 산화물로 이루어지므로, 상기 패드 산화막 패턴을 이루는 산화물의 막질이 더욱 치밀하다. 그러므로, 동일한 습식 식각 공정을 수행하여 상기 패드 산화막 패턴 및 소자 분리막 패턴을 식각하면, 상기 패드 산화막 패턴(102)에 비해 상기 소자 분리막 패턴(110)이 더 빠르게 식각된다. 또한, 상기 소자 분리막 패턴(110)의 상부의 가장자리는 상부면 및 측면에서 동시에 식각이 이루어지므로 다른 부위에 비해 더 빠르게 식각된다.In general, the pad oxide film pattern 102 is made of an oxide formed by a thermal oxidation process, and the device isolation film pattern 110 is made of an oxide formed by a chemical vapor deposition process. Therefore, The membranes are more dense. Therefore, when the pad oxide film pattern and the device isolation film pattern are etched by performing the same wet etching process, the device isolation film pattern 110 is etched faster than the pad oxide film pattern 102. In addition, the upper edge of the device isolation film pattern 110 is etched at the upper surface and the side surface at the same time, so that it is etched faster than the other portions.

이와같이, 상기 패드 산화막 패턴(102)이 제거될 때 소자 분리막 패턴(110)의 노출된 표면이 함께 제거됨으로써, 상기 개구부(112)의 측벽의 형상이 변화하게 된다. 따라서, 상기 패드 산화막 패턴(102)을 식각하는 공정을 조절함으로써 상기 소자 분리막 패턴(110)의 측벽 형상을 변화시킬 수 있다. 또한, 상기 소자 분리막 패턴(110)의 측벽 형상을 변화시킴에 따라 상기 소자 분리막 패턴(110) 사이에 생성되는 개구부(112)의 형상을 변화시킬 수 있다. 본 실시예에서는, 상기 패드 산화막 패턴(102)을 식각하는 조건을 조절하여 상기 개구부(112)의 측벽이 수직하게 되도록 한다.Thus, when the pad oxide film pattern 102 is removed, the exposed surface of the device isolation film pattern 110 is removed together, thereby changing the shape of the side wall of the opening 112. Therefore, by adjusting the etching process of the pad oxide film pattern 102, the side wall shape of the device isolation film pattern 110 can be changed. In addition, the shape of the opening 112 generated between the device isolation film patterns 110 can be changed by changing the sidewall shape of the device isolation film pattern 110. In this embodiment, the etching conditions of the pad oxide film pattern 102 are adjusted so that the side walls of the opening 112 are vertical.

도 9를 참조하면, 상기 소자 분리막 패턴(110)들 사이에 노출되어 있는 기판 (100)표면을 열산화시켜 터널 산화막(114)을 형성한다. 다른 예로, 상기 터널 산화막(114)은 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막으로 형성될 수 있다.Referring to FIG. 9, a tunnel oxide film 114 is formed by thermally oxidizing the surface of the substrate 100 exposed between the device isolation film patterns 110. As another example, the tunnel oxide film 114 may be formed of a fluorine-doped silicon oxide film, a carbon-doped silicon oxide film, or a low-k material film.

상기 소자 분리막 패턴(110)들의 상부면 및 상기 터널 산화막(114) 상에 선택적으로 도전 물질을 증착시킴으로써, 제1 예비 플로팅 게이트 패턴(116)들을 형성한다. 상기 제1 예비 플로팅 게이트 패턴(116)으로 사용될 수 있는 도전 물질의 예로는 불순물이 도핑된 폴리실리콘, 금속 물질, 도전성 세라믹 물질 등을 들 수 있다. 본 실시예에서, 상기 제1 예비 플로팅 게이트 패턴(116)은 불순물이 도핑된 폴리실리콘으로 이루어진다. The first preliminary floating gate patterns 116 are formed by selectively depositing a conductive material on the upper surface of the device isolation film patterns 110 and the tunnel oxide film 114. Examples of the conductive material that can be used as the first preliminary floating gate pattern 116 include impurity-doped polysilicon, a metal material, a conductive ceramic material, and the like. In this embodiment, the first preliminary floating gate pattern 116 is made of polysilicon doped with impurities.

상기 제1 예비 플로팅 게이트 패턴(116)은 상기 소자 분리막 패턴(110)이 기판 상부면으로부터 돌출된 두께보다 얇은 두께로 형성된다. 그러므로, 상기 제1 예비 플로팅 게이트 패턴(116)은 상기 개구부(112)를 부분적으로 채우는 형상을 갖게된다. 구체적으로, 상기 제1 예비 플로팅 게이트 패턴(116)의 증착 두께는 형성하고자 하는 플로팅 게이트 패턴의 두께와 동일한 것이 바람직하다. 상기 제1 예비 플로팅 게이트 패턴(116)이 10Å 보다 얇으면 플로팅 게이트 패턴에 전하를 보유하기가 어려우며, 상기 제1 예비 플로팅 게이트 패턴(116)이 500Å 보다 두꺼우면 이웃하는 셀 간의 간섭이 증가되어 바람직하지 않다. 따라서, 상기 제1 예비 플로팅 게이트 패턴(116)은 10 내지 500Å의 두께를 갖는다. 바람직하게, 상기 제1 예비 플로팅 게이트 패턴(116)은 10 내지 50Å의 두께를 갖는다. The first preliminary floating gate pattern 116 is formed to have a thickness thinner than the thickness of the device isolation film pattern 110 protruding from the upper surface of the substrate. Therefore, the first preliminary floating gate pattern 116 has a shape that partially fills the opening 112. Specifically, the deposition thickness of the first preliminary floating gate pattern 116 is preferably equal to the thickness of the floating gate pattern to be formed. If the first preliminary floating gate pattern 116 is thinner than 10 angstroms, it is difficult to hold charge in the floating gate pattern, and if the first preliminary floating gate pattern 116 is thicker than 500 angstroms, I do not. Accordingly, the first preliminary floating gate pattern 116 has a thickness of 10 to 500 ANGSTROM. Preferably, the first preliminary floating gate pattern 116 has a thickness of 10 to 50 ANGSTROM.

또한, 상기 증착 공정을 수행하면, 상기 개구부(112)의 측벽에는 박막이 거의 증착되지 않는다. 그러므로, 증착 공정을 수행한 이 후에 별도의 패터닝 공정이 수행되지 않더라도 제1 예비 플로팅 게이트 패턴(116)이 형성되는 것이다. 또한, 상기 개구부(112) 측벽에 형성된 박막을 제거하는 공정이 별도로 수행되지 않으므로, 상기 개구부(112) 측벽에 형성된 박막이 불균일하게 제거됨으로써 제1 예비 플로팅 게이트 패턴(116)의 두께가 불균일하게 되는 등의 문제를 미연에 방지할 수 있다. Further, when the deposition process is performed, a thin film is hardly deposited on the side wall of the opening 112. Therefore, even if a separate patterning process is not performed after the deposition process, the first preliminary floating gate pattern 116 is formed. Since the step of removing the thin film formed on the sidewall of the opening 112 is not performed separately, the thin film formed on the sidewall of the opening 112 is unevenly removed, so that the thickness of the first preliminary floating gate pattern 116 becomes uneven And the like can be prevented in advance.

상기 소자 분리막 패턴(110)들의 상부면 및 상기 소자 분리막 패턴(110)들 사이에 노출되어 있는 기판(100) 표면에 선택적으로 도전 물질을 증착하기 위해서는, 측벽 스텝커버러지가 양호하지 않은 증착 공정을 통해 막을 형성하여야 한다. 구체적으로, 상기 제1 예비 플로팅 게이트 패턴(116)은 물리기상증착 공정을 통해 형성될 수 있다. 상기 물리기상증착 공정은 통상적으로 스퍼터링(sputtering)법 또는 증발(evaporation)법을 통해 수행될 수 있다. 다른 예로, 상기 제1 예비 플로팅 게이트 패턴(116)은 측벽 스텝커버러지가 양호하지 않는 조건의 화학기상증착 공정을 통해 형성될 수도 있다. 상기 화학기상증착공정은 고밀도 플라즈마 화학기상증착 공정을 포함한다. In order to selectively deposit a conductive material on the upper surface of the device isolation film patterns 110 and the surface of the substrate 100 exposed between the device isolation film patterns 110, a deposition process with a poor sidewall step coverage To form a film. Specifically, the first preliminary floating gate pattern 116 may be formed through a physical vapor deposition process. The physical vapor deposition process may be generally performed by a sputtering method or an evaporation method. As another example, the first preliminary floating gate pattern 116 may be formed through a chemical vapor deposition process under conditions where the sidewall step coverage is poor. The chemical vapor deposition process includes a high density plasma chemical vapor deposition process.

도 10을 참조하면, 상기 소자 분리막 패턴(110)들 및 상기 제1 예비 플로팅 게이트 패턴(116)들의 표면 프로파일을 따라 보호막(118)을 형성한다. 상기 보호막(118)은 이 후에 수행되는 연마 공정에서 연마 저지막의 역할을 한다. 또한, 이 후에 수행되는 막의 제거 공정에서 상기 터널 산화막(114) 상에 형성되어 있는 제1 예비 플로팅 게이트 패턴(116)을 보호하는 역할을 한다. 상기 보호막(118)은 상기 제1 예비 플로팅 게이트 패턴(116)과의 식각 선택비가 높은 물질을 증착시켜 형성할 수 있다. 구체적으로, 상기 보호막(118)은 실리콘 질화물을 화학기상증착법에 의해 증착시켜 형성할 수 있다. Referring to FIG. 10, a protective film 118 is formed along the surface profile of the device isolation film patterns 110 and the first preliminary floating gate patterns 116. The protective layer 118 serves as a polishing stopper in the subsequent polishing process. In addition, it serves to protect the first preliminary floating gate pattern 116 formed on the tunnel oxide film 114 in the subsequent film removal process. The protective layer 118 may be formed by depositing a material having a high etch selectivity with respect to the first preliminary floating gate pattern 116. Specifically, the passivation layer 118 may be formed by depositing silicon nitride by chemical vapor deposition.

상기 보호막(118)이 10Å 보다 얇게 형성되면 하부막을 보호하기가 어렵고, 상기 보호막(118)이 100Å 보다 두껍게 형성되면 이를 제거하는 것이 용이하지 않다. 그러므로, 상기 보호막(118)은 10 내지 100Å의 두께로 형성하며, 바람직하게는 약 20Å의 두께로 형성한다.If the protective film 118 is formed to be thinner than 10 angstroms, it is difficult to protect the lower film. If the protective film 118 is formed thicker than 100 angstroms, it is difficult to remove the protective film 118. [ Therefore, the passivation layer 118 is formed to a thickness of 10 to 100 angstroms, preferably to a thickness of about 20 angstroms.

다른 실시예로, 상기 보호막을 형성하는 공정을 생략할 수도 있다. 상기 보호막이 형성되지 않으면, 상기 제1 예비 플로팅 게이트 패턴(116)이 연마 저지막으 로써 기능하게 된다. 상기 보호막이 형성되지 않으면, 공정이 보다 단순해진다. In another embodiment, the step of forming the protective film may be omitted. If the protective film is not formed, the first preliminary floating gate pattern 116 functions as a polishing stopper film. If the protective film is not formed, the process becomes simpler.

상기 보호막(118) 상에 상기 소자 분리막 패턴(110)들 사이의 개구부(112)를 완전히 채우는 희생막(120)을 형성한다. 상기 희생막(120)은 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적으로, 상기 희생막(120)은 중온 산화물로 형성될 수 있다. A sacrificial layer 120 is formed on the protective layer 118 to completely fill the openings 112 between the device isolation layer patterns 110. The sacrificial layer 120 may be formed by depositing silicon oxide. Specifically, the sacrificial layer 120 may be formed of a middle-temperature oxide.

본 실시예에서는 상기 소자 분리막 패턴(110) 사이에 생성되는 개구부(112)의 측벽이 수직 프로파일을 갖기 때문에, 상기 개구부(112) 내에 희생막(120)을 보이드 없이 형성할 수 있다. 이로인해, 후속의 상기 희생막(120)을 제거하는 공정에서 공정의 재현성을 더욱 확보할 수 있다.The sacrificial layer 120 may be formed without voids in the opening 112 because the sidewalls of the opening 112 formed between the device isolation layer patterns 110 have a vertical profile. As a result, the reproducibility of the process can be further ensured in the subsequent step of removing the sacrificial film 120.

도 11을 참조하면, 상기 소자 분리막 패턴(110) 상에 형성되어 있는 보호막(118)이 노출되도록 상기 희생막(120)을 연마한다. 상기 연마는 화학 기계적 연마 공정을 통해 수행될 수 있다. 이 때, 상기 보호막(118)은 연마 저지막으로 기능한다. Referring to FIG. 11, the sacrificial layer 120 is polished so that the protective layer 118 formed on the device isolation layer pattern 110 is exposed. The polishing may be performed through a chemical mechanical polishing process. At this time, the protective film 118 functions as a polishing stopper film.

도 12를 참조하면, 연마 공정에 의해 부분적으로 노출된 보호막(118)을 제거한다. 상기 보호막(118)의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다. Referring to FIG. 12, the protective film 118 partially removed by the polishing process is removed. The removal of the protective film 118 may be performed through one of a chemical mechanical polishing process, a dry etching process, and a wet etching process.

다음에, 상기 소자 분리막 패턴(110) 상에 형성되어 있는 제1 예비 플로팅 게이트 패턴(116)들을 제거한다. 상기 제1 예비 플로팅 게이트 패턴(116)들의 제거는 화학 기계적 연마 공정, 건식 식각 공정 및 습식 식각 공정 중 하나의 공정을 통해 수행될 수 있다. 이 때, 상기 터널 산화막(114) 상에 형성되어 있는 제1 예비 플로팅 게이트 패턴(116)들은 보호막 및 희생막에 의해 덮혀 있으므로 전혀 제거되지 않는다. 따라서, 상기 제거 공정을 수행한 이 후에는 상기 터널 산화막(114) 상에만 제1 예비 플로팅 게이트 패턴(116)들이 남아있게 된다. 이하에서는, 상기 남아있는 제1 예비 플로팅 게이트 패턴(116)을 제2 예비 플로팅 게이트 패턴(122)이라 하면서 설명한다. Next, the first preliminary floating gate patterns 116 formed on the device isolation film pattern 110 are removed. The removal of the first preliminary floating gate patterns 116 may be performed through one of a chemical mechanical polishing process, a dry etching process, and a wet etching process. At this time, the first preliminary floating gate patterns 116 formed on the tunnel oxide film 114 are not removed at all because they are covered with the protective film and the sacrificial film. Therefore, the first preliminary floating gate patterns 116 remain only on the tunnel oxide film 114 after the removal process. Hereinafter, the remaining first preliminary floating gate pattern 116 will be described as a second preliminary floating gate pattern 122. [

이 후, 상기 희생막(120)을 제거한다. 상기 희생막(120)의 제거는 화학 기계적 연마 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 상기 희생막(120)을 제거하는 동안 상기 소자 분리막 패턴(110)도 함께 제거됨으로써 상기 소자 분리막 패턴(110)의 두께가 다소 낮아지게 된다. 상기 희생막(120)을 제거하는 공정에서 상기 보호막(118)은 식각 저지막 또는 연마 저지막으로써 기능한다. Thereafter, the sacrificial layer 120 is removed. The removal of the sacrificial layer 120 may be performed through a chemical mechanical polishing process or a dry etching process. During the removal of the sacrificial layer 120, the device isolation layer pattern 110 is also removed, so that the thickness of the device isolation layer pattern 110 is somewhat lowered. In the step of removing the sacrificial layer 120, the protective layer 118 functions as an etching stopper film or a polishing stopper film.

상기에서 설명한 것과 같이, 상기 제2 예비 플로팅 게이트 패턴(122) 상에만 보호막(118)이 남아있도록 상기 희생막(120), 보호막의 일부(118), 소자 분리막 패턴(110) 상에 형성된 제1 예비 플로팅 게이트 패턴(116) 및 소자 분리막 패턴(110)의 일부를 제거하는 공정을 화학기계적 연마 공정만으로 수행할 수도 있다. As described above, the sacrificial layer 120, the portion of the protective layer 118, the first protective layer 118, and the second protective layer 118 are formed on the second preliminary floating gate pattern 122 so that the protective layer 118 remains. The process of removing the preliminary floating gate pattern 116 and part of the device isolation film pattern 110 may be performed by a chemical mechanical polishing process alone.

도 13을 참조하면, 상기 제2 예비 플로팅 게이트 패턴(122) 상에 남아있는 보호막(118)을 제거한다. 이 때, 상기 제2 예비 플로팅 게이트 패턴(122)이 손상되는 것을 감소시키기 위하여, 상기 보호막(118)의 제거는 습식 식각 공정을 통해 수행되는 것이 바람직하다. Referring to FIG. 13, the protective film 118 remaining on the second preliminary floating gate pattern 122 is removed. At this time, in order to reduce the damage of the second preliminary floating gate pattern 122, the removal of the passivation layer 118 is preferably performed through a wet etching process.

상기 공정을 수행하면, 상기 터널 산화막(114) 상에는 상부면이 노출되어 있는 제2 예비 플로팅 게이트 패턴(122)이 형성된다. 그런데, 상기 제2 예비 플로팅 게이트 패턴(122)을 형성하기 위한 별도의 패터닝 공정이 수행되지 않기 때문에, 상기 제1 예비 플로팅 게이트 패턴(116)의 증착 두께와 상기 제2 예비 플로팅 게이트 패턴(122)이 거의 동일한 두께를 갖게 된다. 그러므로, 상기 제2 예비 플로팅 게이트 패턴(122)의 두께 균일성이 더욱 양호해진다. When the above process is performed, a second preliminary floating gate pattern 122 having an upper surface exposed is formed on the tunnel oxide film 114. However, since a separate patterning process for forming the second preliminary floating gate pattern 122 is not performed, the deposition thickness of the first preliminary floating gate pattern 116 and the thickness of the second preliminary floating gate pattern 122 are different from each other, Are almost equal to each other. Therefore, the thickness uniformity of the second preliminary floating gate pattern 122 becomes better.

또한, 본 실시예에서는 상기 개구부(112)의 측벽이 수직 형상을 가지므로, 상기 개구부 내에 형성되는 제2 예비 플로팅 게이트 패턴(122)의 측벽도 수직 형상을 갖게된다. 따라서, 상기 개구부(112)의 측벽 경사가 네거티브 형상을 갖는 경우에 비하여 상기 제2 예비 플로팅 게이트 패턴(122)의 상부면이 더 넓게 형성된다. 그러므로, 상기 제2 예비 플로팅 게이트 패턴(122)과 유전막이 접촉하는 면적이 넓어지게 된다. In this embodiment, since the sidewalls of the opening 112 have a vertical shape, the sidewalls of the second preliminary floating gate pattern 122 formed in the opening also have a vertical shape. Therefore, the upper surface of the second preliminary floating gate pattern 122 is formed wider than when the side wall inclination of the opening 112 has a negative shape. Therefore, the contact area between the second preliminary floating gate pattern 122 and the dielectric film becomes wider.

도 14를 참조하면, 상기 제2 예비 플로팅 게이트 패턴(122) 및 소자 분리막 패턴(110) 상에 유전막(124)을 형성한다. 상기 유전막(124)은 고유전율을 갖는 금속 산화막을 사용하거나 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 복합막을 사용하여 형성할 수 있다. Referring to FIG. 14, a dielectric layer 124 is formed on the second preliminary floating gate pattern 122 and the device isolation layer pattern 110. The dielectric layer 124 may be formed using a metal oxide layer having a high dielectric constant or a composite layer of a silicon oxide layer / a silicon nitride layer / a silicon oxide layer.

그러나, 본 실시예에서와 같이 플로팅 게이트 패턴의 두께가 얇은 경우에, 커플링율을 증가시키기 위하여 상기 유전막(124)으로써 고유전율을 갖는 금속 산화막을 사용하는 것이 더 바람직하다. 상기 금속 산화막의 예로는 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 금속 유기 화학기상증착공정에 의해 형성될 수 있다. However, in the case where the thickness of the floating gate pattern is thin as in the present embodiment, it is more preferable to use a metal oxide film having a high dielectric constant as the dielectric film 124 in order to increase the coupling ratio. Examples of the metal oxide film may include Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 , and SrTiO 3 , and may be formed by an atomic layer deposition (ALD) Process. ≪ / RTI >

다음에, 상기 유전막(124) 상에 콘트롤 게이트용 도전막(126)을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등으로 형성될 수 있다. 구체적으로, 상기 도전막은 텅스텐, 텅스텐 실리사이드, 티타늄, 티타늄 질화물, 티타늄 실리사이드 등과 같은 물질로 형성될 수 있다. 또한, 상기 물질들은 단독으로 형성되거나 또는 2 이상이 적층될 수도 있다. Next, a conductive film 126 for a control gate is formed on the dielectric film 124. The conductive film may be formed of impurity-doped polysilicon, metal, metal silicide, or the like. Specifically, the conductive layer may be formed of a material such as tungsten, tungsten silicide, titanium, titanium nitride, titanium silicide, or the like. In addition, the materials may be formed singly or two or more of them may be laminated.

다음에, 상기 콘트롤 게이트용 도전막(126)을 패터닝하여 콘트롤 게이트 패턴을 형성한다. 상기 콘트롤 게이트 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 콘트롤 게이트 패턴 사이에 노출되어 있는 유전막(124), 제2 예비 플로팅 게이트 패턴(122) 및 터널 산화막(114)을 순차적으로 패터닝하여 터널 산화막 패턴, 유전막 패턴, 플로팅 게이트 패턴을 형성한다. Next, the conductive film 126 for the control gate is patterned to form a control gate pattern. And the control gate pattern has a line shape extending in a second direction perpendicular to the first direction. The tunnel oxide film pattern, the dielectric film pattern, and the floating gate pattern are formed by sequentially patterning the dielectric film 124, the second preliminary floating gate pattern 122, and the tunnel oxide film 114 exposed between the control gate patterns.

도시되지는 않았으나, 플로팅 게이트 패턴의 양측의 기판 표면 아래에 불순물을 도핑함으로써 소스/드레인 영역들을 형성한다. Although not shown, source / drain regions are formed by doping impurities below the substrate surface on both sides of the floating gate pattern.

상기 공정을 수행함으로써, NAND형 플래시 메모리 소자를 완성할 수 있다.By performing the above process, a NAND flash memory device can be completed.

실시예 3Example 3

도 15 및 16은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다. 15 and 16 are sectional views showing a method of forming a nonvolatile memory device according to a third embodiment of the present invention.

본 실시예는, 기판 표면 상으로 형성되는 소자 분리막 패턴의 형상을 제외하고는 도 5 내지 도 14를 참조로 설명한 실시예와 동일하다. 이하에서는 본 실시예 에 따른 비휘발성 메모리 소자의 형성 방법에 대해 간단하게 설명하고자 한다. This embodiment is the same as the embodiment described with reference to Figs. 5 to 14 except for the shape of the element isolation film pattern formed on the substrate surface. Hereinafter, a method of forming the nonvolatile memory device according to the present embodiment will be briefly described.

먼저, 도 5 및 도 6에서 설명한 것과 동일한 공정을 수행한다. First, the same processes as those described in FIGS. 5 and 6 are performed.

이 후, 도 15에 도시된 것과 같이, 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 습식 식각 공정을 통해 제거함으로써 개구부(112)를 형성한다. 본 실시예에서는, 상기 패드 산화막 패턴을 식각하는 동안 상기 소자 분리막 패턴의 측벽 형상이 거의 변화하지 않도록 한다. 이를 위하여, 상기 패드 산화막 패턴을 식각하는 시간이 단축되어야 하므로, 상기 패드 산화막 패턴은 매우 얇게 형성되는 것이 바람직하다.Thereafter, as shown in FIG. 15, the silicon nitride film pattern and the pad oxide film pattern are removed through the wet etching process to form the opening 112. In this embodiment, the sidewall shape of the device isolation film pattern hardly changes during the etching of the pad oxide film pattern. For this purpose, the pad oxide film pattern is preferably formed to be very thin since the time for etching the pad oxide film pattern is shortened.

이 후, 도 8을 참조로 설명한 것과 동일한 공정을 수행하여, 도 16에 도시된 것과 같이, 터널 산화막(114) 및 제1 예비 플로팅 게이트 패턴(116)을 형성한다. 본 실시예에 의하면, 상기 개구부(112)가 네거티브 측벽 경사를 갖기 때문에 상기 증착 공정 시에 상기 개구부(112) 측벽에 박막이 증착되는 것이 구조적으로 매우 어렵다. 때문에, 상기 개구부(112) 측벽에 원하지 않는 제1 예비 플로팅 게이트 패턴(116)이 형성됨으로써 발생되는 문제를 더욱 감소시킬 수 있다. 8, a tunnel oxide film 114 and a first preliminary floating gate pattern 116 are formed, as shown in Fig. According to the present embodiment, since the opening 112 has a negative sidewall inclination, it is structurally difficult to deposit a thin film on the sidewall of the opening 112 during the deposition process. Therefore, the problem caused by the formation of the undesired first preliminary floating gate pattern 116 on the sidewall of the opening 112 can be further reduced.

계속하여, 도 9 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행하여 비휘발성 메모리 소자를 완성한다.Subsequently, the same processes as those described with reference to FIGS. 9 to 14 are performed to complete the nonvolatile memory device.

실시예 4Example 4

도 17 및 18은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다. 17 and 18 are cross-sectional views illustrating a method of forming a nonvolatile memory device according to a fourth embodiment of the present invention.

본 실시예는, 플로팅 게이트 패턴 대신에 전하 트랩막 패턴이 형성되는 것과 보호막이 형성되지 않는 것을 제외하고는 실시예 1과 동일하다. 이하에서는 본 실시예에 따른 비휘발성 메모리 소자의 형성 방법에 대해 간단하게 설명하고자 한다. This embodiment is the same as the first embodiment except that the charge trap film pattern is formed instead of the floating gate pattern and the protective film is not formed. Hereinafter, a method of forming the nonvolatile memory device according to the present embodiment will be briefly described.

먼저, 도 5 및 도 8에서 설명한 것과 동일한 공정을 수행한다. First, the same processes as those described in FIGS. 5 and 8 are performed.

도 17을 참조하면, 상기 소자 분리막 패턴(110) 사이에 노출된 기판 표면을 열산화시켜 터널 산화막(114)을 형성한다. 상기 소자 분리막 패턴(110)의 상부면 및 터널 산화막(114) 상에 전하 트랩막(130)을 형성한다. Referring to FIG. 17, a tunnel oxide film 114 is formed by thermally oxidizing a substrate surface exposed between the device isolation film patterns 110. The charge trap film 130 is formed on the upper surface of the device isolation film pattern 110 and the tunnel oxide film 114.

상기 전하 트랩막(130)은 실리콘 질화물 또는 고유전율을 갖는 금속 산화물 등을 포함한다. The charge trap film 130 includes silicon nitride or a metal oxide having a high dielectric constant.

상기 전하 트랩막(130)은 상기 개구부(112)의 측벽에 증착되지 않는다. 그러므로, 상기 전하 트랩막(130)을 증착한 후에 별도의 패터닝 공정이 수행되지 않아도 된다. 상기 전하 트랩막(130)의 증착은 물리기상 증착공정 또는 화학기상 증착공정을 통해 수행된다. 상기 화학기상증착공정은 고밀도 플라즈마 화학기상증착 공정을 포함한다. The charge trap film 130 is not deposited on the sidewalls of the opening 112. Therefore, a separate patterning process may not be performed after the charge trap film 130 is deposited. Deposition of the charge trap film 130 is performed through a physical vapor deposition process or a chemical vapor deposition process. The chemical vapor deposition process includes a high density plasma chemical vapor deposition process.

도 18을 참조하면, 상기 소자 분리막 패턴(110) 사이의 개구부(112) 내부를 채우도록 희생막(120)을 형성한다. 상기 희생막(120)은 실리콘 산화물을 증착시켜 형성할 수 있다. Referring to FIG. 18, a sacrificial layer 120 is formed to fill the openings 112 between the device isolation layer patterns 110. The sacrificial layer 120 may be formed by depositing silicon oxide.

상기 전하 트랩막(130)이 실리콘 질화물로 이루어지는 경우, 실시예 1에서 설명한 것과 같은 보호막 형성 공정이 필요하지 않다. 이와는 달리, 상기 전하 트랩막(130)이 금속 산화물로 이루어지더라도 실시예 1에서 설명한 것과 같은 보호막 형성 공정을 수행하지 않아도 된다. In the case where the charge trap film 130 is made of silicon nitride, a protective film forming step as described in Embodiment 1 is not required. Alternatively, even if the charge trap film 130 is made of a metal oxide, it is not necessary to perform the protective film forming process as described in the first embodiment.

이 후, 도시되지는 않았지만, 상기 희생막(120)을 화학기계적 연마 공정을 통해 연마함으로써 상기 소자 분리막 패턴(110) 상에 형성된 전하 트랩막(130)을 노출시킨다. 이 후, 상기 노출된 전하 트랩막(130)을 제거한다. 상기 전하 트랩막(130)을 제거하는 공정은 습식 식각, 건식 식각 또는 화학기계적 연마 공정에 의해 수행될 수 있다. Thereafter, although not shown, the sacrificial layer 120 is polished through a chemical mechanical polishing process to expose the charge trap layer 130 formed on the device isolation layer pattern 110. Thereafter, the exposed charge trap film 130 is removed. The process of removing the charge trap film 130 may be performed by a wet etching, a dry etching, or a chemical mechanical polishing process.

상기 기판 상에 형성되어 있는 전하 트랩막(130)의 상부면이 노출되도록 상기 희생막 및 소자 분리막 패턴을 연마한다. 이로써, 상기 기판 상에 예비 전하 트랩막 패턴을 형성한다. The sacrificial film and the element isolation film pattern are polished so that the upper surface of the charge trap film 130 formed on the substrate is exposed. Thereby, a preliminary charge trap film pattern is formed on the substrate.

상기 예비 전하 트랩막 패턴 상에 유전막 및 콘트롤 게이트용 도전막을 형성하고, 이를 패터닝함으로써 콘트롤 게이트 패턴, 유전막 패턴, 전하 트랩막 패턴 및 터널 산화막 패턴을 형성한다. 상기 공정은 도 14를 참조로 설명한 것과 동일하다. A control gate pattern, a dielectric film pattern, a charge trap film pattern, and a tunnel oxide film pattern are formed by forming a conductive film for a dielectric film and a control gate on the preliminary charge trap film pattern and patterning the conductive film. This process is the same as that described with reference to Fig.

다른 실시예로써, 실시예 3의 비휘발성 메모리 소자의 형성 방법에서, 플로팅 게이트 패턴 대신에 전하 트랩막 패턴이 형성함으로써 비휘발성 메모리 소자를 형성할 수도 있다. As another embodiment, in the method for forming a nonvolatile memory element according to the third embodiment, a nonvolatile memory element may be formed by forming a charge trap film pattern instead of a floating gate pattern.

실시예 5Example 5

도 19는 본 발명의 실시예 5에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 19 is a cross-sectional view showing a nonvolatile memory device according to a fifth embodiment of the present invention.

도 19를 참조하면, 셀 영역 및 페리 영역이 구분된 기판(200)이 마련된다. 상기 셀 영역 및 페리 영역의 기판(200)에 각각 액티브 영역 및 소자 분리 영역을 구분하기 위한 소자 분리막 패턴(210a, 210b)이 구비된다. Referring to FIG. 19, a substrate 200 in which a cell region and a ferry region are separated is provided. Device isolation film patterns 210a and 210b for separating an active region and an element isolation region are provided on the substrate 200 of the cell region and the ferry region, respectively.

상기 셀 영역의 기판(200) 상에는 터널 산화막 패턴(224), 전하 저장막 패턴(226b), 유전막(230) 및 콘트롤 게이트 패턴(232)이 적층된 셀 트랜지스터(240)가 구비된다.  A cell transistor 240 having a tunnel oxide film pattern 224, a charge storage film pattern 226b, a dielectric film 230 and a control gate pattern 232 stacked thereon is provided on the substrate 200 in the cell region.

상기 터널 산화막 패턴(224)은 열산화 공정으로 형성된 실리콘 산화물을 포함한다. The tunnel oxide film pattern 224 includes silicon oxide formed by a thermal oxidation process.

상기 전하 저장막 패턴(226b)은 플로팅 게이트로써 폴리실리콘과 같은 도전 물질로 이루어질 수 있다. 또는, 상기 전하 저장막 패턴(226b)은 전하 트랩 패턴으로써 실리콘 질화물 또는 금속 산화물과 같은 물질로 이루어질 수 있다. The charge storage film pattern 226b may be made of a conductive material such as polysilicon as a floating gate. Alternatively, the charge storage film pattern 226b may be made of a material such as silicon nitride or metal oxide as a charge trapping pattern.

상기 전하 저장막 패턴(226b)은 20 내지 500Å정도의 얇은 두께를 갖는다. 바람직하게, 상기 전하 저장막 패턴(226b)은 100 내지 300Å정도의 얇은 두께를 갖는다. 상기 유전막(230)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 구조를 가질 수 있다. 또는, 상기 유전막(230)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 콘트롤 게이트 패턴(232)은 도전성 물질로 이루어질 수 있다. The charge storage film pattern 226b has a thickness of about 20 to 500 ANGSTROM. Preferably, the charge storage film pattern 226b has a thickness of about 100 to 300 angstroms. The dielectric layer 230 may have a structure in which silicon oxide, silicon nitride, and silicon oxide are stacked. Alternatively, the dielectric layer 230 may be formed of a metal oxide having a dielectric constant higher than that of silicon nitride. The control gate pattern 232 may be formed of a conductive material.

또한, 상기 셀 영역의 기판(200)에서 셀 트랜지스터들 양측에 상기 셀 트랜지스터와 직렬 연결되는 선택 트랜지스터(도시안됨)가 구비된다. 상기 선택 트랜지스터는 상기 셀 트랜지스터(240)와 동일한 적층 구조를 갖는다. 즉, 상기 선택 트 랜지스터는 게이트가 버팅 구조를 갖지 않는다. 다만, 상기 선택 트랜지스터의 게이트 구조물은 상기 셀 트랜지스터의 게이트 구조물에 비해 다소 넓은 선폭을 갖는다. In addition, a selection transistor (not shown) connected in series with the cell transistor is provided on both sides of the cell transistors in the substrate region 200 of the cell region. The selection transistor has the same stacking structure as the cell transistor 240. That is, the select transistor has no gate butting structure. However, the gate structure of the select transistor has a somewhat wider line width than the gate structure of the cell transistor.

상기 페리 영역의 기판(200) 상에는 게이트 절연막(216), 게이트 패턴(218) 및 소오스/드레인 영역을 포함하는 페리 트랜지스터가 구비된다. 상기 게이트 패턴(218)은 폴리실리콘, 금속 물질, 금속실리사이드 물질과 같은 도전성 물질로 이루어진다. 상기 게이트 패턴(218)은 상기 셀 트랜지스터의 콘트롤 게이트 패턴과 동일한 도전물질로 이루어질 수도 있다. 이와는 달리, 상기 게이트 패턴(218)은 상기 셀 트랜지스터의 콘트롤 게이트 패턴과는 다른 도전물질로 이루어질 수도 있다. On the substrate 200 of the ferrite region, a ferroelectric transistor including a gate insulating film 216, a gate pattern 218, and a source / drain region is provided. The gate pattern 218 is made of a conductive material such as polysilicon, a metal material, or a metal silicide material. The gate pattern 218 may be made of the same conductive material as the control gate pattern of the cell transistor. Alternatively, the gate pattern 218 may be formed of a conductive material different from the control gate pattern of the cell transistor.

상기 페리 영역의 게이트 패턴(218)은 저저항이 요구된다. 때문에, 상기 게이트 패턴(218)은 상기 전하 저장막 패턴(226b)보다 더 두껍다. 상기 게이트 패턴(218)은 상기 전하 저장막 패턴(226b)에 비해 100Å이상 더 두꺼운 것이 바람직하다. The gate pattern 218 of the ferrite region is required to have a low resistance. Therefore, the gate pattern 218 is thicker than the charge storage film pattern 226b. The gate pattern 218 is preferably thicker than the charge storage film pattern 226b by 100 ANGSTROM or more.

상기 페리 트랜지스터의 게이트 전극(218)은 상부에는 상기 셀 트랜지스터의 콘트롤 게이트 패턴(232)과 동일한 물질로 이루어진 도전성 패턴(234)이 전기적으로 연결되어 있는 버팅 구조로 되어 있다. 즉, 상기 게이트 전극 상부에는 셀 트랜지스터의 유전막과 동일한 물질과 상기 유전막을 관통하는 도전성 패턴(234)이 구비된다. The gate electrode 218 of the ferroelectric transistor has a butting structure in which a conductive pattern 234 made of the same material as the control gate pattern 232 of the cell transistor is electrically connected to the gate electrode 218. That is, on the gate electrode, a conductive pattern 234 penetrating through the dielectric film and the same material as the dielectric film of the cell transistor is provided.

도시하지는 않았지만, 다른 실시예로, 상기 페리 트랜지스터의 게이트가 버팅 구조를 갖지 않을 수도 있다. 이 경우에는, 상기 페리 트랜지스터의 게이트 전 극 상부에 상기 도전성 패턴이 구비되지 않는다. Although not shown, in another embodiment, the gate of the ferrite transistor may not have a butting structure. In this case, the conductive pattern is not provided on the gate electrode of the ferroelectric transistor.

도 20 내지 도 28은 도 19에 도시된 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다. 도 29는 도 28에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단하였을 때 보여지는 단면도이다. 20 to 28 are sectional views showing a method of forming the nonvolatile memory element shown in FIG. 29 is a cross-sectional view of the nonvolatile memory device shown in Fig. 28 when it is cut in another direction.

도 20을 참조하면, 기판 표면을 셀 영역 및 페리 회로 영역으로 구분한다. 상기 기판은 실리콘과 같은 반도체 물질로 이루어질 수 있다. Referring to FIG. 20, the substrate surface is divided into a cell region and a ferrite circuit region. The substrate may be made of a semiconductor material such as silicon.

상기 기판(200) 상에 패드 산화막 패턴(202) 및 실리콘 질화막 패턴(204)으로 이루어지는 제1 및 제2 마스크 패턴 구조물(206a, 206b)을 형성한다. 상기 셀 영역에 형성된 제1 마스크 패턴 구조물(206a)들은 패턴의 폭 및 패턴 간격이 매우 조밀하며 규칙적으로 형성된다. 또한, 상기 제1 마스크 패턴 구조물(206a)은 라인 형상을 갖는다. 이에 비해, 상기 페리 회로 영역에 형성된 제2 마스크 패턴 구조물(206b)들은 패턴의 폭 및 패턴 간격이 상대적으로 넓다. First and second mask pattern structures 206a and 206b are formed on the substrate 200, which are formed of a pad oxide film pattern 202 and a silicon nitride film pattern 204. The first mask pattern structures 206a formed in the cell region have a very dense and regular pattern width and pattern spacing. In addition, the first mask pattern structure 206a has a line shape. In contrast, the second mask pattern structures 206b formed in the ferrier circuit region have relatively wide widths and pattern spacings.

상기 제1 및 제2 마스크 패턴 구조물들(206a, 206b)을 식각 마스크로 사용하여 상기 제1 및 제2 마스크 패턴 구조물들(206a, 206b) 사이의 기판을 식각함으로써 소자 분리용 트렌치(208)들을 형성한다. 이 후, 상기 소자 분리용 트렌치(208) 표면에 내벽 산화막(도시안됨)을 형성할 수 있다. By etching the substrate between the first and second mask pattern structures 206a and 206b using the first and second mask pattern structures 206a and 206b as an etch mask, the device isolation trenches 208 . Thereafter, an inner wall oxide film (not shown) may be formed on the surface of the element separating trench 208.

상기 소자 분리용 트렌치(208)들의 내부를 완전하게 채우도록 절연막을 증착한다. 이어서, 상기 제1 및 제2 마스크 패턴 구조물(206a, 206b)의 상부면이 노출되도록 상기 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 평탄화 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 소자 분리 용 트렌치(208) 내부에만 상기 절연막이 남게됨으로써 상기 셀 영역 및 페리 회로 영역의 기판에 각각 제1 및 제2 소자 분리막 패턴(210a, 210b)이 형성된다. 도시된 것과 같이, 상기 제1 소자 분리막 패턴(210a)은 좁은 선폭을 갖게 되고, 상기 제2 소자 분리막 패턴(210b)은 상대적으로 넓은 선폭을 갖게 된다. An insulating film is deposited so as to completely fill the inside of the element isolation trenches 208. [ Then, the upper surface of the insulating layer is removed through a planarization process such as chemical mechanical polishing (CMP) so that the upper surfaces of the first and second mask pattern structures 206a and 206b are exposed. When the above process is performed, the insulating film remains only in the device isolation trench 208, thereby forming the first and second device isolation film patterns 210a and 210b on the substrate in the cell region and the ferrier circuit region, respectively. As shown in the figure, the first device isolation film pattern 210a has a narrow line width and the second device isolation film pattern 210b has a relatively wide line width.

도 21을 참조하면, 상기 실리콘 질화막 패턴(204), 제1 소자 분리막 패턴(210a) 및 제2 소자 분리막 패턴(210b) 상에 제1 마스크막(도시안됨)을 증착한다. 상기 제1 마스크막은 상기 제1 및 제2 소자 분리막 패턴(210a, 210b)과 같이 실리콘 산화물로 형성되는 것이 바람직하다. 상기 제1 마스크막은 화학기상증착법에 의해 형성할 수 있다. 예를들어, 상기 제1 마스크막은 플라즈마 강화 화학기상증착법에 의해 형성된 실리콘 산화물일 수 있다. Referring to FIG. 21, a first mask film (not shown) is deposited on the silicon nitride film pattern 204, the first device isolation film pattern 210a, and the second device isolation film pattern 210b. The first mask layer may be formed of silicon oxide like the first and second isolation layers 210a and 210b. The first mask film may be formed by chemical vapor deposition. For example, the first mask film may be silicon oxide formed by plasma enhanced chemical vapor deposition.

이 후, 상기 제1 마스크막 상에 포토레지스트를 코팅하고 패터닝함으로써 상기 셀 영역에 위치하는 실리콘 질화막 패턴(204) 및 제1 소자 분리막 패턴(210a)을 덮는 포토레지스트 패턴(도시안됨)을 형성한다. Thereafter, a photoresist is coated on the first mask film and patterned to form a photoresist pattern (not shown) covering the silicon nitride film pattern 204 and the first device isolation film pattern 210a located in the cell region .

상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 마스크막을 식각함으로써 제1 마스크 패턴(212)을 형성한다. 상기 제1 마스크 패턴(212)은 상기 셀 영역 전체를 덮도록 형성된다. The first mask pattern 212 is formed by etching the first mask film using the photoresist pattern as an etching mask. The first mask pattern 212 is formed to cover the entire cell region.

상기 제1 마스크 패턴(212)을 형성한 후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 페리 회로 영역에 위치하는 실리콘 질화막 패턴(204) 및 제2 소자 분리막 패턴(210b)이 노출된다.After the first mask pattern 212 is formed, the photoresist pattern is removed through an ashing and strip process. When the above process is performed, the silicon nitride film pattern 204 and the second element isolation film pattern 210b located in the ferrier circuit region are exposed.

본 실시예에서는, 상기 제1 마스크 패턴(212)을 실리콘 산화물로 형성하였지 만, 별도로 제1 마스크 패턴(212)을 형성하지 않고 포토레지스트 패턴을 식각 마스크로 사용함으로써 후속의 식각 공정이 진행될 수도 있다. In this embodiment, although the first mask pattern 212 is formed of silicon oxide, a subsequent etching process may be performed by using the photoresist pattern as an etching mask without forming the first mask pattern 212 separately .

도 22를 참조하면, 상기 제1 마스크 패턴(212)을 사용하여 상기 페리 회로 영역에 노출된 실리콘 질화막 패턴(204)을 선택적으로 식각한다. 상기 실리콘 질화막 패턴(204)을 제거할 때 기판 손상을 감소시키기 위하여, 상기 실리콘 질화막 패턴(204)은 습식 식각 공정을 통해 제거되는 것이 바람직하다. Referring to FIG. 22, the silicon nitride film pattern 204 exposed in the ferrite circuit region is selectively etched using the first mask pattern 212. In order to reduce substrate damage when removing the silicon nitride film pattern 204, the silicon nitride film pattern 204 is preferably removed through a wet etching process.

계속하여, 상기 실리콘 질화막 패턴(204) 아래에 위치하는 패드 산화막 패턴(202)을 제거한다. 상기와 같이, 패드 산화막 패턴(202) 및 실리콘 질화막 패턴(204)이 제거된 부위에는 제1 개구부(214)가 생성된다. 상기 제1 개구부(214)는 상기 페리 회로 영역에 형성되는 트랜지스터의 게이트 형성 부위가 된다. Subsequently, the pad oxide film pattern 202 located under the silicon nitride film pattern 204 is removed. As described above, the first opening 214 is formed in the portion where the pad oxide film pattern 202 and the silicon nitride film pattern 204 are removed. The first opening 214 serves as a gate forming portion of the transistor formed in the ferrier circuit region.

여기서, 상기 제1 개구부의 깊이는 페리 트랜지스터의 게이트 두께를 정의한다. 즉, 상기 실리콘 질화막 패턴의 증착 두께에 따라 상기 제1 개구부의 깊이를 조절함으로써 상기 페리 트랜지스터의 게이트 두께를 조절할 수 있다. Here, the depth of the first opening defines the gate thickness of the ferrite transistor. That is, the gate thickness of the ferroelectric transistor can be adjusted by controlling the depth of the first opening depending on the deposition thickness of the silicon nitride film pattern.

도 23을 참조하면, 상기 제1 개구부(214) 저면에 노출된 기판을 열산화시켜 게이트 절연막(216)을 형성한다. Referring to FIG. 23, the substrate exposed at the bottom of the first opening 214 is thermally oxidized to form a gate insulating film 216.

다음에, 상기 제1 개구부(214) 내부를 채우도록 도전막을 증착한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 사용할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다. Next, a conductive film is deposited to fill the inside of the first opening 214. The conductive layer may be formed of polysilicon doped with an impurity, a metal, a metal silicide, or the like. These conductive layers may be used alone or in combination.

상기 도전막을 증착한 후, 상기 제2 소자 분리막 패턴(210b)의 상부면이 노출되도록 상기 도전막을 연마함으로써 페리 회로 영역에 게이트 패턴(218)을 형성 한다. After the conductive film is deposited, the conductive film is polished so that the upper surface of the second element isolation film pattern 210b is exposed, thereby forming a gate pattern 218 in the ferrier circuit region.

상기 연마 공정을 통해, 상기 셀 영역에 남아있는 제1 마스크 패턴(212)도 함께 제거된다. 따라서, 도시된 것과 같이, 상기 셀 영역에는 실리콘 질화막 패턴(204) 및 제1 소자 분리막 패턴(210a)이 노출되고, 상기 페리 회로 영역에는 게이트 패턴(218) 및 제2 소자 분리막 패턴(210b)이 노출된다. Through the polishing process, the first mask pattern 212 remaining in the cell region is also removed. Accordingly, the silicon nitride film pattern 204 and the first device isolation film pattern 210a are exposed in the cell region, and the gate pattern 218 and the second device isolation film pattern 210b are formed in the ferrier circuit region, Exposed.

도 24를 참조하면, 상기 실리콘 질화막 패턴(204), 게이트 패턴(218), 제1 소자 분리막 패턴(210a) 및 제2 소자 분리막 패턴(210b) 상에 제2 마스크막(도시안됨)을 증착한다. 상기 제2 마스크막은 상기 제1 및 제2 소자 분리막과 같이 실리콘 산화물로 형성되는 것이 바람직하다. 이 후, 상기 제2 마스크막 상에 포토레지스트를 코팅하고 패터닝함으로써 상기 페리 영역에 위치하는 게이트 패턴(218) 및 제2 소자 분리막 패턴(210b)을 덮는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막을 식각함으로써 페리 회로 영역을 덮는 제2 마스크 패턴(220)을 형성한다. 24, a second mask film (not shown) is deposited on the silicon nitride film pattern 204, the gate pattern 218, the first device isolation film pattern 210a, and the second device isolation film pattern 210b . It is preferable that the second mask film is formed of silicon oxide like the first and second isolation films. Thereafter, a photoresist is coated on the second mask film and patterned to form a photoresist pattern covering the gate pattern 218 and the second isolation film pattern 210b located in the ferry region. The insulating film is etched using the photoresist pattern as an etching mask to form a second mask pattern 220 covering the ferrite circuit area.

상기 제2 마스크 패턴(220)을 형성한 후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 셀 영역에 위치하는 실리콘 질화막 패턴(204) 및 제1 소자 분리막 패턴(210a)이 노출된다.After the second mask pattern 220 is formed, the photoresist pattern is removed through an ashing process and a strip process. When the above process is performed, the silicon nitride film pattern 204 and the first device isolation film pattern 210a located in the cell region are exposed.

본 실시예에서는, 상기 제2 마스크 패턴(220)을 실리콘 산화물로 형성하였지만, 별도로 제2 마스크 패턴(220)을 형성하지 않고 포토레지스트 패턴을 식각 마스크로 사용함으로써 후속의 식각 공정이 진행될 수도 있다. In the present embodiment, the second mask pattern 220 is formed of silicon oxide, but a subsequent etching process may be performed by using the photoresist pattern as an etching mask without forming the second mask pattern 220 separately.

도 25를 참조하면, 노출된 상기 실리콘 질화막 패턴(204)을 식각한다. 상기 식각은 습식 식각 공정을 통해 수행되는 것이 바람직하다. 이 후, 노출된 패드 산화막 패턴(202)을 제거함으로써 상기 셀 영역에 제2 개구부들(222)을 형성한다. 상기 제2 개구부(222) 저면에는 기판(200) 표면이 노출된다. Referring to FIG. 25, the exposed silicon nitride film pattern 204 is etched. The etching is preferably performed through a wet etching process. Thereafter, the exposed pad oxide film pattern 202 is removed to form second openings 222 in the cell region. The surface of the substrate 200 is exposed on the bottom surface of the second opening 222.

도 26을 참조하면, 상기 제1 소자 분리막 패턴(210a) 사이의 기판(200) 표면에 터널 산화막(224)을 형성한다. 상기 터널 산화막(224), 제1 및 제2 소자 분리막 패턴(210a, 210b) 및 게이트 패턴(218) 상에 전하 저장막(226)을 형성한다. Referring to FIG. 26, a tunnel oxide film 224 is formed on the surface of the substrate 200 between the first element isolation film patterns 210a. A charge storage film 226 is formed on the tunnel oxide film 224, the first and second isolation films 210a and 210b, and the gate pattern 218. [

상기 전하 저장막(226)은 상기 제2 개구부(222) 내부를 완전히 채우지 않고, 상기 제2 개구부(222) 저면부에만 선택적으로 형성되도록 한다. 즉, 상기 전하 저장막(226)은 측벽 스탭커버러지가 우수하지 않아서 측벽에는 막이 거의 증착되지 않고 평탄면에 막이 주로 증착되는 증착 공정을 통해 형성될 수 있다. 예를들어, 상기 전하 저장막(226)은 물리기상증착공정 또는 고밀도 플라즈마 화학기상증착 공정 등을 통해 형성될 수 있다. The charge storage layer 226 may be selectively formed only on the bottom surface of the second opening 222 without completely filling the inside of the second opening 222. That is, the charge storage layer 226 may be formed through a deposition process in which the film is mainly deposited on the flat surface without substantially depositing a film on the side wall because the side wall step coverage is not excellent. For example, the charge storage layer 226 may be formed through a physical vapor deposition process or a high-density plasma chemical vapor deposition process.

상기 전하 저장막(226)은 20 내지 500Å정도의 얇은 두께를 갖도록 형성하는 것이 바람직하다. 보다 바람직하게, 상기 전하 저장막(226)은 50 내지 300 Å정도의 얇은 두께로 형성된다. The charge storage layer 226 is preferably formed to have a thickness of about 20 to 500 ANGSTROM. More preferably, the charge storage layer 226 is formed to a thickness of about 50 to 300 ANGSTROM.

또한, 상기 전하 저장막(226)은 상기 게이트 패턴(218)에 비하여 100Å이상 얇은 두께로 형성된다. 때문에, 상기 게이트 패턴은 후속 공정에서 형성되는 전하 저장막보다 100Å이상 두껍게 형성된다. Also, the charge storage layer 226 is formed to have a thickness of 100 ANGSTROM or less as compared with the gate pattern 218. [ Therefore, the gate pattern is formed to be thicker than the charge storage film formed in the subsequent process by 100 ANGSTROM or more.

상기 전하 저장막(226)은 폴리실리콘, 금속 및 금속 실리사이드와 같은 도전 물질로 이루어질 수 있다. 이와는 달리, 상기 전하 저장막(226)은 실리콘 질화막 또는 금속 산화막과 같은 절연 물질로 이루어질 수 있다. 상기 전하 저장막(226)이 실리콘 질화막 또는 금속 산화막으로 이루어지는 경우, 완성되는 비휘발성 메모리 소자는 전하 트랩형 트랜지스터를 갖는 메모리 소자가 된다. The charge storage layer 226 may comprise a conductive material such as polysilicon, metal, and metal suicide. Alternatively, the charge storage layer 226 may be formed of an insulating material such as a silicon nitride layer or a metal oxide layer. When the charge storage film 226 is formed of a silicon nitride film or a metal oxide film, the completed nonvolatile memory device becomes a memory device having a charge trap type transistor.

도 27을 참조하면, 상기 제2 개구부(222) 내부를 채우도록 희생막(228)을 형성한다. 상기 희생막(228)은 실리콘 산화물을 증착시켜 형성할 수 있다. Referring to FIG. 27, a sacrificial layer 228 is formed to fill the inside of the second opening 222. The sacrificial layer 228 may be formed by depositing silicon oxide.

다음에, 상기 희생막(228)을 화학기계적 연마 공정을 통해 연마한다. 상기 희생막(228)을 연마하면, 상기 제1 및 제2 소자 분리막 패턴(210a, 210b)과 상기 게이트 패턴(218) 상에 위치하는 전하 저장막(226)이 노출된다. 이 후, 상기 노출된 전하 저장막(226)을 제거한다. 상기 제거는 화학기계적 연마 또는 전면 식각 공정을 통해 수행될 수 있다. 상기 제거 공정을 수행하면, 상기 터널 산화막(224) 상에만 예비 전하 저장막 패턴(226a)이 남아있게 된다. Next, the sacrificial film 228 is polished through a chemical mechanical polishing process. When the sacrificial layer 228 is polished, the first and second isolation layers 210a and 210b and the charge storage layer 226 located on the gate pattern 218 are exposed. Thereafter, the exposed charge storage film 226 is removed. The removal may be performed through a chemical mechanical polishing or frontal etching process. When the removal process is performed, the preliminary charge storage film pattern 226a remains only on the tunnel oxide film 224.

도 28 및 도 29를 참조하면, 상기 희생막(228) 및 제1 소자 분리막 패턴(210a)을 화학기계적 연마 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 터널 산화막(224) 상의 예비 전하 저장막 패턴(226a)이 노출된다. 이 때, 상기 페리 회로 영역에 노출되어 있는 게이트 패턴(218)은 거의 제거되지 않도록 한다.28 and 29, the sacrificial layer 228 and the first isolation layer pattern 210a are removed through a chemical mechanical polishing process. When the above process is performed, the preliminary charge storage film pattern 226a on the tunnel oxide film 224 is exposed. At this time, the gate pattern 218 exposed in the ferrite circuit region is hardly removed.

구체적으로, 상기 공정을 통해 셀 영역에는 20 내지 500Å의 두께의 얇은 예비 전하 저장막 패턴(226a)이 형성된다. 즉, 상기 예비 전하 저장막 패턴(226a)은 상기 페리 회로 영역의 게이트 패턴(218)에 비해 더 얇은 두께를 갖는다. Specifically, a thin preliminary charge storage film pattern 226a having a thickness of 20 to 500 angstroms is formed in the cell region through the above process. That is, the preliminary charge storage film pattern 226a is thinner than the gate pattern 218 of the ferrier circuit region.

이 후, 상기 노출된 예비 전하 저장막 패턴(226a), 소자 분리막 패턴(210a, 210b) 및 게이트 패턴(218) 상에 유전막을 형성한다. 이 후, 상기 유전막의 일부분 을 식각함으로써 상기 페리 트랜지스터의 게이트 패턴(218) 상부면을 노출시킨다. Thereafter, a dielectric film is formed on the exposed preliminary charge storage film pattern 226a, the element isolation film patterns 210a and 210b, and the gate pattern 218. [ Thereafter, a portion of the dielectric film is etched to expose the upper surface of the gate pattern 218 of the ferroelectric transistor.

다음에, 상기 유전막 상에 콘트롤 게이트 전극막을 형성하고, 상기 콘트롤 게이트 전극막, 유전막, 예비 전하 저장막 패턴 및 터널 산화막을 패터닝한다. Next, a control gate electrode film is formed on the dielectric film, and the control gate electrode film, the dielectric film, the pre-charge storage film pattern, and the tunnel oxide film are patterned.

상기 공정을 수행하면, 상기 셀 영역에는 터널 산화막 패턴(224), 전하 저장막 패턴(226b), 블록킹 유전막 패턴(230) 및 콘트롤 게이트 패턴(232)이 적층된 셀 트랜지스터(240)들이 완성된다. 다른 방향을 절단된 단면도인 도 29를 참조하면, 상기 패터닝 공정을 통해 상기 셀 트랜지스터(240) 가장자리에 상기 셀 트랜지스터(240)와 동일한 적층 구조를 갖는 선택 트랜지스터(242)가 형성된다. 또한, 상기 페리 회로 영역에는 상기 게이트 패턴(218) 상에 상기 게이트 패턴(218)과 전기적으로 연결되는 도전성 패턴(234)이 형성된다. 이로써, 상기 페리 회로 영역에는 버팅 구조를 갖는 게이트가 완성된다. The cell transistors 240 in which the tunnel oxide film pattern 224, the charge storage film pattern 226b, the blocking dielectric film pattern 230 and the control gate pattern 232 are stacked are completed. 29, a selection transistor 242 having the same stacking structure as that of the cell transistor 240 is formed at the edge of the cell transistor 240 through the patterning process. A conductive pattern 234 electrically connected to the gate pattern 218 is formed on the gate pattern 218 in the ferrier circuit region. As a result, a gate having a butting structure is completed in the ferrier circuit region.

상기와 같이, 페리 트랜지스터의 게이트가 버팅 구조를 가짐으로써 게이트의 저항을 감소시킬 수 있다. As described above, the gate of the ferrite transistor has a butting structure, so that the resistance of the gate can be reduced.

한편, 상기 페리 트랜지스터의 게이트 패턴(218)이 상기 셀 트랜지스터의 전하 저장막 패턴(226b)과 같이 얇은 두께를 갖는 경우에는 식각 마진이 확보되지 않기 때문에 버팅 구조를 형성시키기가 어렵다. 즉, 상기 페리 트랜지스터의 게이트 패턴이 전하 저장막 패턴과 같이 30 내지 500Å 정도의 얇은 두께를 갖는 경우에는, 상기 버팅 공정을 수행하기 위하여 상기 유전막(230)의 일부를 제거하는 공정에서 과도하게 하부의 게이트 패턴(218)이 제거될 수 있다. 이 경우, 하부의 게이트 패턴(218)이 거의 남아있지 않게되어 불량이 발생하게 된다. 때문에, 상기 게이 트 패턴(218)의 두께가 얇을 경우에는 버팅 구조의 게이트를 형성하기가 어려운 것이다. On the other hand, when the gate pattern 218 of the ferroelectric transistor has a thickness as thin as the charge storage film pattern 226b of the cell transistor, it is difficult to form a butting structure because an etching margin is not secured. That is, when the gate pattern of the ferroelectric transistor has a thin thickness of about 30 to 500 angstroms like the charge storage film pattern, in the process of removing a part of the dielectric layer 230 to perform the butting process, The gate pattern 218 can be removed. In this case, the lower gate pattern 218 is hardly left, and a defect occurs. Therefore, when the gate pattern 218 is thin, it is difficult to form the gate of the butting structure.

그러나, 본 실시예에서는 상기 페리 트랜지스터의 게이트 패턴(218)이 상기 전하 저장막 패턴(226b)보다 더 두껍게 형성되어 있다. 또한, 상기 소자 분리막 패턴 사이의 개구부 깊이에 따라, 상기 전하 저장막 패턴과 상관없이 게이트 패턴의 두께를 용이하게 조절할 수 있다. 때문에, 상기 버팅 공정 시에 충분한 식각 마진을 가질 수 있다. However, in this embodiment, the gate pattern 218 of the ferroelectric transistor is formed thicker than the charge storage film pattern 226b. In addition, the thickness of the gate pattern can be easily adjusted regardless of the charge storage film pattern, according to the depth of the opening between the device isolation film patterns. Therefore, it is possible to have a sufficient etching margin in the butting process.

다른 실시예로, 상기 패터닝 공정에서 상기 페리 회로 영역에 형성되어 있는 유전막 및 콘트롤 게이트 전극막을 제거할 수 있다. 이 경우에는, 상기 페리 트랜지스터는 게이트 절연막 및 게이트 패턴만이 적층됨으로써 게이트가 버팅 구조를 갖지 않게 된다. In another embodiment, the dielectric layer and the control gate electrode film formed in the ferrite circuit region in the patterning process can be removed. In this case, only the gate insulating film and the gate pattern are stacked in the ferroelectric transistor, so that the gate does not have the butting structure.

또는, 상기 페리 회로 영역에서 상기 게이트 패턴과 콘트롤 게이트 전극막이 연결되지 않은 상태로 적층시킬 수도 있다.Alternatively, the gate pattern and the control gate electrode film may be stacked in a state where the gate pattern and the control gate electrode film are not connected to each other in the ferrier circuit region.

실시예 7Example 7

도 30은 본 발명의 실시예 6에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 도 31은 도 30에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단한 단면도이다. 30 is a cross-sectional view showing a nonvolatile memory device according to a sixth embodiment of the present invention. 31 is a cross-sectional view of the nonvolatile memory element shown in FIG. 30 cut in another direction.

도 30 및 31을 참조하면, 셀 영역 및 페리 영역이 구분된 기판(200)이 마련된다. 상기 셀 영역 및 페리 영역의 기판(200)에 각각 액티브 영역 및 소자 분리 영역을 구분하기 위한 소자 분리막 패턴(210a, 210b)이 구비된다. Referring to FIGS. 30 and 31, a substrate 200 in which a cell region and a ferry region are separated is provided. Device isolation film patterns 210a and 210b for separating an active region and an element isolation region are provided on the substrate 200 of the cell region and the ferry region, respectively.

상기 셀 영역의 기판(200) 상에 터널 산화막 패턴(260), 전하 저장막 패턴(262a), 유전막(264) 및 콘트롤 게이트 패턴(266)이 적층된 셀 트랜지스터들이 구비된다. 또한, 상기 셀 영역의 기판(200) 상에는 게이트 절연막 패턴(254) 및 제1 게이트 전극(258)이 적층된다. 상기 셀 트랜지스터들이 직렬로 연결되며, 직렬로 연결되어 있는 셀 트랜지스터의 가장자리에 선택 트랜지스터가 구비된다. Cell transistors having a tunnel oxide film pattern 260, a charge storage film pattern 262a, a dielectric film 264, and a control gate pattern 266 are stacked on a substrate 200 of the cell region. A gate insulating film pattern 254 and a first gate electrode 258 are stacked on the substrate 200 in the cell region. The cell transistors are connected in series, and a selection transistor is provided at an edge of a cell transistor connected in series.

상기 셀 트랜지스터에 포함되는 터널 산화막 패턴(260)은 열산화 공정으로 형성된 실리콘 산화물을 포함한다. 상기 전하 저장막 패턴(262a)은 플로팅 게이트로써 폴리실리콘과 같은 도전 물질로 이루어질 수 있다. 또는, 상기 전하 저장막 패턴(262a)은 전하 트랩 패턴으로써 실리콘 질화물 또는 금속 산화물과 같은 물질로 이루어질 수 있다. 상기 전하 저장막 패턴(262a)은 20 내지 500Å정도의 얇은 두께를 갖는다. 바람직하게, 상기 전하 저장막 패턴(262a)은 100 내지 300Å정도의 얇은 두께를 갖는다. The tunnel oxide film pattern 260 included in the cell transistor includes silicon oxide formed by a thermal oxidation process. The charge storage film pattern 262a may be made of a conductive material such as polysilicon as a floating gate. Alternatively, the charge storage film pattern 262a may be made of a material such as silicon nitride or metal oxide as a charge trapping pattern. The charge storage film pattern 262a has a thickness of about 20 to 500 ANGSTROM. Preferably, the charge storage film pattern 262a has a thickness of about 100 to 300 angstroms.

상기 유전막(264)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 구조를 가질 수 있다. 또는, 상기 유전막(264)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 콘트롤 게이트 패턴(266)은 도전성 물질로 이루어질 수 있다. The dielectric layer 264 may have a structure in which silicon oxide, silicon nitride, and silicon oxide are stacked. Alternatively, the dielectric layer 264 may be made of a metal oxide having a dielectric constant higher than that of silicon nitride. The control gate pattern 266 may be formed of a conductive material.

상기 선택 트랜지스터에 포함되는 게이트 절연막(254)은 열산화 공정으로 형성된 실리콘 산화물을 포함한다. 상기 제1 게이트 패턴(258)은 폴리실리콘, 금속, 금속 실리사이드와 같은 도전 물질로 이루어질 수 있다. 이들은 단독 또는 적층된 형상을 가질 수 있다. 상기 제1 게이트 패턴(258)은 상기 셀 트랜지스터의 전하 저장막 패턴(262a)의 선폭보다 넓은 선폭을 가지며, 상기 전하 저장막 패턴(262a)보다 두껍다. 바람직하게는, 상기 제1 게이트 패턴(258)은 상기 전하 저장막 패턴(262a)에 비해 100Å이상 더 두껍다. The gate insulating film 254 included in the selection transistor includes silicon oxide formed by a thermal oxidation process. The first gate pattern 258 may be formed of a conductive material such as polysilicon, metal, or metal silicide. They may have a single or laminated shape. The first gate pattern 258 has a line width wider than the line width of the charge storage film pattern 262a of the cell transistor and is thicker than the charge storage film pattern 262a. Preferably, the first gate pattern 258 is thicker than the charge storage film pattern 262a by 100 ANGSTROM or more.

또한, 상기 제1 게이트 패턴(258) 상에는 상기 유전막 및 콘트롤 게이트 패턴과 동일한 물질로써 유전막 패턴(264) 및 도전성 패턴(266)이 적층되며, 상기 도전성 패턴(266)과 제1 게이트 패턴(258)이 서로 연결된 형상을 갖는다. 즉, 상기 선택 트랜지스터의 게이트는 버팅 구조를 갖는다. A dielectric film pattern 264 and a conductive pattern 266 are stacked on the first gate pattern 258 with the same material as that of the dielectric film and the control gate pattern and the conductive pattern 266 and the first gate pattern 258 are stacked. Are connected to each other. That is, the gate of the selection transistor has a butting structure.

상기 페리 영역의 기판 상에는 게이트 절연막(254), 제2 게이트 패턴(256) 및 소오스/드레인 영역을 포함하는 페리 회로용 트랜지스터가 구비된다. 상기 제2 게이트 패턴(256)은 폴리실리콘과 같은 도전성 물질로 이루어진다. 상기 제2 게이트 패턴(256)은 상기 전하 저장막 패턴(262a)보다 더 두껍다. 바람직하게는, 상기 제2 게이트 패턴(256)은 상기 전하 저장막 패턴(262a)에 비해 100Å이상 더 두껍다. 또한, 상기 제1 및 제2 게이트 패턴(258.256)은 동일한 도전 물질로 이루어질 수 있다. On the substrate of the ferrite region, a transistor for a ferrite circuit including a gate insulating film 254, a second gate pattern 256, and a source / drain region is provided. The second gate pattern 256 is made of a conductive material such as polysilicon. The second gate pattern 256 is thicker than the charge storage film pattern 262a. Preferably, the second gate pattern 256 is thicker than the charge storage film pattern 262a by 100 ANGSTROM or more. Also, the first and second gate patterns 258.256 may be made of the same conductive material.

상기 제2 게이트 패턴(256) 상에는 상기 콘트롤 게이트 패턴과 동일한 물질로 이루어진 도전성 패턴(234)이 전기적으로 연결된다. 상기 제2 게이트 패턴 및 도전성 패턴 사이에는 유전막이 개재된다. 즉, 상기 패리 트랜지스터의 게이트는 버팅 구조를 갖는다. A conductive pattern 234 made of the same material as the control gate pattern is electrically connected to the second gate pattern 256. A dielectric film is interposed between the second gate pattern and the conductive pattern. That is, the gate of the parity transistor has a butting structure.

그러나, 도시되지는 않았지만, 상기 제2 게이트 패턴(256) 상에는 상기 유전 막 및 콘트롤 게이트 패턴과 동일한 물질로써 유전막 패턴 및 도전성 패턴(234)이 적층되며, 상기 도전성 패턴(234)과 제2 게이트 패턴(256)이 서로 연결되지 않는 형상을 가질 수도 있다. 즉, 상기 페리 트랜지스터의 게이트는 버팅 구조를 갖지 않을 수도 있다. However, although not shown, a dielectric film pattern and a conductive pattern 234 are stacked on the second gate pattern 256 with the same material as the dielectric film and the control gate pattern, and the conductive pattern 234 and the second gate pattern (256) are not connected to each other. That is, the gate of the ferrite transistor may not have a butting structure.

도 32 내지 도 34는 도 30 및 31에 도시된 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다. 32 to 34 are sectional views showing a method of forming the nonvolatile memory element shown in FIGS. 30 and 31. FIG.

도 32를 참조하면, 기판(200) 표면을 셀 영역 및 페리 회로 영역으로 구분한다. 상기 기판(200)은 실리콘과 같은 반도체 물질로 이루어질 수 있다. Referring to FIG. 32, the surface of the substrate 200 is divided into a cell region and a ferrite circuit region. The substrate 200 may be formed of a semiconductor material such as silicon.

상기 실시예 5에서 설명한 것과 동일한 방법으로, 상기 셀 영역 및 페리 회로 영역의 기판(200)에 제1 및 제2 마스크 패턴 구조물을 형성하고, 상기 제1 및 제2 마스크 패턴 구조물들을 식각 마스크로 사용하여 기판을 식각함으로써 트렌치(208)들을 형성한다. 이 후, 상기 트렌치(208)들 내에 절연막을 증착하고 연마함으로써 상기 셀 영역에 제1 소자 분리막 패턴(210a)을 형성하고, 상기 페리 회로 영역에 제2 소자 분리막 패턴(210b)을 형성한다. The first and second mask pattern structures are formed on the substrate 200 in the cell region and the ferrite circuit region in the same manner as described in the fifth embodiment and the first and second mask pattern structures are used as an etching mask To form trenches 208 by etching the substrate. Thereafter, an insulating film is deposited and polished in the trenches 208 to form a first device isolation film pattern 210a in the cell region and a second device isolation film pattern 210b in the ferrier circuit region.

다음에, 상기 셀 영역에서 선택 트랜지스터의 게이트 전극이 형성될 부위와 상기 페리 회로 영역을 선택적으로 노출시키는 제1 마스크 패턴(250)을 형성한다. 상기 제1 마스크 패턴(250)은 실리콘 산화물로 이루어진 하드 마스크일 수 있다. 또는, 상기 제1 마스크 패턴(250)은 포토레지스트 패턴일 수도 있다. Next, a first mask pattern 250 selectively exposing a portion where the gate electrode of the selection transistor is to be formed and the ferrier circuit region in the cell region is formed. The first mask pattern 250 may be a hard mask made of silicon oxide. Alternatively, the first mask pattern 250 may be a photoresist pattern.

이 후, 상기 제1 마스크 패턴(250)을 이용하여 상기 선택 트랜지스터의 게이 트 전극이 형성될 부위의 제1 마스크 패턴 구조물(206a) 일부와, 상기 페리 회로 영역의 제2 마스크 패턴 구조물을 제거한다. 상기 식각 공정을 수행함으로써 제1 개구부(252)를 형성한다. Thereafter, the first mask pattern structure 206a of the portion where the gate electrode of the selection transistor is to be formed and the second mask pattern structure of the ferrite circuit region are removed using the first mask pattern 250 . The first opening 252 is formed by performing the etching process.

도 33을 참조하면, 상기 제1 개구부(252) 저면에 노출된 기판(200)을 열산화시켜 게이트 절연막(254)을 형성한다. 이 후, 상기 제1 개구부(252) 내부를 채우도록 도전막을 증착한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 사용할 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다. Referring to FIG. 33, a gate insulating layer 254 is formed by thermally oxidizing the substrate 200 exposed on the bottom surface of the first opening 252. Thereafter, a conductive film is deposited to fill the inside of the first opening 252. The conductive layer may be formed of polysilicon doped with an impurity, a metal, a metal silicide, or the like. These conductive layers may be used alone or in combination.

상기 도전막을 증착한 후, 상기 제2 소자 분리막 패턴(210b)의 상부면이 노출되도록 상기 도전막을 연마함으로써 상기 셀 영역에 선택 트랜지스터의 제1 게이트 패턴(258)과 상기 페리 회로 영역에 제2 게이트 패턴(256)을 각각 형성한다. 상기 연마 공정을 수행하면서 상기 제1 마스크 패턴(250)도 함께 제거된다. After the conductive film is deposited, the conductive film is polished so that the upper surface of the second element isolation film pattern 210b is exposed, so that the first gate pattern 258 of the selection transistor and the second gate Patterns 256 are formed. The first mask pattern 250 is removed together with the polishing process.

도 34를 참조하면, 상기 페리 회로 영역 전체와 셀 영역의 선택 트랜지스터 형성 부위를 덮는 제2 마스크 패턴(도시안됨)을 형성한다. 상기 공정에 의해, 상기 셀 영역에 위치하는 제1 마스크 패턴 구조물(206a) 및 제1 소자 분리막 패턴(210a)이 노출된다.Referring to FIG. 34, a second mask pattern (not shown) is formed covering the selective transistor formation sites of the entire ferrite circuit region and the cell region. Through the above process, the first mask pattern structure 206a and the first device isolation film pattern 210a located in the cell region are exposed.

노출된 상기 제1 마스크 패턴 구조물(206a)을 선택적으로 식각함으로써 셀 영역에 제2 개구부(도시안됨)들을 형성한다. 상기 식각은 습식 식각 공정을 통해 수행되는 것이 바람직하다. A second opening (not shown) is formed in the cell region by selectively etching the exposed first mask pattern structure 206a. The etching is preferably performed through a wet etching process.

이 후, 상기 제2 개구부 내부에 상기 터널 산화막(260) 및 예비 전하 저장막 패턴(262)을 형성한다. 상기 터널 산화막(260) 및 예비 전하 저장막 패턴(262)을 형성하는 공정은 도 25 및 도 26을 참조로 설명한 것과 동일하다. Thereafter, the tunnel oxide film 260 and the preliminary charge storage film pattern 262 are formed in the second opening. The steps of forming the tunnel oxide film 260 and the preliminary charge storage film pattern 262 are the same as those described with reference to FIGS. 25 and 26. FIG.

이후, 상기 예비 전하 저장막 패턴(262)의 상부면이 노출되도록 계속하여 희생막 및 제1 소자 분리막 패턴(210a)을 연마한다. Thereafter, the sacrificial layer and the first isolation layer pattern 210a are continuously polished so that the upper surface of the preliminary charge storage layer pattern 262 is exposed.

따라서, 셀 영역에는 20 내지 500Å의 두께의 얇은 예비 전하 저장막 패턴(262)이 형성되고, 상기 셀 영역에서 선택 트랜지스터가 형성될 부위와 페리 회로 영역에는 상기 예비 전하 저장막 패턴(262)보다 두꺼운 제1 및 제2 게이트 패턴(258, 256)이 형성된다. 이 때, 상기 예비 전하 저장막 패턴(262)은 폴리실리콘과 같은 도전성 물질일 수 있다. 또는, 상기 예비 전하 저장막 패턴(262)은 실리콘 질화물 또는 금속 산화물일 수도 있다. Therefore, a thin preliminary charge storage film pattern 262 having a thickness of 20 to 500 angstroms is formed in the cell region, and a portion where the selection transistor is to be formed in the cell region and a preliminary charge storage film pattern 262 The first and second gate patterns 258 and 256 are formed. At this time, the preliminary charge storage film pattern 262 may be a conductive material such as polysilicon. Alternatively, the preliminary charge storage film pattern 262 may be silicon nitride or metal oxide.

다음에, 도 30 및 31에 도시된 것과 같이, 상기 예비 전하 저장막 패턴(262), 소자 분리막 패턴, 제1 및 제2 게이트 패턴 상에 유전막을 형성한다. 그리고, 사진 식각 공정을 통해 상기 페리 회로 영역에 형성된 유전막 및 상기 제1 게이트 패턴 상에 형성된 유전막을 선택적으로 제거한다. Next, as shown in FIGS. 30 and 31, a dielectric film is formed on the preliminary charge storage film pattern 262, the element isolation film pattern, and the first and second gate patterns. Then, a dielectric film formed on the ferrier circuit region and a dielectric film formed on the first gate pattern are selectively removed through a photolithography process.

이 후, 상기 유전막 상에 콘트롤 게이트 전극막을 형성하고, 상기 콘트롤 게이트 전극막, 유전막, 예비 전하 저장막 패턴 및 터널 산화막을 패터닝함으로써, 터널 산화막 패턴(260), 전하 저장막 패턴(262a), 유전막 패턴(264) 및 콘트롤 게이트 패턴(266)을 갖는 셀 트랜지스터를 완성한다. 그리고, 상기 패터닝 공정을 통해 제1 게이트 패턴(258) 및 콘트롤 게이트 패턴(266)이 서로 연결된 버팅 구조의 게이트를 갖는 선택 트랜지스터가 형성된다. Thereafter, a control gate electrode film is formed on the dielectric film, and the control gate electrode film, the dielectric film, the preliminary charge storage film pattern, and the tunnel oxide film are patterned to form the tunnel oxide film pattern 260, the charge storage film pattern 262a, A pattern transistor 264 and a control gate pattern 266 are completed. A selection transistor having a gate of a butting structure in which the first gate pattern 258 and the control gate pattern 266 are connected to each other is formed through the patterning process.

또한, 상기 패터닝 공정에서, 상기 제2 게이트 패턴(256) 상에 형성되어 있 는 게이트 전극막 및 유전막을 패터닝함으로써 상기 제2 게이트 패턴(256) 상에 상기 콘트롤 게이트 패턴과 동일한 물질로 이루어지는 도전성 패턴(234)을 형성한다. 즉, 상기 페리 트랜지스터의 게이트는 버팅 구조를 갖게된다. In the patterning step, a gate electrode film and a dielectric film formed on the second gate pattern 256 are patterned to form a conductive pattern (not shown) made of the same material as the control gate pattern on the second gate pattern 256, (234). That is, the gate of the ferroelectric transistor has a butting structure.

다른 실시예로, 상기 페리 회로 영역의 제2 게이트 패턴 상에 형성된 유전막 및 게이트 전극막을 완전히 제거할 수도 있다. 이와는 달리, 상기 유전막 및 게이트 전극막을 제거하지 않고 남겨둘 수도 있다. 이 경우에 상기 페리 트랜지스터의 게이트는 버팅 구조를 갖지 않는다. In another embodiment, the dielectric film and the gate electrode film formed on the second gate pattern of the ferrier circuit region may be completely removed. Alternatively, the dielectric film and the gate electrode film may be left without being removed. In this case, the gate of the ferroelectric transistor does not have a butting structure.

상술한 바와 같이 본 발명에 따르면, 얇은 두께를 갖는 박막 패턴을 기판 전 영역에 균일하게 형성할 수 있다. 따라서, 상기 박막 패턴은 비휘발성 메모리 소자의 전하 저장막 패턴을 형성하는데 이용될 수 있다. 특히, 플로팅 게이트 또는 전하 트랩형 게이트를 포함하는 비휘발성 메모리 소자의 제조에 이용하는 경우, 동작 특성의 산포가 거의 발생되지 않고 높은 신뢰성을 갖는 비휘발성 메모리 소자를 제조할 수 있다. 또한, 고집적도를 갖는 비휘발성 메모리 소자의 제조에 이용될 수 있다. As described above, according to the present invention, a thin film pattern having a thin thickness can be uniformly formed over the entire region of the substrate. Therefore, the thin film pattern can be used to form the charge storage film pattern of the nonvolatile memory element. Particularly, when used for manufacturing a nonvolatile memory device including a floating gate or a charge trapped gate, it is possible to manufacture a nonvolatile memory device having high reliability with little occurrence of scattering of operating characteristics. In addition, it can be used for manufacturing a nonvolatile memory device having a high degree of integration.

도 1 내지 도 4는 본 발명의 실시예 1에 따른 패턴 형성 방법을 나타내는 단면도들이다. 1 to 4 are cross-sectional views showing a pattern forming method according to a first embodiment of the present invention.

도 5 내지 도 14는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다. 5 to 14 are cross-sectional views illustrating a method of forming a nonvolatile memory device according to a second embodiment of the present invention.

도 15 및 16은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다. 15 and 16 are sectional views showing a method of forming a nonvolatile memory device according to a third embodiment of the present invention.

도 17 및 18은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도이다. 17 and 18 are cross-sectional views illustrating a method of forming a nonvolatile memory device according to a fourth embodiment of the present invention.

도 19는 본 발명의 실시예 5에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 19 is a cross-sectional view showing a nonvolatile memory device according to a fifth embodiment of the present invention.

도 20 내지 도 28은 도 19에 도시된 비휘발성 메모리 소자의 형성 방법을 나타내는 단면도들이다. 20 to 28 are sectional views showing a method of forming the nonvolatile memory element shown in FIG.

도 29는 도 28에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단하였을 때 보여지는 단면도이다. 29 is a cross-sectional view of the nonvolatile memory device shown in Fig. 28 when it is cut in another direction.

도 30은 본 발명의 실시예 6에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 30 is a cross-sectional view showing a nonvolatile memory device according to a sixth embodiment of the present invention.

도 31은 도 30에 도시된 비휘발성 메모리 소자를 다른 방향으로 절단한 단면도이다. 31 is a cross-sectional view of the nonvolatile memory element shown in FIG. 30 cut in another direction.

도 32 내지 도 34는 본 발명의 도 30 및 31에 도시된 비휘발성 메모리 소자 의 형성 방법을 나타내는 단면도들이다. 32 to 34 are cross-sectional views showing a method of forming the nonvolatile memory element shown in FIGS. 30 and 31 of the present invention.

Claims (37)

삭제delete 삭제delete 삭제delete 삭제delete 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 생성시키는 단계; Etching a portion of the substrate to create a device isolation trench; 상기 기판의 상부 표면을 노출시키는 개구부가 생성되도록, 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성하는 단계;Forming an element isolation film pattern protruding from the upper surface of the substrate in the element isolation trench so that an opening exposing the upper surface of the substrate is generated; 상기 기판 표면 상에 터널 산화막을 형성하는 단계; Forming a tunnel oxide film on the substrate surface; 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에만 선택적으로 도전 물질을 증착시켜, 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 각각 예비 전하 저장막 패턴을 형성하는 단계; 및Selectively depositing a conductive material on only the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern to form a preliminary charge storage film pattern on the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern; And 상기 소자 분리막 패턴 상부면에 형성된 예비 전하 저장막 패턴을 선택적으로 제거하여 전하 저장막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법. And selectively removing the preliminary charge storage film pattern formed on the upper surface of the device isolation film pattern to form a charge storage film pattern. 제5항에 있어서, 상기 예비 전하 저장막 패턴은 물리기상 증착 공정 또는 화학기상증착 공정을 통해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법. 6. The method of claim 5, wherein the pre-charge storage film pattern is formed through a physical vapor deposition process or a chemical vapor deposition process. 삭제delete 제5항에 있어서, 상기 예비 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘막, 금속 및 금속실리사이드로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.6. The method of claim 5, wherein the preliminary charge storage film pattern comprises at least one selected from the group consisting of a polysilicon film doped with an impurity, a metal, and a metal silicide. . 제5항에 있어서, 상기 예비 전하 저장막 패턴은 실리콘 질화물 또는 금속 산화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.6. The method of claim 5, wherein the pre-charge storage film pattern comprises silicon nitride or a metal oxide. 제5항에 있어서, 상기 예비 전하 저장막 패턴은 상기 소자 분리막 패턴이 기판 상부 표면으로부터 돌출된 두께보다 얇은 두께를 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법. 6. The method of claim 5, wherein the pre-charge storage film pattern is formed to have a thickness smaller than the thickness of the device isolation film pattern protruding from the upper surface of the substrate. 삭제delete 제5항에 있어서, 상기 예비 전하 저장막 패턴을 형성한 이 후에, The method according to claim 5, wherein, after forming the preliminary charge storage film pattern, 상기 예비 전하 저장막 패턴의 상부 표면 및 상기 소자 분리막 패턴의 측벽의 프로파일을 따라 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.Forming a protective film along a top surface of the preliminary charge storage film pattern and a side wall of the device isolation film pattern. 제12항에 있어서, 상기 전하 저장막 패턴을 형성하는 단계는, 13. The method of claim 12, wherein forming the charge storage film pattern comprises: 상기 보호막 상에 상기 소자 분리막 패턴 사이의 개구된 부위를 매립하는 희 생막을 형성하는 단계; Forming a sacrificial film on the protective film to fill an open portion between the device isolation film patterns; 상기 소자 분리막 패턴의 상부 표면에 위치하는 보호막이 노출되도록 상기 희생막을 연마하는 단계; Polishing the sacrificial layer to expose a protective film located on an upper surface of the device isolation film pattern; 상기 소자 분리막 패턴 상에 위치하는 보호막 및 상기 보호막 하부의 예비 전하 저장막 패턴을 제거하는 단계;Removing the protective film on the device isolation film pattern and the preliminary charge storage film pattern under the protective film; 상기 희생막을 제거하는 단계; 및 Removing the sacrificial film; And 상기 기판 상에 위치한 예비 전하 저장막 패턴의 상부 표면이 노출되도록, 남아있는 보호막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법. Further comprising removing the remaining protective film so that the upper surface of the pre-charge storage film pattern located on the substrate is exposed. ≪ Desc / Clms Page number 20 > 삭제delete 제13항에 있어서, 상기 보호막의 제거는 습식 식각 공정을 통해 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법.14. The method of claim 13, wherein the removal of the passivation layer is performed through a wet etching process. 제5항에 있어서, 상기 소자 분리막 패턴에 의해 생성되는 개구부는 상기 기판 표면이 노출되고 하부폭에 비해 상부폭이 좁고 측벽이 네거티브 경사를 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 전하 저장막 패턴 형성 방법. The charge storage film pattern formation method according to claim 5, wherein the opening formed by the device isolation film pattern is exposed on the surface of the substrate, has a narrower top width than the bottom width, and a negative slope on the side wall Way. 삭제delete 기판의 일부 영역을 식각하여 소자 분리용 트렌치를 형성하는 단계; Etching a portion of the substrate to form a device isolation trench; 상기 소자 분리용 트렌치 내에 상기 기판 상부 표면에 비해 돌출되는 소자 분리막 패턴을 형성하는 단계;Forming a device isolation film pattern protruding from the upper surface of the substrate in the element isolation trench; 상기 소자 분리막 패턴 사이의 기판 표면 상에 터널 산화막을 형성하는 단계; Forming a tunnel oxide film on the surface of the substrate between the device isolation film patterns; 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에만 선택적으로 도전 물질을 증착시켜, 상기 터널 산화막 상부면 및 소자 분리막 패턴의 상부면에 각각 제1 예비 전하 저장막 패턴을 형성하는 단계;Selectively depositing a conductive material on only the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern to form a first preliminary charge storage film pattern on the upper surface of the tunnel oxide film and the upper surface of the device isolation film pattern; 상기 소자 분리막 패턴 상부면에 형성된 제1 예비 전하 저장막 패턴을 선택적으로 제거하여 제2 예비 전하 저장막 패턴을 형성하는 단계; Selectively removing a first preliminary charge storage film pattern formed on a top surface of the device isolation film pattern to form a second preliminary charge storage film pattern; 상기 제2 예비 전하 저장막 패턴 및 소자 분리막 패턴 상에 유전막 및 콘트롤 게이트막을 형성하는 단계; 및 Forming a dielectric film and a control gate film on the second preliminary charge storage film pattern and the element isolation film pattern; And 상기 콘트롤 게이트막, 유전막 및 제2 예비 전하 저장막 패턴의 일부를 순차적으로 식각하여 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. Forming a charge storage film pattern, a dielectric film pattern, and a control gate pattern by sequentially etching portions of the control gate film, the dielectric film, and the second preliminary charge storage film pattern, . 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR1020080024494A 2007-06-18 2008-03-17 Method for forming a pattern, method for forming a charge storage pattern using the same method, Non-volatile memory device and method for manufacturing the same KR101419882B1 (en)

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