KR101411734B1 - Fabricating method of semiconductor device having through silicon via and semiconductor device therof - Google Patents

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KR101411734B1 KR1020130002184A KR20130002184A KR101411734B1 KR 101411734 B1 KR101411734 B1 KR 101411734B1 KR 1020130002184 A KR1020130002184 A KR 1020130002184A KR 20130002184 A KR20130002184 A KR 20130002184A KR 101411734 B1 KR101411734 B1 KR 101411734B1
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린 글렌
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앰코 테크놀로지 코리아 주식회사
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Abstract

An embodiment of the present invention relates to a method of fabricating a semiconductor device having a through-silicon via and a semiconductor device thereof. An objective of the present invention is to provide a method of fabricating a semiconductor device having a through-silicon via and a semiconductor device thereof, wherein the semiconductor device is obtained by further forming a stress compensation layer on a surface of a wafer after the backside of the wafer is ground so that a wafer bending phenomenon can be prevented. To this end, the present invention provides a method of fabricating a semiconductor device and a semiconductor device thereof. The method of fabricating the semiconductor device includes the steps of providing a wafer composed of a semiconductor die having a flat first surface and a second surface opposite to the first surface, and a plurality of first conductive patterns formed on the first surface; forming a hole formed to pass through a first conductive pattern toward the second surface of the semiconductor die; forming an insulating layer and a seed layer on an inner wall of the hole, and a through-silicon via on the seed layer; allowing a first surface of the wafer to adhere to a handling carrier by interposing a temporary adhesion layer between the first surface of the wafer and the handling carrier; exposing the through-silicon via by grinding a second surface of the wafer; forming a stress compensation layer on a surface of the ground wafer and the through-silicon via; forming a protective layer on the stress compensation layer; and removing the stress compensation layer and the protective layer corresponding to the through-silicon via, and forming a second conductive pattern to be in electrical contact with the through-silicon via.

Description

관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Fabricating method of semiconductor device having through silicon via and semiconductor device therof}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a semiconductor device having a through electrode,

본 발명의 일 실시예는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.One embodiment of the present invention relates to a method of manufacturing a semiconductor device having a penetrating electrode and a semiconductor device therefor.

반도체의 집적도는 최근의 반도체 개발 뉴스에서 보듯이 물리적인 한계에 다다르고 있다. 이와 더불어 반도체 회로의 지연 시간은 집적도 향상에 따라 줄어 들고 있지만 와이어에 의한 배선 지연 시간은 오히려 늘어나 전체적인 성능을 떨어뜨리는 현상을 보이고 있다. 이러한 배선 지연 시간을 줄이기 위해 필요한 것은 배선과 관련된 전기적 기생 성분을 줄이는 기술로 가장 대표적인 기술이 TSV(Through Silicon Via) 기술이다. TSV 기술은 본딩 와이어나 플립 칩 기술에 비해 가장 짧은 전기적 배선을 제공하므로 전기적 성능 향상에 가장 효과적인 해답을 제공해주는 것으로 최근 주목을 받고 있다. The density of semiconductors is approaching the physical limit as seen in recent semiconductor development news. In addition, the delay time of the semiconductor circuit decreases with the improvement of the integration degree, but the wiring delay time due to the wire is rather increased, and the overall performance is degraded. What is needed to reduce the wiring delay time is a technique for reducing electrical parasitics associated with wiring, and the most representative technique is Through Silicon Via (TSV) technology. TSV technology provides the shortest electrical wiring compared to bonding wire or flip chip technology, and thus it is attracting attention recently as providing the most effective solution to improve electrical performance.

공개특허 10-2011-0135075(공개일자 2011년12월16일)Patent Document 10-2011-0135075 (published on December 16, 2011)

본 발명의 일 실시예는 웨이퍼의 백그라인딩 이후 웨이퍼의 표면에 스트레스 보상층을 더 형성함으로써, 이후 공정에서의 웨이퍼 휨 현상을 방지할 수 있는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스을 제공한다.One embodiment of the present invention is a method of manufacturing a semiconductor device having a penetrating electrode capable of preventing a wafer bending phenomenon in a subsequent process by further forming a stress compensation layer on the surface of the wafer after back grinding of the wafer, to provide.

본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법은 평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖는 반도체 다이와, 상기 제1면에 형성된 다수의 제1도전 패턴으로 이루어진 웨이퍼를 제공하는 단계; 상기 제1도전 패턴을 관통하여 상기 반도체 다이의 제2면을 향하여 홀을 형성하는 단계; 상기 홀의 내벽에 절연층 및 시드층을 형성하고, 상기 시드층에 관통 전극을 형성하는 단계; 상기 웨이퍼의 제1면을 임시 접착층을 개재하여 핸들링 캐리어에 접착하는 단계; 상기 웨이퍼의 제2면을 그라인딩하여 상기 관통 전극이 노출되도록 하는 단계; 상기 그라인딩된 웨이퍼의 표면 및 상기 관통 전극에 스트레스 보상층을 형성하는 단계; 상기 스트레스 보상층에 보호층을 형성하는 단계; 및 상기 관통 전극과 대응되는 스트레스 보상층 및 보호층을 제거하고, 상기 관통 전극에 전기적으로 접속되도록 제2도전 패턴을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device having a penetrating electrode according to an embodiment of the present invention includes a semiconductor die having a flat first surface and a flat second surface opposite to the first surface, 1 < / RTI > conductive pattern; Forming a hole through the first conductive pattern toward the second side of the semiconductor die; Forming an insulating layer and a seed layer on the inner wall of the hole, and forming a penetrating electrode on the seed layer; Bonding the first surface of the wafer to the handling carrier via a temporary adhesive layer; Grinding a second surface of the wafer to expose the penetrating electrode; Forming a stress compensation layer on the surface of the ground wafer and the penetrating electrode; Forming a protective layer on the stress compensation layer; And removing the stress-compensating layer and the protective layer corresponding to the penetrating electrode, and forming a second conductive pattern to be electrically connected to the penetrating electrode.

상기 스트레스 보상층은 상기 임시 접착층의 용융 온도보다 낮은 온도에서 스퍼터링(sputtering), 이베포레이션(evaporation) 및 원자층 증착(atomic-layer deposition) 중 선택된 어느 하나의 방식에 의해 형성될 수 있다. 상기 스트레스 보상층은 140℃ 내지 170℃의 온도에서 형성될 수 있다.The stress compensation layer may be formed by any one of sputtering, evaporation, and atomic-layer deposition at a temperature lower than the melting temperature of the temporary adhesive layer. The stress compensation layer may be formed at a temperature of 140 ° C to 170 ° C.

상기 스트레스 보상층은 MgO, CaO, Al2O3, SiO2, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나일 수 있다.The stress compensation layer is MgO, CaO, Al 2 O 3 , SiO 2, TeO 2, SrO, Y 2 O 3, HfO 2, ZrO 2, BaO, La 2 O 3, CeO 2, Ga 2 O 3, TiO 2 , Nb 2 O 5, Ta 2 O 5, ZnO, In 2 O 3, SnO 2, V 2 O 5, Cr 2 O 3, WO 3, NiO, Fe 2 O 3, Co 3 O 4, PdO, CuO, Sb 2 O 3 , Mn 2 O 3 , and Ta 2 O 5 .

상기 보호층은 PECVD(Plasma-enhanced chemical vapor deposition)에 의해 형성된 질화 실리콘(Si3N4)일 수 있다.The protective layer may be silicon nitride (Si 3 N 4 ) formed by plasma-enhanced chemical vapor deposition (PECVD).

본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스는 평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖고, 상기 제1면에 다수의 제1도전 패턴이 형성되며, 상기 제1도전 패턴 및 상기 제1,2면을 관통하여 관통홀이 형성된 반도체 다이; 상기 관통홀의 내벽에 절연층이 개재되어 형성되고, 상기 제2면으로부터 돌출된 관통 전극; 상기 관통 전극의 외측인 상기 반도체 다이의 제2면에 형성된 스트레스 보상층; 상기 관통 전극의 외측인 스트레스 보상에 형성된 보호층; 및, 상기 관통 전극에 전기적으로 접속된 제2도전 패턴을 포함한다.A semiconductor device having a penetrating electrode according to an embodiment of the present invention has a flat first surface and a flat second surface opposite to the first surface, and a plurality of first conductive patterns are formed on the first surface A semiconductor die having a through hole formed through the first conductive pattern and the first and second surfaces; A penetrating electrode formed on an inner wall of the through hole with an insulating layer interposed therebetween, the penetrating electrode protruding from the second surface; A stress compensation layer formed on a second surface of the semiconductor die outside the penetrating electrode; A protective layer formed on the outer side of the penetrating electrode for stress compensation; And a second conductive pattern electrically connected to the penetrating electrode.

상기 스트레스 보상층은 MgO, CaO, Al2O3, SiO2, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나일 수 있다.The stress compensation layer is MgO, CaO, Al 2 O 3 , SiO 2, TeO 2, SrO, Y 2 O 3, HfO 2, ZrO 2, BaO, La 2 O 3, CeO 2, Ga 2 O 3, TiO 2 , Nb 2 O 5, Ta 2 O 5, ZnO, In 2 O 3, SnO 2, V 2 O 5, Cr 2 O 3, WO 3, NiO, Fe 2 O 3, Co 3 O 4, PdO, CuO, Sb 2 O 3 , Mn 2 O 3 , and Ta 2 O 5 .

상기 보호층은 질화 실리콘(Si3N4)일 수 있다.The protective layer may be silicon nitride (Si 3 N 4 ).

본 발명의 일 실시예는 웨이퍼의 백그라인딩 이후 웨이퍼의 표면에 스트레스 보상층을 더 형성함으로써, 이후 공정에서의 웨이퍼 휨 현상을 방지할 수 있는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.One embodiment of the present invention is a method of manufacturing a semiconductor device having a penetrating electrode capable of preventing a wafer bending phenomenon in a subsequent process by further forming a stress compensation layer on the surface of the wafer after back grinding of the wafer, Lt; / RTI >

도 1은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 3은 본 발명에 따른 방법 및 구조를 적용하지 않았을 경우 나타나는 웨이퍼의 휨 현상을 도시한 것이다.1 is a flowchart showing a method of manufacturing a semiconductor device having a penetrating electrode according to an embodiment of the present invention.
2A to 2L are sequential sectional views showing a method of manufacturing a semiconductor device having a through electrode according to an embodiment of the present invention.
FIG. 3 illustrates the warpage phenomenon of the wafer when the method and structure according to the present invention are not applied.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는" 는 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of any of the listed items.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다. Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

도 1은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순서도이다.1 is a flowchart showing a method of manufacturing a semiconductor device having a penetrating electrode according to an embodiment of the present invention.

본 발명에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법은 제1도전 패턴을 갖는 웨이퍼를 제공하는 단계(S1)와, 웨이퍼에 홀을 형성하는 단계(S2)와, 홀에 관통 전극을 형성하는 단계(S3)와, 웨이퍼를 핸들링 캐리어에 마운팅하여 그라인딩하는 단계(S4)와, 스트레스 보상층을 형성하는 단계(S5)와, 보호층을 형성하는 단계(S6)와, 제2도전 패턴을 형성하는 단계(S7)를 포함한다.A method of manufacturing a semiconductor device having a penetrating electrode according to the present invention includes the steps of providing a wafer having a first conductive pattern (S1), forming a hole in the wafer (S2), forming a penetrating electrode in the hole (S4) of mounting the wafer on a handling carrier and grinding (S4); forming a stress compensation layer (S5); forming a protective layer (S6); forming a second conductive pattern Step S7.

이를 도 2a 내지 도 2l을 참조하여 더욱 상세하게 설명한다.This will be described in more detail with reference to FIGS. 2A to 2L.

도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.2A to 2L are sequential sectional views showing a method of manufacturing a semiconductor device having a through electrode according to an embodiment of the present invention.

제1도전 패턴을 갖는 웨이퍼를 제공하는 단계(S1)에서는, 도 2a에 도시된 바와 같이, 대략 평평한 제1면(111)과, 제1면(111)의 반대면인 대략 평평한 제2면(112)을 갖는 반도체 다이(110)와, 제1면(111)에 형성된 다수의 제1도전 패턴(113)으로 이루어진 웨이퍼(100)를 제공한다. 여기서, 제1도전 패턴(113)의 외측인 웨이퍼(100)의 표면에는 보호층(115)이 형성될 수 있다.In step S1 of providing a wafer having a first conductive pattern, as shown in Fig. 2A, a first flat surface 111 and a second flat surface (i.e., And a plurality of first conductive patterns 113 formed on the first surface 111. The first conductive pattern 113 is formed on the first surface 111 of the semiconductor die 110, Here, the protective layer 115 may be formed on the surface of the wafer 100, which is outside the first conductive pattern 113.

더불어, 제1도전 패턴(113)은 반도체 다이(110)에 형성된 본드 패드, 재배선층 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.In addition, the first conductive pattern 113 may be any one selected from a bond pad, a re-wiring layer, and equivalents thereof formed on the semiconductor die 110, but the present invention is not limited thereto.

웨이퍼에 홀을 형성하는 단계(S2)에서는, 도 2b에 도시된 바와 같이, 제1도전 패턴(113)을 관통하여 반도체 다이(110)의 제1면(111)으로부터 제2면(112)을 향하여 일정 깊이의 홀(114)을 형성한다. 이러한 홀(114)은 레이저 빔을 이용한 천공 공정 또는 화학 용액을 이용한 천공 공정에 의해 형성된다. 정렬 및 부산물 처리의 문제로 인해 레이저 천공보다는 화학적 식각 방법이 바람직하며, 일례로, DRIE(Deep Reactive Ion Etching) 방식이 바람직하다.In the step S2 of forming a hole in the wafer, as shown in FIG. 2B, the first surface 111 of the semiconductor die 110 passes through the first conductive pattern 113 to form the second surface 112 Thereby forming a hole 114 having a predetermined depth with respect to the hole 114. [ These holes 114 are formed by a perforating process using a laser beam or a perforating process using a chemical solution. Due to the problems of alignment and byproduct treatment, a chemical etching method is preferable to laser perforation. For example, DRIE (Deep Reactive Ion Etching) method is preferable.

홀에 관통 전극을 형성하는 단계(S3)에서는, 도 2c 내지 도 2e에 도시된 바와 같이, 홀(114)에 구리, 텅스텐 및 이의 등가물 중에서 선택된 어느 하나의 도전체를 도금하여 도전성 관통 전극(120)을 형성한다.In step S3 of forming the penetrating electrode in the hole, as shown in Figs. 2C to 2E, the hole 114 is plated with any one selected from copper, tungsten, and its equivalent to form the conductive penetrating electrode 120 ).

좀더 구체적으로 설명하면, 도 2c에 도시된 바와 같이, 홀(114)의 내벽에 관통 전극(120)과 반도체 다이(110)(실리콘) 사이의 절연을 위한 SiO2와 같은 절연층(121)을 형성하고, 절연층(121)의 표면에 구리 도금을 위한 구리 시드층(122)을 형성하며, 마지막으로 구리나 텅스텐으로 도금 공정을 진행하여 홀(114)의 내측에 관통 전극(120)을 형성한다. 더불어, 절연층(121)과 시드층(122)의 사이에는 반도체 다이(110)(실리콘)로 관통 전극(120)(구리)이 확산되지 않도록 하는 접착/확산 방지층을 더 형성할 수 있다.2C, an insulating layer 121 such as SiO 2 for insulation between the penetrating electrode 120 and the semiconductor die 110 (silicon) is formed on the inner wall of the hole 114 A copper seed layer 122 for copper plating is formed on the surface of the insulating layer 121 and finally a plating process is performed using copper or tungsten to form a penetrating electrode 120 on the inside of the hole 114 do. In addition, an adhesion / diffusion preventing layer may be further formed between the insulating layer 121 and the seed layer 122 to prevent diffusion of the penetrating electrode 120 (copper) into the semiconductor die 110 (silicon).

이러한 공정에 의해 관통 전극(120)은 우선 제1도전 패턴(113)에 전기적으로 접속된다. 더불어, 관통 전극(120)과 제1도전 패턴(113) 사이의 전기적 접속성 향상을 위해, 관통 전극(120)의 상면에는 제1도전 패턴(113)을 대략 덮도록 하는 도전성 패드가 더 형성될 수 있다.Through this process, the penetrating electrode 120 is first electrically connected to the first conductive pattern 113. In order to improve the electrical connection between the penetrating electrode 120 and the first conductive pattern 113, a conductive pad is formed on the upper surface of the penetrating electrode 120 so as to substantially cover the first conductive pattern 113 .

웨이퍼를 핸들링 캐리어에 마운팅하여 그라인딩하는 단계(S4)에서는, 도 2f 내지 도 2g에 도시된 바와 같이, 웨이퍼(100)를 뒤집어서 제1면(111)이 핸들링 캐리어(140)를 향하도록 하고, 또한 임시 접착층(130)을 개재하여 웨이퍼(100)를 핸들링 캐리어(140)에 접착한다. 또한, 웨이퍼(100)의 제2면(112)을 그라인딩하여 관통 전극(120)이 외부로 노출되도록 한다. 일례로, 그라인딩은 CMP(Chemical Mechainical Polishing) 방식을 사용함으로써, 관통 전극(120)의 상부 영역이 외부로 노출 및 돌출되도록 한다. 여기서, 웨이퍼(100)의 제2면(112)은 이제 관통 전극(120)의 외측인 표면이 된다.In step S4 of mounting and grinding the wafer to the handling carrier, the wafer 100 is turned upside down so that the first side 111 faces the handling carrier 140, as shown in Figures 2f-2g, The wafer 100 is adhered to the handling carrier 140 via the temporary adhesive layer 130. Also, the second surface 112 of the wafer 100 is ground to expose the penetrating electrode 120 to the outside. For example, the grinding uses a chemical mechanical polishing (CMP) method so that the upper region of the penetrating electrode 120 exposes and protrudes to the outside. Here, the second surface 112 of the wafer 100 now becomes the outer surface of the penetrating electrode 120.

스트레스 보상층을 형성하는 단계(S5)에서는, 도 2h에 도시된 바와 같이, 그라인딩된 웨이퍼(100)의 제2면(112) 및 관통 전극(120)의 표면에 일정 두께의 스트레스 보상층(150)을 형성한다.In step S5 of forming a stress compensation layer, a stress-compensating layer 150 having a predetermined thickness is formed on the surface of the second surface 112 of the ground wafer 100 and the penetrating electrode 120, ).

일례로, 스트레스 보상층(150)은 임시 접착층(130)의 용융 온도보다 낮은 온도에서 스퍼터링(sputtering), 이베포레이션(evaporation) 및 원자층 증착(atomic-layer deposition) 및 그 등가 방법 중 선택된 어느 하나의 방식에 의해 형성될 수 있다.For example, the stress compensation layer 150 may be formed by sputtering at a temperature lower than the melting temperature of the temporary adhesive layer 130, evaporation, atomic-layer deposition, Can be formed by one method.

여기서, 스트레스 보상층(150)은 대략 140℃ 내지 170℃의 온도에서 형성되며, 실질적으로 임시 접착층(130)의 용융 온도는 이보다 높다. 따라서, 이러한 스트레스 보상층(150)의 형성 공정 중 임시 접착층(130)은 용융되지 않고, 이에 웨이퍼(100)의 휨 현상은 발생하지 않는다.Here, the stress compensation layer 150 is formed at a temperature of about 140 ° C to 170 ° C, and the melting temperature of the temporary adhesive layer 130 is substantially higher. Therefore, during the process of forming the stress compensation layer 150, the temporary adhesive layer 130 is not melted and the wafer 100 is not warped.

더불어, 스트레스 보상층(150)은 MgO, CaO, Al2O3, SiO2, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다.In addition, the stress compensation layer 150 is MgO, CaO, Al 2 O 3 , SiO 2, TeO 2, SrO, Y 2 O 3, HfO 2, ZrO 2, BaO, La 2 O 3, CeO 2, Ga 2 O 3, TiO 2, Nb 2 O 5, Ta 2 O 5, ZnO, In 2 O 3, SnO 2, V 2 O 5, Cr 2 O 3, WO 3, NiO, Fe 2 O 3, Co 3 O 4, PdO, CuO, Sb 2 O 3 , of one selected from Mn 2 O 3, Ta 2 O 5 and the like can be formed.

이러한 스트레스 보상층(150)은 기본적으로 전기를 흘리지 않는 절연체이며, 추후의 고온 공정에서 웨이퍼(100)의 휨 스트레스를 흡수하여, 웨이퍼(100)가 휘지 않도록 한다.This stress compensation layer 150 is an insulator that does not spill electricity and absorbs the bending stress of the wafer 100 in a subsequent high temperature process so that the wafer 100 is not bent.

보호층을 형성하는 단계(S6)에서는, 도 2i에 도시된 바와 같이, 스트레스 보상층(150)의 위에 PECVD(Plasma-enhanced chemical vapor deposition) 방식으로 질화 실리콘(Si3N4)을 형성한다. 통상적으로, 이러한 보호층(160)의 형성 시 공정 온도는 상술한 스트레스 보상층(150)의 형성 시 공정 온도보다 높다. 그러나, 상술한 스트레스 보상층(150)이 웨이퍼(100)의 휨 스트레스를 흡수함으로써, 보호층 형성 단계에서 웨이퍼(100)의 휨 현상은 발생하지 않는다.In step (S6) to form a protective layer, but also by, as illustrated in 2i, PECVD (Plasma-enhanced chemical vapor deposition) over the stress compensation layer (150) method to form a silicon nitride (Si 3 N 4). Typically, the process temperature at the time of forming the protective layer 160 is higher than the process temperature at the time of forming the stress compensation layer 150 described above. However, since the stress-compensating layer 150 absorbs the bending stress of the wafer 100, the wafer 100 does not warp in the protective layer forming step.

제2도전 패턴을 형성하는 단계(S7)에서는, 도 2j 및 도 2k에 도시된 바와 같이, 관통 전극(120)과 대응되는 영역의 스트레스 보상층(150) 및 보호층(160)을 제거하고, 여기에 일정 크기의 제2도전 패턴(170)을 형성한다. 이러한 제2도전 패턴(170)은 통상의 구리, 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성할 수 있다. 이에 따라, 제2도전 패턴(170)은 관통 전극(120), 스트레스 보상층(150) 및 보호층(160)에 접촉한 상태를 유지한다. In the step S7 of forming the second conductive pattern, the stress compensation layer 150 and the protective layer 160 in the region corresponding to the penetrating electrode 120 are removed as shown in Figs. 2J and 2K, A second conductive pattern 170 of a predetermined size is formed. The second conductive pattern 170 may be formed of any one selected from ordinary copper, aluminum, and the like. Accordingly, the second conductive pattern 170 remains in contact with the penetrating electrode 120, the stress compensation layer 150, and the protection layer 160.

마찬가지로, 이러한 제2도전 패턴(170)의 형성 시 공정 온도는 상술한 스트레스 보상층(150)의 형성 시 공정 온도보다 높다. 그러나, 상술한 스트레스 보상층(150)이 웨이퍼(100)의 휨 스트레스를 흡수함으로써, 제2도전 패턴의 형성 단계에서 웨이퍼(100)의 휨 현상은 발생하지 않는다.Similarly, the process temperature at the time of forming the second conductive pattern 170 is higher than the process temperature at the time of forming the stress compensation layer 150 described above. However, since the stress-compensating layer 150 absorbs the bending stress of the wafer 100, the wafer 100 does not warp in the forming step of the second conductive pattern.

한편, 이러한 제2도전 패턴(170)의 형성 단계(S7) 이후 웨이퍼(100)와 핸들링 캐리어(140)를 접착시키고 있는 임시 접착층(130)을 제거함으로써, 웨이퍼(100)가 핸들링 캐리어(140)로부터 분리되도록 한다. 더불어, 이러한 분리 이후 웨이퍼(100)를 소잉함으로써, 다수의 반도체 다이(110)를 얻게 된다.By removing the temporary adhesive layer 130 bonding the wafer 100 and the handling carrier 140 after the step S7 of forming the second conductive pattern 170, the wafer 100 is removed from the handling carrier 140, Respectively. In addition, after such separation, the wafer 100 is sowed to obtain a plurality of semiconductor dies 110.

이와 같이 하여, 본 발명에 따른 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 웨이퍼(100)의 그라인딩 이후 웨이퍼(100)의 표면에 스트레스 보상층(150)을 더 형성함으로써, 이후 공정에서의 웨이퍼(100) 휨 현상을 방지할 수 있다. 즉, 웨이퍼(100)를 핸들링 캐리어(140)에 접착시키는 임시 접착층(130)의 용융 온도보다 낮은 온도에서 웨이퍼(100)의 표면에 스트레스 보상층(150)을 형성함으로써, 이후의 상대적으로 고온 공정인 보호층(160) 형성 공정 및 제2도전 패턴(170)의 형성 공정에서 발생하는 웨이퍼(100)의 휨 현상을 상술한 스트레스 보상층(150)이 흡수하도록 한다.Thus, the method of manufacturing a semiconductor device according to the present invention and the semiconductor device according to the present invention can further improve the reliability of the wafer 100 by further forming a stress compensation layer 150 on the surface of the wafer 100 after the grinding of the wafer 100 100) bending phenomenon can be prevented. That is, by forming the stress compensation layer 150 on the surface of the wafer 100 at a temperature lower than the melting temperature of the temporary adhesive layer 130 for bonding the wafer 100 to the handling carrier 140, The stress compensation layer 150 absorbs the bending phenomenon of the wafer 100 which occurs in the process of forming the protective layer 160 and the process of forming the second conductive pattern 170.

도 3은 본 발명에 따른 방법 및 구조를 적용하지 않았을 경우 나타나는 웨이퍼(100)의 휨 현상을 도시한 것이다.FIG. 3 illustrates the warpage phenomenon of the wafer 100 when the method and structure according to the present invention are not applied.

도 3에 도시된 바와 같이, 본 발명에 따른 스트레스 보상층(150)을 웨이퍼(100')의 표면에 형성하지 않을 경우, 상대적으로 고온 공정인 보호층(160) 형성 공정 및 제2도전 패턴(170) 형성 공정 중 웨이퍼(100')는 대략 활 모양으로 휘어지게 된다. 특히, 웨이퍼(100')의 가장 자리 영역이 심하게 휨으로써, 웨이퍼(100')의 가장 자리 영역과 대응되는 접착제에 언더컷 (under cut) 현상이 발생하기도 한다.3, when the stress compensation layer 150 according to the present invention is not formed on the surface of the wafer 100 ', the process of forming the passivation layer 160, which is a relatively high temperature process, 170), the wafer 100 'is bent in a substantially bow-like shape. Particularly, since the edge region of the wafer 100 'is severely warped, an undercut phenomenon may occur in the adhesive corresponding to the edge region of the wafer 100'.

이상에서 설명한 것은 본 발명에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.The present invention is not limited to the above-described embodiment, but may be applied to a method of manufacturing a semiconductor device having a penetrating electrode according to the present invention, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims.

100; 웨이퍼 110; 반도체 다이
111; 제1면 112; 제2면
113; 제1도전 패턴 114; 홀
115; 보호층 120; 관통 전극
121; 절연층 122; 시드층
130; 임시 접착층 140; 핸들링 캐리어
150; 스트레스 보상층 160; 보호층
170; 제2도전 패턴100; Wafer 110; Semiconductor die
111; First surface 112; Second side
113; A first conductive pattern 114; hall
115; A protective layer 120; Penetrating electrode
121; Insulating layer 122; Seed layer
130; Temporary adhesive layer 140; Handling Carrier
150; A stress compensation layer 160; Protective layer
170; The second conductive pattern

Claims (8)

평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖는 반도체 다이와, 상기 제1면에 형성된 다수의 제1도전 패턴으로 이루어진 웨이퍼를 제공하는 단계;
상기 제1도전 패턴을 관통하여 상기 반도체 다이의 제2면을 향하여 홀을 형성하는 단계;
상기 홀의 내벽에 절연층 및 시드층을 형성하고, 상기 시드층에 관통 전극을 형성하는 단계;
상기 웨이퍼의 제1면을 임시 접착층을 개재하여 핸들링 캐리어에 접착하는 단계;
상기 웨이퍼의 제2면을 그라인딩하여 상기 관통 전극이 노출되도록 하는 단계;
상기 그라인딩된 웨이퍼의 표면 및 상기 관통 전극에 스트레스 보상층을 형성하는 단계;
상기 스트레스 보상층에 보호층을 형성하는 단계; 및
상기 관통 전극과 대응되는 스트레스 보상층 및 보호층을 제거하고, 상기 관통 전극에 전기적으로 접속되도록 제2도전 패턴을 형성하는 단계를 포함하고,
상기 스트레스 보상층은 MgO, CaO, Al2O3, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나이고,
상기 보호층은 질화 실리콘(Si3N4)인 것을 특징으로 하는 관통 전극을 갖는 반도체 디바이스의 제조 방법.Providing a wafer comprising a semiconductor die having a flat first side and a flat second side opposite to the first side and a plurality of first conductive patterns formed on the first side;
Forming a hole through the first conductive pattern toward the second side of the semiconductor die;
Forming an insulating layer and a seed layer on the inner wall of the hole, and forming a penetrating electrode on the seed layer;
Bonding the first surface of the wafer to the handling carrier via a temporary adhesive layer;
Grinding a second surface of the wafer to expose the penetrating electrode;
Forming a stress compensation layer on the surface of the ground wafer and the penetrating electrode;
Forming a protective layer on the stress compensation layer; And
Removing the stress compensation layer and the protective layer corresponding to the penetrating electrode and forming a second conductive pattern to be electrically connected to the penetrating electrode,
The stress compensation layer is MgO, CaO, Al 2 O 3 , TeO 2, SrO, Y 2 O 3, HfO 2, ZrO 2, BaO, La 2 O 3, CeO 2, Ga 2 O 3, TiO 2, Nb 2 O 2 O 5 , Ta 2 O 5 , ZnO, In 2 O 3 , SnO 2 , V 2 O 5 , Cr 2 O 3 , WO 3 , NiO, Fe 2 O 3 , Co 3 O 4 , PdO, CuO, Sb 2 O 3 , Mn 2 O 3 , and Ta 2 O 5 ,
Wherein the protective layer is silicon nitride (Si 3 N 4 ). 제 1 항에 있어서,
상기 스트레스 보상층은 상기 임시 접착층의 용융 온도보다 낮은 온도에서 스퍼터링(sputtering), 이베포레이션(evaporation) 및 원자층 증착(atomic-layer deposition) 중 선택된 어느 하나의 방식에 의해 형성됨을 특징으로 하는 관통 전극을 갖는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the stress compensation layer is formed by any one of sputtering, evaporation, and atomic-layer deposition at a temperature lower than the melting temperature of the temporary adhesive layer. A method of manufacturing a semiconductor device having an electrode. 제 2 항에 있어서,
상기 스트레스 보상층은 140℃ 내지 170℃의 온도에서 형성됨을 특징으로 하는 관통 전극을 갖는 반도체 디바이스의 제조 방법.3. The method of claim 2,
Wherein the stress compensation layer is formed at a temperature of 140 to 170 캜. 삭제delete 삭제delete 평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖고, 상기 제1면에 다수의 제1도전 패턴이 형성되며, 상기 제1도전 패턴 및 상기 제1,2면을 관통하여 관통홀이 형성된 반도체 다이;
상기 관통홀의 내벽에 절연층이 개재되어 형성되고, 상기 제2면으로부터 돌출된 관통 전극;
상기 관통 전극의 외측인 상기 반도체 다이의 제2면에 형성된 스트레스 보상층;
상기 관통 전극의 외측인 스트레스 보상층에 형성된 보호층; 및,
상기 관통 전극에 전기적으로 접속된 제2도전 패턴을 포함하고,
상기 관통 전극은 상기 스트레스 보상층 및 상기 보호층을 관통하여 상기 제2도전 패턴에 전기적으로 접속하고,
상기 스트레스 보상층은 MgO, CaO, Al2O3, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나이며,
상기 보호층은 질화 실리콘(Si3N4)인 것을 특징으로 하는 관통 전극을 갖는 반도체 디바이스.A first conductive pattern formed on the first surface and having a first flat surface and a flat second surface opposite to the first surface, A semiconductor die in which a through hole is formed;
A penetrating electrode formed on an inner wall of the through hole with an insulating layer interposed therebetween, the penetrating electrode protruding from the second surface;
A stress compensation layer formed on a second surface of the semiconductor die outside the penetrating electrode;
A protective layer formed on the stress-compensating layer outside the penetrating electrode; And
And a second conductive pattern electrically connected to the penetrating electrode,
Wherein the penetrating electrode is electrically connected to the second conductive pattern through the stress compensation layer and the protection layer,
The stress compensation layer is MgO, CaO, Al 2 O 3 , TeO 2, SrO, Y 2 O 3, HfO 2, ZrO 2, BaO, La 2 O 3, CeO 2, Ga 2 O 3, TiO 2, Nb 2 O 2 O 5 , Ta 2 O 5 , ZnO, In 2 O 3 , SnO 2 , V 2 O 5 , Cr 2 O 3 , WO 3 , NiO, Fe 2 O 3 , Co 3 O 4 , PdO, CuO, Sb 2 O 3 , Mn 2 O 3 , and Ta 2 O 5 ,
Wherein the protective layer is silicon nitride (Si 3 N 4 ). 삭제delete 삭제delete
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