KR101408904B1 - Method of fabricating MEMS devivce at high temperature process - Google Patents

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KR101408904B1
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이귀로
임성규
김영수
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한국과학기술원
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate

Abstract

The present invention relates to a method for fabricating a MEMS device that has an excellent etching selectivity with respect to various types of inorganic materials, is better in performance and shape than existing MEMS devices because the thickness of a film can be easily adjusted depending on devices, allows the use of existing semiconductor processes, and uses an amorphous carbon film as a sacrificial layer, including a step for forming a lower structure; a step for forming the amorphous carbon film as the sacrificial layer on the lower structure; a step for forming an insulating supporting layer on the amorphous carbon film; a step for forming an etching protection film on the insulating supporting layer, performing a single photolithography process, etching the insulating supporting layer and the amorphous carbon film at a time, and forming via holes which expose the lower structure through the insulating supporting layer and the amorphous carbon film; a step for forming an upper structure that has a sensor structure on the insulating supporting layer; a step for forming one or more through-holes through the insulating supporting layer; and a step for entirely removing the amorphous carbon film through the through-holes so that the lower structure and the upper structure are arranged apart from each other. The sensor structure is formed within a temperature section of 250°C to 450°C.

Description

고온 공정이 가능한 ＭＥＭＳ 디바이스 제조방법 {Method of fabricating MEMS devivce at high temperature process}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of fabricating a MEMS device,

본 발명은 반도체 디바이스의 제조방법에 관한 것으로서, 특히 고온 공정이 가능한 멤스(MEMS: Micro Electro Mechanical Systems) 디바이스 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a MEMS (Micro Electro Mechanical Systems) device capable of high temperature processing.

일반적으로 멤스 디바이스는 기계요소 부품, 센서, 액츄에이터, 전자 회로를 하나의 실리콘 기판상에 집적화한 디바이스를 가리키며, 현재 제품으로서 시판되고 있는 것으로서는 프린터 헤드, 압력 센서, 가속도 센서, 자이로스코프, DMD(프로젝터) 등이 있다.In general, a MEMS device refers to a device that integrates mechanical element parts, sensors, actuators, and electronic circuits on a single silicon substrate. Current products include a printer head, a pressure sensor, an acceleration sensor, a gyroscope, a DMD Projector).

주요 부분은 반도체 프로세스를 이용해 제작되지만 반도체 집적회로가 평면을 가공하는 프로세스로 제작되는데 대해 입체 형상을 형성할 필요가 있어 반도체 집적회로의 제작에는 사용되지 않는 희생층(sacrificial layer) 식각으로 불리는 프로세스가 포함된다. 이 프로세스는 실리콘 기판 위에 희생층과 구조물 박막을 사용하여 구조물의 모양을 패터닝하고, 희생층을 제거하여 구조물을 제작하는 방법이다. 이러한 하부 전극 또는 하부 구조물과 상부 구조물 사이의 공간을 일정하게 유지 시켜 주기 위한 희생층으로 실리콘이나 유기물인 폴리이미드(Polyimide)를 사용하여왔다.The main part is fabricated using a semiconductor process, but a process called a sacrificial layer etching, which is not used for the fabrication of a semiconductor integrated circuit, needs to form a three-dimensional shape when a semiconductor integrated circuit is fabricated by processing the planar . This process is a method of fabricating a structure by patterning the shape of a structure using a sacrificial layer and a structure thin film on a silicon substrate and removing the sacrificial layer. Silicon or an organic polyimide has been used as a sacrificial layer for maintaining a constant space between the lower electrode or the lower structure and the upper structure.

그러나 이러한 종래의 MEMS 디바이스 제작에 있어서 희생층으로 실리콘을 사용할 경우 산화막과의 식각 선택비는 우수하나 질화막이나 텅스텐 등의 금속과는 식각 선택비가 좋지 않고, 희생층으로 폴리이미드를 사용할 경우 불순물이 많이 함유되고, 후속 공정시 저온에서 진행하는 리프트 오프(Lift off) 방법을 주로 사용하여 품질이 저하되는 문제점이 있었다.However, when silicon is used as a sacrificial layer in the fabrication of such a conventional MEMS device, the etching selectivity with respect to the oxide film is excellent, but the etching selectivity with respect to metals such as a nitride film or tungsten is poor. When polyimide is used as a sacrificial layer, And there is a problem that the quality is deteriorated by mainly using a lift off method which proceeds at a low temperature in a subsequent process.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 다양한 종류의 무기물과도 우수한 식각 선택비를 가지며, 디바이스에 따라 필름의 두께를 쉽게 조절할 수 있어 성능과 모양면에서 기존의 MEMS 디바이스에 비해 뛰어나고, 기존의 반도체 공정을 활용할 수 있는 MEMS 디바이스 및 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.It is an object of the present invention to solve the various problems including the above problems and has an excellent etch selectivity with various kinds of inorganic materials and can easily control the thickness of the film according to the device, The present invention aims at providing a MEMS device and a manufacturing method which are superior to devices and can utilize an existing semiconductor process. However, these problems are exemplary and do not limit the scope of the present invention.

본 발명의 일 관점에 따른 멤스 디바이스 제조 방법이 제공된다. 상기 멤스 디바이스 제조 방법은 하부 구조물을 형성하는 단계, 상기 하부 구조물 상에 희생층으로서 비정질 탄소막을 형성하는 단계, 상기 비정질 탄소막 상에 절연지지층을 형성하는 단계, 상기 절연지지층 및 상기 비정질 탄소막을 한 번의 포토리소그래피 공정만을 수행하여 식각하고, 상기 절연지지층 및 상기 비정질 탄소막을 관통하여 상기 하부 구조물을 노출하는 비어홀들을 형성하는 단계, 상기 절연지지층 상에 센서 구조를 포함하는 상부 구조물을 형성하는 단계, 상기 상부 구조물과 절연지지층을 관통하는 적어도 하나의 관통홀을 형성하는 단계, 및 상기 하부 구조물과 상기 상부 구조물이 서로 이격되어 배치되도록, 상기 관통홀들을 통해서 상기 비정질 탄소막을 모두 제거하는 단계를 포함하며, 상기 센서 구조는 250℃ 내지 450℃ 온도 구간에서 형성된다.A method of manufacturing a MEMS device according to one aspect of the present invention is provided. The method for fabricating a MEMS device includes the steps of forming a substructure, forming an amorphous carbon film as a sacrificial layer on the substructure, forming an insulating supporting layer on the amorphous carbon film, forming the insulating supporting layer and the amorphous carbon film Forming an upper structure including a sensor structure on the insulating support layer, etching the upper structure by performing a photolithography process only, etching the insulating support layer and the amorphous carbon film to form via holes that expose the lower structure, Forming at least one through hole passing through the structure and the insulating supporting layer and removing all of the amorphous carbon film through the through holes so that the lower structure and the upper structure are spaced apart from each other, The sensor structure has a temperature of 250 < 0 > It is formed in the liver.

상기 제조 방법에 있어서, 상기 센서 구조는 지르코늄, 하프늄, 비정질 실리콘, 다결정 실리콘, 비정질 실리콘-게르마늄 화합물, 이산화 실리콘, 실리콘 질화물, 탄화 규소, 오가노실리카 유리, 텅스텐, 질화 텅스텐, 텅스텐 카바이드, 알루미늄, 알루미늄합금박판, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 카바이드, 탄탈륨, 탄탈륨합금, 산화 탄탈륨, 티타늄, 티타늄합금, 질화 티타늄, 티타늄 산화물, 구리, 구리합금, 구리 산화물, 바나듐 및 산화 바나듐 중 적어도 어느 하나를 포함할 수 있다.Wherein the sensor structure is formed from a material selected from the group consisting of zirconium, hafnium, amorphous silicon, polycrystalline silicon, amorphous silicon-germanium compound, silicon dioxide, silicon nitride, silicon carbide, organo silica glass, tungsten, tungsten nitride, tungsten carbide, At least one of aluminum alloy thin plate, aluminum oxide, aluminum nitride, aluminum carbide, tantalum, tantalum alloy, tantalum oxide, titanium, titanium alloy, titanium nitride, titanium oxide, copper, copper alloy, copper oxide, vanadium and vanadium oxide can do.

상기 제조 방법에 있어서, 상기 비정질 탄소막을 형성하는 단계는 200℃ 내지 600℃의 온도에서 화학기상증착법(CVD)을 이용하여 수행할 수 있다.In the above manufacturing method, the step of forming the amorphous carbon film may be performed by using a chemical vapor deposition (CVD) process at a temperature of 200 ° C to 600 ° C.

상기 제조 방법에 있어서, 상기 비정질 탄소막을 제거하는 단계는 산소(O2) 플라즈마(Plasma)를 이용하여 수행하는 건식 식각 방식을 포함할 수 있다. In the above manufacturing method, the step of removing the amorphous carbon film may include a dry etching method in which oxygen (O 2 ) plasma is used.

상기 제조 방법에 있어서, 상기 상부 구조물을 형성하는 단계는, 상기 비정질 탄소막 상에 절연지지층을 형성하는 단계를 더 포함할 수 있다.In the manufacturing method, the step of forming the upper structure may further include forming an insulating supporting layer on the amorphous carbon film.

상기 제조 방법에 있어서, 상기 비어홀들을 형성하는 단계 후, 상기 비어홀들을 통해서 상기 하부 전극들과 연결되도록 상기 하부 전극들 상에 금속 앵커들을 형성하는 단계를 더 포함할 수 있다. The method may further include forming metal anchors on the lower electrodes to be connected to the lower electrodes through the via holes after the step of forming the via holes.

상기 제조 방법에 있어서, 상기 하부 구조물은 상기 센서의 전기적인 특성을 읽어내기 위한 판독집적회로(ROIC)를 포함할 수 있다.In the manufacturing method, the substructure may include a readout integrated circuit (ROIC) for reading electrical characteristics of the sensor.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 다양한 종류의 무기물과도 우수한 식각 선택비를 가지며, 디바이스에 따라 필름의 두께를 쉽게 조절할 수 있어 성능과 모양면에서 기존의 MEMS 디바이스에 비해 뛰어나고, 기존의 반도체 공정을 활용할 수 있는 MEMS 디바이스를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention as described above, since it has an excellent etch selectivity with various types of inorganic materials and can easily adjust the thickness of a film according to a device, it is superior in performance and shape to conventional MEMS devices , A MEMS device that can utilize an existing semiconductor process can be implemented. Of course, the scope of the present invention is not limited by these effects.

도 1 내지 도 6은 본 발명의 일 실시예에 따른 MEMS 디바이스 및 그 제조 방법을 개략적으로 도시하는 단면도들이다.
도 7은 본 발명의 다른 실시예에 따라 제조된 MEMS 디바이스를 개략적으로 도시하는 단면도이다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 MEMS 디바이스의 제조방법을 도시하는 단면도들이다.FIGS. 1 to 6 are sectional views schematically showing a MEMS device and a method of manufacturing the MEMS device according to an embodiment of the present invention.
7 is a cross-sectional view schematically illustrating a MEMS device manufactured according to another embodiment of the present invention.
8 to 11 are sectional views showing a method of manufacturing a MEMS device according to another embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, Is provided to fully inform the user. Also, for convenience of explanation, the components may be exaggerated or reduced in size.

도 1 내지 도 6은 본 발명의 일 실시예에 따른 MEMS 디바이스 및 그 제조 방법을 개략적으로 도시하는 단면도들이다.FIGS. 1 to 6 are sectional views schematically showing a MEMS device and a method of manufacturing the MEMS device according to an embodiment of the present invention.

도 1을 참조하면, 하부 구조물(12)을 제공할 수 있다. 예를 들어, 하부 구조물(12)은 적절한 로직회로, 예컨대 판독집적회로(Read Out Integrated Circuit; ROIC)를 포함할 수 있다. 판독집적회로는 기판 상에 CMOS 소자를 형성하여 제조할 수 있다. 나아가, 하부 구조물(12)은 기판 상의 절연층(15) 및 절연층(15) 상의 하부 전극(14b) 및 반사층(14c)을 더 포함할 수 있다.Referring to FIG. 1, a substructure 12 may be provided. For example, the substructure 12 may comprise suitable logic circuitry, such as a Read Out Integrated Circuit (ROIC). The readout integrated circuit can be manufactured by forming a CMOS device on a substrate. Further, the substructure 12 may further include an insulating layer 15 on the substrate and a lower electrode 14b and a reflective layer 14c on the insulating layer 15. [

하부 전극(14b)은 로직회로 내의 회로 소자와 센서 소자를 전기적으로 연결하는데 이용될 수 있다. 하부 전극(14b)은 절연층(15) 상에 돌출되게 형성하거나 또는 절연층(15) 내에 트렌치 패턴을 형성한 후 이를 금속층으로 매립하여 형성할 수 있다. 반사층(14c)은 하부 구조물(12)에 입사되는 빛을 반사시키는데 이용될 수 있다. 특히, 절연층(15) 내에 트렌치 패턴을 형성한 후에 이를 금속층으로 매립하여 하부 전극(14b) 및 반사층(14c)을 구현하는 다마신 방법을 사용하는 경우, 후술할 비정질탄소막을 화학기상증착법에 의하여 형성할 때 평탄화 측면에서 매우 유리할 수 있다. The lower electrode 14b can be used to electrically connect the circuit element and the sensor element in the logic circuit. The lower electrode 14b may be formed to protrude on the insulating layer 15 or may be formed by forming a trench pattern in the insulating layer 15 and then filling it with a metal layer. The reflective layer 14c may be used to reflect light incident on the lower structure 12. [ Particularly, in the case of using a damascene method of embedding the trench pattern in the insulating layer 15 and embedding the trench pattern in the metal layer to form the lower electrode 14b and the reflection layer 14c, the amorphous carbon film to be described later is formed by chemical vapor deposition Can be very advantageous in terms of planarization when formed.

도 2를 참조하면, 하부 구조물(12) 상에 희생층(16)을 형성할 수 있다. 희생층(16)은 하부 구조물(12) 상에 후술하는 상부 구조물(도 6의 23)을 지지하는데 이용되나 최종적으로는 적어도 일부 또는 전부가 제거될 수 있다. 예를 들어, 희생층(16)은 비정질 탄소막을 포함할 수 있다. Referring to FIG. 2, a sacrificial layer 16 may be formed on the lower structure 12. The sacrificial layer 16 is used to support a later-described superstructure (23 in FIG. 6) on the lower structure 12, but at least part or all of it may eventually be removed. For example, the sacrificial layer 16 may comprise an amorphous carbon film.

예를 들어, 이러한 희생층(16)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성할 수 있다. 비정질탄소막(16)은 여러 가지 기술에 의해 증착될 수 있지만, 비용 효율성 및 막 특성 조정 가능성으로 인해 예를 들어, 플라즈마 강화 화학기상증착(plasma enhanced CVD; PECVD)법을 사용할 수 있다. 플라즈마 강화 화학기상증착법은 캐리어 가스(carrier gas) 내에 액상 또는 기상의 탄화수소를 포함하는 물질과 플라즈마 개시 가스로서 헬륨 및 아르곤 등을 챔버 내에 도입할 수 있다. 플라즈마는 챔버 내에 전해져서 여기된 CH-라디칼을 생성하고, 여기된 CH-라디칼은 챔버 내에 위치하는 기판의 표면에 화학적으로 구속되어 기판의 표면상에 a-C:H 막을 형성할 수 있다. 본 발명의 일실시예에서는, 상술한 것처럼, 절연층(15) 내에 트렌치 패턴을 형성한 후에 이를 금속층으로 매립하여 하부 전극(14b) 및 반사층(14c)을 구현하는 다마신 방법을 사용할 수 있으며, 이 경우, 비정질탄소막으로 구성된 희생층(16)은 CMP와 같은 별도의 평탄화 공정을 수행하지 않아도 된다. 만약, 평탄하지 않은 하부 금속 구조물 상에 비정질탄소막을 증착하고 CMP를 통하여 비정질탄소막을 평탄화하면 금속과 비정질탄소막 간의 접착력이 좋지 않기 때문에 필링(peeling)이 발생할 수 있다. For example, the sacrificial layer 16 may be formed using Chemical Vapor Deposition (CVD). The amorphous carbon film 16 can be deposited by various techniques, but plasma enhanced chemical vapor deposition (PECVD) can be used, for example, because of cost effectiveness and film property controllability. Plasma enhanced chemical vapor deposition (CVD) may introduce materials including liquid or gaseous hydrocarbons into carrier gas and helium and argon as plasma initiation gases into the chamber. The plasma may be conducted into the chamber to produce excited CH-radicals and the excited CH-radicals may be chemically bound to the surface of the substrate located in the chamber to form an a-C: H film on the surface of the substrate. In one embodiment of the present invention, a damascene method may be used in which a trench pattern is formed in the insulating layer 15 and then the trench pattern is embedded in the metal layer to realize the lower electrode 14b and the reflective layer 14c. In this case, the sacrificial layer 16 composed of the amorphous carbon film may not be subjected to a separate planarization process such as CMP. If the amorphous carbon film is deposited on the uneven metal structure and the amorphous carbon film is flattened by CMP, peeling may occur because the adhesion between the metal and the amorphous carbon film is poor.

따라서, 이러한 희생층(16)의 형성 공정은 반도체 소자의 금속 배선 공정 등과 같은 후공정(back-end process)과 양립 가능하게 수행할 수 있다. 즉, 희생층(16)은 MEMS 공정이 아닌 기존 반도체 소자 제조 시 이용되는 후공정을 이용하여 형성할 수 있다. 따라서 하부 구조물(12)의 형성에 이어서 기존 반도체 후공정에서 사용하는 대부분의 공정 기술들을 그대로 적용하여 희생층(16) 및 이후 금속 공정을 진행할 수 있게 되어 제조 단가를 낮출 수 있고 대량 생산이 용이해진다.  Accordingly, the sacrificial layer 16 may be formed in a manner compatible with a back-end process such as a metallization process of a semiconductor device. That is, the sacrificial layer 16 may be formed by using a post-process used for manufacturing a conventional semiconductor device, not a MEMS process. Therefore, following the formation of the lower structure 12, the sacrifice layer 16 and the subsequent metal process can be performed by applying most of the process technologies used in the conventional post-semiconductor process, thereby lowering the manufacturing cost and facilitating mass production .

반면, 폴리이미드와 같은 재료를 사용하여 희생층(16)을 형성하는 경우, 수분 재흡수 등의 문제로 후속 금속 증착 공정에서 고온 공정을 적용하기 용이하지 않으므로 CVD 방식이 아닌 리프트 오프(Lift off) 방식을 사용하여 금속을 증착하여야 한다. 이 경우, 스텝 커버리지가 좋지 않고 금속의 내부에 불순물이 많이 남는다는 단점이 있었다. On the other hand, when the sacrificial layer 16 is formed using a material such as polyimide, it is not easy to apply the high-temperature process in the subsequent metal deposition process due to moisture reabsorption, The metal should be deposited using the method. In this case, there is a disadvantage that the step coverage is not good and a lot of impurities remain in the metal.

하지만, 이 실시예에서 희생층(16)은 중온 범위, 약 200℃ 내지 600℃에서 CVD법을 사용하여 비정질탄소막으로 형성할 수 있다. 이 경우, 이후 CVD법을 이용하여 금속 증착 공정을 수행할 수 있게 된다. CVD법은 스텝 커버리지(Step Coverage)가 우수하고, 배선의 모양이나 전기적 특성 면에서 우수하여, 금속 증착 공정의 신뢰성을 높일 수 있다. However, in this embodiment, the sacrificial layer 16 may be formed of an amorphous carbon film using a CVD method at a middle temperature range of about 200 캜 to 600 캜. In this case, the metal deposition process can be performed using the CVD method. The CVD method is excellent in step coverage, is excellent in wiring shape and electrical characteristics, and can improve the reliability of the metal deposition process.

한편, 희생층(16)의 두께는 하부 구조물(12)과 상부 구조물의 이격거리와 이후 제거 부담을 고려하여 적절하게 선택될 수 있다. 예를 들어, 이 실시예와 같은 MEMS 구조에서 희생층(16)의 두께는 0.5 내지 5 ㎛ 범위에서 선택될 수 있다. 다만, 다른 실시예에서 희생층(16)의 두께는 이러한 범위에 국한되지 않고 선택될 수도 있다.On the other hand, the thickness of the sacrificial layer 16 can be appropriately selected in consideration of the separation distance between the lower structure 12 and the upper structure and the subsequent removal burden. For example, in the MEMS structure like this embodiment, the thickness of the sacrificial layer 16 may be selected in the range of 0.5 to 5 mu m. However, in other embodiments, the thickness of the sacrificial layer 16 may be selected without being limited to this range.

선택적으로, 희생층(16) 상에 절연지지층(17)을 형성할 수 있다. 예를 들어, 절연지지층(17)은 CVD법을 이용하여 산화막으로 형성할 수 있다.Alternatively, the insulating support layer 17 may be formed on the sacrificial layer 16. [ For example, the insulating support layer 17 may be formed of an oxide film by CVD.

도 3을 참조하면, 절연지지층(17) 및 희생층(16)을 한 번의 포토리소그래피 공정에 의하여 패터닝하여 비어홀들(19)을 갖는 희생층(16d) 및 절연지지층(17a)을 동시에 형성할 수 있다. 예를 들어, 비어홀들(19)은 포토리소그래피를 이용하여 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴을 식각 보호막으로 하여 절연지지층(17) 및 희생층(16)을 동시에 식각하여 형성할 수 있다. 예를 들어, 비어홀들(19)은 하부 전극들(14b)을 노출하도록 형성될 수 있고, 이후 하부 전극들(14b)을 상부 구조물과 연결하는 통로로 이용될 수 있다. 만약, 희생층(16)이 유기물인 폴리이미드로 구성된다면, 비어홀들(19)을 형성하기 위하여, 희생층(16)을 제1 포토리소그래피 공정에 의하여 식각한 후에, 절연지지층(17)은 제2 포토리소그래피 공정에 의하여 별도로 식각되어야 한다. 이는 상기 제1 포토리소그래피 공정에 의하여 노출된 폴리이미드에서 아웃개싱(outgassing)이 발생되므로, 폴리이미드가 노출된 부분을 덮어주는 별도의 공정이, 상기 제2 포토리소그래피 공정 이전에 추가로 필요하기 때문이다. 하지만, 본원의 실시예들에서는, 희생층(16)이 비정질 탄소막으로 구성되므로 상술한 아웃개싱의 문제가 발생되지 않고, 따라서, 식각 공정에서 비정질 탄소막의 노출을 방지할 필요성이 없으므로, 한 번의 포토리소그래피 공정에 의하여 절연지지층(17)과 희생층(16)을 한 번에, 즉 동시에, 식각할 수 있다. 발명자는 희생층(16)을 폴리이미드에서 비정질 탄소막으로 대체함으로써, 상술한 수분 재흡수, 불량한 스텝 커버리지, 후속 공정에서의 불순물 등과 같은 문제점을 방지할 뿐만 아니라, 나아가, 비정질 탄소막의 특성을 이용하여 비어홀들(19)을 형성하는 공정에서 포토리소그래피 공정의 횟수를 2회에서 1회로 단순화하여 제조비용을 획기적으로 절감할 수 있는 제조방법을 제공한다. 3, the insulating support layer 17 and the sacrificial layer 16 may be patterned by a single photolithography process to form the sacrificial layer 16d having the via holes 19 and the insulating support layer 17a at the same time have. For example, the via holes 19 can be formed by forming a photoresist pattern using photolithography, and etching the insulating support layer 17 and the sacrifice layer 16 simultaneously using the photoresist pattern as an etching protection film . For example, the via holes 19 may be formed to expose the lower electrodes 14b, and then the lower electrodes 14b may be used as a path for connecting the lower electrodes 14b to the upper structure. If the sacrificial layer 16 is made of organic material polyimide, after the sacrificial layer 16 is etched by the first photolithography process to form the via holes 19, 2 photolithography process. This is because outgassing occurs in the polyimide exposed by the first photolithography process, and therefore, a separate process for covering the exposed portion of the polyimide is further required before the second photolithography process to be. However, in the embodiments of the present invention, since the sacrificial layer 16 is formed of an amorphous carbon film, the above-described problem of outgassing does not occur, and there is no need to prevent the exposure of the amorphous carbon film in the etching process. The insulating support layer 17 and the sacrificial layer 16 can be etched at one time, that is, simultaneously, by a lithography process. The present inventors have found that by replacing the sacrificial layer 16 with a polyimide to amorphous carbon film, it is possible to prevent problems such as moisture reabsorption, poor step coverage, impurities in subsequent processes, and the like, Provided is a manufacturing method capable of dramatically reducing the manufacturing cost by simplifying the number of times of the photolithography process twice to one in the process of forming the via holes (19).

도 4를 참조하면, 비어홀들(19)을 통해서 하부 전극들(14b)과 연결되도록 금속 앵커들(21)을 형성할 수 있다. 예를 들어, 비어홀들(19)에 의해서 노출된 하부 전극들(14b) 상에 CVD법을 이용하여 금속층을 형성하고, 이를 패터닝함으로써 금속 앵커들(21)을 형성할 수 있다. 이러한 금속층으로는 예컨대, 텅스텐(W)층을 들 수 있다. 이러한 금속 앵커들(21)은 하부 전극들(14b)을 상부 구조물과 전기적으로 연결하는 비어 플러그들로 이용될 수 있다.Referring to FIG. 4, the metal anchors 21 may be formed to be connected to the lower electrodes 14b through the via holes 19. FIG. For example, the metal anchors 21 can be formed by forming a metal layer on the lower electrodes 14b exposed by the via holes 19 by CVD and patterning the metal layers. Examples of such a metal layer include a tungsten (W) layer. These metal anchors 21 may be used as via plugs for electrically connecting the lower electrodes 14b to the upper structure.

도 5를 참조하면, 희생층(16d) 상에 상부 구조물을 형성할 수 있다. 예를 들어, 금속 앵커들(21)이 형성된 결과물 상에 흡수층(22)을 형성하고 흡수층(22) 상에 센서 구조(23)를 형성할 수 있다. 흡수층(22)은 복수의 홀들을 포함하도록 패터닝될 수 있다. 예를 들어, 흡수층(22)은 적외선을 흡수할 수 있는 금속을 포함할 수 있다.Referring to FIG. 5, an upper structure may be formed on the sacrificial layer 16d. For example, the absorbent layer 22 may be formed on the resulting product with the metal anchors 21 and the sensor structure 23 formed on the absorbent layer 22. The absorbing layer 22 may be patterned to include a plurality of holes. For example, the absorbent layer 22 may comprise a metal capable of absorbing infrared radiation.

센서 구조(23)는 MEMS 구조에 이용되는 다양한 센서를 포함할 수 있으며, 예컨대 적외선 센서, 자외선 센서, 엑스선 센서, 레이저 센서 등을 포함할 수 있다. 예를 들어, 적외선 센서의 경우, 저항소자, 열전소자 등을 포함할 수 있다. The sensor structure 23 may include various sensors used in a MEMS structure, and may include an infrared sensor, an ultraviolet sensor, an X-ray sensor, a laser sensor, or the like. For example, in the case of an infrared sensor, it may include a resistance element, a thermoelectric element, and the like.

센서 구조(23)는 250℃ 내지 450℃ 온도 구간에서 형성되며, 250℃ 내지 450℃ 온도 구간에서 형성된 센서 구조(23)는 센서 물질 자체의 순도가 좋아져 멤브레인의 전기적 특성이 훨씬 균일해지고 우수해진다. 또한, 기계적 특성 및 화학적 선택도도 좋아지며, 1/f 잡음이 작아져 온도 분해능(NETD, Noise Equivalent Temperature Difference)이 좋아짐은 물론 열전냉각기(TEC)나 셔터(Shutter) 동작을 가능케 하여 매우 값싼 열상카메라의 제조가 가능하다. 이로 인해 수율과 품질이 높아질 수 있다. 진공 패키지에서 필요한 후속 열처리 공정에 있어서도 훨씬 열 윈도가 커진다. 예를 들어, 250℃ 이상에서 활성화(activation)되는 게터(getter)나 420℃ AlGe 본딩도 가능해진다. 센서 구조(23) 제작에 사용할 수 있는 물질로는 지르코늄, 하프늄, 비정질 실리콘, 다결정 실리콘, 비정질 실리콘-게르마늄 화합물, 이산화 실리콘, 실리콘 질화물, 탄화 규소, 오가노실리카 유리, 텅스텐, 질화 텅스텐, 텅스텐 카바이드, 알루미늄, 알루미늄합금박판, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 카바이드, 탄탈륨, 탄탈륨합금, 산화 탄탈륨, 티타늄, 티타늄합금, 질화 티타늄, 티타늄 산화물, 구리, 구리합금, 구리 산화물, 바나듐 및 산화 바나듐 중 적어도 어느 하나를 포함할 수 있다. The sensor structure 23 is formed at a temperature range of 250 ° C to 450 ° C, and the sensor structure 23 formed at a temperature range of 250 ° C to 450 ° C has improved purity of the sensor material itself, thereby making the electrical characteristics of the membrane much more uniform and excellent. In addition, the mechanical properties and chemical selectivity are improved, the 1 / f noise is reduced, the temperature resolution (NETD, noise equivalent temperature difference) is improved and the thermoelectric cooler (TEC) It is possible to manufacture a camera. This can increase yield and quality. Even in the subsequent heat treatment process required in the vacuum package, the heat window becomes much larger. For example, a getter or 420 ° C AlGe bonding that is activated above 250 ° C is also possible. Materials that can be used to fabricate sensor structure 23 include but are not limited to zirconium, hafnium, amorphous silicon, polycrystalline silicon, amorphous silicon-germanium compounds, silicon dioxide, silicon nitride, silicon carbide, organosilica glass, tungsten, tungsten nitride, tungsten carbide At least one of aluminum, aluminum alloy thin plate, aluminum oxide, aluminum nitride, aluminum carbide, tantalum, tantalum alloy, tantalum oxide, titanium, titanium alloy, titanium nitride, titanium oxide, copper, copper alloy, copper oxide, vanadium and vanadium oxide One can be included.

저항소자를 포함하는 볼로미터(bolometer)의 경우, 흡수되는 적외선 정도에 따라서 저항이 가변되는 물질, 예컨대 비정질 실리콘, 바나듐 산화물 등을 포함할 수 있다.In the case of a bolometer including a resistance element, the resistance may vary depending on the degree of infrared rays absorbed, for example, amorphous silicon, vanadium oxide, and the like.

도 6을 참조하면, 센서 구조(23) 상에 제2절연지지층(25)을 형성할 수 있다. 예를 들어, 제2절연지지층(25)은 산화막을 포함할 수 있다.Referring to FIG. 6, a second insulating support layer 25 may be formed on the sensor structure 23. For example, the second insulating support layer 25 may include an oxide film.

이어서, 제2절연지지층(25), 센서 구조(23), 흡수층(22) 및 절연지지층(17a)을 관통하는 관통홀들(27)을 형성할 수 있다. 예를 들어, 관통홀들(27)은 포토리소그래피 기술을 이용하여 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴을 식각 보호막으로 하여 제2절연지지층(25), 센서 구조(23), 흡수층(22) 및 절연지지층(17a)을 식각하여 형성할 수 있다. 관통홀들(27)의 개수는 희생층(16d)의 식각 속도를 고려하여 하나 또는 그 이상의 범위에서 적절하게 선택될 수 있다. 관통홀들(27)의 형상은 다양하게 변형될 수 있고, 관통홀들(27)에 의해서 캔틸레버(cantilever) 패턴이 구현될 수 있다.The through holes 27 may be formed through the second insulating support layer 25, the sensor structure 23, the absorbent layer 22, and the insulating support layer 17a. For example, the through holes 27 are formed by using a photolithography technique to form a photoresist pattern, and the second insulating supporting layer 25, the sensor structure 23, the absorbing layer 22 And the insulating support layer 17a. The number of the through holes 27 can be appropriately selected in one or more ranges in consideration of the etching rate of the sacrifice layer 16d. The shape of the through holes 27 can be variously modified, and a cantilever pattern can be realized by the through holes 27.

이어서, 이러한 관통홀들(27)을 통해서 희생층(16d)을 제거하여 빈공간(C)을 한정할 수 있다. 이러한 빈공간(C)은 적외선이 반사층(14c)을 통해서 반사하여 다시 센서 구조(23)로 입사되게 함으로써, 적외선 흡수효율을 높이는 데 기여할 수 있다.Then, the sacrificial layer 16d may be removed through these through holes 27 to define the empty space C. The empty space C can contribute to enhancement of the infrared absorption efficiency by causing the infrared ray to be reflected through the reflection layer 14c and incident on the sensor structure 23 again.

예를 들어, 희생층(16d)이 비정질 탄소막인 경우, 습식 식각 또는 건식 식각을 이용하여 희생층(16d)을 식각할 수 있다. 다만, 습식 식각을 이용한 경우 스틱션(stiction)이 발생할 수 있으나, 건식 식각의 경우에는 이러한 문제로부터 자유로울 수 있다. 예를 들어, 건식 식각은 산소(O2) 플라즈마(Plasma)를 이용하여 수행할 수 있다.For example, when the sacrificial layer 16d is an amorphous carbon film, the sacrificial layer 16d may be etched using wet etching or dry etching. However, stiction may occur when wet etching is used, but dry etching may be free from such a problem. For example, dry etching can be performed using an oxygen (O 2 ) plasma.

이와 같이 형성된 MEMS 디바이스는 하부 구조물(12)과 센서 구조(23)를 포함하는 상부 구조물을 포함할 수 있다. 하부 구조물(12)과 센서 구조(23) 사이에는 희생층(16, 16d)이 제거된 빈공간(C)이 한정될 수 있다. 센서 구조(23)는 금속 앵커들(21)을 통해서 하부 전극들(14b)에 전기적으로 연결될 수 있다. 이에 따라, 센서 구조(23)와 하부 구조물(12)의 로직회로, 예컨대 판독집적회로가 서로 구조적으로 연결되어 MEMS 디바이스를 구성할 수 있다. 이러한 MEMS 디바이스는 다양한 센서 구조를 포함할 수 있으며, 예컨대 적외선 센서, 자외선 센서, 엑스선 센서, 레이저 센서 등을 포함할 수 있다.The thus formed MEMS device may include a superstructure including a substructure 12 and a sensor structure 23. [ Between the substructure 12 and the sensor structure 23, an empty space C where the sacrificial layer 16, 16d is removed may be defined. The sensor structure 23 may be electrically connected to the lower electrodes 14b through the metal anchors 21. [ Thus, the sensor structure 23 and the logic circuitry of the underlying structure 12, e.g., the readout integrated circuit, can be structurally connected to one another to form a MEMS device. Such a MEMS device may include various sensor structures, and may include, for example, an infrared sensor, an ultraviolet sensor, an X-ray sensor, a laser sensor, and the like.

도 7은 본 발명의 다른 실시예에 따라 제조된 MEMS 디바이스를 개략적으로 도시하는 단면도이다.7 is a cross-sectional view schematically illustrating a MEMS device manufactured according to another embodiment of the present invention.

도 7을 참조하면, 제1기판(12a) 내에 하부 전극(14)이 형성될 수 있다. 하부 전극(14)은 제1도전형의 제1기판(12a) 내에 제2도전형의 불순물을 주입하고 제1기판(12a)을 열처리하여 형성할 수 있다. 여기에서 제1도전형과 제2도전형은 각각 n형과 p형일 수 있으며, 또는 그 반대일 수도 있다. 또한 변형된 실시예에서, 하부 전극(14)은 제1기판(12a) 내에 형성하지 않고 제1기판(12a)의 상면 상에 돌출되어 배치될 수도 있다.Referring to FIG. 7, the lower electrode 14 may be formed in the first substrate 12a. The lower electrode 14 may be formed by implanting an impurity of the second conductivity type into the first substrate 12a of the first conductivity type and heat-treating the first substrate 12a. Here, the first conductivity type and the second conductivity type may be n-type and p-type, respectively, or vice versa. In a modified embodiment, the lower electrode 14 may not be formed in the first substrate 12a but may be disposed on the upper surface of the first substrate 12a.

제1기판(12a)의 일부분 상에는 비정질탄소막 패턴(16c)이 형성될 수 있다. 그리고 제1기판(12a)의 나머지 부분 상에는 비정질탄소막 패턴(16c)이 존재하지 않는다. 예를 들어, 비정질탄소막 패턴(16c)은 하부 전극(14)의 상부면과 하부 전극(14)의 주변에 있는 제1기판(12a) 적어도 일부가 노출되도록 형성될 수 있다. 비정질탄소막 패턴(16c) 상에는 제2기판(18a) 및 상부 전극(20)이 배치된다. 상부 전극(20)은 하부 전극(14)과 대향하는 위치에 배치될 수 있다. 따라서 하부 전극(14)은 상부 전극(20)과 비정질탄소막 패턴(16c)에 의하여 이격되어 배치될 수 있다. 물론, 하부 전극(14)과 상부 전극(20) 사이에는 비정질탄소막 패턴(16c)이 개재되지 않을 수 있다. An amorphous carbon film pattern 16c may be formed on a portion of the first substrate 12a. There is no amorphous carbon film pattern 16c on the remaining portion of the first substrate 12a. For example, the amorphous carbon film pattern 16c may be formed to expose at least a part of the first substrate 12a located on the upper surface of the lower electrode 14 and the lower electrode 14. A second substrate 18a and an upper electrode 20 are disposed on the amorphous carbon film pattern 16c. The upper electrode 20 may be disposed at a position opposite to the lower electrode 14. [ Accordingly, the lower electrode 14 may be disposed apart from the upper electrode 20 and the amorphous carbon film pattern 16c. Of course, the amorphous carbon film pattern 16c may not be interposed between the lower electrode 14 and the upper electrode 20.

편의상 앞에서 설명한 제1기판(12a) 및/또는 하부 전극(14)을 포함하는 구조물을 하부 구조물로 명명하고, 제2기판(18a) 및/또는 상부 전극(20)을 포함하는 구조물을 상부 구조물로 명명할 수 있다. 이 경우 상부 구조물과 하부 구조물은 비정질탄소막 패턴(16c)에 의하여 이격되어 배치될 수 있다. For convenience, a structure including the first substrate 12a and / or the lower electrode 14 described above is referred to as a lower structure, and a structure including the second substrate 18a and / or the upper electrode 20 is referred to as an upper structure You can name it. In this case, the upper structure and the lower structure can be disposed apart from each other by the amorphous carbon film pattern 16c.

앞에서 설명한 것처럼, 제1기판(12a) 및 비정질탄소막 패턴(16c) 상에는 상부 구조물이 배치될 수 있다. 상부 구조물은 제2기판(18a) 및 상부 전극(20) 외에 솔더접합층(24) 및 패키징 캡층(26)을 더 포함할 수 있다. 제2기판(18a)은 MEMS 디바이스에서 디바이스층에 해당할 수 있다. 디바이스층의 두께는 임의로 조정될 수 있으며, 다양한 형태의 구조를 가질 수 있다. 그리고 제2기판(18a)은 상부 전극(20)을 포함할 수 있으며, 상부 전극(20)은 제2기판(18a)의 소정의 부위에 제2도전형의 물질을 주입하고, 제2기판(18a)을 열처리하여 형성할 수 있다. 상부 전극(20)은 비정질탄소막 패턴(16c)을 관통하여 하부 전극(14)과 대향하는 위치에 형성될 수 있다.As described above, the upper structure may be disposed on the first substrate 12a and the amorphous carbon film pattern 16c. The upper structure may further include a solder bonding layer 24 and a packaging cap layer 26 in addition to the second substrate 18a and the upper electrode 20. [ The second substrate 18a may correspond to a device layer in a MEMS device. The thickness of the device layer can be arbitrarily adjusted and can have various types of structures. The second substrate 18a may include an upper electrode 20. The upper electrode 20 may be formed by injecting a second conductive material into a predetermined portion of the second substrate 18a, 18a may be formed by heat treatment. The upper electrode 20 may be formed at a position passing through the amorphous carbon film pattern 16c and facing the lower electrode 14. [

상부 전극(20)과 하부 전극(14)은 비정질탄소막 패턴(16c)의 두께에 해당하는 거리(d1)만큼 이격된다. 따라서 상부 전극(20)은 하부 전극(14) 상에서 위치가 변동될 수 있도록 형성될 수도 있다.The upper electrode 20 and the lower electrode 14 are spaced apart by a distance d1 corresponding to the thickness of the amorphous carbon film pattern 16c. Therefore, the upper electrode 20 may be formed so that the position of the upper electrode 20 can be varied on the lower electrode 14. [

각각 도전성 평판인 상부 전극(20)과 하부 전극(14)이 서로 나란하게 대향되도록 배치될 때, 두 전극 사이의 전기용량은 두 전극 사이의 매질의 유전율과 마주보는 두 전극의 면적에 비례하고, 두 전극 사이의 이격 거리(d1)에 반비례하는 값으로 근사화될 수 있다. 두 전극이 상대적으로 상하 및/또는 좌우로 상대적인 이동이 발생하면 두 전극 사이의 간격이나 겹치는 면적이 변화하여 정전용량이 변화한다. 따라서 이러한 정전용량의 변화를 전기적 신호로 출력하면 두 전극 사이의 상대적인 변위를 측정할 수 있다. When the upper electrode 20 and the lower electrode 14, which are conductive flat plates, are arranged so as to face each other in parallel, the capacitance between the two electrodes is proportional to the dielectric constant of the medium between the two electrodes and the area of the two electrodes facing each other, It can be approximated to a value in inverse proportion to the separation distance d1 between the two electrodes. When relative movement occurs between the two electrodes relatively vertically and / or horizontally, the gap or overlapping area between the two electrodes changes and the capacitance changes. Therefore, when the change of the capacitance is outputted as an electrical signal, the relative displacement between the two electrodes can be measured.

제2기판(18a) 상에는 패키징 캡층(26)이 배치될 수 있다. 패키징 캡층(26)은 외부로부터 MEMS 디바이스를 보호하는 역할을 할 수 있다. 패키징 캡층(26)의 내부(28)는 진공을 유지할 수 있도록 밀봉될 수 있다. 제2기판(18a)과 패키징 캡층(26) 사이에는 솔더접합층(24)이 개재될 수 있다. 솔더접합층(24)은 금, 은, 구리, 주석, 인듐 및 실리콘 중에서 적어도 하나 이상을 포함할 수 있다.A packaging cap layer 26 may be disposed on the second substrate 18a. The packaging cap layer 26 may serve to protect the MEMS device from the outside. The interior 28 of the packaging cap layer 26 may be sealed to maintain a vacuum. A solder joint layer 24 may be interposed between the second substrate 18a and the packaging cap layer 26. [ The solder joint layer 24 may include at least one of gold, silver, copper, tin, indium and silicon.

나아가, MEMS 디바이스는 제1기판(12a) 및/또는 비정질탄소막 패턴(16c)을 관통하여 하부 전극(14) 및/또는 상부 전극(20)을 외부와 전기적으로 연결하는 관통전극(32)을 더 포함하고, 제1기판(12a)의 하부면에는 관통전극(32)과 전기적으로 연결되는 도전성 패드(34)를 더 포함할 수 있다. 단면 방향에 따라서, 단면도인 도 1에서는 상부 전극(20)과 제2기판(18a)이 분리되어 있는 것으로 도시되었지만, 실제로는 서로 연결되어 지지되는 구조를 가지므로 관통전극(32)과 상부 전극(20)은 전기적으로 연결될 수 있다. 관통전극(32)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 구리, 텅스텐 및 알루미늄 등과 같은 물질로 이루어 질 수 있다.Further, the MEMS device may further include a penetrating electrode 32 for electrically connecting the lower electrode 14 and / or the upper electrode 20 to the outside through the first substrate 12a and / or the amorphous carbon film pattern 16c And a conductive pad 34 electrically connected to the penetrating electrode 32 on the lower surface of the first substrate 12a. The upper electrode 20 and the second substrate 18a are separated from each other in FIG. 1 according to the cross-sectional view. However, since the upper electrode 20 and the second substrate 18a are actually connected to each other, 20 may be electrically connected. The penetrating electrode 32 may be made of a conductive material, for example, a material such as copper, tungsten, and aluminum.

예를 들어, 이 실시예에 따른 MEMS 디바이스는 자이로 센서로 이용될 수 있지만, 이 실시예의 범위가 이에 제한되는 것은 아니다.For example, a MEMS device according to this embodiment can be used as a gyro sensor, but the scope of this embodiment is not limited thereto.

도 8 내지 도 11은 본 발명의 다른 실시예에 따른 MEMS 디바이스의 제조 공정을 개략적으로 도시하는 단면도이다. 8 to 11 are sectional views schematically showing a manufacturing process of a MEMS device according to another embodiment of the present invention.

도 8을 참조하면, 먼저 제1기판(12)을 준비한다. 제1기판(12)은 실리콘 기판일 수 있으며, 다양한 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘 이외에도 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판의 종류로는 갈륨-비소 기판, 세라믹 기판, 석영 기판 및 디스플레이용 유리 기판 등으로 이루어질 수 있다.Referring to FIG. 8, first a first substrate 12 is prepared. The first substrate 12 may be a silicon substrate and may include a variety of semiconductor materials, such as a Group IV semiconductor, a Group III-V compound semiconductor, or a Group II-VI oxide semiconductor. For example, a Group IV semiconductor may include germanium or silicon-germanium in addition to silicon. Examples of the substrate include a gallium-arsenic substrate, a ceramic substrate, a quartz substrate, and a glass substrate for a display.

그 다음, 제1기판(12) 내에 불순물을 주입하고 제1기판(12)을 열처리하여 하부 전극(14)을 형성한다. 불순물을 주입하여 하부 전극(14)을 형성하게 되면 하부 전극(14)은 제1기판(12)의 상부면에 돌출되지 않고 제1기판(12) 내에 형성할 수 있다. 이렇게 형성된 하부 전극(14)은 하부 전극(14)의 상부면과 제1기판(12)의 상부면 동일한 레벨(level)을 가진다. 한편, 변형된 실시예에서는, 하부 전극(14)은 제1기판(12a)의 상면 상에 돌출되게 배치할 수도 있다. Next, impurities are implanted into the first substrate 12, and the first substrate 12 is heat-treated to form the lower electrode 14. Next, as shown in FIG. When the lower electrode 14 is formed by implanting impurities, the lower electrode 14 may be formed in the first substrate 12 without protruding from the upper surface of the first substrate 12. The lower electrode 14 thus formed has the same level as the upper surface of the lower electrode 14 and the upper surface of the first substrate 12. On the other hand, in the modified embodiment, the lower electrode 14 may protrude from the upper surface of the first substrate 12a.

불순물을 주입하는 공정은 이온임플란트공정 또는 도핑공정을 포함할 수 있다. 불순물을 주입하는 공정에서, 예를 들어, PH3, AsH3 등과 같은 n형 불순물 소스 또는 BF3, BCl3 등과 같은 p형 불순물 소스를 사용할 수 있다. 이때 하부 전극(14)은 전기전도가 우수한 도체의 특성을 가질 수 있다.The process of implanting impurities may include an ion implant process or a doping process. In the step of implanting the impurity, for example, an n-type impurity source such as PH 3 , AsH 3 or the like, or a p-type impurity source such as BF 3 , BCl 3 or the like can be used. At this time, the lower electrode 14 may have a characteristic of a conductor excellent in electric conduction.

기판(12a) 상에는 희생층으로서 비정질 탄소막을 형성할 수 있다. 도 9를 참조하면, 하부 전극(14)이 내부에 형성된 제1기판(12) 상에 비정질탄소막(16)을 형성할 수 있다. 상기 비정질탄소막(16)을 형성하는 단계는 화학기상증착법을 이용하여 비정질탄소막(16)을 형성할 수 있다. 비정질탄소막(16)은 여러 가지 기술에 의해 증착될 수 있지만, 비용 효율성 및 막 특성 조정 가능성으로 인해 예를 들어, 플라즈마 강화 화학기상증착(PECVD)법을 사용할 수 있다.An amorphous carbon film can be formed as a sacrificial layer on the substrate 12a. Referring to FIG. 9, the amorphous carbon film 16 may be formed on the first substrate 12 having the lower electrode 14 formed therein. In forming the amorphous carbon film 16, the amorphous carbon film 16 may be formed by chemical vapor deposition. The amorphous carbon film 16 can be deposited by a variety of techniques, but plasma enhanced chemical vapor deposition (PECVD) can be used, for example, due to cost effectiveness and film property controllability.

이러한 화학기상증착법을 수행하는 온도는 200℃ 내지 600℃에서 수행할 수 있다. 예를 들어, 아르곤을 희석 가스로 사용하는 경우 기판 온도는 증착 중에 약 300℃ 만큼 낮은 온도로 감소될 수 있다. 기판에 대해 더 낮은 처리 온도는 프로세스의 열부담(thermal budget)을 낮춰서 도펀트 이동으로부터 기판상에 형성된 디바이스를 보호할 수 있다. 또한 반도체 후공정과 동일한 온도에서 공정이 이루어질 수 있다. 따라서 기존의 반도체 공정에서 이미 사용되고 있는 공정 기술들을 충분히 이용할 수 있기 때문에 제조 단가를 낮출 수 있다.The temperature at which this chemical vapor deposition method is performed may be performed at 200 ° C to 600 ° C. For example, if argon is used as a diluent gas, the substrate temperature may be reduced to as low as about 300 DEG C during deposition. A lower process temperature for the substrate can lower the thermal budget of the process and protect the device formed on the substrate from dopant migration. In addition, the process can be performed at the same temperature as the post-semiconductor process. Therefore, the manufacturing cost can be lowered because the process technologies already used in the conventional semiconductor process can be utilized sufficiently.

도 10을 참조하면, 제1기판(12)과 비정질탄소막(16) 상에 상부 구조물을 형성할 수 있다. 상부 구조물은 제2기판(18a) 및 상부 전극(20)을 포함할 수 있다. 제2기판(18a)은 예를 들어, 실리콘 기판일 수 있다. 제2기판(18a)은 MEMS 디바이스에서 디바이스층에 해당할 수 있다. 디바이스층의 두께는 실리콘 기판의 접합 및/또는 박형화(thinning)를 통하여 임의로 조정될 수 있으며, 예를 들어 10 ㎛ 내지 100 ㎛의 범위를 가질 수 있다. 계속하여, 제2기판(18a)에 노광, 식각 및 세정 공정 등을 수행한다. 예를 들어, 상기 식각 공정은 소위 Deep RIE(Reactive Ion Etching) 방식을 사용하여 수행될 수 있다.Referring to FIG. 10, an upper structure may be formed on the first substrate 12 and the amorphous carbon film 16. The superstructure may include a second substrate 18a and an upper electrode 20. The second substrate 18a may be, for example, a silicon substrate. The second substrate 18a may correspond to a device layer in a MEMS device. The thickness of the device layer may be arbitrarily adjusted through bonding and / or thinning of the silicon substrate, and may have a range of, for example, 10 mu m to 100 mu m. Subsequently, the second substrate 18a is subjected to an exposure, an etching, and a cleaning process. For example, the etching process may be performed using a so-called deep reactive ion etching (RIE) method.

제2기판(18a)은 다양한 형태의 소정의 구조물을 포함할 수 있다. 예를 들어, 제2기판(18a)의 소정의 부위에 불순물을 주입하고 제2기판(18a)을 열처리하여 상부 전극(20)을 형성할 수 있다. 불순물을 주입하는 공정은 이온임플란트공정 또는 도핑공정을 포함할 수 있다. 한편, 불순물을 주입하는 공정에서, 예를 들어, PH3, AsH3 등과 같은 n형 불순물 소스 또는 BF3, BCl3 등과 같은 p형 불순물 소스를 사용할 수 있다.The second substrate 18a may include various types of predetermined structures. For example, impurities may be implanted into a predetermined portion of the second substrate 18a, and the second electrode 18a may be heat-treated to form the upper electrode 20. [ The process of implanting impurities may include an ion implant process or a doping process. On the other hand, in the step of implanting the impurity, for example, an n-type impurity source such as PH 3 , AsH 3 or the like, or a p-type impurity source such as BF 3 or BCl 3 can be used.

상부 구조물을 형성하는 단계는 화학기상증착법에 의하여 텅스텐을 증착하는 단계를 더 포함할 수 있다. 화학기상증착법에 의한 텅스텐 증착은 WF6/H2 혼합가스를 이용하여 생성할 수 있다. WF6은 실리콘, 수소 및 실란(silane)에 의해 환원될 수 있고, 실리콘과 접촉하게 되면, 실리콘의 환원 반응으로부터 선택적 반응이 시작될 수 있다. 수소 환원 반응은 플러그를 형성하면서 핵 생성층 위에 빠르게 텅스텐을 증착할 수 있으며, 실란(silane) 환원 반응은 빠른 증착 속도와 수소 환원 반응에서 얻을 수 있는 것보다 더 작은 텅스텐 결정립 크기를 얻을 수 있다. 이러한 반응에 의해 형성된 텅스텐 박막은 스텝 커버리지(step coverage) 특성이 좋고 타 물질에 비해 저항 성분이 낮아 중요 도선재료로 취급될 수 있다.The step of forming the superstructure may further include the step of depositing tungsten by chemical vapor deposition. Tungsten deposition by chemical vapor deposition can be performed using WF 6 / H 2 mixed gas. WF 6 can be reduced by silicon, hydrogen and silane, and when it comes into contact with silicon, a selective reaction can start from the reduction reaction of silicon. The hydrogen reduction reaction can rapidly deposit tungsten on the nucleation layer while forming the plug, and the silane reduction reaction can achieve a faster deposition rate and smaller tungsten grain size than can be obtained in the hydrogen reduction reaction. The tungsten thin film formed by this reaction has good step coverage characteristics and has a lower resistance than other materials and can be treated as an important lead wire material.

도 10 내지 도 11을 참조하면, 하부 전극(14)과 상부 전극(20) 사이에 개재되는 비정질탄소막(16)의 일부를 제거하여 비정질탄소막 패턴(16b)을 형성할 수 있다. 비정질탄소막(16)의 일부를 제거하는 공정은 상부 구조물 중 적어도 어느 하나 예를 들어, 제2기판(18a)을 형성한 후 제거할 수 있으며, 습식 식각 및/또는 건식 식각을 이용할 수 있다. 예를 들어, 건식 식각 방식 중 하나인 산소(O2) 플라즈마(Plasma)를 이용하여 비정질탄소막(16)의 일부를 선택적으로 쉽게 제거할 수 있다. 산소(O2) 플라즈마(Plasma)를 이용하게 되면, 많은 종류의 무기물과도 우수한 식각 선택비를 가질 수 있고, 필름 두께도 쉽게 조절할 수 있다. 따라서 하부 전극(14)은 상부 전극(20)과 둘 사이의 이격거리를 조절하는데 용이할 수 있으며, 정전용량의 균일성을 확보하기 쉬어 MEMS 디바이스의 안정적인 동작을 확보할 수 있다. 10 to 11, a portion of the amorphous carbon film 16 interposed between the lower electrode 14 and the upper electrode 20 may be removed to form the amorphous carbon film pattern 16b. The step of removing a part of the amorphous carbon film 16 may be performed after forming at least one of the upper structures, for example, the second substrate 18a, and wet etching and / or dry etching may be used. For example, a part of the amorphous carbon film 16 can be selectively and easily removed using an oxygen (O 2 ) plasma, which is one of the dry etching methods. The use of oxygen (O 2 ) plasma can have an excellent etch selectivity with many kinds of inorganic materials, and the film thickness can be easily controlled. Therefore, the lower electrode 14 can easily adjust the distance between the upper electrode 20 and the upper electrode 20, and the uniformity of capacitance can be ensured, thereby ensuring stable operation of the MEMS device.

한편, 상부 구조물은 제2기판(18a) 및 상부 전극(20) 이외에 솔더접합층(24) 및 패키징 캡층(26)을 더 포함할 수 있다. 패키징 캡층(26)은 제2기판(18a) 상에 부착될 수 있고, 패키징 캡층(26)의 내부(28)는 진공을 유지할 수 있도록 밀봉될 수 있으며, 제2기판(18a)과 패키징 캡층(26) 사이에는 솔더접합층(24)을 개재할 수 있다. 솔더접합층(24)을 형성하는 물질로는 금, 은, 구리, 주석, 인듐 및 실리콘 중에서 적어도 하나 이상을 포함하여 이루어질 수 있다. 예를 들어, 솔더접합층(24)은 구리/주석, 금/인듐, 금/주석, 금/실리콘, 구리/금/주석 등과 같은 다양한 이원계 또는 삼원계의 솔더 합금으로 이루어질 수 있다.The upper structure may further include a solder bonding layer 24 and a packaging cap layer 26 in addition to the second substrate 18a and the upper electrode 20. The packaging cap layer 26 may be attached on the second substrate 18a and the interior 28 of the packaging cap layer 26 may be sealed to maintain a vacuum and the second substrate 18a and the packaging cap layer 26 may be interposed between the solder joint layer 24 and the solder joint layer 24. The material forming the solder joint layer 24 may include at least one of gold, silver, copper, tin, indium and silicon. For example, the solder joint layer 24 may be comprised of various binary or ternary solder alloys such as copper / tin, gold / indium, gold / tin, gold / silicon, copper / gold /

앞에서 살펴본 바와 같이, 본 발명의 기술적 사상에 따른 MEMS 디바이스는 실리콘기판 상에 희생층으로서 비정질탄소막 패턴을 형성하므로, 화학기상증착법에 의한 텅스텐 증착 공정을 사용할 수 있어, 스텝 커버리지(Step Coverage)가 우수하고, 배선의 모양이나 전기적 특성 면에서 우수한 디바이스를 제작할 수 있다. 또한 반도체 후공정과 동일한 온도에서 공정이 이루어지므로, 기존의 반도체 공정에서 이미 사용되고 있는 공정 기술들을 충분히 이용할 수 있다.As described above, since the MEMS device according to the technical idea of the present invention forms the amorphous carbon film pattern as the sacrificial layer on the silicon substrate, the tungsten deposition process by the chemical vapor deposition method can be used and the step coverage is excellent A device excellent in wiring shape and electrical characteristics can be manufactured. In addition, since the process is performed at the same temperature as the post-semiconductor process, the process technologies already used in the conventional semiconductor process can be fully utilized.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

12: 하부 구조물 14: 하부 전극
16, 16b, 16c, 16d: 희생층 17, 25: 절연지지층
18, 18a: 제2기판 20: 상부 전극
21: 금속 앵커 22: 흡수층
23: 센서 구조 27: 관통홀
32: 관통전극 24: 솔더접합층
26: 패키징 캡층 34: 도전성 패드 12: Substructure 14: Lower electrode
16, 16b, 16c, 16d: sacrificial layer 17, 25: insulating supporting layer
18, 18a: second substrate 20: upper electrode
21: metal anchor 22: absorbent layer
23: sensor structure 27: through hole
32: penetrating electrode 24: solder bonding layer
26: packaging cap layer 34: conductive pad

Claims (7)

하부 구조물을 형성하는 단계;
상기 하부 구조물 상에 희생층으로서 비정질 탄소막을 형성하는 단계;
상기 비정질 탄소막 상에 절연지지층을 형성하는 단계;
상기 절연지지층 및 상기 비정질 탄소막을 한 번의 포토리소그래피 공정만을 수행하여 식각하고, 상기 절연지지층 및 상기 비정질 탄소막을 관통하여 상기 하부 구조물을 노출하는 비어홀들을 형성하는 단계;
상기 절연지지층 상에 센서 구조를 포함하는 상부 구조물을 형성하는 단계;
상기 상부구조물과 절연지지층을 관통하는 적어도 하나의 관통홀을 형성하는 단계; 및
상기 하부 구조물과 상기 상부 구조물이 서로 이격되어 배치되도록, 상기 관통홀들을 통해서 상기 비정질 탄소막을 모두 제거하는 단계;
를 포함하며,
상기 센서 구조는 250℃ 내지 450℃ 온도 구간에서 형성되는, 멤스 디바이스 제조 방법.Forming a substructure;
Forming an amorphous carbon film as a sacrificial layer on the substructure;
Forming an insulating support layer on the amorphous carbon film;
Etching the insulating support layer and the amorphous carbon film by performing only one photolithography process, and forming via holes that penetrate the insulating support layer and the amorphous carbon film to expose the substructure;
Forming an upper structure including a sensor structure on the insulating support layer;
Forming at least one through hole through the upper structure and the insulating support layer; And
Removing all of the amorphous carbon film through the through holes so that the lower structure and the upper structure are spaced apart from each other;
/ RTI >
Wherein the sensor structure is formed at a temperature range of 250 ° C to 450 ° C. 제1항에 있어서,
상기 센서 구조는 지르코늄, 하프늄, 비정질 실리콘, 다결정 실리콘, 비정질 실리콘-게르마늄 화합물, 이산화 실리콘, 실리콘 질화물, 탄화 규소, 오가노실리카 유리, 텅스텐, 질화 텅스텐, 텅스텐 카바이드, 알루미늄, 알루미늄합금박판, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 카바이드, 탄탈륨, 탄탈륨합금, 산화 탄탈륨, 티타늄, 티타늄합금, 질화 티타늄, 티타늄 산화물, 구리, 구리합금, 구리 산화물, 바나듐 및 산화 바나듐 중 적어도 어느 하나를 포함하는, 멤스 디바이스 제조 방법.The method according to claim 1,
The sensor structure may be made of any suitable material including, but not limited to, zirconium, hafnium, amorphous silicon, polycrystalline silicon, amorphous silicon-germanium compounds, silicon dioxide, silicon nitride, silicon carbide, organo silica glass, tungsten, tungsten nitride, tungsten carbide, aluminum, , At least one of aluminum nitride, aluminum carbide, tantalum, tantalum alloy, tantalum oxide, titanium, titanium alloy, titanium nitride, titanium oxide, copper, copper alloy, copper oxide, vanadium and vanadium oxide . 제1항에 있어서,
상기 비정질 탄소막을 형성하는 단계는 200℃ 내지 600℃의 온도에서 화학기상증착법(CVD)을 이용하여 수행하는, 멤스 디바이스 제조 방법.The method according to claim 1,
Wherein the step of forming the amorphous carbon film is performed by using a chemical vapor deposition (CVD) process at a temperature of 200 ° C to 600 ° C. 제1항에 있어서,
상기 비정질 탄소막을 제거하는 단계는 산소(O2) 플라즈마(Plasma)를 이용하여 수행하는 건식 식각 방식을 포함하는, 멤스 디바이스 제조 방법The method according to claim 1,
Wherein the step of removing the amorphous carbon film includes a dry etching method in which oxygen (O 2 ) plasma is used, 제1항에 있어서, 상기 상부 구조물을 형성하는 단계는, 상기 비정질 탄소막 상에 절연지지층을 형성하는 단계를 더 포함하는, 멤스 디바이스 제조 방법.The method of claim 1, wherein forming the superstructure further comprises forming an insulating support layer on the amorphous carbon film. 제1항에 있어서, 상기 비어홀들을 형성하는 단계 후, 상기 비어홀들을 통해서 상기 하부 전극들과 연결되도록 상기 하부 전극들 상에 금속 앵커들을 형성하는 단계를 더 포함하는, 멤스 디바이스 제조 방법.The method of claim 1, further comprising forming metal anchors on the lower electrodes to be connected to the lower electrodes through the via holes after forming the via holes. 제1항에 있어서,
상기 하부 구조물은 상기 센서의 전기적인 특성을 읽어내기 위한 판독집적회로(ROIC)를 포함하는, 멤스 디바이스 제조 방법.


The method according to claim 1,
Wherein the substructure includes a readout integrated circuit (ROIC) for reading electrical characteristics of the sensor.


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