KR101402890B1 - A nonvolatile memory device and formign method of forming the same - Google Patents

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Abstract

본 발명은 비휘발성 기억 소자를 제공한다. 이 소자는 반도체 기판 상에 소자 분리막에 의하여 정의된 활성영역, 활성 영역 상에 형성된 터널 절연 패턴, 터널 절연 패턴 상에 형성된 전하 저장 패턴, 전하 저장 패턴 상에 형성된 게이트 층간 유전막, 및 게이트 층간 유전막 상에 형성된 제어 게이트 전극을 포함한다. 전하 저장 패턴은 상부 부분 및 하부 부분으로 구성되고, 상부 부분의 불순물 농도가 하부 부분의 불순물 농도보다 크다.The present invention provides a nonvolatile memory element. The device comprises a semiconductor substrate having an active region defined by a device isolation layer, a tunnel isolation pattern formed on the active region, a charge storage pattern formed on the tunnel isolation pattern, a gate interlayer dielectric formed on the charge storage pattern, Lt; / RTI > The charge storage pattern is composed of an upper portion and a lower portion, and the impurity concentration in the upper portion is larger than the impurity concentration in the lower portion.

플래시 메모리, 소자 분리막, 이온 주입 Flash memory, device isolation film, ion implantation

Description

비휘발성 기억 소자 및 그 형성 방법{A NONVOLATILE MEMORY DEVICE AND FORMIGN METHOD OF FORMING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a nonvolatile memory device,

본 발명은 반도체 기억 소자에 관한 것으로, 구체적으로 비휘발성 기억 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more specifically to a nonvolatile memory device.

본 발명은 반도체 기억 소자에 대한 것으로, 더 구체적으로, 비휘발성 기억 소자에 관한 것이다.The present invention relates to a semiconductor memory element, and more particularly, to a non-volatile memory element.

비휘발성 기억소자는 전원 공급이 중단된 상태에도 저장된 정보가 소멸하지 않고 유지되는 반도체 장치이다. 대표적인 비휘발성 기억소자인 플래시 기억소자는 제어 게이트와 반도체 기판 사이에 개재된 부유 게이트에 전하가 충전되었는지 여부에 따라 정보를 저장할 수 있다. 인접한 플로팅 게이트들은 서로 전기적으로 간섭될 수 있다. 이러한 간섭을 감소시키기 위하여 플로팅 게이트는 전기적으로 쉴드(shield)될 필요가 있다. 상기 제어 게이트 전극이 플로팅 게이트들 사이의 소자 분리막 상에 배치되어, 상기 쉴드의 기능을 수행할 수 있다. 플로팅 게이트 하부의 활성 영역과 제어 게이트 전극은 서로 전기적으로 간섭할 있어, 상기 활성 영역의 가장 자리와 상기 제어 게이트 전극 사이의 거리가 공간적으로 균일할 필요가 있다. 이러한 요건을 충족하기 위하여 소자 분리막의 두께가 공간적으로 균일하게 조절되어야 한다.A nonvolatile memory element is a semiconductor device in which stored information is maintained without disappearance even when power supply is interrupted. The flash memory device, which is a representative nonvolatile memory element, can store information according to whether charge is charged in the floating gate interposed between the control gate and the semiconductor substrate. Adjacent floating gates can be electrically interfered with each other. In order to reduce such interference, the floating gate needs to be electrically shielded. The control gate electrode may be disposed on the isolation layer between the floating gates to perform the function of the shield. The active region under the floating gate and the control gate electrode electrically interfere with each other so that the distance between the edge of the active region and the control gate electrode needs to be spatially uniform. In order to meet these requirements, the thickness of the device isolation film must be uniformly spatially adjusted.

본 발명이 이루고자 하는 일 기술적 과제는 소자 분리막의 두께를 균일하게 조절하여 신뢰성을 향상시킬 수 있는 비휘발성 기억 소자를 제공하는 것이다.Disclosure of Invention Technical Problem [8] The present invention provides a nonvolatile memory device capable of improving reliability by uniformly controlling the thickness of a device isolation film.

본 발명이 이루고자 하는 다른 일 기술적 과제는 소자 분리막의 두께를 균일하게 조절하여 신뢰성을 향상시킬 수 있는 비휘발성 기억 소자의 형성 방법을 제공하는 것이다.According to another aspect of the present invention, there is provided a method of forming a non-volatile memory device capable of improving reliability by uniformly controlling a thickness of a device isolation film.

본 발명의 비휘발성 기억 소자는 반도체 기판 상에 소자 분리막에 의하여 정의된 활성영역, 상기 활성 영역 상에 형성된 터널 절연 패턴, 상기 터널 절연 패턴 상에 형성된 전하 저장 패턴, 상기 전하 저장 패턴 상에 형성된 게이트 층간 유전막, 및 상기 게이트 층간 유전막 상에 형성된 제어 게이트 전극을 포함하되, 상기 전하 저장 패턴은 상부 부분 및 하부 부분으로 구성되고, 상기 상부 부분의 불순물 농도가 상기 하부 부분의 불순물 농도보다 크다.A nonvolatile memory element of the present invention includes a semiconductor substrate having an active region defined by an isolation layer, a tunnel insulating pattern formed on the active region, a charge storage pattern formed on the tunnel insulating pattern, a gate formed on the charge storage pattern, An interlayer dielectric film, and a control gate electrode formed on the gate interlayer dielectric film, wherein the charge storage pattern is composed of an upper portion and a lower portion, and the impurity concentration of the upper portion is larger than the impurity concentration of the lower portion.

본 발명의 일 실시예에 있어서, 상기 전하 저장 패턴의 상기 상부 부분의 불순물은 상기 하부 부분의 불순물과 같은 물질일 수 있다.In one embodiment of the present invention, the impurity of the upper portion of the charge storage pattern may be a material such as an impurity of the lower portion.

본 발명의 일 실시예에 있어서, 상기 전하 저장 패턴의 측벽은 상기 소자 분리막과 접촉할 수 있다.In an embodiment of the present invention, the sidewalls of the charge storage pattern may be in contact with the device isolation film.

본 발명의 일 실시예에 있어서, 상기 소자 분리막은 상기 전하 저장 패턴의 측벽에 인접한 제1 소자 분리막 영역과 상기 전하 저장 패턴과 인접하지 않는 제2 소자 분리막 영역으로 구분되고, 상기 제1 소자 분리막 영역의 상부면이 상기 제2 소자 분리막 영역의 상부면보다 높을 수 있다.In one embodiment of the present invention, the device isolation film is divided into a first device isolation film region adjacent to a sidewall of the charge storage pattern and a second device isolation film region that is not adjacent to the charge storage pattern, May be higher than the upper surface of the second isolation film region.

본 발명의 일 실시예에 있어서, 상기 전하 저장 패턴의 측면에 인접하는 스페이서를 더 포함하되, 상기 스페이서는 상기 소자분리막 상에 배치될 수 있다.In one embodiment of the present invention, the device further includes a spacer adjacent to a side surface of the charge storage pattern, and the spacer may be disposed on the device isolation film.

본 발명의 일 실시예에 있어서, 상기 전하 저장 패턴의 폭은 높이에 따라 폭이 두 번 이상 변할 수 있다.In one embodiment of the present invention, the width of the charge storage pattern may vary more than once according to height.

본 발명의 일 실시예에 있어서, 상기 전하 저장 패턴의 상기 하부 부분의 폭은 상기 활성영역의 폭과 같을 수 있다.In one embodiment of the present invention, the width of the lower portion of the charge storage pattern may be equal to the width of the active region.

본 발명의 일 실시예에 있어서, 상기 전하 저장 패턴의 하부 부분의 폭은 상기 활성 영역의 폭보다 넓을 수 있다.In one embodiment of the present invention, the width of the lower portion of the charge storage pattern may be wider than the width of the active region.

본 발명에 따른 비휘발성 기억 소자는 반도체 기판 상에 소자 분리막에 의하여 정의된 활성영역, 상기 활성 영역 상에 형성된 터널 절연 패턴, 상기 터널 절연막 상에 형성된 전하 저장 패턴, 상기 전하 저장 패턴 상에 형성된 게이트 층간 유전막, 및 상기 게이트 층간 유전막 상에 형성된 제어 게이트 전극을 포함하되, 상기 전하 저장 패턴의 폭은 높이에 따라 폭이 2번 이상 변한다.A nonvolatile memory device according to the present invention includes a semiconductor substrate having an active region defined by an isolation layer, a tunnel insulation pattern formed on the active region, a charge storage pattern formed on the tunnel insulation layer, a gate formed on the charge storage pattern, And a control gate electrode formed on the inter-gate dielectric layer, wherein the width of the charge storage pattern is changed twice or more in width depending on the height.

본 발명에 따른 비휘발성 기억 소자의 형성 방법은 반도체 기판 상에 소자 분리용 절연막에 의하여 정의된 활성영역, 상기 활성 영역 상에 형성된 터널 절연 패턴, 및 상기 터널 절연 패턴 상에 전하 저장 패턴을 형성하는 단계, 상기 소자 분리용 절연막의 상부 부분이 그 하부 부분에 비하여 식각 선택성을 갖도록 상기 소자 분리용 절연막을 처리하는 단계, 및 상기 소자 분리용 절연막을 식각하여 상 기 소자 분리용 절연막을 균일하게 리세스하여 소자 분리막을 형성하는 단계를 포함한다.A method of forming a nonvolatile memory element according to the present invention is a method for forming a charge storage pattern on an active region defined by an insulating film for element isolation on a semiconductor substrate, a tunnel insulating pattern formed on the active region, Treating the element isolation insulating film so that an upper portion of the element isolation insulating film has etching selectivity as compared with a lower portion thereof; and etching the element isolation insulating film to uniformly recess the element isolation insulating film Thereby forming an element isolation film.

본 발명의 일 실시예에 있어서, 식각 선택성을 갖도록 상기 소자 분리용 절연막을 처리하는 단계는 상기 소자 분리용 절연막의 상기 상부 부분에 불순물을 이온 주입하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of processing the insulating film for element isolation so as to have etching selectivity may include a step of implanting impurities into the upper portion of the insulating film for element isolation.

본 발명의 일 실시예에 있어서, 상기 이온 주입되는 불순물은 상기 전하 저장막의 불순물과 같은 종류일 수 있다.In one embodiment of the present invention, the impurity to be implanted may be of the same kind as the impurity of the charge storage film.

본 발명의 일 실시예에 있어서, 상기 소자 분리용 절연막을 균일하게 리세스 하여 소자 분리막을 형성하는 단계는 상기 소자 분리용 절연막의 상부 부분의 일부를 식각하는 하는 단계, 및 상기 소자분리용 절연막의 상부 부분 일부 및 소자 분리용 절연막의 하부 부분의 일부를 식각하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming the element isolation film by uniformly recessing the element isolation insulating film includes the steps of: etching a part of the upper portion of the element isolation insulating film; Etching the portion of the upper portion and a portion of the lower portion of the insulating film for element isolation.

본 발명의 일 실시예에 있어서, 상기 소자 분리용 절연막을 균일하게 리세스 하여 소자 분리막을 형성하는 단계는 상기 소자 분리용 절연막의 상기 상부 부분 전체 및 상기 소자 분리용 절연막의 상기 하부 부분의 일부를 식각하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming the element isolation film by uniformly recessing the element isolation insulating film includes the step of forming the entire upper portion of the element isolation insulating film and a part of the lower portion of the element isolation insulating film And etching.

본 발명의 일 실시예에 있어서, 상기 소자 분리용 절연막을 균일하게 리세스하여 소자 분리막을 형성하는 단계는 상기 소자 분리막의 중심 영역이 상기 소자 분리막의 가장자리보다 낮은 상부면을 갖도록 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming the element isolation film by uniformly recessing the element isolation insulating film includes a step of forming a central region of the element isolation film to have a lower upper surface than an edge of the element isolation film can do.

본 발명의 일 실시예에 있어서, 상기 소자 분리막의 중심 영역이 가장자리보다 낮은 상부면을 갖도록 형성하 단계는 상기 소자 분리막 상의 스페이서를 상기 전하 저장 패턴의 측벽에 형성하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the step of forming the device isolation film so that the central region of the device isolation film has a top surface lower than the edge may include forming a spacer on the device isolation film on the sidewall of the charge storage pattern.

본 발명의 일 실시예에 있어서, 상기 전하 저장막 패턴을 형성하는 단계는 상기 반도체 기판 상에 터널 절연막, 전하 저장막를 차례로 형성하는 단계, 상기 전하 저장막 및 상기 터널 절연막을 패터닝하여 상기 전하 저장 패턴, 터널 절연 패턴, 및 상기 반도체 기판 상에 트렌치를 형성하는 단계, 및 상기 트렌치에 절연막을 채우고 평탄화하여 소자 분리용 절연막을 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming the charge storage film pattern includes sequentially forming a tunnel insulating film and a charge storage film on the semiconductor substrate, patterning the charge storage film and the tunnel insulating film, And forming a trench on the semiconductor substrate; and filling the trench with an insulating film and planarizing the trench to form an insulating film for element isolation.

본 발명의 일 실시예에 있어서, 상기 전하 저장 패턴을 형성하는 단계는 상기 반도체 기판 상에 버퍼 산화막, 및 하드 마스크막를 차례로 형성하는 단계, 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴, 버퍼 산화 패턴, 트렌치를 형성하는 단계, 상기 트렌치에 절연막을 채우는 단계, 상기 절연막을 평탄화하여 소자 분리용 절연막을 형성하는 단계, 상기 하드 마스크 패턴 및 상기 버퍼 산화 패턴을 제거하는 단계, 상기 반도체 기판 상에 터널 절연 패턴 및 전하 저장막을 형성하는 단계, 및 상기 전하 저장막을 평탄화하여 상기 전하 저장 패턴을 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming the charge storage pattern includes sequentially forming a buffer oxide film and a hard mask film on the semiconductor substrate, patterning the hard mask film to form a hard mask pattern, a buffer oxide pattern, Forming an isolation insulating film by planarizing the insulating film, removing the hard mask pattern and the buffer oxide pattern, forming a tunnel insulating pattern on the semiconductor substrate, Forming a charge storage film, and planarizing the charge storage film to form the charge storage pattern.

본 발명에 의하면, 소자 분리막의 두께를 공간적으로 균일하게 조절하기 위하여 이온 주입 공정을 이용하여 제거될 소자 분리막 영역에 불순물을 주입하여 식각률을 증가시킬 수 있다. 이에 따라, 불순물이 주입된 소자 분리막 영역과 그 하부의 불순물이 주입되지 않은 소자 분리막 영역 사이의 식각률 차이에 의하여 균일한 소자 분리막 두께 조절이 가능하다. 비휘발성 기억 소자의 신뢰성이 향상될 수 있다. According to the present invention, in order to uniformly control the thickness of the device isolation film, impurities may be implanted into the device isolation region to be removed using an ion implantation process to increase the etch rate. Accordingly, the device isolation film thickness can be uniformly controlled by the difference in etch rate between the impurity-implanted device isolation region and the underside impurity-implanted isolation region. The reliability of the nonvolatile memory element can be improved.

습식 식각 또는 건식 식각 공정은 로딩(loading) 효과를 가질 수 있다. 즉, 단위 면적 당 제거되는 물질의 양에 따라 식각률이 변할 수 있다. 따라서, 이러한 반도체 기판 상의 위치에 따른 식각률의 변화는 소자의 신뢰성을 감소시킬 수 있다.The wet etch or dry etch process may have a loading effect. That is, the etching rate may vary depending on the amount of material removed per unit area. Therefore, a change in the etching rate depending on the position on the semiconductor substrate can reduce the reliability of the device.

플로팅 게이트 형 비휘발성 기억 소자에 있어서, 상기 제어 게이트 전극과 활성 영역 사이의 거리가 균일하지 않으면 소자의 신뢰성이 감소할 수 있다. 플로팅 게이트들 사이의 소자 분리막의 중심 부분이 리세스되어, 상기 플로팅 게이트들의 측벽에 상기 소자 분리막이 배치되는 구조를 가질 수 있다. 이 경우, 상기 소자 분리막의 중심 부분의 리세스된 영역에 제어 게이트 전극이 배치될 수 있다. In the floating gate type nonvolatile memory element, if the distance between the control gate electrode and the active region is not uniform, the reliability of the device can be reduced. The center portion of the element isolation film between the floating gates is recessed and the element isolation film is disposed on the sidewall of the floating gates. In this case, the control gate electrode may be disposed in the recessed region of the center portion of the device isolation film.

본 발명은 상기 소자 분리막의 중심 부분의 리세스 및 상기 소자 분리막의 두께를 정밀하게 조절할 수 있도록, 상기 소자 분리막의 상부에 이온 주입 공정을 수행한다. 상기 소자분리막의 이온 주입된 부분과 이온 주입되지 않은 부분의 식각률 차이를 이용하여 기판 전체에서 상기 소자 분리막의 두께를 균일하게 조절할 수 있다.In the present invention, an ion implantation process is performed on the upper surface of the device isolation film so as to precisely control the recesses in the central portion of the device isolation film and the thickness of the device isolation film. The thickness of the device isolation layer can be uniformly adjusted over the entire substrate by using the difference in etching rate between the ion-implanted portion and the non-ion-implanted portion of the device isolation film.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thicknesses of the layers and regions are exaggerated for clarity. Also, where a layer is referred to as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout the specification.

도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 기억 소자는 셀 영역을 구비하는 반도체 기판(100)을 포함한다. 상기 반도체 기판(100) 상에 소자 분리막(145)에 의하여 활성 영역(110)이 정의된다. 상기 활성영역(110) 상에는 차례로 터널 절연 패턴(113) 및 전하저장 패턴(120)이 적층되어 있다. 상기 소자 분리막(145)은 활성 영역들 사이의 중심부에 리세스 영역(147)을 포함할 수 있다. 상기 전하 저장 패턴(120) 상에 콘퍼멀(conformal)한 게이트 층간 유전막(151)이 배치된다. 상기 게이트 층간 유전막(151) 상에 제어 게이트 전극(153)이 배치된다. 1 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention. Referring to FIG. 1, a nonvolatile memory device according to embodiments of the present invention includes a semiconductor substrate 100 having a cell region. The active region 110 is defined by the isolation layer 145 on the semiconductor substrate 100. A tunnel insulating pattern 113 and a charge storage pattern 120 are sequentially stacked on the active region 110. The device isolation layer 145 may include a recess region 147 at a central portion between the active regions. A gate interlayer dielectric layer 151 conformal to the charge storage pattern 120 is disposed. A control gate electrode 153 is disposed on the inter-gate dielectric layer 151.

상기 터널 절연 패턴(113)은 상기 활성 영역(110) 상에 형성될 수 있다. 상기 터널절연 패턴(113)은 50 내지 100Å 두께로 형성될 수 있으며, ISSG(In-Situ Steam Generation)을 이용하여 형성할 수 있다. 즉, 챔버 내에 수소 및 산소를 주입하여 850 내지 900℃의 온도에서 5 내지 100 Torr 압력하에서 산화막을 형성할 수 있다. 상기 터널 절연 패턴(113)은 실리콘 산화막 이외에 실리콘 산화질화막 등의 유전체일 수 있다. The tunnel insulating pattern 113 may be formed on the active region 110. The tunnel insulating pattern 113 may be formed to a thickness of 50 to 100 Å, and may be formed using ISSG (In-Situ Steam Generation). That is, hydrogen and oxygen may be implanted into the chamber to form an oxide film at a temperature of 850 to 900 DEG C at a pressure of 5 to 100 Torr. The tunnel insulating pattern 113 may be a dielectric such as a silicon oxynitride film in addition to a silicon oxide film.

상기 소자 분리막(145)은 통상의 자기 정렬 샐로우 트렌치 분리(self aligned shallow trench isolation)기술에 의하여 형성될 수 있다. 상기 전하 저장 패턴(120)의 하부 측면에 상기 소자 분리막(145)이 배치될 수 있다. 상기 소자 분리막(145)은 상기 전하 저장 패턴의 하부 부분(121)과 인접하는 제1 소자 분리막 영역(145a)와 그외의 제2 소자 분리막 영역(145b)을 포함할 수 있다. 상기 제1 소자 분리막 영역(145a)의 상부면은 상기 제2 소자 분리막 영역(145b)의 상부면 보다 높다. 상기 소자 분리막(145)은 실리콘 산화막일 수 있다. 상기 소자 분리막의 상기 리세스 영역(147)의 하부면은 상기 활성 영역(110)의 상부면 보다 높을 수 있다. 상기 리세스 영역(147) 상에 배치된 제어 게이트 전극(153)과 상기 활성 영역(110)의 전기적 간섭을 최소화하도록, 상시 리세스 영역(147)의 하부면은 상기 활성 영역(110)의 상부면보다 높을 수 있다.The device isolation layer 145 may be formed by a conventional self aligned shallow trench isolation technique. The device isolation layer 145 may be disposed on a lower side surface of the charge storage pattern 120. The device isolation film 145 may include a first device isolation film region 145a adjacent to the lower portion 121 of the charge storage pattern and another second device isolation film region 145b. The upper surface of the first isolation film region 145a is higher than the upper surface of the second isolation film region 145b. The isolation layer 145 may be a silicon oxide layer. The lower surface of the recess region 147 of the device isolation layer may be higher than the upper surface of the active region 110. The lower surface of the normally recessed region 147 is formed at the upper portion of the active region 110 so as to minimize the electrical interference between the control gate electrode 153 and the active region 110 disposed on the recessed region 147. [ Can be higher than cotton.

상기 전하 저장 패턴(120)는 상부 부분(123)과 하부 부분(121)을 포함할 수 있다. 상기 전하 저장 패턴(120)의 상기 상부 부분(123)은 상기 하부 부분(121)보다 불순물 농도가 높을 수 있다. 상기 전하 저장 패턴(120)은 도핑된 폴리 실리콘일 수 있다. 이 경우, 상기 상부 부분(123)의 불순물과 상기 하부 부분(121)의 불순물은 같은 것 일 수 있다. 상기 불순물은 BF2,B,As,P 중에서 적어도 하나를 포함할 수 있다. 상기 불순물의 질량은 큰 것이 바람직하다. 상기 전하 저장 패턴(120)의 측면은 식각률의 차이에 의한 높이에 따른 곡률의 차이가 있을 수 있다. 상기 전하 저장 패턴(120)의 폭은 높이에 따라 두 번 이상 변할 수 있다. 상기 하부 부분(121)의 폭은 자기 정렬에 의하여 상기 활성영역(110)의 폭과 같을 수 있다. 상기 하부 영역(121)의 폭은 상기 상부 부분(123)의 폭 보다 넓을 수 있다. 본 발명 의 변형된 실시예에 따르면, 상기 하부 부분(121)의 폭은 상기 활성 영역(110)의 폭보다 넓을 수 있다. 상기 전하 저장 패턴(120)는 폴리실리콘일 수 있다. The charge storage pattern 120 may include an upper portion 123 and a lower portion 121. The upper portion 123 of the charge storage pattern 120 may have a higher impurity concentration than the lower portion 121. The charge storage pattern 120 may be doped polysilicon. In this case, the impurity of the upper portion 123 and the impurity of the lower portion 121 may be the same. The impurity may include at least one of BF 2, B, As, and P. The mass of the impurity is preferably large. The side surface of the charge storage pattern 120 may have a difference in curvature depending on a height due to a difference in etch rate. The width of the charge storage pattern 120 may vary more than once according to the height. The width of the lower portion 121 may be equal to the width of the active region 110 by self-alignment. The width of the lower region 121 may be greater than the width of the upper portion 123. According to a modified embodiment of the present invention, the width of the lower portion 121 may be wider than the width of the active region 110. The charge storage pattern 120 may be polysilicon.

상기 게이트 층간 유전막(151)은 상기 전하 저장 패턴(120) 및 상기 소자 분리막(145) 상에 콘포멀하게 형성된다. 상기 게이트 층간 유전막(151)은 실리콘산화막, 실리콘질화막, 및 실리콘산화막의 3층 구조로 형성될 수 있다. 상기 게이트 층간 유전막(151)은 금속산화막과 같은 고유전전체막을 포함할 수 있다. 예건대, 알루미늄산화막, 이트륨산화막, 하프늄산화막, 탄탈룸산화막, 지르코늄산화막 및 티타늄산화막으로 구성된 그룹에서 선택된 하나, 또는 상기 그룹에서 선택된 하나에 질소 또는 실리콘이 첨가된 물질, 또는 이들의 복합막일 수도 있다. 상기 게이트 층간 유연막(151)은 상기 터널 절연 패턴(113)보다 유전상수가 높은 물질인 것이 바람직하다.The gate interlevel dielectric layer 151 is conformally formed on the charge storage pattern 120 and the device isolation layer 145. The inter-gate dielectric layer 151 may have a three-layer structure of a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer. The inter-gate dielectric layer 151 may include a high dielectric constant layer such as a metal oxide layer. A material selected from the group consisting of an aluminum oxide film, an yttrium oxide film, a hafnium oxide film, a tantalum oxide film, a zirconium oxide film and a titanium oxide film, or a material in which nitrogen or silicon is added to one selected from the above group, or a composite film thereof. The inter-gate flexible film 151 is preferably made of a material having a dielectric constant higher than that of the tunnel insulating pattern 113.

상기 제어 게이트 전극(153)은 상기 게이트 층간 유전막(151) 상에 콘퍼멀하게 형성된다. 상기 제어 게이트 전극(153)은 도핑된 폴리실리콘일 수 있다. 또는 상기 제어 게이트 전극(153)은 금속, 금속질화막, 금속실리사이드, 금속화합물 중에서 적어도 하나를 포함할 수 있다.The control gate electrode 153 is formed on the inter-gate dielectric layer 151 in a cone manner. The control gate electrode 153 may be doped polysilicon. Alternatively, the control gate electrode 153 may include at least one of a metal, a metal nitride film, a metal silicide, and a metal compound.

도 2는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다. 도 1 및 도 2을 참조하면, 소자 분리막(145)은 터널 절연 패턴(120)과 인접하는 제 1 소자 분리막 영역(145a)과 그외 제2 소자 분리막 영역(145b)을 포함할 수 있다. 상기 제 1 소자 분리막 영역(145a) 상에 스페이서(146)가 배치될 수 있다. 도 1에 설명한 것과 중복되는 설명은 생략한다. 상기 스페이서(146)는 전하 저 장 패턴(120)의 상부 부분(123)의 측벽 및/또는 하부 부분(121)의 측벽과 접촉할 수 있다. 상기 스페이서(146)는 실리콘산화막, 실리콘질화막, 실리콘산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 스페이서(146)는 통상의 사이드 월(side wall)의 형태를 가질 수 있다. 상기 스페이서(146)의 하부면은 상기 전하 저장 패턴(120)의 상기 하부영역(121)의 하부면 보다 높을 수 있다. 또한, 상기 스페이서(146)의 상부면은 상기 상부영역(123)의 상부면 보다 낮을 수 있다.2 is a cross-sectional view illustrating a nonvolatile memory device according to another embodiment of the present invention. Referring to FIGS. 1 and 2, the device isolation layer 145 may include a first isolation layer region 145a adjacent to the tunnel insulation pattern 120 and a second isolation region 145b. A spacer 146 may be disposed on the first isolation film region 145a. The description overlapping with that described in Fig. 1 will be omitted. The spacers 146 may contact the sidewalls of the upper portion 123 of the charge storage pattern 120 and / or the sidewalls of the lower portion 121. The spacer 146 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. The spacer 146 may have the form of a conventional side wall. The lower surface of the spacer 146 may be higher than the lower surface of the lower region 121 of the charge storage pattern 120. In addition, the upper surface of the spacer 146 may be lower than the upper surface of the upper region 123.

도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하는 단면도들이다.3A to 3H are cross-sectional views illustrating a method of forming a nonvolatile memory element according to an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(100) 상에 터널절연막(미도시), 전하 저장막(미도시), 하드 마스크막(미도시)을 적층한다. 상기 터널 절연막은 실리콘 산화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 전하 저장막은 도핑된 폴리실리콘, 또는 도전막일 수 있다. 상기 하드 마스크막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 하드 마스크막, 전하 저장막, 터널절연막 및 반도체 기판을 순차적으로 패터닝하여 트렌치(111)을 형성한다. 그 결과, 반도체 기판(100) 상에는 터널절연 패턴(113), 전하 저장 패턴(120), 및 하드 마스크 패턴(131)이 형성되고, 상기 트렌치(111)는 상기 전하 저장 패턴(120)의 측벽에 정렬되어 형성된다. 상기 트렌치(111)를 형성하고, 상기 트렌치(111)의 측벽의 손상을 치유하기 위한 희생 산화(sacrificial oxidation) 공정이 수행될 수 있다. Referring to FIG. 3A, a tunnel insulating film (not shown), a charge storage film (not shown), and a hard mask film (not shown) are stacked on a semiconductor substrate 100. The tunnel insulating film may include at least one of a silicon oxide film and a silicon oxynitride film. The charge storage film may be doped polysilicon, or a conductive film. The hard mask layer may include at least one of a silicon oxide layer, a silicon nitride layer, and a silicon oxynitride layer. The hard mask film, the charge storage film, the tunnel insulating film, and the semiconductor substrate are sequentially patterned to form a trench 111. As a result, a tunnel insulating pattern 113, a charge storage pattern 120, and a hard mask pattern 131 are formed on the semiconductor substrate 100, and the trench 111 is formed on the sidewall of the charge storage pattern 120 Respectively. A sacrificial oxidation process may be performed to form the trench 111 and to heal damage to the sidewall of the trench 111. [

도 3b를 참조하면, 상기 하드 마스크 패턴(131)을 선태적으로 제거할 수 있 다. 상기 트렌치(111)를 절연막(미도시)로 채운다. 상기 절연막은 실리콘 산화막일 수 있다. 상기 절연막은 HTO막, PE-TEOS막, MTO막, HDP막 및 SOG막 중에서 선택된 하나 이상의 막의 조합로 형성할 수 있다. 상기 절연막를 상기 전하 저장 패턴(120)이 노출될 때까지 평탄화할 수 있다. 이에 따라, 전하 저장 패턴들(120) 사이에 소자 분리용 절연막(141)이 형성된다. 상기 소자 분리용 절연막(141)의 상부면과 상기 전하 저장 패턴(120)의 상부면은 같은 높이일 수 있다. 상기 평탄화를 위해 화학 기계적 연마(chemical mechanical polishing) 공정이 사용될 수 있다.Referring to FIG. 3B, the hard mask pattern 131 may be selectively removed. The trench 111 is filled with an insulating film (not shown). The insulating film may be a silicon oxide film. The insulating film may be formed of a combination of one or more films selected from an HTO film, a PE-TEOS film, an MTO film, an HDP film, and an SOG film. The insulating layer may be planarized until the charge storage pattern 120 is exposed. Accordingly, the element isolation insulating film 141 is formed between the charge storage patterns 120. [ The upper surface of the element isolation insulating film 141 and the upper surface of the charge storage pattern 120 may be the same height. A chemical mechanical polishing process may be used for the planarization.

도 3c를 참조하면, 상기 소자 분리용 절연막(141)의 상부 부분(144)이 그 하부 부분(143)에 비하여 식각 선택성을 갖도록 상기 소자 분리용 절연막(141)을 처리할 수 있다. 구체적으로, 상기 평탄화된 반도체 기판(100) 상에 이온 주입 공정을 수행하여 상기 소자 분리용 절연막(141)은 상부 부분(144)과 하부 부분(143)으로 구별될 수 있다. 상기 상부 부분(144)의 불순물 농도는 높이에 따라 균일하게 형성됨이 바람직하다. 상기 상부 부분(144)의 불순물의 농도가 높이에 따라 균일하게 하여 높이에 따른 식각률이 일정할 수 있다. 높이에 따라 균일하게 불순물을 주입하도록 상기 이온의 에너지는 변할 수 있다. 상기 상부 부분(144)의 불순물 농도는 상기 하부 부분(143)의 불순물 농도 보다 높을 수 있다. 상기 이온 주입 공정은 상기 상부 부분(144)과 하부 부분(143)의 식각률의 차이를 주기 위함이다. 상기 이온 주입 공정에 의하여 상기 소자 분리막(141)은 결합 구조가 파괴되어 쉽게 식각될 수 있다. 상기 결합 구조를 파괴하기 위하여 이온의 질량이 클수록 바람직하다. 상기 불순물은 As, B, P, BF2 중에서 적어도 하나를 포함할 수 있다. 상기 상부 부 분(144)의 두께는 주입되는 이온의 에너지에 의존할 수 있다. 상기 이온 주입에 의하여, 상기 전하 저장 패턴(120)은 상부 부분(123)과 하부 부분(121)을 가질 수 있다. 상기 소자 분리용 절연막(141)의 상부 부분(144)의 하부면과 상기 전하 저장 패턴(120)의 상기 상부 부분(123)의 하부면은 같은 높이일 수 있다. Referring to FIG. 3C, the element isolation insulating film 141 can be processed so that the upper portion 144 of the element isolation insulating film 141 has etching selectivity as compared with the lower portion 143. Specifically, an ion implantation process is performed on the planarized semiconductor substrate 100, and the isolation insulating film 141 can be distinguished into an upper portion 144 and a lower portion 143. It is preferable that the impurity concentration of the upper portion 144 is uniformly formed according to the height. The concentration of the impurity in the upper portion 144 may be uniform according to the height, and the etching rate along the height may be constant. The energy of the ions can be varied to inject the impurities uniformly along the height. The impurity concentration of the upper portion 144 may be higher than the impurity concentration of the lower portion 143. The ion implantation process is performed to give a difference in etch rate between the upper portion 144 and the lower portion 143. By the ion implantation process, the device isolation film 141 can be easily etched due to breakage of the bonding structure. The larger the mass of the ions is, the more preferable it is to break the bonding structure. The impurities may include at least one of As, B, P, and BF2. The thickness of the upper portion 144 may depend on the energy of the ions being implanted. By the ion implantation, the charge storage pattern 120 may have an upper portion 123 and a lower portion 121. The lower surface of the upper portion 144 of the element isolation insulating film 141 and the lower surface of the upper portion 123 of the charge storage pattern 120 may be the same height.

도 3d를 참조하면, 상기 이온 주입된 반도체 기판(100) 상의 소자 분리용 절연막(141)을 선택적으로 식각하여 상기 상부 부분(144)의 전부 또는 일부를 제거할 수 있다. 이에 따라, 상기 소자 분리용 절연막(141)의 상부면은 상기 전하 저장 패턴(120)의 상부면 보다 낮게 된다. 상기 소자 분리용 절연막(141)의 상부 부분(144)과 상기 하부 영역(143)의 식각률이 다를 수 있다. 구체적으로, 상기 상부 부분(144)의 식각률이 상기 하부 부분(143)의 식각률보다 클수록 바람직하다. 이에 따라, 상기 상부 부분(144)을 선택적으로 식각하여 상술한 로딩 효과에 따른 식각률의 차이를 극복할 수 있다. 상기 하부 부분(143)의 두께를 균일하게 조절하여 소자의 신뢰성을 확보할 수 있다. 상기 식각은 상기 전하 저장 패턴(120) 비하여 상기 소자분라막에서의 식각 선택성이 높은 습식 식각이 바람직하다. 상기 전하 저장 패턴(120)의 상부 부분(123)이 일부 식각되어, 그 폭이 좁아질 수 있다.Referring to FIG. 3D, the insulating film 141 for element isolation on the ion-implanted semiconductor substrate 100 may be selectively etched to remove all or a portion of the upper portion 144. Accordingly, the upper surface of the element isolation insulating film 141 is lower than the upper surface of the charge storage pattern 120. The etching rate of the upper portion 144 of the element isolating insulating film 141 and the etching of the lower region 143 may be different. Specifically, the etching rate of the upper portion 144 is preferably larger than the etching rate of the lower portion 143. Accordingly, the upper portion 144 may be selectively etched to overcome the difference in etch rate due to the loading effect. The thickness of the lower portion 143 can be uniformly controlled to ensure the reliability of the device. The etching is preferably a wet etching with a higher etch selectivity in the device layer than the charge storage pattern 120. The upper portion 123 of the charge storage pattern 120 may be partly etched and its width may be narrowed.

도 3e를 참조하면, 상기 상부 부분(144)의 상부면을 제거하는 추가적 식각에 의하여 소자 분리막(145)이 형성될 수 있다. 상기 추가적 식각은 습식 식각이 바람직하다. 상기 추가적 식각에 의하여 상기 하부 부분(143)의 일부가 선택적으로 제거될 수 있다. 상기 전하 저장 패턴(120)의 하부 부분(121)의 일부가 노출되어 상기 하부 영역(121)의 일부가 제거될 수 있다. 따라서, 상기 전하 저장 패턴(120)은 높이에 따라 폭이 다를 수 있다. 구체적으로, 상기 전하 저장 패턴(120)의 상기 하부 부분(121)의 폭은 상기 상부 부분(123)의 폭 보다 넓을 수 있다. 상기 전하 저장 패턴(120)는 높이에 따라 적어도 2개의 다른 곡률을 가질 수 있다. Referring to FIG. 3E, the device isolation layer 145 may be formed by additional etching to remove the upper surface of the upper portion 144. The additional etching is preferably wet etching. A portion of the lower portion 143 may be selectively removed by the additional etching. A portion of the lower portion 121 of the charge storage pattern 120 may be exposed to remove a portion of the lower region 121. [ Therefore, the charge storage pattern 120 may have a different width depending on its height. Specifically, the width of the lower portion 121 of the charge storage pattern 120 may be greater than the width of the upper portion 123. The charge storage pattern 120 may have at least two different curvatures depending on its height.

도 3f를 참조하면, 상기 전하 저장 패턴(120)의 하부 부분(121)의 일부가 노출된 상기 반도체 기판(100) 상에 콘퍼멀하게 스페이서막(미도시)을 형성한다. 상기 스페이서막은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 스페이서막이 형성된 반도체 기판(100)을 상기 전하 저장 패턴(120) 및 상기 소자분리막(145)이 노출될 때까지 식각할 수 있다. 상기 식각은 이방성 식각이 바람직하다. 상기 전하 저장 패턴(120)의 측벽에 스페이서(146)가 형성될 수 있다. Referring to FIG. 3F, a spacer film (not shown) is formed on the semiconductor substrate 100 on which a part of the lower portion 121 of the charge storage pattern 120 is exposed. The spacer film may include at least one of a silicon nitride film, a silicon oxide film, and a silicon oxynitride film. The semiconductor substrate 100 on which the spacer film is formed may be etched until the charge storage pattern 120 and the device isolation film 145 are exposed. The etching is preferably anisotropic etching. Spacers 146 may be formed on the sidewalls of the charge storage pattern 120.

도 3g를 참조하면, 상기 스페이서(146)가 제거되도록 추가적 이방성 식각이 수행된다. 상기 소자 분리막(145)의 중심부는 리세스되어 리세스 영역(147)이 형성될 수 있다. 상기 리세스 영역(147)의 하부면은 상기 활성 영역(110)의 상부면보다 높을 수 있다. 상기 소자 분리막 트렌치(147)의 하부면과 상기 활성 영역(110)의 가장 자리의 간격을 일정한 값 이상으로 유지할 수 있다. 이에 따라, 상기 리세스 영역(147) 상에 형성될 제어 게이트 전극이 상기 활성 영역(110)에 미치는 전기적 간섭을 균일하게 최소화할 수 있다. 한편, 상기 소자 분리막(145)은 상기 전하 저장 패턴(120)와 접촉하는 제 1 소자 분리막 영역(145a)과 그외의 제2 소자 분리막 영역(145b)으로 구분될 수 있다. 상기 제2 소자 분리막 영역(145b)의 상부면은 상기 제1 소자 분리막 영역(145a)의 상부면보다 낮을 수 있다. 상기 제1 소자 분리 막 영역(145a)은 상기 전하 저장 패턴(120)의 사이드 월(side wall)의 형태를 가질 수 있다. 3G, additional anisotropic etching is performed so that the spacers 146 are removed. The center portion of the device isolation film 145 may be recessed to form the recess region 147. [ The lower surface of the recess region 147 may be higher than the upper surface of the active region 110. The gap between the lower surface of the isolation trench 147 and the edge of the active region 110 can be maintained at a predetermined value or more. Accordingly, the electrical interference of the control gate electrode formed on the recess region 147 to the active region 110 can be uniformly minimized. The device isolation layer 145 may be divided into a first isolation layer region 145a and a second isolation region 145b which are in contact with the charge storage pattern 120. [ The upper surface of the second isolation layer region 145b may be lower than the upper surface of the first isolation layer region 145a. The first device isolation film region 145a may have the shape of a side wall of the charge storage pattern 120. [

도 3h를 참조하면, 리세스된 소자 분리막(145)이 형성된 반도체 기판(100) 상에 게이트 층간 유전막(151)을 콘퍼멀하게 형성할 수 있다. 상기 게이트 층간 유전막(151)은 실리콘산화막, 실리콘질화막, 및 실리콘산화막의 3층 구조로 형성할 수 있다. 또는 상기 게이트 층간 유전막(151)은 금속산화막과 같은 고유전전체막을 포함할 수 있다. 예건대, 알루미늄산화막, 이트륨산화막, 하프늄산화막, 탄탈룸산화막, 지르코늄산화막 및 티타늄산화막으로 구성된 그룹에서 선택된 하나, 또는 상기 그룹에서 선택된 하나에 질소 또는 실리콘이 첨가된 물질, 또는 이들의 복합막일 수도 있다. 상기 게이트 층간 절연막(151)은 상기 터널 절연 패턴(113)보다 유전상수가 높은 물질인 것이 바람직하다.Referring to FIG. 3H, the gate interlevel dielectric layer 151 may be formed on the semiconductor substrate 100 on which the recessed device isolation layer 145 is formed. The gate interlayer dielectric film 151 can be formed in a three-layer structure of a silicon oxide film, a silicon nitride film, and a silicon oxide film. Alternatively, the gate interlevel dielectric layer 151 may include a high dielectric constant film such as a metal oxide film. A material selected from the group consisting of an aluminum oxide film, an yttrium oxide film, a hafnium oxide film, a tantalum oxide film, a zirconium oxide film and a titanium oxide film, or a material in which nitrogen or silicon is added to one selected from the above group, or a composite film thereof. The inter-gate insulating film 151 is preferably a material having a dielectric constant higher than that of the tunnel insulating pattern 113.

다시 도 1을 참조하면, 상기 게이트 층간 절연막(151)이 형성된 반도체 기판(100) 상에 제어 게이트 전극막(미도시)이 콘퍼멀하게 형성된다. 상기 제에 게이트 전극막을 패터닝하여 제어 게이트 전극(153)이 형성된다. 상기 제어 게이트 전극(153)은 도핑된 폴리실리콘일 수 있다. 또는 상기 제어 게이트 전극(153)은 금속, 금속질화막, 금속실리사이드, 금속화합물 중에서 적어도 하나를 포함할 수 있다.Referring again to FIG. 1, a control gate electrode film (not shown) is formed on the semiconductor substrate 100 on which the inter-gate insulating film 151 is formed. A control gate electrode 153 is formed by patterning the gate electrode film. The control gate electrode 153 may be doped polysilicon. Alternatively, the control gate electrode 153 may include at least one of a metal, a metal nitride film, a metal silicide, and a metal compound.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하는 단면도들이다. 도 3a 내지 도 3f에서 설명한 것과 동일한 공정을 진행한다. 도 4a를 참조하면, 도 3a 내지 3f에서 설명한, 스페이서(146)의 일부가 잔류하도록 추가적 이방성 식각이 수행된다. 상기 소자 분리막(145)의 중심부는 리세스되어 리세스 영역(147)이 형성될 수 있다. 상기 소자 분리막(145)은 상기 전하 저장 패턴(120)과 접촉하는 제 1 소자 분리막 영역(145a)과 그외의 제2 소자 분리막 영역(145b)으로 구분될 수 있다. 상기 제2 소자 분리막 영역(145b)의 상부면은 상기 제1 소자 분리막 영역(145a)의 상부면보다 낮을 수 있다. 상기 리세스 영역(147)의 하부면은 상기 활성 영역(110)의 상부면보다 높을 수 있다. 상기 제1 소자 분리막 영역(145a)은 상기 전하 저장 패턴(120)의 사이드 월(side wall)의 형태를 가질 수 있다. 4A and 4B are cross-sectional views illustrating a method of forming a non-volatile memory device according to another embodiment of the present invention. The same processes as those described in Figs. 3A to 3F are performed. Referring to Fig. 4A, additional anisotropic etching is performed so that a portion of the spacer 146, as described in Figs. 3A to 3F, remains. The center portion of the device isolation film 145 may be recessed to form the recess region 147. [ The device isolation film 145 may be divided into a first device isolation film region 145a and a second other device isolation film region 145b which are in contact with the charge storage pattern 120. [ The upper surface of the second isolation layer region 145b may be lower than the upper surface of the first isolation layer region 145a. The lower surface of the recess region 147 may be higher than the upper surface of the active region 110. The first isolation layer region 145a may have the shape of a side wall of the charge storage pattern 120. [

도 4b 및 도 2을 참조하면, 게이트 층간 절연막(151) 및 제어 게이트 전극(153)을 형성하는 단계는 실질적으로 이전 실시예와 동일하므로 상세한 설명은 생략한다.Referring to FIGS. 4B and 2, the step of forming the inter-gate insulating layer 151 and the control gate electrode 153 is substantially the same as that of the previous embodiment, and a detailed description thereof will be omitted.

도 5a 내지 5e는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하는 단면도들이다.5A to 5E are cross-sectional views illustrating a method of forming a nonvolatile memory element according to another embodiment of the present invention.

도 5a를 참조하면, 반도체 기판(semiconductor substrate,100)에 차례로 적층된 버퍼 산화막(미도시) 및 하드마스크막(미도시)을 형성한다. 상기 버퍼 산화막은 상기 하드마스크에 기인한 스트레스 완충막의 역활을 한다. 상기 하드마스크막은 실리콘질화막, 폴리실리콘막, 실리콘질화막에 폴리실리콘막의 적층구조, 또는 실리콘 질화막과 실리콘 산화막의 적층구조 일 수 있다. 상기 하드마스크막을 패터닝하여 하드 마스크 패턴(30)을 형성한다. 상기 하드 마스크 패턴(30)을 식각 마스크로 상기 버퍼산화막 및 상기 반도체 기판(100)을 식각하여 버퍼 산화 패턴(20), 및 트렌치(111)를 형성한다. 상기 하드마스크막 상에는 반사방지막이 더 포함될 수 있다. 상기 식각은 플라즈마를 이용한 이방성 식각이 바람직하다. 상기 트렌치를 형성한 후에는 상기 식각 손상을 치유하기 위한 열산화공정을 실시하여 상기 트렌치의 내부에 열산화막을 형성할 수 있다. Referring to FIG. 5A, a buffer oxide film (not shown) and a hard mask film (not shown), which are sequentially stacked on a semiconductor substrate 100, are formed. The buffer oxide film acts as a stress buffer film due to the hard mask. The hard mask film may be a silicon nitride film, a polysilicon film, a laminated structure of a polysilicon film on a silicon nitride film, or a laminated structure of a silicon nitride film and a silicon oxide film. The hard mask film is patterned to form a hard mask pattern 30. The buffer oxide film and the semiconductor substrate 100 are etched using the hard mask pattern 30 as an etch mask to form a buffer oxide pattern 20 and a trench 111. [ An anti-reflection film may be further included on the hard mask film. The etching is preferably anisotropic etching using plasma. After forming the trench, a thermal oxidation process for healing the etching damage may be performed to form a thermal oxide film in the trench.

도 5b를 참조하면, 상기 트렌치(111)의 내부 및 상기 하드마스크 패턴(30)들에 의해 둘러 쌓이는 갭 영역을 절연막로 채우는 절연막(미도시)을 형성한다. 상기 절연막(미도시)은 상기 하드마스크 패턴(30)들의 상부면을 덮도록 형성된다. 상기 절연막은 HTO막, PE-TEOS막, MTO막, HDP막 및 SOG막 중에서 선택된 하나 이상의 막의 조합로 형성할 수 있다. 화학-기계적 연마기술을 사용하여 상기 절연막을 평탄화하여 소자 분리용 절연막(141)을 형성한다. 상기 소자 분리용 절연막(141)은 상기 트렌치(111)와 상기 하드마스크 패턴(30) 사이의 갭 영역을 채운다. 상기 화학-기계적 연마하여 유전체의 평탄화는 상기 하드마스크 패턴(30)이 드러나도록 함이 바람직하다.Referring to FIG. 5B, an insulating film (not shown) is formed to fill the trench 111 and the gap region surrounded by the hard mask patterns 30 with an insulating film. The insulating layer (not shown) is formed to cover the upper surface of the hard mask patterns 30. The insulating film may be formed of a combination of one or more films selected from an HTO film, a PE-TEOS film, an MTO film, an HDP film, and an SOG film. The insulating film is planarized by using a chemical-mechanical polishing technique to form an element isolating insulating film 141. The element isolation insulating film 141 fills a gap region between the trench 111 and the hard mask pattern 30. Preferably, the planarization of the dielectric by the chemical-mechanical polishing causes the hard mask pattern 30 to be exposed.

도 5c을 참조하면, 상기 하드마스크 패턴(30) 및 상기 버퍼 산화 패턴(20)을 선택적으로 제거하여, 상기 반도체 기판(100)을 노출시킨다. 상기 하드마스크 패턴(30)을 제거하는 단계는 상기 버퍼산화 패턴(20)과 상기 소자분리용 절연막(141)에 비하여 하드 마스크 패턴(30)에 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 상기 버퍼 산화 패턴(20)을 제거하는 공정은 상기 반도체 기판(100)에 비하여 상기 버퍼 산화 패턴(20)에 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 또한, 상기 버퍼산화 패턴(20)의 제거 공정은 플라즈 마에 의한 식각 손상을 방지할 수 있도록 등방성 습식 식각의 방법으로 수행될 수 있다. Referring to FIG. 5C, the hard mask pattern 30 and the buffer oxide pattern 20 are selectively removed to expose the semiconductor substrate 100. The step of removing the hard mask pattern 30 preferably uses an etch recipe having selectivity for the hard mask pattern 30 as compared with the buffer oxide pattern 20 and the element isolation insulating film 141. The buffer oxide pattern 20 may be removed by using an etching recipe having etching selectivity with respect to the buffer oxide pattern 20 as compared with the semiconductor substrate 100. The buffer oxide pattern 20 may be removed by isotropic wet etching so as to prevent etching damage caused by the plasma.

상기 하드마스크 패턴(30) 및 상기 버퍼산화 패턴(20)의 제거 전, 소정의 열처리 공정을 실시할 수 있다. 상기 소자분리막(141)은 상기 열처리 공정에 의하여 치밀화되어, 상기 버퍼산화 패턴(20) 제거 공정에서 상기 소자 분리용 절연막(141)의 과도한 리세스를 방지할 수 있다. 한편, 상기 열처리 공정은 상기 하드마스크 패턴(30) 제거 후에 수행될 수 있다. 또한 상기 버퍼산화 패턴(20) 제거 전에 상기 버퍼산화 패턴(20) 아래의 반도체 기판 내(100)에 불순물을 주입시키는 소정의 이온 주입 공정을 실시할 수 있다. 상기 열처리 공정은 상기 이온 주입 공정에서 주입된 불순물들을 할성화시킬 수 있다.A predetermined heat treatment process may be performed before the hard mask pattern 30 and the buffer oxide pattern 20 are removed. The device isolation film 141 is densified by the heat treatment process to prevent the device isolation insulating film 141 from being excessively recessed in the process of removing the buffer oxide pattern 20. The heat treatment process may be performed after the hard mask pattern 30 is removed. A predetermined ion implantation process for implanting impurities into the semiconductor substrate 100 under the buffer oxidation pattern 20 may be performed before the buffer oxidation pattern 20 is removed. The heat treatment process may activate impurities implanted in the ion implantation process.

한편, 상기 소자 분리용 절연막(141)은 상기 버퍼 산화 패턴(20)과 동일한 실리콘 산화막으로 이루어질 수 있으므로, 상기 버퍼 산화 패턴(20) 제거 공정에서 상기 소자분리용 절연막(141)이 리세스 될 수 있다. 상기 소자 분리용 절연막(141)의 상부면은 상기 활성 영역(110)의 상부면보다 높을 수 있다.Since the element isolation insulating film 141 may be formed of the same silicon oxide film as the buffer oxide pattern 20, the element isolation insulating film 141 may be recessed in the buffer oxide pattern removing process have. The upper surface of the isolation insulating film 141 may be higher than the upper surface of the active region 110.

도 5d을 참조하면, 상기 활성영역(110)의 상부면을 열산화시킴으로서, 실리콘 산화막으로 이루어지는 터널 절연 패턴(113)을 형성한다. 상기 터널 절연 패턴(113)은 실리콘 산화막 및 실리콘 산화질화막을 포함하는 유전체일 수 있다. 상기 터널 절연 패턴(113) 상에 상기 활성영역(110)의 상부면과 소자분리용 절연막(141)을 덮는 전하 저장막(121)를 형성한다. 상기 전하 저장막(121)는 폴리실리콘, 실리콘 게르마늄, 코발트 실리사이드, 텅스턴 실리사이드, 구리, 알루미늄 등 의 도전성 물질들로 형성될 수 있고, 이 물질들의 적층구조로 형성될 수 있다. Referring to FIG. 5D, the upper surface of the active region 110 is thermally oxidized to form a tunnel insulation pattern 113 made of a silicon oxide film. The tunnel insulating pattern 113 may be a dielectric including a silicon oxide film and a silicon oxynitride film. A charge storage film 121 is formed on the tunnel insulating pattern 113 to cover the upper surface of the active region 110 and the insulating film for element isolation 141. The charge storage layer 121 may be formed of a conductive material such as polysilicon, silicon germanium, cobalt silicide, tungsten silicide, copper, or aluminum, and may be formed of a stacked structure of these materials.

도 5e을 참조하면, 상기 소자분리용 절연막(141)의 상부면이 노출될 때까지, 상기 전하 저장막(121)를 전면 식각한다. 상기 전면 식각 공정은 화학-기계적 연마기술을 이용하여 실시함이 바람직하다. 이때, 상기 전면 식각 공정은 상기 전하 저장막(121)이 완전 분리를 되어 전하 저장 패턴(120)을 형성한다. 상기 전면 식각은 상기 반도체기판 전체에 과도 식각의 방법으로 실시되는 것이 바람직하다. 이어서, 도 3c 내지 3h에서 설명한 공정을 진행할 수 있다. 상세한 설명은 중복되므로 생략한다.Referring to FIG. 5E, the charge storage film 121 is front-etched until the upper surface of the element isolation insulating film 141 is exposed. Preferably, the front etch process is performed using a chemical-mechanical polishing technique. At this time, in the front etching process, the charge storage film 121 is completely separated to form the charge storage pattern 120. Preferably, the front etching is performed by a method of etching the entirety of the semiconductor substrate. Subsequently, the process described in Figs. 3C to 3H can be performed. The detailed description is redundant and will be omitted.

도 6a 및 도 6b는 본 발명의 실시예들에 따른 낸드(NAND) 비휘발성 기억 소자를 나타내는 도면들이다. 도 6b는 도 6a의 I-I'선에 따른 단면도이다.6A and 6B are diagrams showing a NAND nonvolatile memory element according to embodiments of the present invention. 6B is a cross-sectional view taken along line I-I 'of FIG. 6A.

도 6a 및 도 6b를 참조하면, 본 발명의 실시예들에 따른 낸드(NAND) 비휘발성 기억 소자는 셀 영역을 구비하는 반도체 기판(100)을 포함한다. 소자 분리막(145)이 상기 반도체 기판(100)에 배치된다. 상기 소자 분리막(100)은 활성영역들(ACT)을 정의한다. 상기 활성영역들(ACT)은 제1 방향으로 나란히 배열한다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 상기 활성영들(ACT)을 나란히 가로지르고, 복수의 워드라인들(WL)이 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이의 활성영역들(ACT)을 나란히 가로지른다. 상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 워드라인들(WL)은 상기 제1 방향에 직교한 제2 방향을 따라 나란히 연장된다. 상기 스트링 선택 라인(SSL), 워드라인들(WL), 및 접지 선택 라인(GSL)은 셀 스트링 군에 포함될 수 있다. 상기 셀 스트링 군은 상기 제1 방향을 따라 미러( mirror ) 대칭으로 반복적으로 배치될 수 있다. Referring to FIGS. 6A and 6B, a NAND nonvolatile memory device according to embodiments of the present invention includes a semiconductor substrate 100 having a cell region. A device isolation film 145 is disposed on the semiconductor substrate 100. The device isolation film 100 defines active regions (ACT). The active regions ACT are arranged side by side in the first direction. A string selection line SSL and a ground selection line GSL traverse the active spots ACT and a plurality of word lines WL are formed between the string selection line SSL and the ground selection line GSL Of active regions (ACT). The string selection line SSL, the ground selection line GSL, and the word lines WL extend in parallel along a second direction orthogonal to the first direction. The string selection line SSL, the word lines WL, and the ground selection line GSL may be included in the cell string group. The cell string group may be repeatedly arranged in mirror symmetry along the first direction.

상기 스트링 선택 라인(SSL), 상기 복수의 워드라인들(WL), 및 상기 접지 선택 라인(GSL)의 양측의 활성영역(ACT)에 소오스 및 드레인에 해당하는 불순물 영역들(400)이 배치될 수 있다. 상기 워드라인(WL) 및 상기 워드라인(WL) 양측의 불순물 영역(400)은 셀 트렌지스터를 구성하고, 상기 접지 선택 라인(GSL) 및 상기 접지 선택 라인(GSL) 양측의 불순물 영역(400)은 접지 선택 트렌지스터를 구성한다. 상기 스트링 선택 라인(SSL) 및 상기 스트링 선택 라인(SSL) 양측의 불순물 영역(400)은 스트링 선택 트렌지스터를 구성한다. The impurity regions 400 corresponding to the source and the drain are disposed in the active region ACT on both sides of the string selection line SSL, the plurality of word lines WL, and the ground selection line GSL . The impurity region 400 on both sides of the word line WL and the word line WL constitutes a cell transistor and the impurity region 400 on both sides of the ground selection line GSL and the ground selection line GSL Configure the ground select transistor. The string selection line SSL and the impurity region 400 on both sides of the string selection line SSL constitute a string selection transistor.

상기 워드라인(WL)는 상기 반도체 기판(100) 상에 차례로 적층된 터널 절연 패턴(113), 전하 저장 패턴(120), 게이트 층간 유전막(151), 및 제어 게이트 전극(153)을 포함한다. 상기 제어 게이트 전극(153) 상에는 하드마스크 패턴(미도시)이 배치될 수 있다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 선택 라인(SSL)는 상기 워드라인(WL)와 동일한 구조일 수 있다. 다만, 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)의 선폭은 워드라인(WL)의 선폭과 다를 수 있다. 특히, 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)의 선폭은 워드라인(WL)에 비하여 클 수 있다. The word line WL includes a tunnel insulating pattern 113, a charge storage pattern 120, a gate interlayer dielectric 151, and a control gate electrode 153 sequentially stacked on the semiconductor substrate 100. A hard mask pattern (not shown) may be disposed on the control gate electrode 153. The ground selection line GSL and the string selection selection line SSL may have the same structure as the word line WL. However, the line width of the string selection line SSL and the ground selection line GSL may be different from the line width of the word line WL. In particular, the line width of the string selection line SSL and the ground selection line GSL may be larger than the word line WL.

상기 전하 저장 패턴(120)은 상부 부분과 하부 부분을 포함할 수 있고, 상기 상부 부분의 불순물 농도가 상기 하부 부분의 불순물 농도 보다 높다.The charge storage pattern 120 may include an upper portion and a lower portion, and the impurity concentration of the upper portion is higher than the impurity concentration of the lower portion.

도 7a 및 도 7b는 본 발명의 실시예들에 따른 노아(NOR) 비휘발성 기억 소자를 나타내는 도면들이다. 도 7b는 도 7a의 III-III'선에 따른 단면도이다.7A and 7B are views showing a NOR nonvolatile memory element according to embodiments of the present invention. 7B is a cross-sectional view taken along line III-III 'of FIG. 7A.

도 7a 및 도 7b를 참조하면, 본 발명의 실시예들에 따른 노아(NOR) 비휘발성 기억 소자는 셀 영역을 구비하는 반도체 기판(100)을 포함한다. 소자 분리막(145)이 반도체 기판(100)에 배치된다. 상기 소자 분리막(145)은 활성영역들(500,510,520)을 정의한다. 제1 활성영역들(500)은 제1 방향으로 나란히 배열한다. 상기 제1 활성영역들(500) 사이에 규칙적으로 소오스 스트래핑 활성영역들(510)이 규칙적으로 제 1 방향으로 배열된다. 상기 제1 활성영역(500)을 가로지르는 제2 활성영역들(520)이 제2 방향으로 나란히 배치된다. 상기 제2 활성영역들(520)은 소오스 라인의 역활을 수행한다. Referring to FIGS. 7A and 7B, a NOR non-volatile memory device according to embodiments of the present invention includes a semiconductor substrate 100 having a cell region. A device isolation film 145 is disposed on the semiconductor substrate 100. The device isolation layer 145 defines the active regions 500, 510, and 520. The first active regions 500 are arranged side by side in the first direction. The source-strapping active regions 510 are regularly arranged in the first direction regularly between the first active regions 500. And second active regions 520 crossing the first active region 500 are arranged side by side in the second direction. The second active regions 520 serve as source lines.

상기 제1 활성영역들(500)과 상기 소스 스트래핑 활성영역들(510)의 상부를 가로지르고 제2 방향 방향으로 진행하는 한 쌍의 워드라인들(WL)이 배치된다. 한 쌍의 워드라인들의 양측에 위치한 활성영역은 트랜지스터의 드레인들이 되며, 상기 한 쌍의 워드라인들 사이의 활성영역은 트랜지스터의 소오스가 된다. 상기 트랜지스터의 드렌인은 비트라인과 비트라인 콘택 플러그(540)를 통하여 전기적으로 연결된다.A pair of word lines (WL) traversing the first active regions (500) and the source strapping active regions (510) and extending in the second direction are disposed. The active regions located on both sides of the pair of word lines are the drains of the transistor and the active region between the pair of word lines becomes the source of the transistor. The drain of the transistor is electrically connected through the bit line contact plug 540 to the bit line.

또한, 트랜지스터의 상기 소오스들은 제2 방향으로 이웃한 소오스들과 상기 제2 활성영역(520)을 통하여 전기적으로 연결된다. 따라서, 상기 제2 활성영역(520)은 소오스 라인의 역활을 수행한다. 상기 제2 활성영역(520)과 상기 소오스 스트래핑 활성영역(510)이 교차하는 위치에서 소오스 콘택(530)이 형성된다.In addition, the sources of the transistors are electrically connected to the neighboring sources in the second direction through the second active region 520. Accordingly, the second active region 520 plays a role of a source line. A source contact 530 is formed at a position where the second active region 520 and the source-strapping active region 510 intersect.

워드라인(WL)은 상기 반도체 기판(100) 상에 차례로 적층된 터널 절연 패턴(113), 전하 저장 패턴(120), 게이트 층간 유전막(151), 및 제어 게이트 전 극(153)을 포함한다. 상기 전하 저장 패턴(120)은 상부 부분과 하부 부분을 포함할 수 있고, 상기 상부 부분의 불순물 농도가 상기 하부 부분의 불순물 농도 보다 높다.The word line WL includes a tunnel insulating pattern 113, a charge storage pattern 120, a gate interlayer dielectric film 151, and a control gate electrode 153, which are sequentially stacked on the semiconductor substrate 100. The charge storage pattern 120 may include an upper portion and a lower portion, and the impurity concentration of the upper portion is higher than the impurity concentration of the lower portion.

한편, 본 발명의 일 실시예들에 따르면, 상술한 실시예들에 개시된 비휘발성 기억 소자는 전자 시스템에 포함될 수 있다. 상기 전자 시스템을 도면을 참조하여 구체적으로 설명한다.Meanwhile, according to one embodiment of the present invention, the nonvolatile memory element disclosed in the above embodiments can be included in an electronic system. The electronic system will be described in detail with reference to the drawings.

도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 전자 시스템을 나타내는 블럭도이다.8 is a block diagram illustrating an electronic system having a non-volatile memory device according to embodiments of the present invention.

도 8을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 서로 결합 되어 있다. 상기 버스(1350)는 데이터들이 이동하는 통로에 해당한다. 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 상기 기억 장치(1330)는 상술한 실시예들에 개시된 비휘발성 기억 소자들 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 전자 시스템(3100)은 통신 네트워크로 데이터를 전송하거나 통신 네트 워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.8, the electronic system 1300 may include a controller 1310, an input / output device 1320, and a storage device 1330. The controller 1310, the input / output device 1320, and the storage device 1330 are coupled to each other via a bus 1350. The bus 1350 corresponds to a path through which data is moved. The controller 1310 may include at least one of at least one microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1320 may include at least one selected from a keypad, a keyboard, and a display device. The storage device 1330 is a device for storing data. The storage device 1330 may store data and / or instructions that may be executed by the controller 1310. The storage device 1330 may include at least one of the non-volatile storage elements described in the above embodiments. The electronic system 3100 may further include an interface 1340 for transferring data to or receiving data from the communication network. The interface 1340 may be in wired or wireless form. For example, the interface 1340 may include an antenna or a wired or wireless transceiver.

상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.The electronic system 1300 may be implemented as a mobile system, a personal computer, an industrial computer, or a system that performs various functions. For example, the mobile system may be a personal digital assistant (PDA), a portable computer, a web tablet, a mobile phone, a wireless phone, a laptop computer, a memory card A digital music system, or an information transmission / reception system. When the electronic system 1300 is a device capable of performing wireless communication, the electronic system 1300 may be used in a communication interface protocol such as a third generation communication system such as CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 .

다음으로, 본 발명의 실시예들에 따른 메모리 카드를 도면을 참조하여 구체적으로 설명한다.Next, a memory card according to embodiments of the present invention will be described in detail with reference to the drawings.

도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 메모리 카드를 나타내는 블럭도이다.9 is a block diagram showing a memory card having a nonvolatile memory element according to embodiments of the present invention.

도 9를 참조하면, 메모리 카드(1400)는 비휘발성 기억 장치(1410) 및 메모리 제어기(1420)를 포함한다. 상기 비휘발성 기억 장치(1410)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 실시예들에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함한다. 상기 메모리 제어 기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어한다.9, the memory card 1400 includes a non-volatile memory device 1410 and a memory controller 1420. The non- The non-volatile memory device 1410 can store data or read stored data. The non-volatile memory device 1410 includes at least one of the non-volatile memory devices disclosed in the embodiments. The memory controller 1420 controls the flash memory 1410 to read stored data or store data in response to a host read / write request.

도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하는 단면도이다.1 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.

도 2은 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 설명하는 단면도이다.2 is a cross-sectional view illustrating a nonvolatile memory device according to another embodiment of the present invention.

도 3a 내지 도 4h는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하는 단면도들이다.3A to 4H are cross-sectional views illustrating a method of forming a nonvolatile memory element according to an embodiment of the present invention.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하는 단면도들이다.4A and 4B are cross-sectional views illustrating a method of forming a non-volatile memory device according to another embodiment of the present invention.

도 5a 내지 5e은 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하는 단면도들이다.5A to 5E are cross-sectional views illustrating a method of forming a nonvolatile memory element according to another embodiment of the present invention.

도 6a 및 도 6b는 본 발명의 일 실시예에 따른 낸드(NAND) 비휘발성 기억 소자를 나타내는 도면들이다. 도 6b는 도 6a의 I-I'선에 따른 단면도이다.6A and 6B are views showing a NAND nonvolatile memory element according to an embodiment of the present invention. 6B is a cross-sectional view taken along line I-I 'of FIG. 6A.

도 7a 및 도 7b는 본 발명의 일 실시예에 따른 노아(NOR) 비휘발성 기억 소자를 나타내는 도면들이다. 도 7b는 도 7a의 III-III'선에 따른 단면도이다.7A and 7B are views showing a NOR nonvolatile memory element according to an embodiment of the present invention. 7B is a cross-sectional view taken along line III-III 'of FIG. 7A.

도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 전자 시스템을 나타내는 블럭도이다.8 is a block diagram illustrating an electronic system having a non-volatile memory device according to embodiments of the present invention.

도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 메모리 카드를 나타내는 블럭도이다.9 is a block diagram showing a memory card having a nonvolatile memory element according to embodiments of the present invention.

Claims (18)

반도체 기판 상에 소자 분리막에 의하여 정의된 활성영역;An active region defined by a device isolation layer on a semiconductor substrate; 상기 활성 영역 상에 형성된 터널 절연 패턴;A tunnel insulation pattern formed on the active region; 상기 터널 절연 패턴 상에 형성된 전하 저장 패턴;A charge storage pattern formed on the tunnel insulation pattern; 상기 전하 저장 패턴 상에 형성된 게이트 층간 유전막; 및A gate interlayer dielectric formed on the charge storage pattern; And 상기 게이트 층간 유전막 상에 형성된 제어 게이트 전극을 포함하되,And a control gate electrode formed on the inter-gate dielectric layer, 상기 전하 저장 패턴은 상부 부분 및 하부 부분으로 구성되고, 상기 상부 부분의 불순물 농도가 상기 하부 부분의 불순물 농도보다 크고, Wherein the charge storage pattern comprises an upper portion and a lower portion, the impurity concentration of the upper portion being greater than the impurity concentration of the lower portion, 상기 큰 불순물의 농도를 갖는 상부 부분의 폭은 상기 낮은 불순물의 농도를 갖는 하부 부분의 폭보다 좁은 것을 특징으로 하는 비휘발성 기억 소자.Wherein a width of the upper portion having the concentration of the large impurity is narrower than a width of the lower portion having the concentration of the lower impurity. 제 1 항에 있어서,The method according to claim 1, 상기 전하 저장 패턴의 상기 상부 부분의 불순물은 상기 하부 부분의 불순물과 같은 물질인 것을 특징으로 하는 비휘발성 기억 소자.Wherein the impurity of the upper portion of the charge storage pattern is the same material as the impurity of the lower portion. 제 1 항에 있어서,The method according to claim 1, 상기 전하 저장 패턴의 측벽은 상기 소자 분리막과 접촉하는 것을 특징으로 하는 비휘발성 기억 소자.And a side wall of the charge storage pattern is in contact with the device isolation film. 제 3 항에 있어서,The method of claim 3, 상기 소자 분리막은 상기 전하 저장 패턴의 측벽에 인접한 가장자리에서 상기 소자 분리막의 중앙으로 갈수록 그 높이가 점차 낮아지는 것을 특징으로 하는 비휘발성 기억 소자.Wherein the height of the device isolation film gradually decreases from the edge adjacent to the sidewall of the charge storage pattern toward the center of the device isolation film. 제 1 항에 있어서,The method according to claim 1, 상기 전하 저장 패턴의 측면에 인접하는 스페이서를 더 포함하되,Further comprising a spacer adjacent a side of the charge storage pattern, 상기 스페이서는 상기 소자분리막 상에 배치되고, 상기 스페이서는 상기 전하 저장 패턴보다 낮은 높이를 가져, 상기 전하 저장 패턴의 측면의 일부를 노출시키는 것을 특징으로 하는 비휘발성 기억 소자.Wherein the spacer is disposed on the isolation film and the spacer has a height lower than the charge storage pattern to expose a part of a side surface of the charge storage pattern. 삭제delete 제 1 항에 있어서,The method according to claim 1, 상기 전하 저장 패턴의 상기 하부 부분의 폭은 상기 활성영역의 폭과 같은 것을 특징으로 하는 비휘발성 기억 소자.Wherein a width of the lower portion of the charge storage pattern is equal to a width of the active region. 제 1 항에 있어서,The method according to claim 1, 상기 전하 저장 패턴의 하부 부분의 폭은 상기 활성 영역의 폭보다 넓은 것을 특징으로 하는 비휘발성 기억 소자.Wherein the width of the lower portion of the charge storage pattern is wider than the width of the active region. 삭제delete 반도체 기판 상에 소자 분리용 절연막에 의하여 정의된 활성영역, 상기 활성 영역 상에 형성된 터널 절연 패턴, 및 상기 터널 절연 패턴 상에 전하 저장 패턴을 형성하는 단계;Forming an active region defined by an insulating film for element isolation on a semiconductor substrate, a tunnel insulating pattern formed on the active region, and a charge storage pattern on the tunnel insulating pattern; 상기 소자 분리용 절연막의 상부 부분이 그 하부 부분에 비하여 식각 선택성을 갖도록 상기 소자 분리용 절연막을 처리하는 단계; 및Treating the element isolation insulating film so that an upper portion of the element isolation insulating film has etch selectivity as compared with a lower portion thereof; And 상기 소자 분리용 절연막을 식각하여 상기 소자 분리용 절연막을 균일하게 리세스하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.And etching the element isolation insulating film to uniformly recess the element isolation insulating film to form an element isolation film. 제 10 항에 있어서,11. The method of claim 10, 식각 선택성을 갖도록 상기 소자 분리용 절연막을 처리하는 단계는 The step of treating the element isolation insulating film so as to have an etching selectivity 상기 소자 분리용 절연막의 상기 상부 부분에 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 형성 방법. And implanting impurities into the upper portion of the insulating film for element isolation. 제 11 항에 있어서,12. The method of claim 11, 상기 이온 주입되는 불순물은 상기 전하 저장 패턴의 불순물과 같은 종류인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.Wherein the impurity to be implanted is of the same kind as the impurity of the charge storage pattern. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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