KR101399828B1 - 실리콘 관통 비아를 모델링하기 위한 시스템 및 방법 - Google Patents

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Abstract

컴퓨터 구현된 시스템은 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(RF) 신호에 대한 회로의 응답을 결정하기 위해 회로를 분석하도록 프로그래밍된 처리기를 포함한다. 인터포저 모델(interposer model)은 처리기에 의해 액세스되는 비-일시적인 기계 판독 가능한 저장 매체에 실제적으로 구현된다. 인터포저 모델은 무선 주파수(RF) 신호에 대한 기판 관통 비아(through substrate via; TSV)의 응답을 나타내는 데이터를 출력하기 위해 컴퓨터에 의해 처리된다. 인터포저 모델은 복수의 TSV 모델들을 포함한다. 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖는다. 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드(floating node)이다. 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결된다.

Description

실리콘 관통 비아를 모델링하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR MODELING THROUGH SILICON VIA}
개시되는 주제는 집적 회로들을 위한 시뮬레이션 툴들 및 모델링에 관한 것이다.
집적 회로들("IC들")은 다수의 전자 디바이스들내에 통합된다. IC 패키징이 진화하여 다수의 IC들은 인쇄 회로 보드("PCB") 상의 수평 영역을 절감하기 위해 소위 3차원("3D") 패키지들로 수직으로 적층될 수 있다. 2.5D 패키지로서 지칭되는 대안적인 패키징 기법은 하나 이상의 다이들을 PCB에 결합하기 위해 실리콘과 같은 반도체 재료로부터 형성될 수 있는 인터포저(interposer)를 이용할 수 있다. 이종의 기술들로 구성될 수 있는 복수의 IC 칩들은 인터포저 상에 장착된다. 인터포저들은 반도체 기판의 저항 및 커패시턴스("RC")로 인해 인터포저에 본딩(bonding)되거나 다른 방식으로 결합되는 IC들의 동작 특성들에 영향을 미친다.
2.5D 및 3D IC 패키지들은 실리콘-기반 다이들의 경우에, 실리콘 관통 비아들로서도 지칭되는 기판 관통 비아들(through substrate vias; TSV)의 이용을 포함한다. TSV의 포함은 반도체 제조 및 패키징의 복잡성을 증가시킨다.
본 발명은 컴퓨터 구현된 시스템을 제공하며, 이 시스템은 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(radio frequency; RF) 신호에 대한 회로의 응답을 결정하기 위해 상기 회로를 분석하도록 프로그래밍된 처리기; 및 상기 처리기에 의해 액세스되는 비-일시적인(non-transitory) 기계 판독 가능한 저장 매체에 실체적으로(tangibly) 구현되는 인터포저 모델(interposer model)을 포함하고, 상기 인터포저 모델은 상기 무선 주파수(RF) 신호에 대한 기판 관통 비아(through substrate via; TSV)의 응답을 나타내는 데이터를 출력하기 위해 컴퓨터에 의해 처리되고, 상기 인터포저 모델은 복수의 TSV 모델들을 포함하고, 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드(floating node)이고, 상기 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결된다.
본 발명은 컴퓨터 구현된 방법을 제공하며, 이 방법은 실체적인 비-일시적인 기계 판독 가능한 저장 매체에 저장된 인터포저 모델에 액세스하는 단계로서, 상기 인터포저 모델은 복수의 기판 관통 비아(through substrate via; TSV) 모델들을 포함하고, 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드이고, 상기 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결되는, 상기 인터포저 모델에 액세스하는 단계; 컴퓨터 처리기에서 상기 인터포저 모델을 처리하는 단계로서, 상기 처리기는 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(radio frequency; RF) 신호에 대한 회로의 응답을 결정하기 위해 상기 회로를 분석하도록 프로그래밍되는, 상기 인터포저 모델을 처리하는 단계; 및 상기 무선 주파수(RF) 신호에 대한 TSV의 응답을 나타내는 데이터를 상기 처리기로부터 출력하는 단계를 포함한다.
또한, 본 발명은 데이터가 인코딩된 영구적인 실체의 기계 판독 가능한 저장 매체를 제공하며, 상기 데이터는 인터포저 모델을 나타내고, 상기 인터포저 모델은 무선 주파수(RF) 신호에 대한 기판 관통 비아(TSV)의 응답을 나타내는 데이터를 출력하기 위해 컴퓨터에 의해 액세스 및 처리되고, 상기 인터포저 모델은 복수의 TSV 모델들을 포함하고, 각각의 TSV 모델은 각각의 3-포트 네트워크를 나타내는 데이터를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드이고, 상기 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결되고, 상기 모델은 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(RF) 신호에 대한 회로의 응답을 결정하기 위해 적어도 하나의 TSV를 포함하는 회로를 분석하도록 프로그래밍된 처리기에 의해 액세스된다.
도 1은 반도체 인터포저를 갖는 2.5D IC의 도면.
도 2는 도 1의 반도체 인터포저를 모델링하기 위한 시스템의 블록도.
도 3은 도 1의 반도체 인터포저의 기판 관통 비아의 상세한 도면.
도 4는 도 2의 컴퓨터에 구현된 TSV 모델의 개략도.
도 5a는 8개의 접지된 TSV들에 의해 둘러싸인 TSV의 예.
도 5b는 도 5a의 TSV 구성을 갖는 인터포저의 모델의 개략도.
도 6a 내지 도 6c는 실험적으로 측정된 저항, 인덕턴스 및 커패시턴스를 모델에 의해 계산된 각각의 값들에 비교하는 도면들.
도 7은 TSV를 특징화하기 위한 방법의 흐름도.
예시적인 실시예들의 설명은 전체 기록된 설명의 부분으로 간주되는 첨부 도면들과 관련하여 판독되도록 의도된다. 설명에서, "더 낮은", "더 높은", "수평", "수직", "위에", "아래", "위로", "아래로", "상부" 및 "하부"는 물론 그의 파생어들(예를 들어, "수평으로", "하향으로", "상향으로" 등)과 같은 상대적인 용어들은 논의중인 도면들에서 도시되거나 또는 기술되는 것과 같은 배향(orientation)을 참조하도록 해석되어야 한다. 이들 상대적인 용어들은 설명의 편의를 위한 것이며, 해당 장치가 특정한 배향으로 동작되거나 구성될 필요는 없다. "연결된" 및 "상호연결된"과 같이 부착, 결합 등에 관한 용어들은 달리 명확히 기술되지 않는 한, 구조들이 서로에 대해 고정 또는 부착되거나, 직접적으로 또는 매개 구조들을 통해 간접적으로 서로 통신하는 관계는 물론, 이동 가능한 또는 고정된 부착들 또는 관계들 둘 다를 지칭한다.
설계 단계 이전에, 그리고 그 중간에 실리콘 관통 비아들(TSV)의 유도성 결합 및 반도체 인터포저의 주파수 종속 용량성 결합을 모델링 및 시뮬레이팅(simulating)하기 위한 툴 및 방법이 제공된다. 이 모델은 더 작은 지오메트리 기술 노드들, 새로운 재료들, 새로운 프로세스들 등과 같이 새로운 기술들의 특징화(characterization)에 적합하다.
예를 들어, 도 1은 제 1 및 제 2 IC 칩들(102, 104)이 인터포저(108)에 결합되고 인터포저(108)는 이어서 패키지 기판(106) 상에 장착되는 2.5-차원("2.5D") 집적 회로("IC") 패키지(100)의 일 예이다. IC 칩들(102, 104)은 "마이크로범프(microbump)" 또는 "μ-범프"로서 지칭될 수 있는 작은 도전성 범프들(110)을 이용하여 인터포저(108)에 본딩된다. 도전성 범프들(111)은 또한 인터포저(108)를 패키지 기판(106)에 결합하는데 이용될 수 있다. IC 칩들(102, 104)을 인터포저(108)에 연결하는 마이크로범프들(110)은 인터포저(108)를 PCB(106)에 연결하는 범프들(111)과 상이한 크기들 및 전기적 특성들을 가질 수 있다.
인터포저(108)는 반도체 기판의 전면 및 배면 주요 표면들 상에 각각 형성된 전면-측 및 배면-측 상호연결 층들(112, 114)을 갖는 반도체 기판(116)을 포함한다. 몇몇 응용들에서, 기판(116)은 접지되지 않고, 이에 따라 전기적으로 유동적이다. 전면-측 및 배면-측 상호연결 층들(112, 114)은 비아 레벨층들(V1, V2 등) 및 금속 라인 레벨 층들(예를 들어, M1, M2 등)을 포함하는 복수의 금속간 유전체(IMD) 층들을 각각 포함할 수 있다. 도 1에 도시된 바와 같이, 전면-측 상호연결 구조(112)는 제 1 금속층(즉, M1)에 배치된 도체들(118, 130) 및 제 2 금속층(즉, M2)에 배치된 도체(132)를 포함할 수 있다. 저면-측 상호연결 층(112)의 도체(118)는 반도체 기판(116)의 전면-측 표면(126)으로부터 반도체 기판(116)의 후면-측 표면(128)으로 연장하는 실리콘 관통 비아("TSV")(124)에 의해 배면-측 상호연결 층(114)의 금속 도체(112)에 전기적으로 연결될 수 있다.
전면-측 및 배면-측 상호연결 층들(112, 114)은 또한 서로 연결되지 않은 도체들(130, 132, 134)을 포함할 수 있다. 전면 및 후면 도체들(130, 132, 134)이 서로 도전적으로 연결되지 않을지라도, 도체들(130, 132, 및 134) 간의 전기적 결합(즉, 용량성 및/또는 유도성 결합)이 2.5D IC(100)의 동작 동안 일어난다. 전기적 결합은 또한 반도체 기판(116)의 동일 측의 도체들 사이에서 일어날 수 있다. 예를 들어, 도체들(118 및 130) 사이에 어떠한 도전성 연결도 존재하지 않는 경우 조차도 전기적 결합이 이들 사이에서 일어날 수 있다. 결합은 또한 반도체 기판(116)을 통해 연장하는 인접한 TSV들(124) 사이에서 일어날 수 있다. 인터포저 내의 도체들 간의 전기적 결합은 2.5D IC의 성능을 열화시킨다. 통상적인 RC 추출 툴들 및 이러한 RC 추출 툴들의 출력들에 기초한 시뮬레이션 소프트웨어는 이러한 용량성 또는 유도성 결합들의 주파수 종속 효과들을 모델링하지 않는다. 따라서 이러한 툴들을 이용하여 설계된 2.5D IC들의 인터포저는 이에 따라 설계 및 시뮬레이션 단계(phase) 동안 의도된 것과 상이한 주파수 종속 특성들을 갖는다.
도 2는 일 실시예에 따라 반도체 인터포저를 모델링하기 위한 시스템의 블록도이다. 시스템(200)은 아날로그, 무선 주파수(RF) 및 혼합-신호 회로들을 위한 전자 설계 자동화("EDA") 툴(202)을 포함한다. 몇몇 실시예들에서, 시스템(200)은 EDA 툴로서 기능하도록 처리기(201)의 회로들을 구성하는 컴퓨터 프로그램 코드로 프로그래밍되는 범용 처리기를 포함한다. 적합한 EA 툴들의 예들로는 캘리포니아, 산타클라라의 Agilent에 의해 판매되는 "ADVANCED DESIGN SYSTEM(ADS)"TM을 포함하며, 이는 개략적인 캡처 툴(204) 및 SPICE-레벨 아날로그 및 RF 시뮬레이션을 제공하는 회로 시뮬레이터(206)를 포함할 수 있다. 캘리포니아 산호세의 Cadence Design Systems, Inc사에 의해 판매되는 "CADENCE® VIRTUOSO® SPECTRE®" 회로 시뮬레이터와 같은 다른 EDA 툴들(302)이 이용될 수 있다. 처리기(201)는 회로를 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 RF 신호에 대한 회로의 응답을 결정하기 위해 회로를 분석하도록 툴을 실행시키게 프로그래밍된다.
다른 실시예들에서, EDA 툴은 예를 들어, 주문형 집적 회로를 포함하는 특수 목적 하드웨어로 구현될 수 있다.
EDA 툴(202)은 비-일시적인 컴퓨터 판독 가능한 저장 매체(216)로부터 저장된 프로그램 명령들(217)을 검색하고 범용 처리기(201) 상에서 명령들을 실행시킴으로써 형성되는 특수 목적 컴퓨터이다. 영구적이고 비-일시적인 컴퓨터 판독 가능한 매체들(216)의 예들로는 판독 전용 메모리들("ROM들"), 랜덤 액세스 메모리들("RAM들"), 플래시 메모리들 등을 포함하지만 이것으로 제한되지 않는다. 실체적인 비-일시적인 기계 판독 가능한 저장 매체들(212, 216)은 EDA 툴(202)에 의해 이용되는 입력들(220, 222 및 224) 및 장소 및 위치 툴(208)에 의해 생성되는 레이아웃 데이터(214)를 저장하도록 구성된다.
또한, 매체(212, 216)는 특징화 동안 이용되는 기판 관통 비아(TSV) 모델(219)과 같은 컴포넌트 모델들(218)을 저장할 수 있다. 컴포넌트 모델들은 반도체의 응답을 광대역 전자기 신호들에 근사시키는 주파수-종속 회로 모델들을 포함할 수 있다.
도 2가 2개의 기계 판독 가능한 매체들(212, 216)을 갖는 예를 도시할지라도, 임의의 양의 정수의 매체들이 이용될 수 있다. 도 2가 특정한 블록들로 개략적으로 구성된 데이터를 도시할지라도, 이 블록들은 매체들(212, 216) 상의 제한된 단일의 물리적 배열로 맵핑되지 않는다. 데이터는 EDA 툴에 의해 이용되는 데이터 구조들에 따라 하나 이상의 파일들 및 포맷들로 구성될 수 있다.
EDA 툴(202)은 또한 전자기("EM") 시뮬레이션 툴(210)을 포함한다. EM 시뮬레이션 툴(210)은 특징화 동안 이용된다.
장소 및 라우트(route) 툴(208)은 서로 연결될 복수의 셀들 내의 셀들의 쌍들의 넷리스트(netlist)를 포함해서, 집적 회로("IC") 또는 인터포저 레이아웃에 포함될 복수의 셀들의 식별을 수신할 수 있다. 장소 및 라우트 툴(208)은 테크 파일(tech file)(224)에 포함된 주물(foundry) 특정 및/또는 기술 노드 특정 파라미터들은 물론 디폴트 설계 규칙들(220)의 세트를 이용하도록 장착될 수 있다. 결과적인 설계는 전자기 툴(RLC) 또는 레이아웃 기생 추출(layout parasitic extraction; LPE) 툴(RC)에 의한 시뮬레이션을 포함할 수 있는 정적 타이밍 분석(static timing analysis; STA) 툴(210)에 추후에 제공될 수 있다. 몇몇 실시예들에서, LPE 툴은 캘리포니아 마운틴 뷰의 Synopsys에 의한 "StarRC" 및 오레곤 윌손빌의 Mentor Graphics에 의한 Calibre이다. 몇몇 실시예들에서, EM 툴은 펜실베니아 캐논스버그의 ANSYS에 의한 Ansoft HFSS, 또는 캘리포니아 산타클라라의 Agilent에 의한 EMDS-for-ADS이다.
도 2를 재차 참조하면, STA 시뮬레이터(210)는 조합된 모델을 수신하고 인터포저 기판(116)의 주파수 종속 특성들을 이제 참작할 수 있는 시뮬레이션을 수행한다. 몇몇 사용자들은 단지 RC 계산에 관한 툴들을 이용하도록 선택할 수 있다. 이러한 사용자는 금속 배선들(metal routing)에 존재하는 기생 성분들(parasitics)을 계산하기 위해 LPE 추출 툴을 단독으로 이용할 수 있다. RLC와의 상호연결이 요구되는 경우, 사용자는 상호연결을 추출하기 위해 전자기(Electro-Magnetic) 시뮬레이션 툴을 이용한다.
도 3은 TSV(124)를 포함하는 인터포저(108)의 일부의 보다 상세한 도면을 도시한다. 인터포저(108)는 다양한 예시적인 실시예들에 따라 실리콘 기판, III-V 화합물 기판, 실리콘/게르마늄(SiGe) 기판, 실리콘-온-절연체(silicon-on-insulator; SOI) 기판, 액정 디스플레이(liquid crystal display; LCD), 플라즈마 디스플레이, 전기 루미네선스(electro luminescence; EL) 램프 디스플레이와 같은 디스플레이 기판, 또는 발광 다이오드(light emitting diode; LED) 기판일 수 있는 기판(116)을 갖는다.
기판은 기판 위에 형성된 복수의 상호연결 층들(112a 내지 112c)을 포함하는 상호연결 구조를 갖는다. 상호연결 층들(112a 내지 112c)은 집적 회로 후방배선공정(Back-end-of-line; BEOL) 프로세싱을 위해 이용되는 동일한 재료들로 형성될 수 있다. 이들은 유전체 층들(112a), 부동화 층들(112b) 및 에칭 정지 층들(112c)을 포함한다. 유전체 층(112a)은 실리콘 질화물, 실리콘 산화물, 실리콘 이산화물, 실리콘 산질화물, 저-k 유전체, 또는 ELK 재료일 수 있다. 일 실시예에서, 인터포저 기판(116)은 실리콘이고, 유전체(116a)는 USG(undoped silicate galss)이고, 부동화 층들(112b)은 실리콘 질화물이고, 에칭 정치층들(112c)은 실리콘 탄화물이다.
복수의 도전성 패턴들(132)(구리 라인 패턴들과 같은)은 상호연결 구조(112)의 라인층들에 형성된다. 상이한 레벨들의 라인 패턴들은 도전성 비아들(133)에 의해 서로 연결된다. 상호연결 구조(112)의 최상위 금속층 위에, 몇몇 실시예들에서, 재분배 층(140)을 포함한다. 재분배 층(RDL)의 목적을 프로빙(probing)과 PAD를 갖는 다이들 간을 연결하기 위한 것이다. 몇몇 실시예들에서, RDL이 하위 계층들에서의 금속(라인 및 비아)간 연결들보다 낮은 저항을 갖기 때문에 RDL은 단지 상호연결들만을 위해 이용된다. 다른 실시예들에서, RDL은 팬 아웃(fan out)을 위해 이용된다.
인터포저 모델(500)은 처리기(201)에 의해 액세스될 비-일시적 기계 판독 가능한 저장 매체에 실체적으로 구현된다. 인터포저 모델은 무선 주파수(RF) 신호에 대한 TSV(124)의 응답을 나타내는 데이터를 출력하도록 컴퓨터(201)에 의해 처리된다.
예시적인 인터포저 모델(500)은 도 5a 및 5b에 도시된다. 인터포저 모델은 TSV들의 임의의 원하는 배열을 나타내도록 구성될 수 있다. 예를 들어, 도 5a는 8개의 접지된 TSV들(400)에 의해 둘러싸인 중앙 TSV(400C)을 포함하는 구성(500)을 도시한다. 이러한 기본적인 구성은 TSV간 거리의 영향을 평가하기 위해 모델링될 수 있다. 도 5b는 도 5a의 TSV 구성의 모델을 도시한다. 이 예에서, 임의의 다른 TSV들의 패턴들 또는 비아들이 무시될 수 있도록 TSV들과 임의의 다른 TSV들(400)의 도전성 패턴들 또는 비아들(도시되지 않음) 간에 충분히 큰 공간이 존재한다고 가정한다.
도 5b에서, 인터포저 모델(500)은 접지된 TSV들을 나타내는 복수의 TSV 모델들(400)을 갖는다. 각각의 TSV 모델(400)은 각각의 3-포트 네트워크를 갖는다. 각각의 3-포트 네트워크의 제 1 포트(411)는 접지 또는 VSS와 같은 제 1 전위를 갖는 노드(421)에 연결된다. 각각의 3-포트 네트워크의 제 2 포트(412)는 개방되어 어떠한 신호에도 연결되지 않는다. 각각의 3-포트 네트워크의 제 3 포트(413)는 플로팅 노드이다(여기서 플로팅 노드는 모델/개략적 내부 노드임). 3-포트 네트워크들 각각의 플로팅 노드들(413)은 임의의 외부 노드들에 연결되는 것이 아니라, 서로 연결된다. 중앙 TSV(400C)의 제 1 포트(411)는 제 2 전위를 갖는 노드(422)에 연결된다. TSV(400C)의 제 2 포트(412)는 개방되어 어떠한 신호에도 연결되지 않는다. TSV(400C)의 제 3 포트(413)는 플로팅 노드이고, 모든 다른 TSV들의 플로팅 노드들에 연결된다. 도 5b는 개략도들에 배치될 때 서로 연결되는 플로팅 노드, 및 TSV간 결합에 대한 연구의 일 예일 뿐이다. 몇몇 실시예들에서, 노드(412)는 비아 및/또는 도전성 라인들에 의해 배선들을 상호연결하도록 연결될 것이다.
도 4는 이산 컴포넌트들을 이용하여 모델링되는 바와 같이 단일의 TSV(124)(도 3)의 모델(400)의 개략도이다. 몇몇 실시예들에서, 도 5b의 모델들(400) 각각은 도 4의 개략도에 따라 구성된다.
도 4에 도시된 바와 같이, 각각의 3-포트 네트워크(400)는 플로팅 노드(413)에 연결된 용량성 컴포넌트들(403), 및 용량성 컴포넌트(403)에 연결된 제 1 및 제 2 유도성 컴포넌트들(401, 402)을 포함한다. 유도성 컴포넌트들(401, 402)은 TSV(124)의 중앙 수직축을 따라 위치된 이산 인덕터들을 나타내고, 용량성 컴포넌트는 TSV의 중앙으로부터 반경 방향으로 외향으로 연장하는 이산 커패시터들을 나타낸다. 유도성 컴포넌트들(401, 402) 및 용량성 컴포넌트(403)는 "T" 구성으로 연결된다.
용량성 컴포넌트(403)는 TSV 라이너 층(124)의 커패시턴스를 나타내는 고정된 커패시턴스 컴포넌트(C) 및 인터포저의 커패시턴스 및 인터포저의 저항을 각각 나타내는 가변 입력 컴포넌트들(Csub, Rsub)을 포함한다. 각각의 TSV(124)의 라이너 층이 실질적으로 동일하기 때문에 커패시턴스(C)는 고정된다. 커패시턴스(Csub) 및 저항(Rsub)은 TSV들 간의 변경된 거리를 나타내도록 모델링 동안 인터포저 기판(116)의 커패시턴스(Csub) 및 저항(Rsub)이 변경되는 것을 허용하기 위해 가변적이다. TSV 모델들(400)은 커패시턴스를 나타내는 입력 컴포넌트(Csub) 및 인터포저의 저항을 나타내는 Rsub를 조정함으로써 인접한 TSV들 간의 상이한 거리들을 나타내도록 스케일러블하다. 예를 들어, 도 5에 도시된 바와 같이 접지된 TSV들에 의해 둘러싸인 TSV를 갖는 모델(500)에서, TSV간 거리의 영향은 Csub 와 Rsub를 변경시킴으로써 특징화될 수 있다. 몇몇 실시예들에서, 고정된 커패시턴스(C)는 가변 커패시턴스(Csub) 및 저항(Rsub)과 직렬이고 및 Csub와 Rsub는 서로 병렬이다.
제 1 및 제 2 유도성 컴포넌트들(401, 402) 각각은 서로 상이한 인덕턴스들을 갖는 적어도 2개의 인덕터들을 포함한다. 일 실시예에서, 적어도 2개의 인덕터들은 서로 병렬로 연결된 인덕터들(Ls 및 Ls1)이다. 몇몇 실시예들에서, 적어도 2개의 인덕터들은 서로 직렬로 연결된 인덕터들(Ls 및 L1)을 포함한다. 몇몇 실시예들에서, 적어도 2개의 인덕터들은: 서로 병렬로 연결된 제 1 및 제 2 인덕터들(Ls 및 Ls1); 및 제 1 및 제 2 인덕터들(Ls, Ls1)과 직렬로 있는 제 3 인덕터(L1)(또는 L2)를 포함한다. 제 3 인덕터(L1)(또는 L2)는 제 1 및 제 2 인덕터들 중 적어도 하나와 상이한 인덕턴스를 갖는다.
제 1 유도성 컴포넌트(401)의 제 1 및 제 2 레지스터들 및 인덕터들(Rs, Rs1, Ls, Ls1)은 회로 엘리먼트(인터포저 기판(116)의 제 1 측면 상의 TSV 용 랜딩 패드(landing pad))의 저항 및 인덕턴스를 나타낸다. 제 2 유도성 컴포넌트(402)의 제 1 및 제 2 레지스터들 및 인덕터들(Rs1, Rs, Ls1, Ls)은 제 1 측면 상에 대향되는 인터포저(116)의 제 2 측면 상의 회로 엘리먼트의 저항 및 인덕턴스를 나타낸다. 제 1(제 2) 인덕터 컴포넌트(401)(402)의 제 3 인덕터(L1)(L2)는 TSV의 상위(하위) 절반의 자가 인덕턴스(self inductance)를 나타낸다.
도 4에서 도시된 바와 같이, 유도성 컴포넌트(401)(402)는 3개의 병렬 회로 경로들을 갖는 병렬 네트워크를 가지며, 제 1 경로는 고정된 인덕터(L1)(L2)와 직렬로 있는 고정된 인덕터(R)를 포함한다. 고정된 레지스터(R)는 제 1 및 제 2 회로 경로들과 병렬로 있으며, 제 1 회로 경로는 제 1 조정 가능한 저항(Rs) 및 제 1 조정 가능한 인덕턴스(Ls)를 갖고, 제 2 경로는 제 2 조정 가능한 저항(Rs1) 및 제 2 조정 가능한 인덕턴스(Ls1)를 갖는다. 몇몇 실시예들에서, 유도성 컴포넌트(401)의 컴포넌트들의 값들은 유동성 컴포넌트(402)의 컴포넌트들의 값들과 동일하다. 다른 실시예들에서, 유도성 컴포넌트(401)의 R, L1, Rs, Ls, Rs1 및 Ls1 중 임의의 것의 값들은 TSV 구성에서 임의의 비대칭성을 보다 정확하게 모델링하기 위해 유도성 컴포넌트(402)의 R, L2, Rs, Ls, Rs1 및/또는 Ls1의 대응하는 값과 상이할 수 있다. 예를 들어, TSV의 단면 치수가 인터포저의 하나의 표면 근처에서 더 크고 인터포저의 다른 표면 근처에서 더 작은 경우, 이러한 비대칭성은 유도성 컴포넌트들(401, 402) 중 하나 또는 둘 다의 파라미터들 중 하나 이상을 조정함으로써 모델링될 수 있다.
조정 가능한 파라미터들(Rs, Ls, Rs1 및 Ls1)은 광범위한 주파수들에 걸쳐서 실제 TSV의 특성들을 추적하는 신호 입력들에 대한 응답을 제공하기 위해 이 모델(400)이 조정되는 것을 허용한다. TSV의 저항, 커패시턴스 및 인덕턴스는 30 ~ 300Ghz의 극도로 높은 주파수(extremely high frequency; EHF) 대역으로 연장하는 광대역의 주파수들에 걸쳐서 일정하지 않다. 예를 들어, 도 6a 내지 6c는 0과 30Ghz 간의 주파수들의 범위에 대한 TSV의 저항, 인덕턴스 및 커패시턴스의 테스트 데이터를 도시한다. 원들은 실리콘 테스트들에서 수집된 데이터 포인트들을 나타낸다. 실선들은 도 4, 5a 및 5b의 모델들에 의해 예측된 값들을 도시한다. 이 모델에 의해 예측된 실제 임피던스는 10% 내에서 실험적 데이터에 맞춰져 있다. 유사하게, 모델은 유사한 정확도를 갖는 전송 계수(S21)를 예측한다. 다른 실시예들에서, 파라미터들(Rs, Ls, Rs1 및 Ls1)은 모델이 EDA 툴에 의해 그 범위 전체에 걸쳐서 분석될 때 모델이 100MHz 내지 100GHz의 시뮬레이션 범위 전체에 걸친 TSV 모델의 성능을 근접하게 추적하도록 조정된다.
또한, 조정 파라미터들은 동작 온도의 함수로서 TSV 인덕턴스 및 커패시턴스에서의 변경들을 반영하도록 조정될 수 있다.
TSV 간 거리의 효과들을 특징화하기 위해, 이 모델은 인터포저 레이아웃 및 제조 프로세스의 다른 파라미터들을 특징화하기 위해 이용될 수 있다. 예를 들어, 저항들(Rs 및 Rs1) 및 인덕턴스들(Ls 및 Ls1)은 또한 TSV 자체의 상이한 치수들에 대응하도록 변경될 수 있다. 또한, 커패시턴스(C)는 라이너 두께의 변경들의 영향을 특징화하도록 변경될 수 있다. 또한, 도 5a 및 5b의 모델은 금속 라인들 및 전송 라인들과 같은 부동 컴포넌트들을 부가하도록 변경될 수 있다.
TSV 주변의 접지된 TSV들 또는 전압 바이어스된 TSV들의 다른 배열들 및 구성들은 도 5b의 배열을 변경함으로써 유사하게 특징화될 수 있다. 예를 들어, 임의의 수의 접지된 TSV들 또는 전압 바이어스된 TSV들이 이용될 수 있다. AC 신호 없는 전압 바이어스된 TSV이 기술적으로 AC 접지로서 취해진다. 본 발명자들은 모델링되는 TSV를 둘러싸는 근처의 접지된 TSV들의 수가 더 크게 늘어나면, 총 기생 커패시턴스는 라이너 층의 커패시턴스를 나타내는 커패시턴스(C)에 접근한다는 것을 발견하였다. 비교적 작은 수의 둘러싸는 접지된 TSV들의 경우, 총 기생 커패시턴스는 대략적으로 다음과 같이 변경된다는 것이 발견되었다:
Figure 112012051742107-pat00001
여기서 Cap(tsv-to-tsv)는 2개의 TSV들 간의 커패시턴스이고, Cap(one_tsv)는 라이너 커패시턴스이고, N은 둘러싸는 접지된 커패시터들의 수이다.
도 7은 TSV를 모델링하기 위한 컴퓨터 구현 방법의 흐름도이다.
단계(700)에서, 특징화 데이터가 수집된다. 예를 들어, 실험의 설계는 100Mhz 내지 100Ghz의 대역 전체에 걸쳐서 TSV의 저항, 커패시턴스 및 인덕턴스를 측정하기 위해, 상이한 TSV 간 거리들을 각각 갖는 실리콘 인터포저들의 샘플을 제조하고 네트워크 분석기를 이용하여 TSV들을 테스팅하는 것을 포함할 수 있다. 몇몇 실시예들에서, 특징화 데이터는 인접한 TSV들 간의 2개 이상의 거리들 및 2개 이상의 온도들에서 수집될 수 있다. 몇몇 실시예들에서, 단계(700)는 새로운 기술에 대해 단지 한번 수행되고, 모델은 조정 파라미터들을 스케일링함으로써 TSV의 RF 성능을 예측하기 위해 후속적으로 이용될 수 있다.
단계(702)에서, 인터포저 모델은 실체적인 비-일시적인 기계-판독 가능한 저장 매체(예를 들어, 컴퓨터 판독 가능한 매체) 상에 저장된다. 모델은 도 4에 도시된 바와 같이 TSV 모델들 내의 연결들 및 디바이스들을 정의하는 넷리스트(netlist) 및 모델의 각각의 고정된 레지스터, 커패시터 및 인덕터에 대한 값들의 세트를 포함할 수 있다. 모델은 도 5b에 도시된 바와 같이 인터포저의 복수의 TSV들을 정의하는 넷리스트를 추가로 포함할 수 있다. 인터포저 모델은 복수의 기판 관통 비아(TSV) 모델들을 가지며, 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드이고, 3-포트 네트워크의 각각의 플로팅 노드들은 서로 연결된다.
단계(704)에서, 매체에 저장된 인터포저 모델은 프로그래밍된 처리기에 의해 액세스된다. 몇몇 실시예들에서 처리기는 모델의 이산 디바이스들의 배열을 정의하는 넷리스트 및 각각의 고정된 값 디바이스의 값들을 검색한다.
단계(706)에서, 조정 가능한 커패시턴스 및 저항은 적어도 하나의 TSV 간 간격을 반영하기 위해 조정된다. 몇몇의 실시예들에서, 스크립트 프로그램(script program)은 각각의 조정 가능한 입력 값에 대해 상이한 값들이 생성되고 처리기에 제공되는 루프(loop)를 자동으로 반복하고, 매번 단계(706)가 수행된다. 다른 실시예들에서, 사용자는 조정 가능한 입력들 중 하나에 대한 하나 이상의 값들을 입력한다.
단계(708)에서, 처리기는 인터포저 모델을 처리하기 위해 회로 EM 시뮬레이터 프로그램을 실행한다. 처리기는 회로의 설계, 제조 및 테스팅 중 적어도 하나에 대한 입력 무선 주파수(RF) 신호에 대한 TSV 회로의 응답을 결정하기 위해 TSV 모델의 이산 회로 표현(representation)을 분석하도록 프로그래밍된다.
단계(710)에서, 처리기는 무선 주파수(RF) 신호에 대한 TSV의 응답을 나타내는 데이터를 출력한다. 출력은 다양한 포멧들일 수 있다. 예를 들어, 출력들은 영구적인 실체적 컴퓨터 판독 가능한 저장 매체에 저장하고 표 또는 그래픽적 포맷으로 결과들을 디스플레이 또는 인쇄하는 것을 포함할 수 있다. 출력 데이터는 예를 들어, 주파수의 함수로서 TSV 저항, 인덕턴스, 커패시턴스, S21 크기 및 위상을 포함할 수 있다. 출력들은 또한 TSV간 거리의 함수로서 이들 파라미터들 중 임의의 것의 변동을 보여준다.
단계들(704 내지 710)은 프로그램 또는 스크립트들의 제어 하에서, 또는 사용자의 수동 제어 하에서 임의의 원하는 회수만큼 반복될 수 있다.
단계(712)에서, 인터포저 레이아웃은 인터포저 모델로부터의 출력 데이터에 기초하여 설계 또는 변형된다.
단계(714)에서, 전체 인터포저 레이아웃 구성이 모델링되거나 시뮬레이팅된다. 예를 들어, 인터포저 레이아웃이 특징화 동안 이용된 도 5의 3x3 모델과 상이한 TSV 배열을 갖는 경우, 다른 모델의 인터포저 구성이 이용될 수 있다. 또한, RF 성능과 관련된 인터포저의 다른 노드들이 이 모델에 포함될 수 있다.
단계들(712 및 714)은 설계자의 규격들이 충족될 때까지 임의의 원하는 회수만큼 반복될 수 있다.
단계(716)에서, 최종 인터포저 설계가 완료되고 포토마스크들이 인터포저 구성을 갖는 인터포저를 제조하기 위해 형성된다.
단계들(718)에서, 인터포저 구성을 포함하는 2.5D IC 또는 3D IC가 제조된다.
위에서 도시되고 기술된 예는 인터포저와 인터포저를 통해 연장하는 TSV를 포함한다. 몇몇 실시예들에서, 복수의 다이들은 소위 2.5D IC 구성으로 인터포저 상에 직접 배열된다. 다른 실시예들에서, 다이들의 적층은 3D IC 구성으로 인터포저 상에 상호연결될 수 있다.
몇몇 실시예에서, 컴퓨터 구현된 시스템은 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(RF) 신호에 대한 회로의 응답을 결정하기 위해 회로를 분석하도록 프로그래밍된 처리기를 포함한다. 인터포저 모델(interposer model)은 처리기에 의해 액세스되는 비-일시적인 기계 판독 가능한 저장 매체에 실제적으로 구현된다. 인터포저 모델은 무선 주파수(RF) 신호에 대한 기판 관통 비아(through substrate via; TSV)의 응답을 나타내는 데이터를 출력하기 위해 컴퓨터에 의해 처리된다. 인터포저 모델은 복수의 TSV 모델들을 포함한다. 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖는다. 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드(floating node)이다. 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결된다.
몇몇 실시예들에서, 컴퓨터 구현된 방법, 실체적인 비-일시적인 기계 판독 가능한 매체에 저장된 인터포저 모델에 액세스하는 단계로서, 상기 인터포저 모델은 복수의 기판 관통 비아(TSV) 모델들을 포함하고, 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드이고, 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결되는, 상기 인터포저 모델에 액세스하는 단계; 컴퓨터 처리기에서 인터포저 모델을 처리하는 단계로서, 처리기는 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(RF) 신호에 대한 회로의 응답을 결정하기 위해 회로를 분석하도록 프로그래밍되는, 상기 인터포저 모델을 처리하는 단계; 및 무선 주파수(RF) 신호에 대한 TSV의 응답을 나타내는 데이터를 처리기로부터 출력하는 단계를 포함한다.
몇몇 실시예들에서, 영구적인 실체의 기계 판독 가능한 저장 매체는 데이터가 인코딩된다. 데이터는 인터포저 모델을 나타낸다. 인터포저 모델은 무선 주파수(RF) 신호에 대한 기판 관통 비아(TSV)의 응답을 나타내는 데이터를 출력하기 위해 컴퓨터에 의해 액세스 및 처리된다. 인터포저 모델은 복수의 TSV 모델들을 포함한다. 각각의 TSV 모델은 각각의 3-포트 네트워크를 나타내는 데이터를 갖는다. 각각의 3-포트 네트워크의 포트들 중 하나는 플로팅 노드이다. 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결된다. 모델은 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(RF) 신호에 대한 회로의 응답을 결정하기 위해 적어도 하나의 TSV를 포함하는 회로를 분석하도록 프로그래밍된 처리기에 의해 액세스된다.
여기서 기술된 방법들 및 시스템은 컴퓨터-구현된 프로세스들 및 이러한 프로세스들을 실시하는 장치의 형태로 적어도 부분적으로 구현될 수 있다. 개시된 방법들은 또한 컴퓨터 프로그램 코드(119)가 인코딩되는 실체적인 비-일시적인 기계 판독 가능한 저장 매체의 형태로 적어도 부분적으로 구현될 수 있다. 매체들은 예를 들어, RAM들, ROM들, CD-ROM들, DVD-ROM들, BD-ROM들, 하드 드라이브들, 플래시 메모리들, 또는 임의의 다른 비-일시적 기계-판독 가능한 저장 매체를 포함할 수 있으며, 여기서 컴퓨터 프로그램이 컴퓨터에 로딩되고 실행될 때, 컴퓨터는 방법을 실시하기 위한 장치가 된다. 방법들은 또한 컴퓨터가 방법들을 실시하기 위한 특수 목적 장치가 되도록 컴퓨터 프로그램 코드가 로딩되고 그리고/또는 실행되는 컴퓨터의 형태로 적어도 부분적으로 구현될 수 있다. 범용 처리기 상에 구현될 때, 컴퓨터 프로그램 코드 세그먼트들은 특정한 논리 회로들을 생성하도록 처리기를 구성한다. 방법들은 대안적으로는, 방법들을 수행하기 위한 주문형 집적 회로들로 형성된 디지털 신호 처리기로 적어도 부분적으로 구현될 수 있다.
주제가 예시적인 실시예들의 견지에서 기술되었을지라도, 주제가 이것으로 한정되지 않는다. 오히려, 첨부된 청구항들은 당업자들에 의해 제조될 수 있는 다른 변동물들 및 실시예들을 포함하도록 넓게 해석되어야 한다.
201: 컴퓨터 처리기
202: 전자 설계 자동화 툴
204: 개략적 캡처
206: 컴포넌트들에 대한 회로 EM 시뮬레이터
208: 장소 및 라우트
210: 전체 칩에 대한 시스템 STA 시뮬레이터
214: 레이아웃
217: 명령
218: 컴포넌트 모델
219: TSV 모델
220: IC 설계 및 셀 정보
222: 설계 규칙들
224: 기술 파일

Claims (10)

  1. 컴퓨터 구현된 시스템에 있어서,
    회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해서, 입력 무선 주파수(radio frequency; RF) 신호에 대한 상기 회로의 응답을 결정하기 위해 상기 회로를 분석하도록 프로그래밍된 처리기(processor); 및
    상기 처리기에 의해 액세스되는 비-일시적인(non-transitory) 머신 판독 가능한 저장 매체에 유형적으로(tangibly) 구현되는 인터포저 모델(interposer model)
    을 포함하고,
    상기 인터포저 모델은 상기 무선 주파수(RF) 신호에 대한 기판 관통 비아(through substrate via; TSV)의 응답을 나타내는 데이터를 출력하기 위해 컴퓨터에 의해 처리되고, 상기 인터포저 모델은 복수의 TSV 모델들을 포함하고, 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나의 포트는 플로팅 노드(floating node)이고, 상기 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결되는 것인, 컴퓨터 구현된 시스템.
  2. 제 1 항에 있어서,
    각각의 3-포트 네트워크는,
    상기 플로팅 노드에 연결된 용량성 컴포넌트(capacitive component); 및
    상기 용량성 컴포넌트에 연결된 제 1 및 제 2 유도성 컴포넌트들을
    포함하는 것인, 컴퓨터 구현된 시스템.
  3. 제 2 항에 있어서,
    상기 용량성 컴포넌트는,
    TSV 라이너 층의 커패시턴스를 나타내는 고정된 커패시턴스 컴포넌트; 및
    상기 인터포저의 커패시턴스 및 상기 인터포저의 저항을 나타내는 가변 입력 컴포넌트들
    을 포함하는 것인, 컴퓨터 구현된 시스템.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 유도성 컴포넌트들 각각은 서로 상이한 인덕턴스를 갖는 적어도 2 개의 인덕터들을 포함하는 것인, 컴퓨터 구현된 시스템.
  5. 제 4 항에 있어서,
    상기 적어도 2 개의 인덕터들은,
    서로 병렬로 연결되는 제 1 및 제 2 인덕터들; 및
    상기 제 1 및 제 2 인덕터들과 직렬로 연결되는 제 3 인덕터를
    포함하고,
    상기 제 3 인덕터는 상기 제 1 및 제 2 인덕터들 중 적어도 하나와 상이한 인덕턴스를 갖는 것인, 컴퓨터 구현된 시스템.
  6. 제 5 항에 있어서,
    상기 제 1 유도성 컴포넌트의 상기 제 1 및 제 2 인덕터들은 상기 인터포저의 제 1 측면 상의 회로 엘리먼트의 인덕턴스를 나타내고,
    상기 제 2 유도성 컴포넌트의 상기 제 1 및 제 2 인덕터들은 상기 제 1 측면과 대향되는(opposite) 상기 인터포저의 제 2 측면 상의 회로 엘리먼트의 인덕턴스를 나타내고,
    상기 제 3 인덕터는 상기 TSV의 자가-인덕턴스(self-inductance)를 나타내는 것인, 컴퓨터 구현된 시스템.
  7. 컴퓨터 구현된 방법에 있어서,
    유형적인 비-일시적인 머신 판독 가능한 저장 매체에 저장된 인터포저 모델에 액세스하는 단계로서, 상기 인터포저 모델은 복수의 기판 관통 비아(through substrate via; TSV) 모델들을 포함하고, 각각의 TSV 모델은 각각의 3-포트 네트워크를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나의 포트는 플로팅 노드이고, 상기 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결되는 것인, 상기 인터포저 모델에 액세스하는 단계;
    컴퓨터 처리기에서 상기 인터포저 모델을 처리하는 단계로서, 상기 처리기는 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해서, 입력 무선 주파수(radio frequency; RF) 신호에 대한 상기 회로의 응답을 결정하기 위해 상기 회로를 분석하도록 프로그래밍되는 것인, 상기 인터포저 모델을 처리하는 단계; 및
    상기 무선 주파수(RF) 신호에 대한 TSV의 응답을 나타내는 데이터를 상기 처리기로부터 출력하는 단계
    를 포함하는, 컴퓨터 구현된 방법.
  8. 제 7 항에 있어서,
    출력 데이터에 기초하여 인터포저 레이아웃 구성(configuration)을 제공하는 단계; 및
    상기 인터포저 구성을 갖는 인터포저를 제조하기 위해 포토마스크들의 세트를 형성하는 단계
    를 더 포함하는, 컴퓨터 구현된 방법.
  9. 데이터가 인코딩된 영구적인 유형의 머신 판독 가능한 저장 매체에 있어서,
    상기 데이터는 인터포저 모델을 나타내고,
    상기 인터포저 모델은 무선 주파수(RF) 신호에 대한 기판 관통 비아(TSV)의 응답을 나타내는 데이터를 출력하기 위해 컴퓨터에 의해 액세스 및 처리되고,
    상기 인터포저 모델은 복수의 TSV 모델들을 포함하고, 각각의 TSV 모델은 각각의 3-포트 네트워크를 나타내는 데이터를 갖고, 각각의 3-포트 네트워크의 포트들 중 하나의 포트는 플로팅 노드이고, 상기 3-포트 네트워크들 각각의 플로팅 노드들은 서로 연결되고,
    상기 모델은 회로의 설계, 제조 및 테스팅 중 적어도 하나를 위해, 입력 무선 주파수(RF) 신호에 대한 상기 회로의 응답을 결정하기 위해 적어도 하나의 TSV를 포함하는 상기 회로를 분석하도록 프로그래밍된 처리기에 의해 액세스되는,
    영구적인 유형의 머신 판독 가능한 저장 매체.
  10. 제 9 항에 있어서,
    각각의 3-포트 네트워크는,
    상기 플로팅 노드에 연결된 용량성 컴포넌트로서, 상기 용량성 컴포넌트는,
    TSV 라이너 층의 커패시턴스를 나타내는 고정된 커패시턴스 컴포넌트, 및
    상기 인터포저의 커패시턴스 및 상기 인터포저의 저항을 나타내는 가변 입력 컴포넌트들을 포함하는, 상기 용량성 컴포넌트; 및
    상기 용량성 컴포넌트에 연결된 제 1 및 제 2 유도성 컴포넌트들을
    포함하고,
    상기 각각의 유도성 컴포넌트는,
    서로 병렬로 연결된 제 1 및 제 2 인덕터들; 및
    상기 제 1 및 제 2 인덕터들과 직렬로 있는 제 3 인덕터를
    포함하고,
    상기 제 3 인덕터는 상기 제 1 및 제 2 인덕터들 중 적어도 하나와 상이한 인덕턴스를 갖는 것인, 영구적인 유형의 머신 판독 가능한 저장 매체.
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