KR101390767B1 - Method for fabricating display device - Google Patents

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Abstract

본 발명은 표시소자 제조방법에 관한 것으로서, 본 발명에 따른 표시소자 제조방법은 다수의 결함이 표면에 존재하는 기판상에 제1 도전층을 형성하는 단계; 상기 제1 도전층을 선택적으로 패터닝하여 게이트전극과 얼라인키를 형성하는 단계; 상기 게이트전극과 얼라인키를 포함한 기판상에 게이트절연막과 반도체층을 형성하는 단계; 상기 반도체층을 포함한 기판상에 제2 도전층을 형성하는 단계; 및 포토마스크 얼라인공정을 통해 상기 제2 도전층을 선택적으로 패터닝하여 소스/드레인전극과 상기 얼라인키와 중첩되는 더미패턴을 동시에 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.A method of manufacturing a display device includes forming a first conductive layer on a substrate having a plurality of defects on a surface thereof, Selectively patterning the first conductive layer to form an alignment mark with the gate electrode; Forming a gate insulating film and a semiconductor layer on the substrate including the gate electrode and the alignment mark; Forming a second conductive layer on the substrate including the semiconductor layer; And patterning the second conductive layer selectively through a photomask alignment process to simultaneously form a source / drain electrode and a dummy pattern overlapping the alignment mark.

기판, 얼라인키, 얼라인마크, 포토마스크, 더미패턴 Substrate, alignment mark, alignment mark, photomask, dummy pattern

Description

표시소자 제조방법{METHOD FOR FABRICATING DISPLAY DEVICE}METHOD FOR FABRICATING DISPLAY DEVICE [0002]

본 발명은 표시소자 제조방법에 관한 것으로서, 보다 상세하게는 금속실드패턴(metal shield pattern)으로 얼라인키(key) 부분을 블로킹시켜 스테인레스 스틸(stainless steel) 기판의 스크래치(scratch)성 결함을 가려 주므로써, 얼라인 에러(align error)없이 정상적으로 후속 층을 정확하게 적층하여 소자의 제조공정을 용이하게 수행할 수 있는 표시소자 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a display device, and more particularly, to a method of manufacturing a display device in which a key portion is blocked by a metal shield pattern to thereby prevent scratching defects of a stainless steel substrate And more particularly, to a display device manufacturing method capable of accurately laminating a succeeding layer without an alignment error to easily perform a manufacturing process of the device.

일반적으로, 표시소자를 제조하는 공정은 기판상에 다수의 패턴을 층층이 형성하는 공정이다. 이러한 패턴을 형성하기 위해서는 막질을 패터닝하기 위한 식각마스크가 필요하다.In general, a process for manufacturing a display device is a process for forming a plurality of patterns as a layer on a substrate. In order to form such a pattern, an etching mask for patterning the film is required.

표시장치의 제조공정에 사용되는 식각마스크로는 대개는 감광막 즉, 포토레지스트막을 도포하여 특징방식으로 노광하여 형성된다.The etching mask used in the manufacturing process of the display device is usually formed by applying a photoresist film, that is, a photoresist film, and exposing it in a characteristic manner.

이러한 노광단계에서 형성하고자 하는 막질의 패턴이 결정되므로 노광은 매우 중요한 공정이 된다.Since the pattern of the film to be formed is determined in this exposure step, exposure is a very important process.

따라서, 정확한 패턴을 형성하려면 먼저 노광장치에서 마스크패턴을 정확히 정렬시켜야 한다.Therefore, in order to form an accurate pattern, the mask pattern must be accurately aligned in the exposure apparatus first.

이러한 목적으로 기판의 비패턴 형성영역에는 얼라인먼트 키(alignment key)가 형성되어 있다.For this purpose, an alignment key is formed in the non-pattern forming region of the substrate.

상기 얼라인먼트 키를 기준으로 마스크패턴의 얼라인이 이루어지고, 감광막상에 노광이 실시되어 물질막의 패턴을 한정하는 포토레지스트패턴 즉, 식각마스크가 형성된다. Alignment of the mask pattern is performed based on the alignment key, and exposure is performed on the photosensitive film to form a photoresist pattern, that is, an etching mask that defines a pattern of the material film.

이와 같이 형성된 식각마스크의 정렬이 어긋났을 경우 식각공정에서 미리 형성된 하지막 패턴에 손상을 줄 수 있다.If the alignment of the etched mask thus formed is deviated, the underlying film pattern formed in advance in the etching process can be damaged.

노광공정에서 얼라인먼트 키는 마스크패턴의 정렬은 물론 기판내의 각종 정보를 알 수 있는데, 이러한 것은 노광방식에 따라 약간씩 달라질 수 있다.In the exposure process, the alignment key can recognize various information in the substrate as well as the alignment of the mask pattern, which may vary slightly depending on the exposure method.

이러한 얼라인먼트 키를 이용하여 일반적인 표시소자 제조방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.A general display device manufacturing method using such an alignment key will now be described with reference to the accompanying drawings.

도 1a는 일반적인 표시장치의 제조방법에 있어서, 기판의 최외곽부에 형성된 얼라인키를 도시한 평면도이고, 도 1b는 도 1a의 "A"부의 확대 평면도로서, 복수개의 X축방향의 얼라인마크과 Y축방향의 얼라인마크를 나타낸 평면도이다.1A is a plan view showing an alignment mark formed on the outermost portion of a substrate, and FIG. 1B is an enlarged plan view of an "A" portion of FIG. 1A, Axis direction and an alignment mark in the Y-axis direction.

도 2는 일반적인 표시장치의 제조방법에 있어서, 복수개의 얼라인마크의 평면도 및 이들 얼라인마크에 레이저 조사시 각 얼라인마크의 위치에서의 강도 변화를 도시한 그래프이다.FIG. 2 is a graph showing a plan view of a plurality of alignment marks and a change in intensity at the positions of the respective alignment marks when the laser is irradiated on these alignment marks in a general display device manufacturing method.

도면에는 도시하지 않았지만, 먼저 표시소자를 구성하는 박막트랜지스터를 구성하는 게이트전극을 형성하기 위해 기판(11)상에 게이트전극 형성용 금속층 (미도시)을 증착한후 그 위에 포토레지스트막(미도시)을 도포한다.Although not shown in the drawing, a metal layer (not shown) for forming a gate electrode is first deposited on the substrate 11 to form a gate electrode constituting a thin film transistor constituting a display element, and then a photoresist film ).

그다음, 마스크를 이용한 노광 및 현상공정을 진행한후 상기 포토레지스트막을 선택적으로 패터닝하여 포토레지스트막패턴(미도시)을 형성한다.Then, the photoresist film is selectively patterned to form a photoresist film pattern (not shown) after an exposure and development process using a mask is performed.

이어서, 상기 포토레지스트막패턴(미도시)을 마스크로 상기 금속층을 선택적으로 패터닝하여 상기 기판상에 게이트전극(미도시)을 포함한 게이트라인(미도시)을 형성한다.Subsequently, the metal layer is selectively patterned using the photoresist film pattern (not shown) as a mask to form a gate line (not shown) including a gate electrode (not shown) on the substrate.

이때, 도 1a를 참조하면, 상기 게이트전극 형성시에, 후속 공정에서 형성될 층패턴을 정확하게 얼라인하기 위해 기준이 되는 얼라인키(align key)(17)를 동시에 형성한다. 상기 얼라인키(17)은 기판(11)의 최외곽부의 4 지점에 형성하게 된다.Referring to FIG. 1A, when forming the gate electrode, a reference align key 17 is simultaneously formed to precisely align a layer pattern to be formed in a subsequent process. The alignment mark 17 is formed at four points of the outermost portion of the substrate 11. [

또한, 상기 얼라인키(17)는, 도 1b를 참조하면, X축방향 및 Y축방향으로 형성된 복수개의 얼라인마크(17a)로 구성된다.1B, the alignment mark 17 is composed of a plurality of alignment marks 17a formed in the X-axis direction and the Y-axis direction.

이어서, 상기 게이트전극을 포함한 기판(11)상에 게이트절연막으로 사용하기 위한 절연막(미도시)과 액티브층으로 사용하기 위한 반도체층(미도시)을 차례로 증착한후 이를 패터닝할 때 앞서 형성된 게이트전극 형성시에 함께 형성된 얼라인키(17)를 이용하여 노광부에 위치한 마스크와 정배열시킨 다음 노광공정을 진행한다. 이때, 정배열하기 위해 필요한 것은 이전에 형성된 얼라인키(17)이다.Next, an insulating film (not shown) for use as a gate insulating film and a semiconductor layer (not shown) for use as an active layer are sequentially deposited on the substrate 11 including the gate electrode, and then patterned. The alignment mark 17 formed in the formation of the mask is used to perform regular alignment with the mask located in the exposure area, and then the exposure process is performed. At this time, it is necessary to previously align the alignment mark (17).

정배열하기 위해 스캐닝할때, 도 2의 (a), (b)를 참조하면, 얼라인키(17) 즉, 복수개의 얼라인마크(17a)에 반사되는 레이저(21) 조사에 의한 빛의 강도를 이용하여 감지하게 된다.2 (a) and 2 (b), the intensity of light by the irradiation of the laser 21 reflected on the alignment mark 17, that is, a plurality of alignment marks 17a, .

그런데, 이러한 스캐닝을 할때 얼라인키부위의 패턴이 잘못 형성되어 있거나 원하는 피크 치를 가지지 못하므로 마스크와 정배열하지 못해 정상적으로 노광을 진행할 수 없게 된다. However, when such scanning is performed, the pattern of the alignment mark portion is erroneously formed or does not have a desired peak value, so that it is impossible to regularly expose the mask to the normal exposure.

기존의 글라스(glass)기판의 경우, 이물 등에 의한 얼라인 불량은 발생할 수 있으나, 기판 자체에 아무런 패턴이 없기 때문에 얼라인하는 과정에서 기판에 기인한 얼라인 불량은 거의 발생하지 않는다.In the case of a conventional glass substrate, defective alignment due to foreign substances may occur, but since there is no pattern on the substrate itself, alignment defects caused by the substrate hardly occur during the alignment process.

하지만, 도 3에 도시된 바와 같이, 유리기판이 아닌 스테인레스 스틸 (stainless steel; SUS) 또는 기타 다른 금속재질로 구성된 기판의 경우, 기판 자체에 존재하는 스크래치(scratch) 또는 이물 등의 스크래치성 결함(D)으로 인해 정상적으로 얼라인을 할 수 없게 된다.However, as shown in FIG. 3, in the case of a substrate made of stainless steel (SUS) or other metal rather than a glass substrate, scratches or scratch defects D), it is impossible to perform alignment normally.

이러한 문제점을 갖고 있는 기판을 이용한 종래기술에 따른 표시소자 제조방법에 대해 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.A method of manufacturing a display device according to a related art using a substrate having such a problem will now be described with reference to FIGS. 3 to 5. FIG.

도 3은 종래기술에 따른 표시장치의 제조방법에 있어서, 스테인레스 스틸 (stainless steel; SUS)로 구성된 기판(미도시)의 최외곽부에 형성된 얼라인키내에 형성된 복수개의 얼라인마크를 나타낸 평면도이다.3 is a plan view showing a plurality of alignment marks formed in an alignment mark formed in an outermost portion of a substrate (not shown) made of stainless steel (SUS) in a conventional method of manufacturing a display device.

도 4는 종래기술에 따른 표시장치의 제조방법에 있어서, 기판 자체의 표면에 존재하는 스크래치 또는 이물 등의 스크래치성 결함(D)을 나타낸 사진이다.4 is a photograph showing scratch defects (D) such as scratches or foreign substances existing on the surface of the substrate itself in the conventional method of manufacturing a display device.

도 5는 종래기술에 따른 표시장치의 제조방법에 있어서, 기판 자체의 표면에 존재하는 결함(D)과 복수개의 얼라인마크에 레이저 조사시 각 얼라인마크와 결함의 위치에서의 강도 변화를 도시한 그래프이다.FIG. 5 is a graph showing the relationship between the defects D present on the surface of the substrate itself and the intensity variations at the positions of the defects and the respective alignment marks when the laser is irradiated on the plurality of alignment marks It is a graph.

도 3 및 도 4를 참조하면, 서스 기판(미도시; 도 1의 11 참조)상에 표시소자 를 구성하는 박막트랜지스터를 이루는 게이트전극을 포함한 게이트라인(미도시)을 형성하기 위해 서스(SUS)기판(11)상에 게이트라인 형성용 금속층을 증착한후 그 위에 포토레지스트막을 도포한다. Referring to FIGS. 3 and 4, on a susceptive substrate (not shown in FIG. 1) (see FIG. 1), a susceptor (not shown) is formed to form a gate line (not shown) including a gate electrode, A metal layer for forming a gate line is deposited on the substrate 11, and a photoresist film is coated thereon.

그다음, 노광마스크를 이용한 노광 및 현상공정을 진행한후 상기 금속층을 선택적으로 패터닝하여, 도면에는 도시하지 않았지만, 먼저 표시소자를 구성하는 박막트랜지스터를 구성하는 게이트전극을 형성하기 위해 기판(11)상에 금속층 (미도시)을 증착한후 그 위에 포토레지스트막(미도시)을 도포한다.Then, the metal layer is selectively patterned after an exposure and development process using an exposure mask to form a gate electrode on the substrate 11 to form a gate electrode constituting a thin film transistor constituting a display element And a photoresist film (not shown) is coated on the metal layer (not shown).

그다음, 마스크를 이용한 노광 및 현상공정을 진행한후 상기 포토레지스트막을 선택적으로 패터닝하여 포토레지스트막패턴(미도시)을 형성한다.Then, the photoresist film is selectively patterned to form a photoresist film pattern (not shown) after an exposure and development process using a mask is performed.

이어서, 상기 포토레지스트막패턴(미도시)을 마스크로 상기 금속층을 선택적으로 패터닝하여 상기 기판상에 게이트전극(미도시)을 포함한 게이트라인(미도시)을 형성한다.Subsequently, the metal layer is selectively patterned using the photoresist film pattern (not shown) as a mask to form a gate line (not shown) including a gate electrode (not shown) on the substrate.

이때, 도 3 및 도 4에 도시된 바와같이, 상기 게이트전극 형성시에, 후속 공정에서 형성될 층의 패턴을 정확하게 얼라인하기 위해 기준이 되는 얼라인키(align key) 즉, 복수개의 얼라인마크(17a)를 동시에 형성한다. 3 and 4, in order to precisely align the pattern of the layer to be formed in the subsequent process, the align key, that is, a plurality of alignment marks (17a) are simultaneously formed.

또한, 상기 얼라인키(align key)(17)는, 일반적으로, 기판의 최외곽부의 4 지점에 형성하게 된다. 이때, 상기 서스 기판(미도시; 도 1의 11 참조) 자체 표면에는 스크래치(scratch) 또는 이물 등의 스크래치성 결함(D)이 존재한다.In addition, the align key 17 is generally formed at four points of the outermost portion of the substrate. At this time, a scratch defect (D) such as a scratch or a foreign object is present on the surface of the sus substrate (not shown in FIG.

이어서, 상기 게이트전극을 포함한 기판상에 절연막 및 반도체층을 차례로 증착한후 이를 패터닝할때 앞서 형성된 게이트전극 형성시에 함께 형성된 얼라인키 를 이용하여 노광부에 위치한 마스크와 정배열시킨 다음 노광공정을 진행한다. 이때, 정배열하기 위해 필요한 것은 제1 층에서 형성된 얼라인키(17)이다.Next, when an insulating film and a semiconductor layer are sequentially deposited on the substrate including the gate electrode and then patterned, the mask is placed in alignment with the mask located in the exposure unit using the alignment mark formed at the time of forming the gate electrode, and then the exposure process is performed do. At this time, it is necessary to align the layers 17 formed in the first layer.

이렇게 정배열하기 위해 스캐닝할때, 도 5를 참조하면, 얼라인키(17)에서의 레이저(21) 조사에 의해 반사되는 빛의 강도를 이용하여 정배열하기 위한 위치(position)를 감지하게 된다.Referring to FIG. 5, when the laser beam is scanned in order to perform parallel-to-serial scanning, the laser beam is irradiated at the alignment mark 17 to sense the position for the regularization using the intensity of the light.

그런데, 이러한 정배열하기 위한 스캐닝을 할때, 얼라인키(17)에서 반사되는 빛의 강도(intensity) 뿐만 아니라 기판표면에 존재하는 스크래치 또는 이물 등의 스크래치성 결함(defect)(D)에서의 빛의 강도까지 함께 감지하게 된다. However, when scanning is performed in order to perform the orthogonal array, the intensity of light reflected from the alignment mark 17 as well as the intensity of light in a scratch defect (D) such as a scratch or foreign matter existing on the surface of the substrate And strength.

즉, 스테인레스 스틸재질의 기판 자체에 존재하는 스크래치성 결함(D)으로 인해 노광공정에서 노광마스크(photo mask)의 키를 얼라인할때 간섭 현상이 발생하여 정상적인 얼라인공정을 수행할 수 없게 된다.That is, when a key of a photo mask is aligned in an exposure process due to a scratch-resistant defect (D) existing in a substrate made of stainless steel, an interference phenomenon occurs and a normal alignment process can not be performed .

따라서, 이러한 기판표면에 존재하는 스크래치 또는 이물 등의 결함(D)에서의 빛의 강도까지 감지하게 되므로 인해 얼라인키부위의 패턴의 위치가 잘못 인식되어져 결국 마스크와 정배열하지 못해 정상적으로 노광을 진행할 수 없게 된다. Therefore, since the position of the pattern of the alignment mark is erroneously detected due to the fact that the intensity of the light in the defect (D) such as scratches or foreign substances existing on the surface of the substrate is detected, the alignment can not be properly aligned with the mask, do.

그러므로, 서스(SUS) 또는 기타 금속재질의 기판의 경우에는, 기판 자체에 존재하는 스크래치 (scratch) 또는 이물등으로 인해 정상적으로 얼라인을 할 수 없다.Therefore, in the case of a substrate made of SUS or other metal, it can not be aligned normally due to scratches or foreign substances existing in the substrate itself.

결론적으로, 서스 기판상에 게이트전극과 함께 형성된 얼라인키에 그 이후 형성되는 절연층 또는 금속층을 얼라인할때, 해당 층의 투과율이 낮은 경우는 정상적으로 얼라인이 가능하지만, 해당 층의 투과율이 높은 경우는 서스기판의 스크래 치나 이물 등의 스크래치성 결함(D)이 레이저(laser)에 그대로 감지되어 정상적인 얼라인이 불가능하게 된다.As a result, when the insulating layer or the metal layer formed thereafter is aligned on the alignment mark formed on the susceptor substrate together with the gate electrode, if the transmittance of the layer is low, the alignment can be normally performed. However, , Scratch defects (D) such as scratches and foreign matter on the susce substrate are directly detected by the laser, and normal alignment is impossible.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 금속실드패턴(metal shield pattern)으로 얼라인키(key) 부분을 블로킹시켜 표면에 다수의 결함이 존재하는 스테인레스 스틸(stainless steel) 또는 기타 금속재질로 구성된 기판의 스크래치(scratch)성 결함을 가려 주므로써, 얼라인 에러(align error)없이 정상적으로 후속 층을 정확하게 적층하여 소자의 제조공정을 용이하게 수행할 수 있는 표시소자 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a metal shield pattern, The scratch-resistant defects of the substrate made of stainless steel or other metal materials are obscured, so that the succeeding layers can be accurately laminated without aligning errors to easily perform the manufacturing process of the device And a display device manufacturing method.

상기 목적을 달성하기 위한 본 발명에 따른 표시소자 제조방법은, 표면에 다수의 결함이 존재하는 기판상에 제1 도전층을 형성하는 단계; 상기 제1 도전층을 선택적으로 패터닝하여 게이트전극과 얼라인키를 형성하는 단계; 상기 게이트전극과 얼라인키를 포함한 기판상에 게이트절연막과 반도체층을 형성하는 단계; 상기 반도체층을 포함한 기판상에 제2 도전층을 형성하는 단계; 및 포토마스크 얼라인공정을 통해 상기 제2 도전층을 선택적으로 패터닝하여 소스/드레인전극과 상기 얼라인키와 중첩되는 더미패턴을 동시에 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a display device, including: forming a first conductive layer on a substrate having a plurality of defects on a surface thereof; Selectively patterning the first conductive layer to form an alignment mark with the gate electrode; Forming a gate insulating film and a semiconductor layer on the substrate including the gate electrode and the alignment mark; Forming a second conductive layer on the substrate including the semiconductor layer; And patterning the second conductive layer selectively through a photomask alignment process to simultaneously form a source / drain electrode and a dummy pattern overlapping the alignment mark.

여기서, 상기 얼라인키는 상기 기판의 최외곽부의 모서리 지점에 형성된다.Here, the alignment mark is formed at an edge of the outermost portion of the substrate.

상기 얼라인키는 X축 방향의 복수개의 얼라인마크와 Y축 방향의 복수개의 얼라인마크들로 구성된다.The alignment mark is composed of a plurality of alignment marks in the X-axis direction and a plurality of alignment marks in the Y-axis direction.

상기 포토마스크 얼라인공정은, 상기 반도체층을 포함한 기판상에 형성된 제2 도전층상에 포토레지스트막을 형성하는 단계; 상기 얼라인키를 기준으로 포토마스크를 위치시킨 상태에서 레이저 조사에 의한 노광공정 및 현상공정을 진행하는 단계; 상기 노광 및 현상공정을 진행한후 상기 포토레지스트막을 선택적으로 패터닝하여 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 마스크로 상기 제2 도전층을 선택적으로 패터닝하여 소스/드레인전극과 함께 더미패턴을 형성하는 단계를 포함하여 구성된다.Wherein the photomask alignment process comprises: forming a photoresist film on a second conductive layer formed on a substrate including the semiconductor layer; Performing an exposure process and a development process by laser irradiation while the photomask is positioned on the basis of the alignment mark; Forming a photoresist film pattern by selectively patterning the photoresist film after performing the exposure and development processes; And forming a dummy pattern together with the source / drain electrodes by selectively patterning the second conductive layer using the photoresist film pattern as a mask.

상기 기판은 스테인레스 스틸(stainless steel) 또는 기타 다른 금속재질의 기판을 포함하거나, 표면에 다수의 스크래치성 결함이 존재하는 기판을 포함한다.The substrate comprises a substrate of stainless steel or other metallic material, or a substrate on which a plurality of scratchable defects are present.

상기 스크래치성 결함은 상기 포토마스크 얼라인공정을 통해 실시하는 레이저 조사시에 상기 얼라인키와 중첩되는 더미패턴에 의해 감지되지 않는다.The scratch-resistant defect is not detected by the dummy pattern overlapping with the alignment mark during laser irradiation performed through the photomask alignment process.

상기 표시소자 제조방법은, 소스/드레인전극 및 더미패턴이 형성된 기판상에 보호막을 형성하는 단계; 상기 보호막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 보호막상에 상기 콘택홀을 통해 드레인전극과 접속되는 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The display device manufacturing method includes: forming a protective film on a substrate on which a source / drain electrode and a dummy pattern are formed; Selectively removing the protective film to form a contact hole; And forming a pixel electrode connected to the drain electrode through the contact hole on the protective film.

상기에서 설명한 바와같이, 본 발명에 따른 표시소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the method of manufacturing a display device according to the present invention has the following effects.

본 발명에 따른 표시소자의 제조방법은 금속실드패턴(metal shield pattern)으로 얼라인키(key) 부분을 블로킹시켜 표면에 다수의 스크래치성 결함이 존재하는 스테인레스 스틸(stainless steel), 기타 금속재질 또는 투명성 재질로 구성된 기판의 스크래치(scratch)성 결함을 가려 주므로써, 얼라인 에러(align error)없이 정상적으로 후속 층을 정확하게 적층하여 소자의 제조공정을 용이하게 수행할 수 있다.A method of manufacturing a display device according to the present invention is a method of manufacturing a display device in which a key portion is blocked with a metal shield pattern so that a plurality of scratch resistant defects are present on the surface, Since scratch defects of a substrate made of a material are masked, the subsequent layers can be accurately stacked without aligning errors, thereby facilitating the manufacturing process of the device.

이하, 본 발명에 따른 표시소자의 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a display device according to the present invention will be described in detail with reference to the accompanying drawings.

도 6a는 본 발명에 따른 표시장치의 제조방법에 있어서, 스테인레스 스틸(stainless steel; SUS) 기판(미도시)상에 형성된 게이트라인과 기판의 최외곽부에 형성된 얼라인키를 나타낸 평면도이다.6A is a plan view showing a gate line formed on a stainless steel (SUS) substrate (not shown) and an alignment mark formed on the outermost portion of the substrate in the method of manufacturing the display device according to the present invention.

도 6b는 도 6a에 도시된 얼라인키의 "B"부의 확대 평면도로서, X축 방향과 Y축 방향으로 형성된 복수개의 얼라인마크 및 스크래치성 결함(D)을 나타낸 평면도이다.6B is an enlarged plan view of the "B" portion of the alignment mark shown in FIG. 6A, and is a plan view showing a plurality of alignment marks and scratch-resistant defects D formed in the X-axis direction and the Y-

도 7a는 본 발명에 따른 표시소자의 제조방법에 있어서, 스테인레스 스틸(stainless steel; SUS) 기판(미도시)상에 형성된 데이터라인과 소스/드레인전극 및 기판의 최외곽부에 형성된 얼라인키를 나타낸 평면도이다.7A is a cross-sectional view illustrating a data line and source / drain electrodes formed on a stainless steel (SUS) substrate (not shown) and an alignment mark formed on the outermost portion of the substrate, according to an embodiment of the present invention. FIG.

도 7b는 도 7a에 도시된 얼라인키의 "C"부의 확대 평면도로서, X축 방향과 Y축 방향으로 형성된 복수개의 얼라인마크상에 형성된 더미패턴을 나타낸 평면도이다.Fig. 7B is an enlarged plan view of the "C" portion of the alignment mark shown in Fig. 7A, and is a plan view showing a dummy pattern formed on a plurality of alignment marks formed in the X-axis direction and the Y-

도 8은 본 발명에 따른 표시소자의 제조방법에 있어서, 데이터라인 및 소스/ 드레인전극과 함께 형성된 얼라인키의 단면도이다.8 is a cross-sectional view of an alignment mark formed together with a data line and a source / drain electrode in a method of manufacturing a display device according to the present invention.

도 6a 및 도 6b를 참조하면, 표면에 다수의 스크래치 또는 이물 등의 스크래치성 결함(D)이 존재하는 스테인레스 스틸(stainless steel) 즉, 플렉시블 서스 (SUS) 기판(101)상에 표시소자를 구성하는 박막트랜지스터의 게이트라인(105)을 형성하기 위해 서스기판(101)상에 Mo, AlNd, Al, Ti, Ta 또는 이들 합금 물질 또는 기타 다른 금속물질을 스퍼터링방법이나 다른 증착방법으로 증착하여 게이트라인 형성용 제1 금속층(미도시)을 증착한후 그 위에 제1 포토레지스트막(미도시)을 도포한다. 이때, 상기 서스기판(101) 자체의 표면에는 스크래치 또는 이물 등의 스크래치성 결함(D)이 존재한다.6A and 6B, a display device is formed on a stainless steel substrate, that is, a flexible sus (SUS) substrate 101 in which scratch defects (D) such as a large number of scratches or foreign substances are present on the surface Al, Ti, Ta, or alloys thereof or other metal materials are deposited on the susce substrate 101 by sputtering or other deposition method to form the gate lines 105 of the thin film transistors, A first photoresist film (not shown) is coated on the first metal layer (not shown). At this time, scratch defects (D) such as scratches or foreign substances are present on the surface of the susce substrate 101 itself.

여기서는 스테인레스 스틸 재질로 구성된 기판의 경우에 대해 한정하여 설명하고 있지만, 상기 스테인레스 스틸 재질이외에 기타 다른 금속 재질의 기판도 적용가능 하며, 특히 표면에 다수의 스크래치나 이물 등의 스크래치성 결함이 존재하는 기판(예를들어, 유리기판 또는 투명성 절연기판 포함)이면 어떤 기판도 적용가능하다.The present invention is limited to the case of a substrate made of a stainless steel material. However, it is also possible to use a substrate made of other metal other than the stainless steel material. In particular, a substrate having scratches, scratches, (For example, a glass substrate or a transparent insulating substrate), any substrate is applicable.

그리고, 도면에는 도시하지 않았지만, 서스기판(101)상에 제1 금속층(미도시)을 형성하기 전에 절연물질을 이용한 벌크층(미도시; 도 8의 103 참조)을 형성할 수도 있다.Although not shown in the drawings, a bulk layer (not shown in FIG. 8, not shown) using an insulating material may be formed before a first metal layer (not shown) is formed on the suscepter 101.

그다음, 제1 마스크를 통해 상기 제1 포토레지스트막(미도시)에 레이저를 조사하고 상기 제1 포토레지스트막(미도시)을 현상한후 상기 제1 포토레지스트막(미도시)를 선택적으로 제거하여 제1 포토레지스트막패턴(미도시)을 형성한다. Then, a laser is irradiated to the first photoresist film (not shown) through a first mask, and the first photoresist film (not shown) is developed, and then the first photoresist film Thereby forming a first photoresist film pattern (not shown).

이때, 상기 서스기판(101)의 최외곽부의 4지점에도 얼라인키를 형성하기 위한 제1 포토레지스트막패턴(미도시)을 함께 형성한다.At this time, a first photoresist film pattern (not shown) for forming an alignment mark is also formed at four points of the outermost portion of the susceptor substrate 101.

이어서, 상기 게이트라인 형성용 및 얼라인키 형성용 제1 포토레지스트막패턴(미도시)을 마스크로 상기 제1 금속물질층을 선택적으로 패터닝하여 게이트라인 (105)과 얼라인키(107)를 형성한다. Then, the first metal material layer is selectively patterned using the first photoresist film pattern (not shown) for forming the gate lines and the alignment marks to form the gate lines 105 and the alignment marks 107 .

이때, 상기 게이트라인(105) 형성시에 이 게이트라인(105)에서 수직방향으로 연장된 게이트전극(105a)도 함께 형성된다.At this time, at the time of forming the gate line 105, a gate electrode 105a extending vertically in the gate line 105 is also formed.

또한, 상기 얼라인키(107)는 서스기판(101)의 최외곽부인 4 지점에 형성되며, X축 방향의 복수개의 얼라인마크(107a)와 Y축 방향의 복수개의 얼라인마크(107a)들로 구성된다. The alignment mark 107 is formed at four outermost portions of the susceptor substrate 101 and includes a plurality of alignment marks 107a in the X axis direction and a plurality of alignment marks 107a in the Y axis direction .

그다음, 상기 제1 포토레지스트막패턴을 제거한후 상기 게이트라인(105)과 얼라인키(107)를 포함한 서스 기판(101) 전면에 게이트절연막(미도시)과 반도체층 (미도시)을 차례로 증착한다.After the first photoresist film pattern is removed, a gate insulating film (not shown) and a semiconductor layer (not shown) are sequentially deposited on the entire surface of the susceptor substrate 101 including the gate line 105 and the alignment mark 107 .

이어서, 상기 반도체층(미도시)상에 제2 포토레지스트막(미도시)을 도포한후 제2 마스크를 이용한 노광공정 및 현상공정을 진행하고 이어 상기 제2 포토레지스트막(미도시)을 선택적으로 제거하여 제2 포토레지스트막패턴(미도시)을 형성한다.Subsequently, a second photoresist film (not shown) is coated on the semiconductor layer (not shown), and then an exposure process and a developing process using a second mask are performed. Then, the second photoresist film (not shown) To form a second photoresist film pattern (not shown).

그다음, 상기 제2 포토레지스트막패턴을 마스크로 상기 반도체층을 선택적으로 패터닝하여 상기 게이트전극(105a)과 오버랩되는 반도체층패턴(미도시)을 형성한다. Then, the semiconductor layer is selectively patterned using the second photoresist film pattern as a mask to form a semiconductor layer pattern (not shown) overlapping the gate electrode 105a.

이때, 상기 반도체층패턴(미도시)을 형성하는 공정은 위에서와 같이 독립적 으로 별도의 마스크를 사용하여 패터닝하거나 후속 공정에서 형성될 제2금속층과 함께 하나의 마스크를 이용하여 패터닝할 수도 있다.At this time, the process of forming the semiconductor layer pattern (not shown) may be patterned independently using a separate mask as described above, or may be patterned using a single mask together with the second metal layer to be formed in a subsequent process.

이어서, 상기 제2 포토레지스트막패턴(미도시)을 제거한후 상기 반도체층패턴을 포함한 서스기판(101) 전면에 데이터라인(미도시; 도 7a의 111a 참조) 및 소스/드레인전극(미도시; 도 7a의 111b, 111c 참조)을 형성하기 위해 Mo, AlNd, Al, Ti, Ta 또는 이들 합금 물질 또는 기타 다른 금속물질을 스퍼터링방법이나 다른 증착방법으로 증착하여 제 2 금속층(미도시)을 증착한다. After removing the second photoresist film pattern (not shown), a data line (not shown in FIG. 7A) 111a and a source / drain electrode (not shown) are formed on the entire surface of the susceptor 101 including the semiconductor layer pattern. A second metal layer (not shown) is deposited by depositing Mo, AlNd, Al, Ti, Ta, or alloys thereof or other metal materials by a sputtering method or other vapor deposition method to form the first metal layer .

이때, 상기 제2 금속층(미도시)은 상기 서스기판(101)의 최와곽부에 형성된 얼라인키(107)을 포함한 서스기판(미도시) 전면에 형성한다.At this time, the second metal layer (not shown) is formed on the entire surface of the susceptor substrate (not shown) including the alignment mark 107 formed at the outermost portion of the susceptor substrate 101.

그다음, 상기 제2 금속층(미도시)상에 제3 포토레지스트막(미도시)을 도포한후 제3 마스크(미도시)를 이용한 노광공정 및 현상공정을 진행하고 이어 상기 제3 포토레지스트막을 선택적으로 제거하여 제3 포토레지스트막패턴(미도시)을 형성한다. Next, a third photoresist film (not shown) is coated on the second metal layer (not shown), and then an exposure process and a development process using a third mask (not shown) are performed. Then, To form a third photoresist film pattern (not shown).

이때, 상기 제3 포토레지스트막패턴(미도시)은 상기 데이터라인(111a), 소스/드레인전극(111b, 111c)으로 형성될 영역을 포함한 상기 얼라인키(미도시; 도 7a의 107 참조)과 오버랩되는 제2 금속층(미도시)상에 형성된다.In this case, the third photoresist film pattern (not shown) may include the alignment mark (not shown in FIG. 7A) including an area to be formed by the data line 111a and the source / drain electrodes 111b and 111c (Not shown) that overlaps the first metal layer.

이어서, 도 7a를 참조하면, 상기 제3 포토레지스트막패턴(미도시)을 마스크로 상기 제2 금속층을 선택적으로 패터닝하여 데이터라인(111a), 소스/드레인전극 (111b, 111c)을 형성한다.Referring to FIG. 7A, the second metal layer is selectively patterned using the third photoresist film pattern (not shown) as a mask to form a data line 111a and source / drain electrodes 111b and 111c.

이때, 상기 제2 금속층 패터닝시에, 도 7b에 도시된 바와같이, 상기 얼라인 키(107)상측에 있는 제2 금속층 일부도 선택적으로 패터닝되어 더미패턴(111d)이 형성된다.At this time, at the time of patterning the second metal layer, as shown in FIG. 7B, a part of the second metal layer above the alignment key 107 is also selectively patterned to form a dummy pattern 111d.

또한, 서스기판(101)의 스크래치 또는 이물 등의 스크래치성 결함(D)을 가려 주기 위해 소스/드레인전극(111b, 111c) 형성시에 게이트라인(105)과 함께 형성된 얼라인키(107) 상부를 소스/드레인전극 형성용 제2 금속층을 이용하여 덮어 주므로써 게이트전극(105a) 하부의 서스기판(101)의 스크래치성 결함(D)을 가려 주는 역할을 하게 된다.
즉, 소스/드레인전극(111b, 111c) 형성시에 위에서와 같이 얼라인키(107) 부분에 더미패턴(111d)을 추가로 형성해 주므로써 후속 포토(photo) 공정에서 정상적으로 얼라인을 진행할 수 있다.
An upper portion of the alignment mark 107 formed together with the gate line 105 at the time of forming the source / drain electrodes 111b and 111c to cover the scratchy defect D such as scratches or foreign substances on the susce substrate 101 The second metal layer for forming the source / drain electrodes covers the gate electrode 105a, thereby covering the scratch-resistant defect D on the susceptor substrate 101 under the gate electrode 105a.
That is, when forming the source / drain electrodes 111b and 111c, a dummy pattern 111d is further formed on the alignment mark 107 as described above, so that alignment can be normally performed in a subsequent photo process.

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특히, 도 8에 도시된 바와같이, 소스/드레인전극(111b, 111c)을 형성하기 위해 포토마스크를 이용한 얼라인공정을 진행할 때는 얼라인이 정상적으로 진행된다.In particular, as shown in FIG. 8, when the alignment process using the photomask is performed to form the source / drain electrodes 111b and 111c, the alignment proceeds normally.

그 이유는 제1금속층에서 게이트라인(105)과 함께 형성된 얼라인키(107) 상부에 투과율이 낮은 소스/드레인전극 형성용 제2금속층이 증착되어 있는 상태로 얼라인공정을 진행하기 때문에 그 하부의 서스기판(101) 자체의 표면에 존재하는 스크래치나 이물 등의 스크래치성 결함(D)이 레이저(laser) 조사시에 검출되지 않기 때문이다.This is because the alignment process proceeds in a state where the second metal layer for forming the source / drain electrode having a low transmittance is deposited on the alignment mark 107 formed along with the gate line 105 in the first metal layer, This is because scratch defects (D) such as scratches and foreign substances existing on the surface of the susce substrate 101 itself are not detected at the time of laser irradiation.

이렇게 하여, 표시소자를 구성하는 박막트랜지스터의 제조공정을 완료하게 되는데, 이후 진행되는 공정은 적용하는 소자 즉, 액정표시소자(LCD; liquid crystal display device), 유기발광소자(OLED; organic light emitted diode device), 또는 전기영동표시장치(EPD; electrophoretic display device) 등의 종류에 따라 각각의 후속 제조공정 순서에 의해 이루어진다. In this way, the manufacturing process of the thin film transistor constituting the display element is completed. Hereinafter, the processes to be performed are applied to the liquid crystal display device (LCD), the organic light emitting diode (OLED) device, electrophoretic display device (EPD), and the like.

여기서는 금속 재질의 기판을 적용한 표시소자의 제조공정에 의거하여 설명하도록 한다. Here, the manufacturing process of a display device using a metal substrate will be described.

그다음, 도면에는 도시하지 않았지만, 상기 제3 포토레지스트막패턴을 제거한후 서스기판(101) 전체에 보호막(미도시)을 증착한다.Next, a protective film (not shown) is deposited on the entire surface of the susce substrate 101 after removing the third photoresist film pattern.

이어서, 상기 보호막상에 제4 포토레지스트막(미도시)을 도포한후 제4 마스크를 이용한 노광 및 현상공정을 진행하고 이어 상기 제4 포토레지스트막을 선택적으로 패터닝하여 제4 포토레지스트막패턴(미도시)을 형성한다.Subsequently, a fourth photoresist film (not shown) is coated on the protective film, and then an exposure and development process using a fourth mask is performed. Then, the fourth photoresist film is selectively patterned to form a fourth photoresist film pattern ).

이때, 도 6a 및 도 6b에 도시된 바와같이, 상기 서스기판(101)의 스크래치 또는 이물 등의 스크래치성 결함(D)을 가려 주기 위해 소스/드레인전극(도 6a의 111b, 111c 참조) 형성시에 게이트라인(105 참조)과 함께 형성된 얼라인키(107 참조) 상부를 소스/드레인전극 형성용 투과율이 낮은 제2 금속층을 이용하여 덮어 주게 되면, 얼라인 공정을 위한 레이저 조사시에 게이트전극 하부의 서스기판의 스크래치성 결함(D)은 인식되지 않기 때문에 상기 제2 금속층은 상기 스크래치성 결함 (D)을 가려 주는 역할을 하게 되며, 상기 게이트전극 및 얼라이키(107) 상에 제2 금속층이 덮어져 있는 상태에서 얼라인 공정을 위한 레이저(laser) 조사시에 상기 게이트전극 및 얼라인키(107)는 식별이 가능하기 때문에 정상적인 얼라인이 가능하게 된다.6A and 6B, when the source / drain electrodes (see 111b and 111c in FIG. 6A) are formed to cover the scratch defects D such as scratches or foreign substances on the susce substrate 101, When the upper portion of the alignment mark 107 formed with the gate line 105 is covered with the second metal layer having low transmittance for forming the source / drain electrode, Since the scratch-resistant defect (D) of the susceptor substrate is not recognized, the second metal layer serves to cover the scratchy defect (D), and the second metal layer is covered on the gate electrode and the aliquot A normal alignment can be performed because the gate electrode and the alignment key 107 can be distinguished during a laser irradiation for an alignment process.

즉, 도 8에 도시된 바와같이, 소스/드레인전극(미도시; 도 7b의 111b, 111c 참조) 형성시에 얼라인키(107)를 구성하는 복수개의 얼라인마크(107a)상에 더미패턴(111d)이 추가로 형성되어 있어, 제4 마스크를 이용한 포토공정에서도 얼라인공정을 정상적으로 진행할 수 있다.8, a dummy pattern 107a is formed on a plurality of alignment marks 107a constituting the alignment mark 107 at the time of forming the source / drain electrodes (refer to 111b and 111c in FIG. 7B) 111d are additionally formed, so that the alignment process can be normally performed even in the photolithography process using the fourth mask.

그다음, 상기 제4 포토레지스트막패턴(미도시)을 마스크로 상기 보호막(미도시)을 선택적으로 제거하여 상기 드레인전극(111c) 일부를 노출시키는 콘택홀(미도 시)을 형성한다.Then, the protective film (not shown) is selectively removed using the fourth photoresist film pattern (not shown) as a mask to form a contact hole (not shown) exposing a part of the drain electrode 111c.

이어서, 상기 제4 포토레지스트막패턴을 제거한후 상기 서스 기판(101) 전체에 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 또는 기타 다른 투명성 도전물질을 이용하여 투명도전층(미도시)을 증착한다.After the fourth photoresist film pattern is removed, a transparent conductive layer (not shown) is formed on the entirety of the susceptor 101 by using indium-tin-oxide (ITO), indium-zinc- Lt; / RTI >

그다음, 상기 투명도전층상에 제5 포토레지스트막(미도시)을 도포한후 제5 마스크를 이용한 노광 및 현상공정을 진행하고 이어 상기 제5 포토레지스트막을 선택적으로 패터닝하여 제5 포토레지스트막패턴(미도시)을 형성한다.Then, a fifth photoresist film (not shown) is coated on the transparent conductive layer, and then an exposure and development process using a fifth mask is performed. Then, the fifth photoresist film is selectively patterned to form a fifth photoresist film pattern (Not shown).

이때, 전술한 바와같이, 상기 서스기판 자체의 표면에 존재하는 스크래치 또는 이물 등의 스크래치성 결함(D)을 가려 주기 위해 소스/드레인전극패턴 형성시에 게이트라인과 함께 형성된 얼라인키 상부를 소스/드레인전극 형성용 제2 금속물질층을 이용하여 덮어 줌으로써 상기 제2 금속층은 상기 스크래치성 결함(D)을 가려 주는 역할을 하게 된다. At this time, in order to cover the scratch defects (D) such as scratches or foreign substances existing on the surface of the susce substrate itself, the upper portion of the alignment marks formed together with the gate lines at the time of forming the source / The second metal layer covers the scratch-resistant defect (D) by covering the first metal layer with a second metal material layer for forming a drain electrode.

즉, 도 8에 도시된 바와같이, 소스/드레인전극 형성시에 얼라인키(107) 부분에 더미패턴(111d)이 추가로 형성되어 있어, 제5 마스크를 이용한 포토공정에서도 정상적으로 얼라인을 진행할 수 있다. That is, as shown in FIG. 8, a dummy pattern 111d is additionally formed in the alignment mark 107 at the time of forming the source / drain electrodes, and alignment can be normally performed even in the photolithography process using the fifth mask have.

이어서, 도면에는 도시하지 않았지만, 상기 제5 포토레지스트막패턴을 마스크로 상기 투명도전층을 선택적으로 패터닝하여 상기 콘택홀(미도시)을 통해 상기 드레인전극(미도시)과 전기적으로 접촉하는 화소전극(미도시)을 형성한다.Next, although not shown in the drawing, the transparent conductive layer is selectively patterned using the fifth photoresist film pattern as a mask to form a pixel electrode (not shown) electrically contacting the drain electrode (not shown) through the contact hole (Not shown).

이렇게 서스기판상에 박막트랜지스터를 제조하는 공정을 완료하게 된다. This completes the process of manufacturing the thin film transistor on the suscep substrate.

하지만, 본 발명의 설명에서는 표시소자 제조공정에 대해 설명하였지만, 본 발명은 표시소자, 예를들어 전기영동표시소자, 액정표시소자, 유기전계발광소자 등에만 한정되게 실시되는 것이 아니라, 기판 자체 표면에 다수의 스크래치 또는 이물 등의 스크래치성 결함이 존재하는 기판상에 형성되는 박막트랜지스터를 이용한 모든 소자 즉, 반도체소자를 포함하는 기타 소자 등에도 적용가능하다. However, the present invention is not limited to a display device such as an electrophoretic display device, a liquid crystal display device, and an organic electroluminescent device, The present invention can be applied to all devices using thin film transistors, that is, other devices including semiconductor devices, which are formed on a substrate having scratch defects such as a large number of scratches or foreign substances.

도 1a는 일반적인 표시장치의 제조방법에 있어서, 기판의 최외곽부에 형성된 얼라인키를 도시한 평면도이고, 도 1b는 도 1a의 "A"부의 확대 평면도로서, 복수개의 X축방향의 얼라인마크과 Y축방향의 얼라인마크를 나타낸 평면도.1A is a plan view showing an alignment mark formed on the outermost portion of a substrate, and FIG. 1B is an enlarged plan view of an "A" portion of FIG. 1A, Fig. 6 is a plan view showing alignment marks in the Y-axis direction. Fig.

도 2는 일반적인 표시장치의 제조방법에 있어서, 복수개의 얼라인마크의 평면도 및 이들 얼라인마크에 레이저 조사시 각 얼라인마크의 위치에서의 강도 변화를 도시한 그래프.FIG. 2 is a graph showing a plan view of a plurality of alignment marks and a change in intensity at the positions of the respective alignment marks when the laser is irradiated on the alignment marks in a general display device manufacturing method.

도 3은 종래기술에 따른 표시장치의 제조방법에 있어서, 스테인레스 스틸 (stainless steel; SUS) 기판(미도시)의 최외곽부에 형성된 얼라인키내에 형성된 복수개의 얼라인마크를 나타낸 평면도.3 is a plan view showing a plurality of alignment marks formed in an alignment mark formed in the outermost portion of a stainless steel (SUS) substrate (not shown) in a conventional method of manufacturing a display device.

도 4는 종래기술에 따른 표시소자의 제조방법에 있어서, 서스 기판 자체의 표면에 존재하는 스크래치 또는 이물 등의 스크래치성 결함(D)을 나타낸 사진.4 is a photograph showing scratch defects (D) such as scratches or foreign substances existing on the surface of the sus substrate itself in the conventional method of manufacturing a display device.

도 5는 종래기술에 따른 표시소자의 제조방법에 있어서, 서스 기판 자체의 표면에 존재하는 결함(D)과 복수개의 얼라인마크에 레이저 조사시 각 얼라인마크와 결함의 위치에서의 강도 변화를 도시한 그래프.FIG. 5 is a graph showing the relationship between a defect (D) existing on the surface of the sus substrate itself and a plurality of alignment marks, FIG.

도 6a는 본 발명에 따른 표시소자의 제조방법에 있어서, 스테인레스 스틸(stainless steel; SUS) 기판(미도시)상에 형성된 게이트라인과 기판의 최외곽부에 형성된 얼라인키를 나타낸 평면도.6A is a plan view showing a gate line formed on a stainless steel substrate (not shown) and an alignment mark formed on the outermost portion of the substrate in the method of manufacturing a display device according to the present invention.

도 6b는 도 6a에 도시된 얼라인키의 "B"부의 확대 평면도로서, X축과 Y축방향으로 형성된 복수개의 얼라인마크 및 스크래치성 결함(D)을 나타낸 평면도.FIG. 6B is an enlarged plan view of the "B" portion of the alignment mark shown in FIG. 6A, and is a plan view showing a plurality of alignment marks and scratchable defects D formed in the X-axis and Y-axis directions.

도 7a는 본 발명에 따른 표시소자의 제조방법에 있어서, 스테인레스 스틸 (stainless steel; SUS) 기판(미도시)상에 형성된 데이터라인과 소스/드레인전극 및 기판의 최외곽부에 형성된 얼라인키를 나타낸 평면도.7A is a cross-sectional view illustrating a data line and source / drain electrodes formed on a stainless steel (SUS) substrate (not shown) and an alignment mark formed on the outermost portion of the substrate, according to an embodiment of the present invention. Floor plan.

도 7b는 도 7a에 도시된 얼라인키의 "C"부의 확대 평면도로서, X축 방향과 Y축 방향으로 형성된 복수개의 얼라인마크상에 형성된 더미패턴을 나타낸 평면도.Fig. 7B is an enlarged plan view of the "C" portion of the alignment mark shown in Fig. 7A, and is a plan view showing a dummy pattern formed on a plurality of alignment marks formed in the X-axis direction and the Y-

도 8은 본 발명에 따른 표시소자의 제조방법에 있어서, 데이터라인 및 소스/드레인전극과 함께 형성된 얼라인키의 단면도.8 is a cross-sectional view of an alignment mark formed together with a data line and a source / drain electrode in a method of manufacturing a display device according to the present invention.

** 도면의 주요부분에 대한 부호 설명 **[0001] Description of the Prior Art [0002]

101 : 서스(SUS) 기판 105 : 게이트라인101: SUS substrate 105: gate line

105a : 게이트전극 107 : 얼라인키105a: gate electrode 107:

107a : 얼라인마크 111a : 데이터라인107a: alignment mark 111a: data line

111b : 소스전극 111c : 드레인전극111b: source electrode 111c: drain electrode

111d : 더미패턴 111d: dummy pattern

Claims (8)

표면에 다수의 스크래치 또는 이물로 이루어진 스크래치성 결함(D)이 존재하는 기판상에 제1 도전층을 형성하는 단계;Forming a first conductive layer on a substrate on which a plurality of scratches or foreign objects are present in a scratchable defect (D); 상기 제1 도전층을 선택적으로 패터닝하여 게이트전극과 얼라인키를 형성하는 단계;Selectively patterning the first conductive layer to form an alignment mark with the gate electrode; 상기 게이트전극과 얼라인키를 포함한 기판상에 게이트절연막과 반도체층을 형성하는 단계;Forming a gate insulating film and a semiconductor layer on the substrate including the gate electrode and the alignment mark; 상기 반도체층을 포함한 기판상에 투과율이 낮은 제2 도전층을 형성하여 얼라인 공정을 위한 레이저 조사시에 인식되지 않는 상기 다수의 스크래치성 결함(D)을 가려 줌은 물론, 상기 레이저 조사시에 식별이 가능한 상기 게이트전극 및 얼라이키를 덮어 주는 단계; 및The second conductive layer having a low transmittance is formed on the substrate including the semiconductor layer to cover the plurality of scratch-resistant defects (D) which are not recognized during the laser irradiation for the alignment process, Covering the identifiable gate electrode and the aliquot; And 상기 레이저를 이용한 포토마스크 얼라인 공정을 통해 투과율이 낮은 상기 제2 도전층을 선택적으로 패터닝하여 소스/드레인전극과 함께 상기 레이저에 의해 식별이 가능한 상기 얼라인키와 중첩되는 더미패턴을 동시에 형성하는 단계;를 포함하여 구성되는 것을 특징으로 하는 표시소자 제조방법.Selectively patterning the second conductive layer having a low transmittance through a photomask alignment process using the laser to simultaneously form a dummy pattern overlapping with the alignment mark capable of being distinguished by the laser with the source / And a second electrode formed on the first electrode. 제 1항에 있어서, 상기 얼라인키는 상기 기판의 최외곽부의 모서리 지점에 형성되는 것을 특징으로 하는 표시소자 제조방법.The method according to claim 1, wherein the alignment mark is formed at a corner of an outermost portion of the substrate. 제 1항에 있어서, 상기 얼라인키는 X축 방향의 복수개의 얼라인마크와 Y축 방향의 복수개의 얼라인마크들로 구성된 것을 특징으로 하는 표시소자 제조방법.The display device manufacturing method according to claim 1, wherein the alignment mark comprises a plurality of alignment marks in the X-axis direction and a plurality of alignment marks in the Y-axis direction. 제 1항에 있어서, 상기 레이저를 이용한 포토마스크 얼라인공정은,The method according to claim 1, wherein the step of aligning the photomask using the laser comprises: 상기 반도체층을 포함한 기판상에 형성된 제2 도전층상에 포토레지스트막을 형성하는 단계; Forming a photoresist film on a second conductive layer formed on a substrate including the semiconductor layer; 상기 얼라인키를 기준으로 포토마스크를 위치시킨 상태에서 레이저 조사에 의한 노광공정 및 현상공정을 진행하는 단계;Performing an exposure process and a development process by laser irradiation while the photomask is positioned on the basis of the alignment mark; 상기 노광 및 현상공정을 진행한후 상기 포토레지스트막을 선택적으로 패터닝하여 포토레지스트막패턴을 형성하는 단계;Forming a photoresist film pattern by selectively patterning the photoresist film after performing the exposure and development processes; 상기 포토레지스트막패턴을 마스크로 상기 제2 도전층을 선택적으로 패터닝하여 소스/드레인전극과 함께 더미패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 표시소자 제조방법.And forming a dummy pattern together with the source / drain electrodes by selectively patterning the second conductive layer using the photoresist film pattern as a mask. 제 1항에 있어서, 상기 기판은 스테인레스 스틸(stainless steel), 기타 금속재질 또는 투명성 기판을 포함하는 것을 특징으로 하는 표시소자 제조방법.The method of claim 1, wherein the substrate comprises stainless steel, another metal material, or a transparent substrate. 삭제delete 삭제delete 제 1항에 있어서, 상기 제조방법은,The method according to claim 1, 소스/드레인전극 및 더미패턴이 형성된 기판상에 보호막을 형성하는 단계;Forming a protective film on the substrate on which the source / drain electrode and the dummy pattern are formed; 상기 보호막을 선택적으로 제거하여 콘택홀을 형성하는 단계;Selectively removing the protective film to form a contact hole; 상기 보호막상에 상기 콘택홀을 통해 드레인전극과 접속되는 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시소자 제조방법.And forming a pixel electrode connected to the drain electrode through the contact hole on the protective film.
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