KR101376030B1 - Uv radiation recovery of image sensor - Google Patents

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dielectric
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청-렌 선
시우-코 장지안
천-정 장
통-헤르 쉐르
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

According to one embodiment of the present invention, a method comprises: forming a dielectric layer on a first surface of an image sensor substrate; and exposing the dielectric layer to UV radiation. The image sensor substrate includes a photodiode. A structure of one embodiment includes a substrate and a chargeless dielectric. The substrate includes a photodiode. The chargeless dielectric layer is on the first surface of the substrate. The total charge of the chargeless dielectric layer causes an average voltage drop of 0.2 V or less on both ends of the chargeless dielectric layer. [Reference numerals] (60) Forming a dielectric on an image sensor substrate; (62) Exposing the dielectric layer to UV radiation; (64) Measuring the total charge of the dielectric layer; (66) Repeating any previous step as necessary

Description

이미지 센서의 ＵＶ 방사 회복{UV RADIATION RECOVERY OF IMAGE SENSOR}ＵＶ RADIATION RECOVERY OF IMAGE SENSOR}

본 발명은 반도체 분야에 관한 것이다.The present invention relates to the field of semiconductors.

본 출원은 2012년 1월 31일 출원되고 발명의 명칭이 "Dark Current Reduction by Dielectric UV Light Recovery of CMOS Image Sensor"인 미국 가출원 번호 제61/592,955호의 우선권을 주장하며, 이 출원은 그 전체가 참조에 의해 여기에 포함된다.This application claims the priority of US Provisional Application No. 61 / 592,955, filed Jan. 31, 2012, entitled “Dark Current Reduction by Dielectric UV Light Recovery of CMOS Image Sensor,” which is incorporated by reference in its entirety. Included here by

기술이 발전함에 따라, 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide semiconductor) 이미지 센서는 CMOS 이미지 센서에 고유한 특정 이점으로 인해 종래의 CCD(charged-coupled device) 이상으로 인기를 얻고 있다. 특히, CMOS 이미지 센서는 높은 이미지 획득률, 낮은 동작 전압, 낮은 전력 소모, 및 높은 잡음 여유도(noise immunity)를 가질 수 있다. 또한, CMOS 이미지 센서는 로직 및 메모리 디바이스와 동일한 고용적 웨이퍼 공정 라인 상에서 제조될 수 있다. 그 결과, CMOS 이미지 칩은 이미지 센서 그리고 증폭기, A/D 컨버터 등과 같은 모든 필요한 로직을 모두 포함할 수 있다. As technology advances, complementary metal-oxide semiconductor (CMOS) image sensors are gaining popularity over conventional charge-coupled devices (CCDs) due to certain advantages inherent to CMOS image sensors. In particular, CMOS image sensors can have high image acquisition rates, low operating voltages, low power consumption, and high noise immunity. In addition, CMOS image sensors can be fabricated on the same high-volume wafer processing lines as logic and memory devices. As a result, the CMOS image chip can contain all the necessary logic such as image sensors and amplifiers, A / D converters, and so on.

CMOS 이미지 센서는 통상적으로 화소화된(pixelated) 금속 산화물 반도체이다. CMOS 이미지 센서는 통상적으로 감광 화소(픽셀)의 어레이를 포함하며, 이들의 각각은 트랜지스터(스위칭 트랜지스터 및 리셋 트랜지스터), 커패시터, 및 감광 요소(예를 들어, 포토 다이오드(photo-diode))를 포함할 수 있다. CMOS 이미지 센서는 광자를 전자로 전환하기 위해 감광 CMOS 회로를 이용한다. 감광 CMOS 회로는 통상적으로 실리콘 기판에 형성된 포토 다이오드를 포함한다. 포토 다이오드가 광에 노출됨에 따라, 전기 전하가 포토 다이오드에 유도된다. 대상 장면으로부터의 픽셀에 광이 입사될 때 각각의 픽셀은 픽셀에 떨어지는 광의 양에 비례하는 전자를 발생시킬 수 있다. 또한, 전자는 픽셀에서 전압 신호로 전환되고, A/D 컨버터에 의해 디지털 신호로 더 변환된다. 복수의 주변 회로가 디지털 신호를 수신하고 이들을 처리하여 대상 장면의 이미지를 디스플레이할 수 있다. CMOS image sensors are typically pixelated metal oxide semiconductors. CMOS image sensors typically include an array of photosensitive pixels (pixels), each of which includes a transistor (switching transistor and a reset transistor), a capacitor, and a photosensitive element (eg, photo-diode). can do. CMOS image sensors use photosensitive CMOS circuitry to convert photons to electrons. A photosensitive CMOS circuit typically comprises a photodiode formed on a silicon substrate. As the photodiode is exposed to light, an electrical charge is induced in the photodiode. When light is incident on a pixel from the subject scene, each pixel can generate electrons proportional to the amount of light falling on the pixel. Also, the electrons are converted from pixel to voltage signals and further converted to digital signals by the A / D converter. A plurality of peripheral circuits can receive the digital signals and process them to display an image of the subject scene.

CMOS 이미지 센서는 기판의 상부에 형성된 유전체 층 및 상호접속 금속 층과 같은 복수의 추가적인 층을 포함할 수 있으며, 상호접속 층은 포토 다이오드를 주변 회로와 연결하는데 사용된다. CMOS 이미지 센서의 추가적인 층을 갖는 면은 일반적으로 전면(front side)으로 지칭되며, 기판을 갖는 면은 후면(back side)라 지칭된다. 광 경로 차이에 따라, CMOS 이미지 센서는 2개의 주요 범주, 즉 전면 조사(FSI; front-side illuminated) 이미지 센서 및 후면 조사(BSI; back-side illuminated) 이미지 센서로 더 나뉘어질 수 있다. The CMOS image sensor may include a plurality of additional layers, such as a dielectric layer and an interconnect metal layer formed on top of the substrate, wherein the interconnect layer is used to connect the photodiode with the peripheral circuit. The side with the additional layer of the CMOS image sensor is generally referred to as the front side, and the side with the substrate is referred to as the back side. Depending on the light path differences, CMOS image sensors can be further divided into two main categories: front-side illuminated (FSI) image sensors and back-side illuminated (BSI) image sensors.

FSI 이미지 센서에서, 대상 장면으로부터 광이 CMOS 이미지 센서의 전면에 입사되고, 유전체 층과 상호접속 층을 통과하며, 최종적으로 포토 다이오드에 떨어진다. BSI 이미지 센서에서는 광이 CMOS 이미지 센서의 후면에 입사된다. 그 결과, 광은 직접 경로를 통해 포토 다이오드에 부딪힐 수 있다. In an FSI image sensor, light from the subject scene is incident on the front of the CMOS image sensor, passes through the dielectric layer and the interconnect layer, and finally falls to the photodiode. In a BSI image sensor, light is incident on the back of the CMOS image sensor. As a result, light can strike the photodiode through a direct path.

실시예의 방법은 이미지 센서 기판의 제1 면 상에 유전체 층을 형성하고, 유전체 층을 자외선(UV) 방사에 노출시키는 것을 포함한다. 이미지 센서 기판은 포토 다이오드를 포함한다. 실시예의 구조는 기판 및 전하리스(charge-less) 유전체를 포함한다. 기판은 포토 다이오드를 포함한다. 전하리스 유전체 층은 기판의 제1 면 상에 있고, 전하리스 유전체 층의 총 전하는 전하리스 유전체 층 양단에 0.2V보다 작은 평균 전압 강하를 일으킨다. The method of an embodiment includes forming a dielectric layer on a first side of an image sensor substrate and exposing the dielectric layer to ultraviolet (UV) radiation. The image sensor substrate includes a photodiode. The structure of an embodiment includes a substrate and a charge-less dielectric. The substrate includes a photodiode. The chargeless dielectric layer is on the first side of the substrate, and the total charge of the chargeless dielectric layer causes an average voltage drop of less than 0.2V across the chargeless dielectric layer.

본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1은 실시예에 따른 이미지 센서 기판의 단면도이다.
도 2는 실시예에 따라 그 위에 형성된 다양한 유전체 층 및 금속화 패턴을 갖는 이미지 센서 기판이다.
도 3은 실시예에 따른 후면 조사 이미지 센서의 형성에서의 도 2의 이미지 센서 기판의 단면도이다.
도 4는 실시예에 따른 전면 조사 이미지 센서를 형성하기 위한 도 2의 이미지 센서 기판의 단면도이다.
도 5는 실시예에 따라 이미지 센서를 형성하는 방법이다.
도 6a 및 도 6b는 실시예에 따라 각각 UV 방사 노출 전후의 콴톡스(Quantox) 측정의 결과이다. For a more complete understanding of the present embodiments and advantages thereof, reference is now made to the following description taken in conjunction with the accompanying drawings.
1 is a cross-sectional view of an image sensor substrate according to an embodiment.
2 is an image sensor substrate having various dielectric layers and metallization patterns formed thereon according to an embodiment.
3 is a cross-sectional view of the image sensor substrate of FIG. 2 in the formation of a backside illuminated image sensor in accordance with an embodiment.
4 is a cross-sectional view of the image sensor substrate of FIG. 2 for forming a front irradiated image sensor according to an embodiment.
5 is a method of forming an image sensor according to an embodiment.
6A and 6B show the results of Quantox measurements before and after UV radiation exposure, respectively, according to an embodiment.

본 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 개시된 주제를 형성하고 사용하기 위한 구체적 방식을 단지 예시한 것이며 다른 실시예의 범위를 한정하지 않는다. Forming and using this embodiment is described in detail below. It should be understood, however, that this disclosure is directed to providing a number of applicable inventive concepts that may be implemented in a wide variety of specific contexts. The specific embodiments described are merely illustrative of specific ways to form and use the disclosed subject matter, and do not limit the scope of other embodiments.

실시예는 구체적 상황, 즉 전면 조사 이미지 센서 및 후면 조사 이미지 센서에 관련하여 기재될 것이다. 이미지 센서의 다른 다양한 구성에 다른 실시예가 적용될 수 있다. 이미지 센서를 형성하기 위한 방법이 개시되고, 방법은 특정 순서로 기재되어 있지만, 방법 실시예는 임의의 논리적 순서로 수행될 수 있다. Embodiments will be described in the context of specific situations, namely front illuminated image sensors and back illuminated image sensors. Other embodiments may be applied to other various configurations of the image sensor. Although a method for forming an image sensor is disclosed and the method is described in a particular order, the method embodiments may be performed in any logical order.

도 1은 실시예에 따른 이미지 센서 기판(10)의 단면도를 예시한다. 이미지 센서 어레이에서는 복수의 픽셀이 있을 수 있으며, 각각의 픽셀은 실리콘과 같은 반도체 기판에 형성된 포토다이오드를 포함할 수 있다. 실시예에서, 기판(10)은 p 타입 벌크 기판으로부터 성장된 p 타입 에피텍셜 층을 포함할 수 있다. 단순화를 위해, 하나의 픽셀이 다양한 실시예의 세부사항을 명확하게 나타나고자 예시되어 있다. 1 illustrates a cross-sectional view of an image sensor substrate 10 according to an embodiment. There may be a plurality of pixels in the image sensor array, each pixel comprising a photodiode formed on a semiconductor substrate such as silicon. In an embodiment, the substrate 10 may include a p type epitaxial layer grown from a p type bulk substrate. For simplicity, one pixel is illustrated to clearly show the details of various embodiments.

도 1에 도시된 바와 같이, 픽셀은 p 타입 도핑된 영역 및 n 타입 도핑된 영역에 의해 형성된 포토 다이오드(12)를 포함한다. p 타입 도핑된 영역은 웨이퍼의 전면으로부터 이온 주입 공정을 사용함으로써 형성될 수 있다. p 타입 도핑된 영역은 붕소와 같은 p 타입 도핑 재료로 도핑된다. n 타입 도핑된 영역은 웨이퍼의 전면으로부터 이온 주입 공정을 사용함으로써 형성될 수 있다. n 타입 도핑된 영역은 인과 같은 n 타입 도핑 재료로 도핑된다. As shown in FIG. 1, the pixel includes a photodiode 12 formed by a p type doped region and an n type doped region. The p type doped region can be formed by using an ion implantation process from the front side of the wafer. The p type doped region is doped with a p type doping material such as boron. The n type doped region can be formed by using an ion implantation process from the front side of the wafer. The n type doped region is doped with n type doping material such as phosphorus.

셀 p 웰(CPW; Cell p-well) 영역(14)이 포토 다이오드(12)의 대향 면에 형성되고, 딥 p 웰(DPW; deep p-well) 영역(16)이 각각의 CPW 영역(14) 아래에 형성된다. CPW 영역(14) 및 DPW 영역(16)은 붕소 등과 같은 p 타입 도핑 재료로 형성된다. CPW 영역(14)은 DPW 영역(16)의 도핑 농도보다 통상적으로 더 큰 도핑 농도를 갖는다. Cell p-well (CPW) regions 14 are formed on opposite sides of the photodiode 12, and deep p-well (DPW) regions 16 are formed in each CPW region 14. Is formed below. CPW region 14 and DPW region 16 are formed of a p-type doping material such as boron or the like. CPW region 14 typically has a higher doping concentration than that of DPW region 16.

쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)을 형성하도록, 예를 들어 트렌치를 에칭하고 HDP-CVD(high density plasma chemical vapor deposition)을 사용하여 산화물과 같은 유전체 재료로 트렌치를 채움으로써, 아이솔레이션(isolation) 영역(18)이 각각의 CPW 영역(14)에 형성된다. 도 1은 단지 이미지 센서 기판(10)의 예일 뿐이며, 다른 실시예에서 포토 다이오드(12)와 함께 트랜지스터에 대한 컴포넌트와 같은 부가의 컴포넌트를 포함할 수 있는 다양한 다른 구성을 고려해볼 수 있다는 것을 유의하여야 한다. Isolation by forming a trench trench isolation (STI), for example by etching the trench and filling the trench with a dielectric material such as oxide using high density plasma chemical vapor deposition (HDP-CVD). Regions 18 are formed in each CPW region 14. 1 is merely an example of an image sensor substrate 10, and it should be noted that in other embodiments various other configurations may be considered that may include additional components, such as components for transistors, together with the photodiode 12. do.

도 2는 그 위에 형성된 다양한 유전체 층 및 금속화 패턴을 갖는 이미지 센서 기판(10)을 예시한다. 레지스트 보호층(RPL; resist protective layer)(20)이 기판(10) 위에 형성된다. RPL(20)은 화학적 기상 증착(CVD; chemical vapor deposition) 등에 의해 증착된 산화물일 수 있다. 받아들일 수 있는 공정에 의해 형성된 다른 재료가 RPL(20)에 대하여 사용될 수 있다. 에칭 정지 층(ESL; etch stop layer)(22)이 RPL(20) 위에 형성된다. ESL(22)은 CVD 등에 의해 증착된 질화물일 수 있지만, 받아들일 수 있는 공정에 의해 형성된 ESL(22)에 대하여 다른 재료가 사용될 수 있다. 2 illustrates an image sensor substrate 10 having various dielectric layers and metallization patterns formed thereon. A resist protective layer (RPL) 20 is formed on the substrate 10. The RPL 20 may be an oxide deposited by chemical vapor deposition (CVD) or the like. Other materials formed by acceptable processes can be used for the RPL 20. An etch stop layer (ESL) 22 is formed over the RPL 20. The ESL 22 may be a nitride deposited by CVD or the like, but other materials may be used for the ESL 22 formed by an acceptable process.

층간 유전체(ILD; inter-layer dielectric)(24)가 ESL(22) 위에 형성된다. ILD(24)는 CVD, HDP-CVD, 노 증착(furnace deposition) 등, 또는 이들의 조합에 의해 형성된 실리콘 산화물, BPSG(borophosphosilicate glass) 등, 또는 이들의 조합일 수 있다. 받아들일 수 있는 포토리소그래피 기술을 사용하여 컨택이 ILD(24), ESL(22), 및 RPL(20)을 통해 형성될 수 있다. 예를 들어, 포토레지스트가 ILD(24) 상에 스핀온될 수 있고, 광에의 노출을 사용하여 포토레지스트가 패터닝될 수 있다. 층에서의 가능한 상이한 재료들로 인해 다수의 에칭 단계 및 에천트를 포함할 수 있는 에칭 공정은 ILD(24), ESL(22) 및 RPL(20)을 통한 개구를 기판(10)의 특징부로 에칭하는데 패터닝된 포토레지스트를 사용할 수 있다. 포토레지스트를 제거한 후에, 예를 들어 CVD, ALD 등, 또는 이들의 조합을 사용하여, 배리어 층을 갖는 금속과 같은 전도성 재료가 ILD(24) 위에 그리고 개구 안으로 증착될 수 있다. CMP와 같은 연마 및/또는 그라인딩 공정은 과도한 전도성 재료를 제거하고 개구에 컨택을 남길 수 있다. An inter-layer dielectric (ILD) 24 is formed over the ESL 22. The ILD 24 may be silicon oxide, borophosphosilicate glass (BPSG), or the like, formed by CVD, HDP-CVD, furnace deposition, or the like, or a combination thereof. Contacts can be formed through ILD 24, ESL 22, and RPL 20 using acceptable photolithography techniques. For example, the photoresist may be spin on on the ILD 24 and the photoresist may be patterned using exposure to light. Etching processes, which may include multiple etching steps and etchants due to possible different materials in the layer, etch openings through ILD 24, ESL 22 and RPL 20 to features of substrate 10. Patterned photoresist can be used to accomplish this. After removing the photoresist, a conductive material, such as a metal having a barrier layer, may be deposited over the ILD 24 and into the opening, for example using CVD, ALD, or the like, or a combination thereof. Polishing and / or grinding processes, such as CMP, can remove excess conductive material and leave contact in the openings.

금속화 패턴(38) 및 비아(40)를 갖는 그 다음의 금속간 유전체(IMD; inter-metal dielectrics)(26, 28, 30 및 32)가 ILD(24) 위에 형성된다. 각각의 IMD(26, 28, 30 및 32)는 CVD, HDP-CVD, 노 증착 등, 또는 이들의 조합에 의해 형성된 실리콘 신화물, BPSG 등, 또는 이들의 조합일 수 있다. 각각의 IMD(26, 28, 30 및 32)에서의 비아(40) 및 금속화 패턴(38)은 예를 들어 다마신(damascene) 공정을 사용하여 형성될 수 있다. 예시적인 다마신 공정에서, 예를 들어, 포토레지스트가 IMD에 스핀온될 수 있고, 광에의 노출을 사용하여 포토레지스트가 패터닝될 수 있다. 에칭 공정은 패터닝된 포토레지스트를 사용하여 비아 개구의 시작을 형성하도록 부분적으로 IMD를 통해 에칭할 수 있다. 포토레지스트를 제거한 후에, 또다른 포토레지스트가 IMD에 스핀온되어 패터닝될 수 있다. 에칭 공정은 패터닝된 포토레지스트를 사용하여, 예를 들어 아래의 전도성 특징부로, IMD를 통해 비아 개구를 에칭할 수 있고, IMD에서 금속화 패턴에 대한 리세스를 에칭할 수 있다. 배리어 층을 갖는 금속과 같은 전도성 재료가 예를 들어 CVD, ALD 등, 또는 이들의 조합을 사용하여 IMD 위에 그리고 비아 개구 및 금속화 리세스 안으로 증착될 수 있다. CMP와 같은 연마 및/또는 그라인딩 공정은 과도한 전도성 재료를 제거하고 비아(40) 및 금속화 패턴(38)을 비아 개구 및 리세스에 각각 남길 수 있다. IMD(26, 28, 30 및 32)가 각각의 비아(40) 및 금속화 패턴(38)과 함께 순차적으로 형성된다. Subsequent inter-metal dielectrics (IMDs) 26, 28, 30, and 32 with metallization pattern 38 and vias 40 are formed over ILD 24. Each IMD 26, 28, 30, and 32 may be a silicon nitride, BPSG, or the like formed by CVD, HDP-CVD, furnace deposition, or the like, or a combination thereof. Via 40 and metallization pattern 38 in each IMD 26, 28, 30, and 32 may be formed using, for example, a damascene process. In an exemplary damascene process, for example, the photoresist may be spun on the IMD and the photoresist may be patterned using exposure to light. The etching process may use a patterned photoresist to etch partially through the IMD to form the beginning of the via opening. After removing the photoresist, another photoresist may be spun on the IMD and patterned. The etching process may etch the via openings through the IMD, for example with the conductive features below, and etch a recess for the metallization pattern in the IMD. Conductive material, such as a metal having a barrier layer, may be deposited over the IMD and into the via openings and metallization recesses using, for example, CVD, ALD, or the like. Polishing and / or grinding processes such as CMP may remove excess conductive material and leave vias 40 and metallization patterns 38 in the via openings and recesses, respectively. IMD 26, 28, 30 and 32 are formed sequentially with respective vias 40 and metallization patterns 38.

제1 패시베이션(passivation) 층(34)이 상부 IMD(32) 위에 형성되고, 제2 패시베이션 층(36)이 제1 패시베이션 층(34) 위에 형성된다. 패시베이션 층(34 및 36)은 CVD 등에 의해 증착된 실리콘 질화물 등일 수 있다. 명확하게 도시되지 않은 실시예에서 수많은 다른 컴포넌트가 포함될 수 있음을 유의하여야 한다. 예를 들어, 에칭 정지 층은 ILD(24) 및 IMD(26, 28, 30 및 32)의 층들 사이의 다양한 계면 사이에 배치될 수 있다. 또한, 더 많거나 더 적은 수의 IMD가 사용될 수 있다. A first passivation layer 34 is formed over the upper IMD 32 and a second passivation layer 36 is formed over the first passivation layer 34. Passivation layers 34 and 36 may be silicon nitride or the like deposited by CVD or the like. It should be noted that numerous other components may be included in embodiments that are not explicitly shown. For example, an etch stop layer may be disposed between the various interfaces between the layers of ILD 24 and IMD 26, 28, 30, and 32. In addition, more or fewer IMDs may be used.

실시예에서, ILD(24) 및 IMD(26, 28, 30 및 32)를 형성하는 다양한 단계에서, 유전체 층을 포함하는 구조가 자외선(UV) 방사에 노출된다. 다양한 유전체 층, 컨택, 비아, 및 금속화 패턴이 형성될 때, 전하가 유전체 층에 축적될 수 있다. 전하의 일부는 고정 전하(Qf), 인터페이스 트랩 전하(Qit), 벌크 트랩 전하(Qot), 이동 전하(Qm), 및 표면 전하(Qsurf)를 포함한다. 이들 전하는 예를 들어 이온 주입 단계, RIE(reactive ion etch) 동안과 같은 플라즈마 노출, 포토레지스트 스핀온, 및 기타의 결과로서 축적될 수 있다. 많은 양의 이들 전하가 최종 구조에 남게 되면, 이미지 센서의 픽셀은 완전히 어두운(예를 들어, 0 lux) 환경에서와 같이 광에의 노출이 없이도 활성화되게 될 수 있다. 이러한 일이 발생하는 것을 막도록 돕기 위해, 유전체 층 중의 하나 이상은 하나 이상의 유전체 층을 전기적으로 보다 안정적이 되게 하도록 UV 방사에 노출될 수 있다. In an embodiment, at various stages of forming ILD 24 and IMD 26, 28, 30, and 32, a structure comprising a dielectric layer is exposed to ultraviolet (UV) radiation. When various dielectric layers, contacts, vias, and metallization patterns are formed, charge may accumulate in the dielectric layer. Some of the charges include fixed charges Q f , interface trap charges Q it , bulk trap charges Q ot , mobile charges Q m , and surface charges Q surf . These charges can accumulate as a result of plasma exposure, photoresist spin-on, and the like, for example, during ion implantation steps, reactive ion etch (RIE). If a large amount of these charges remain in the final structure, the pixels of the image sensor can be activated without exposure to light, such as in a completely dark (eg 0 lux) environment. To help prevent this from happening, one or more of the dielectric layers may be exposed to UV radiation to make the one or more dielectric layers electrically more stable.

다양한 유전체 층에 축적된 전하는 유전체 층 내의 불포화 결합(dangling bond)으로부터 올 수 있다. 유전체 층을 UV 방사에 노출시킴으로써 UV 방사는 원자 뿐만 아니라 전자에도 영향을 미칠 수 있는 것으로 의심된다. UV 방사를 흡수하는 불포화 결합의 전자들은 자유 전자가 될 수 있다. 그러면 자유 전자는 재조합 또는 여기(excitation)에 의해 보다 안정적인 상태에 있을 수 있다. 반면에, UV 방사는 원자의 전자 전이 에너지를 증가시킬 수 있는 에너지를 제공할 수 있으며, 이는 아마도 보다 안정적인 형태에 있도록 최고준위 점유 분자궤도 또는 최저준위 비점유 분자궤도를 유도할 수 있다. 이는 또한 유전체 내의 베이컨시(vacancy) 수의 감소 또는 증가를 유도할 수 있다. Charges accumulated in the various dielectric layers can come from dangling bonds in the dielectric layer. By exposing the dielectric layer to UV radiation, it is suspected that UV radiation can affect not only atoms but also electrons. Electrons of unsaturated bonds that absorb UV radiation can be free electrons. The free electrons can then be in a more stable state by recombination or excitation. UV radiation, on the other hand, can provide energy that can increase the electron transition energy of an atom, possibly leading to the highest occupied or lowest occupied molecular orbit to be in a more stable form. This can also lead to a decrease or increase in the number of vacancy in the dielectric.

실시예에서는, 각각의 유전체 층의 형성 후에, 모든 유전체 층의 형성 후에만, 또는 각각의 일부 층 후와 노출 없이 몇몇 층을 형성한 후의 조합으로 UV 방사 노출이 사용되는 것을 고려해본다. 실시예에서는, 공정 중의 임의의 시점에서 다양한 유전체가 UV 방사에 노출되는 것을 고려해본다. 또한, 다양한 유전체 층은 한 번 또는 다수 회 노출될 수 있다. 실시예에 따르면 UV 방사 노출은 광범위한 범위의 UV 파장을 망라하는 광역 스펙트럼(broad spectrum) 노출이다. 실시예에서, UV 방사 노출은, 대략 200 nm 내지 대략 450 nm의 파장 범위, 예를 들어 대략 200 nm 내지 대략 250 nm의 파장 범위를 갖는 UV 방사를 포함한다. 실시예에서, UV 방사 노출은 대략 2 분 내지 대략 2시간, 예를 들어 대략 3분 내지 대략 5분, 그리고 예를 들어 200초일 수 있다. 실시예에서, UV 방사 노출이 일어나는 압력은 약 2 torr 내지 약 15 torr 사이이다. 실시예에서, 기판과 UV 방사 소스 사이의 간격은 대략 200 밀 내지 대략 1000 밀 사이일 수 있고, 예를 들어 UV 노출 챔버 내의 아르곤(Ar) 및/또는 헬륨(He)의 유량은 약 2,000 sccm 내지 약 40,000 sccm 사이일 수 있다. 당해 기술 분야에서 통상의 지식을 가진 자에 의해 일상적인 실험에 의해 다른 공정 파라미터가 용이하게 결정될 수 있다. In an embodiment, it is contemplated that UV radiation exposure is used in combination after the formation of each dielectric layer, only after the formation of all dielectric layers, or after the formation of some layers without and after each partial layer. In an embodiment, consideration is given to exposing various dielectrics to UV radiation at any point in the process. In addition, various dielectric layers may be exposed once or multiple times. According to an embodiment, the UV radiation exposure is a broad spectrum exposure covering a wide range of UV wavelengths. In an embodiment, the UV radiation exposure comprises UV radiation having a wavelength range of about 200 nm to about 450 nm, for example about 200 nm to about 250 nm. In an embodiment, the UV radiation exposure can be about 2 minutes to about 2 hours, such as about 3 minutes to about 5 minutes, and for example 200 seconds. In an embodiment, the pressure at which UV radiation exposure occurs is between about 2 torr and about 15 torr. In an embodiment, the spacing between the substrate and the UV radiation source may be between about 200 mils and about 1000 mils, for example, a flow rate of argon (Ar) and / or helium (He) in the UV exposure chamber may range from about 2,000 sccm to It may be between about 40,000 sccm. Other process parameters can be readily determined by routine experimentation by one of ordinary skill in the art.

실시예에 따르면, 유전체 층은 UV 방사 노출 후에 전하리스(charge-less)가 된다(charge-less). 실시예에서, 전하리스 유전체 층은 0.2V보다 작은 유전체 양단에 걸친 평균 전압 강하를 일으키는 총 전하를 갖는다. 테스트된 실시예에서, UV 방사 노출 전에, 유전체 층은, 3.54V의 최대치와 2.42V의 최소치를 가지고 유전체 층 양단에 3.28V의 평균 전압 강하를 일으키는 총 전하를 갖는다. UV 방사 노출 후에, 유전체 층은 0.189V의 최대치와 0.116V의 최소치를 갖는 0.156V의 평균 전압 강하를 갖는다. 다른 실시예에서, UV 방사 노출 후에, 유전체 층은 0.467V의 최대치와 0.107V의 최소치를 갖는 0.181V의 평균 전압 강하를 갖는다. According to an embodiment, the dielectric layer is charge-less after UV radiation exposure. In an embodiment, the chargeless dielectric layer has a total charge causing an average voltage drop across the dielectric less than 0.2V. In the tested embodiment, prior to the UV radiation exposure, the dielectric layer has a total charge that causes an average voltage drop of 3.28V across the dielectric layer with a maximum of 3.54V and a minimum of 2.42V. After UV radiation exposure, the dielectric layer has an average voltage drop of 0.156V with a maximum of 0.189V and a minimum of 0.116V. In another embodiment, after UV radiation exposure, the dielectric layer has an average voltage drop of 0.181V with a maximum of 0.467V and a minimum of 0.107V.

도 3은 실시예에 따라 캐리어(41) 상에 플립되어(flipped) 본딩된 후의 도 2의 이미지 센서 기판(10)의 단면도이다. 도 3에서, 이미지 센서 기판(10)은 후면 조사 이미지 센서를 형성하는데 사용된다. IMD(26, 28, 30, 및 32) 및 패시베이션 층(34 및 36)이 도 2에서 형성되면, 이미지 센서 기판(10)이 캐리어(41) 상에 플립되어 본딩되며, 캐리어(41)는 실리콘, 유리 등일 수 있다. 이미지 센서 기판(10)의 전면은 캐리어(41)와 마주한다. 이미지 센서 기판(10)과 캐리어(41) 사이의 본딩을 달성하도록 다양한 본딩 기술이 채용될 수 있다. 실시예에 따르면, 적합한 본딩 기술은 접착제 본딩, 진공 본딩, 양이온 본딩 등을 포함할 수 있다. 캐리어(41)는 박형화(thinning) 공정의 그라인딩 단계로 인한 힘에 저항하도록 충분한 기계적 지지를 제공할 수 있다. 3 is a cross-sectional view of the image sensor substrate 10 of FIG. 2 after being flipped and bonded onto the carrier 41 according to an embodiment. In FIG. 3, an image sensor substrate 10 is used to form a backside illuminated image sensor. Once the IMD 26, 28, 30, and 32 and passivation layers 34 and 36 are formed in FIG. 2, the image sensor substrate 10 is flipped and bonded onto the carrier 41, the carrier 41 being silicon , Glass, and the like. The front surface of the image sensor substrate 10 faces the carrier 41. Various bonding techniques may be employed to achieve bonding between the image sensor substrate 10 and the carrier 41. According to an embodiment, suitable bonding techniques may include adhesive bonding, vacuum bonding, cationic bonding, and the like. Carrier 41 may provide sufficient mechanical support to resist forces due to the grinding step of the thinning process.

이미지 센서 기판(10)의 후면에 박형화 공정이 적용된다. 실시예에서, 기판은 고농도 도핑된 p 타입 기판이 제거되고 저농도 도핑된 p 타입 에피텍셜 층이 노출될 때까지 박형화된다. 얇은 기판(10)은 더 많은 광이 기판(10)을 통과할 수 있게 해주고 기판(10)에 의해 흡수되지 않고서 기판(10)에 매립된 포토 다이오드(12에 부딪히게 할 수 있다. 박형화 공정은 그라인딩, 연마 및/또는 화학적 에칭과 같은 적합한 기술을 사용함으로써 구현될 수 있다. A thinning process is applied to the rear surface of the image sensor substrate 10. In an embodiment, the substrate is thinned until the heavily doped p-type substrate is removed and the lightly doped p-type epitaxial layer is exposed. The thin substrate 10 may allow more light to pass through the substrate 10 and impinge on the photodiode 12 embedded in the substrate 10 without being absorbed by the substrate 10. The thinning process It can be implemented by using suitable techniques such as grinding, polishing and / or chemical etching.

얇은 P+ 층(42)이 기판(10)의 후면 상에 형성된다. 얇은 P+ 층(42)은 전자로 전환되는 광자의 수를 증가시키도록 박형화된 기판의 후면 상에 형성될 수 있다. P+ 층(42)을 형성하는데 사용되는 P+ 이온 주입 공정은 결정 결함을 야기할 수 있다. 결정 결함을 보수(repair)하고 주입된 P+ 이온을 활성화시키기 위해, 이미지 센서 기판(10)의 후면에 대해 레이저 어닐링 공정이 수행될 수 있다. A thin P + layer 42 is formed on the backside of the substrate 10. A thin P + layer 42 may be formed on the backside of the thinned substrate to increase the number of photons that are converted to electrons. The P + ion implantation process used to form the P + layer 42 may cause crystal defects. In order to repair crystal defects and activate implanted P + ions, a laser annealing process may be performed on the backside of the image sensor substrate 10.

반사 방지 코팅(ARC; anti-reflection coating)(44)이 P+ 층(42) 위에 형성된다. ARC(44)는 CVD 등에 의해 증착되는 실리콘 질화물 등일 수 있다. 컬러 필터 층(46)이 ARC(44) 위에 형성된다. 컬러 필터 층(46)은 특정 파장의 광은 통과시키면서 다른 파장은 반사시킬 수 있도록 사용될 수 있으며, 그리하여 이미지 센서가 포토 다이오드(12)에 의해 수용되고 있는 광의 색상을 결정할 수 있게 해준다. 컬러 필터 층(46)은 적색, 녹색 및 청색 필터와 같이 다양할 수 있다. 시안, 황색, 및 마젠타와 같은 다른 조합도 또한 사용될 수 있다. 컬러 필터 층(46)의 상이한 컬러 수도 또한 다양할 수 있다. 컬러 필터 층(46)은 아크릴과 같은 착색 또는 염색 재료를 포함할 수 있다. 예를 들어, 폴리메틸-메타아크릴레이트(PMMA; polymethyl-methacrylate) 또는 PGMS(polyglycidylmethacrylate)는 착색제 또는 염색제가 컬러 필터 층(46)을 형성하는데 추가될 수 있는 적합한 재료이다. 그러나, 다른 재료가 사용될 수도 있다. 컬러 필터 층(46)은 임의의 적합한 방법에 의해 형성될 수 있다. An anti-reflection coating (ARC) 44 is formed over the P + layer 42. The ARC 44 may be silicon nitride or the like deposited by CVD or the like. Color filter layer 46 is formed over ARC 44. The color filter layer 46 may be used to allow light of a particular wavelength to pass while reflecting other wavelengths, thereby allowing the image sensor to determine the color of the light being received by the photodiode 12. The color filter layer 46 can vary, such as red, green, and blue filters. Other combinations such as cyan, yellow, and magenta can also be used. The number of different colors of color filter layer 46 may also vary. Color filter layer 46 may comprise coloring or dyeing materials, such as acrylic. For example, polymethyl-methacrylate (PMMA) or polyglycidylmethacrylate (PGMS) is a suitable material to which colorants or dyes can be added to form the color filter layer 46. However, other materials may be used. Color filter layer 46 may be formed by any suitable method.

마이크로렌즈 층(48)이 컬러 필터 층(46) 위에 형성된다. 마이크로렌즈 층(48)은 고투과율 아크릴 폴리머와 같이 패터닝되어 렌즈로 형성될 수 있는 임의의 재료로 형성될 수 있다. 실시예에서, 마이크로렌즈 층(48)은 액상 상태의 재료 및 스핀온 기술을 사용하여 형성될 수 있다. 이 방법은 실질적으로 평탄한 표면 및 실질적으로 균일한 두께를 갖는 마이크로렌즈 층(48)을 생성함으로써 마이크로렌즈에 보다 양호한 균일도를 제공하는 것으로 밝혀졌다. CVD, PVD 등과 같은 증착 기술과 같은 다른 방법도 또한 사용될 수 있다. Microlens layer 48 is formed over color filter layer 46. The microlens layer 48 may be formed of any material that can be patterned and formed into a lens, such as a high transmittance acrylic polymer. In an embodiment, the microlens layer 48 may be formed using a liquid phase material and spin-on technique. This method has been found to give microlenses better uniformity by creating a microlens layer 48 having a substantially flat surface and a substantially uniform thickness. Other methods may also be used, such as deposition techniques such as CVD, PVD, and the like.

도 4는 실시예에 따라 전면 조사 이미지 센서를 형성하도록 전면에 대해 공정이 이어지는 도 2의 이미지 센서 기판(10)의 단면도이다. ARC(44)가 제2 패시베이션 층(36) 상에 형성된다. ARC(44)는 도 3에 관련하여 앞서 설명한 바와 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 재료일 수 있다. 컬러 필터 층(46)이 ARC(44) 위에 형성되고, 마이크로렌즈 층(48)이 컬러 필터 층(46) 위에 형성된다. 컬러 필터 층(46) 및 마이크로렌즈 층(48)은 도 3에 관련하여 앞서 설명한 바와 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 재료일 수 있다. 4 is a cross-sectional view of the image sensor substrate 10 of FIG. 2 followed by a process relative to the front surface to form a front irradiated image sensor in accordance with an embodiment. An ARC 44 is formed on the second passivation layer 36. The ARC 44 may be the same or similar material formed by the same or similar process as described above with respect to FIG. 3. Color filter layer 46 is formed over ARC 44, and microlens layer 48 is formed over color filter layer 46. The color filter layer 46 and the microlens layer 48 may be the same or similar materials formed by the same or similar process as described above with respect to FIG. 3.

도 5는 실시예에 따라 이미지 센서를 형성하는 방법이다. 단계 60에서, 유전체 층이 이미지 센서 기판 위에 형성된다. 유전체 층은 도 2에 관련하여 설명된 바와 같이 임의의 RPL(20), ESL(22), ILD(24), IMD(26, 28, 30 및 32) 및 패시베이션 층(34 및 36)일 수 있다. 유전체 층은 컨택, 비아 및/또는 금속화 패턴과 같이 그 안에 형성된 컴포넌트를 가질 수 있다. 단계 62에서, 유전체 층은 도 2에 관련하여 설명된 바와 같이 UV 방사에 노출된다. 단계 64에서, 예를 들어, 콴톡스(Quantox) 측정을 사용함으로써 유전체 층의 총 전하가 측정된다. 단계 66에서, 임의의 단계 60, 62, 및 64가 필요에 따라 반복될 수 있다. 예를 들어, 측정된 총 전하가 충분한 범위 내에 있지 않은 경우, 유전체 층은 단계 62에서 다시 UV 방사에 노출될 수 있다. 또한, 추가적인 유전체 층이 형성될 수 있고, 유전체 층은 마지막 형성 공정 후에 집합적으로 또는 각각의 각 형성 공정 직후에 UV 방사에 노출될 수 있다. 5 is a method of forming an image sensor according to an embodiment. In step 60, a dielectric layer is formed over the image sensor substrate. The dielectric layer may be any RPL 20, ESL 22, ILD 24, IMD 26, 28, 30 and 32 and passivation layers 34 and 36 as described in relation to FIG. 2. . The dielectric layer may have components formed therein, such as contacts, vias, and / or metallization patterns. In step 62, the dielectric layer is exposed to UV radiation as described in relation to FIG. 2. In step 64, the total charge of the dielectric layer is measured, for example by using a Quantox measurement. In step 66, any of steps 60, 62, and 64 can be repeated as needed. For example, if the total charge measured is not within a sufficient range, the dielectric layer may again be exposed to UV radiation in step 62. In addition, additional dielectric layers may be formed, and the dielectric layers may be exposed to UV radiation either collectively after the last formation process or immediately after each respective formation process.

도 6a 및 도 6b는 각각 UV 방사 노출 전후의 콴톡스 측정의 결과를 도시한다. 도 6a에서, 이미지 센서 기판 상에 형성된 유전체 층 상의 5 자리(site)에서의 총 전하가 콴톡스에 의해 측정된다. 도시된 바와 같이, UV 방사 노출 전에 상이한 자리들은 콴톡스에 의해 표면 상에 증착된 가지각색의 전하 양을 갖는다. 도 6b에서, UV 방사 노출 후에 상이한 자리들은 보다 균일한 전하 증착(charge deposition)을 갖고 더 적은 양의 증착된 전하를 갖는다. 6A and 6B show the results of Qantox measurements before and after UV radiation exposure, respectively. In FIG. 6A, the total charge at five sites on the dielectric layer formed on the image sensor substrate is measured by Quantox. As shown, different sites prior to UV radiation exposure have varying amounts of charge deposited on the surface by Quantox. In FIG. 6B, different sites after UV radiation exposure have more uniform charge deposition and less amount of deposited charge.

실시예로는 방법이 있다. 방법은 이미지 센서 기판의 제1 면 상에 유전체 층을 형성하고, 유전체 층을 자외선(UV) 방사에 노출시키는 것을 포함한다. 이미지 센서 기판은 포토 다이오드를 포함한다. 유전체 층을 UV 방사에 노출시키는 동안 유전체 층 위에는 포토레지스트가 없다. An example is a method. The method includes forming a dielectric layer on the first side of the image sensor substrate and exposing the dielectric layer to ultraviolet (UV) radiation. The image sensor substrate includes a photodiode. There is no photoresist over the dielectric layer while exposing the dielectric layer to UV radiation.

다른 실시예로는, 기판에 포토 다이오드를 형성하고, 기판의 제1 면상에 유전체 구조를 증착하고, 유전체 구조를 광역 스펙트럼 UV 방사에 노출시키는 것을 포함하는 방법이 있다. 광역 스펙트럼 UV 방사는 복수의 파장을 갖는 UV 방사를 갖는다. Another embodiment is a method that includes forming a photodiode on a substrate, depositing a dielectric structure on the first side of the substrate, and exposing the dielectric structure to broad spectral UV radiation. Wide-spectrum UV radiation has UV radiation having a plurality of wavelengths.

부가의 실시예로는 기판 및 전하리스(charge-less) 유전체를 포함하는 구조가 있다. 기판은 포토 다이오드를 포함한다. 전하리스 유전체 층은 기판의 제1 면 상에 있고, 전하리스 유전체의 총 전하는 전하리스 유전체 층 양단에 0.2V 보다 작은 평균 전압 강하를 일으킨다. Additional embodiments include structures comprising a substrate and a charge-less dielectric. The substrate includes a photodiode. The chargeless dielectric layer is on the first side of the substrate and the total charge of the chargeless dielectric causes an average voltage drop of less than 0.2V across the chargeless dielectric layer.

본 실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 진정한 의미 및 사상에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 이루어질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 본 명세서에 기재된 공정, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정하고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 추후에 개발될 공정, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 공정, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다.Although the present embodiments and their advantages have been described in detail, it should be understood that various changes, substitutions and alterations can be made therein without departing from the true meaning and spirit of the disclosure as defined by the appended claims. Moreover, the scope of the present application is not intended to be limited to the particular embodiments of the process, machine, manufacture, material composition, means, methods and steps described herein. Those of ordinary skill in the art will readily recognize from the present disclosure that existing or later developed devices that perform substantially the same function or achieve substantially the same result as the corresponding embodiments described herein Process, machine, manufacture, material composition, means, method or step may be utilized in accordance with the present disclosure. Accordingly, the appended claims intend to include within their scope such process, machine, manufacture, material composition, means, method, or step.

10: 이미지 센서 기판
12: 포토 다이오드
14: CPW(Cell p-well) 영역
16: DPW(deep p-well) 영역
18: 아이솔레이션(isolation) 영역
20: 레지스트 보호층(RPL)
22: 에칭 정지 층(ESL)
24: 층간 유전체(ILD)
26, 28, 30, 32: 금속간 유전체(IMD)
38: 금속화 패턴
40: 비아10: image sensor board
12: photodiode
14: cell p-well area
16: deep p-well area
18: isolation area
20: resist protective layer (RPL)
22: etch stop layer (ESL)
24: interlayer dielectric (ILD)
26, 28, 30, 32: intermetal dielectric (IMD)
38: metallization pattern
40: Via

Claims (10)

이미지 센서 기판 - 상기 이미지 센서 기판은 포토 다이오드(photo diode)를 포함함 - 의 제1 면(first side) 상에 유전체 층을 형성하는 단계와;
상기 유전체 층을 자외선(UV; ultraviolet) 방사(radiation)에 노출시키는 단계를 포함하고,
상기 유전체 층을 상기 UV 방사에 노출시키는 동안 상기 유전체 층 위에는 포토레지스트가 없으며,
상기 유전체 층과 상기 이미지 센서 기판 사이에 복수의 유전체 층이 있으며, 상기 복수의 유전체 층도 또한 상기 유전체 층을 상기 UV 방사에 노출시키는 동안 상기 UV 방사에 의해 노출되는 것인 방법. Forming a dielectric layer on a first side of the image sensor substrate, the image sensor substrate comprising a photo diode;
Exposing the dielectric layer to ultraviolet (UV) radiation;
There is no photoresist on the dielectric layer while exposing the dielectric layer to the UV radiation,
And there is a plurality of dielectric layers between the dielectric layer and the image sensor substrate, the plurality of dielectric layers also being exposed by the UV radiation while exposing the dielectric layer to the UV radiation. 청구항 1에 있어서, 상기 유전체 층을 상기 UV 방사에 노출시키는 단계는 상기 유전체 층을 상기 UV 방사에 3분 내지 5분 노출시키는 것을 포함하는 것인 방법. The method of claim 1, wherein exposing the dielectric layer to the UV radiation comprises exposing the dielectric layer to the UV radiation for 3 to 5 minutes. 청구항 1에 있어서, 상기 UV 방사는 200 nm 내지 250 nm 사이의 파장을 갖는 광역 스펙트럼(broad spectrum) 방사를 포함하는 것인 방법. The method of claim 1, wherein the UV radiation comprises broad spectrum radiation having a wavelength between 200 nm and 250 nm. 삭제delete 기판에 포토 다이오드를 형성하는 단계와;
상기 기판의 제1 면 상에 유전체 구조를 성막하는 단계와;
상기 유전체 구조를 광역 스펙트럼 자외선(UV) 방사에 노출시키는 단계를 포함하고,
상기 광역 스펙트럼 UV 방사는 복수의 파장을 갖는 UV 방사를 갖고,
상기 유전체 구조는 복수의 유전체 층을 포함하고, 상기 복수의 유전체 층은 상기 유전체 구조를 상기 광역 스펙트럼 UV 방사에 노출시키는 동안 상기 광역 스펙트럼 UV 방사에 의해 노출되는 것인 방법. Forming a photodiode on the substrate;
Depositing a dielectric structure on the first side of the substrate;
Exposing the dielectric structure to broad spectrum ultraviolet (UV) radiation;
The broad spectrum UV radiation has UV radiation having a plurality of wavelengths,
The dielectric structure comprises a plurality of dielectric layers, wherein the plurality of dielectric layers are exposed by the broad spectral UV radiation while exposing the dielectric structure to the broad spectral UV radiation. 포토 다이오드를 포함하는 기판과;
상기 기판의 제1 면 상의 전하리스(charge-less) 유전체 층으로서, 상기 전하리스 유전체 층의 총 전하는 상기 전하리스 유전체 층 양단에 0.2V보다 작은 평균 전압 강하를 일으키는 것인 전하리스 유전체 층을 포함하는 구조. A substrate comprising a photodiode;
A charge-less dielectric layer on the first side of the substrate, wherein the total charge of the chargeless dielectric layer causes an average voltage drop less than 0.2V across the chargeless dielectric layer Structure. 청구항 6에 있어서, 복수의 전하리스 유전체 층을 더 포함하는 구조. The structure of claim 6, further comprising a plurality of chargeless dielectric layers. 청구항 6에 있어서, 상기 전하리스 유전체 층은 층간 유전체 또는 금속간 유전체인 것인 구조. The structure of claim 6, wherein the chargeless dielectric layer is an interlayer dielectric or an intermetallic dielectric. 청구항 6에 있어서,
컬러 필터와;
렌즈를 더 포함하고,
상기 컬러 필터는 상기 전하리스 유전체 층과 상기 렌즈 사이에 배치되는 것인 구조. The method of claim 6,
A color filter;
Further includes a lens,
The color filter is disposed between the chargeless dielectric layer and the lens. 청구항 6에 있어서,
상기 기판의 제2 면 - 상기 제2 면은 상기 제1 면의 반대임 - 상의 컬러 필터와;
상기 컬러 필터 상의 렌즈를 더 포함하는 구조.The method of claim 6,
A color filter on a second side of the substrate, the second side opposite to the first side;
And a lens on the color filter.
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