KR101363585B1

KR101363585B1 - 마이크로프로세서용 구성가능한 캐시

Info

Publication number: KR101363585B1
Application number: KR1020097014666A
Authority: KR
Inventors: 로드니 제이. 페사벤토; 그레그 디. 라티; 조셉 더블유. 트리스
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2006-12-15
Filing date: 2007-12-14
Publication date: 2014-02-13
Also published as: EP2095243B1; US20080147978A1; US7966457B2; TWI456390B; WO2008076896A2; WO2008076896A3; KR20090105928A; EP2095243A2; TW200834309A

Abstract

중앙처리장치용 캐시 모듈은, 메모리로 연결된 캐시 제어 유닛; 및 상기 제어 유닛 및 상기 메모리로 연결된 캐시 메모리를 포함하고, 상기 캐시 메모리는 복수의 캐시 라인들을 포함하고, 각 캐시 라인은 순차적으로 나올 명령들을 저장하기 위한 스토리지 영역 및 관련 제어 비트들을 포함하고, 상기 복수의 캐시 라인들 중 적어도 하나의 캐시 라인은 소정의 브랜치 명령이 나온 경우에 상기 캐시 라인의 자동 로킹 기능을 세트될 때 제공하는 적어도 하나의 브랜치 트레일 제어 비트를 포함한다.

Description

마이크로프로세서용 구성가능한 캐시{CONFIGURABLE CACHE FOR A MICROPROCESSOR}

본 발명은 마이크로프로세서 또는 마이크로컨트롤러용 구성가능한 캐시에 관한 것이다.

파이프라인 마이크로프로세서 구조의 애로점은 메모리 시스템의 긴 액세스 시간이다. 이 문제를 해결하기 위한 종래의 접근방식들은 큰 캐시들을 사용하고 초기 긴 메모리 액세스 시간 후에 클록당 다수의 데이터 워드들을 전송한다. 소형의 마이크로컨트롤러 디자인들은 온 칩일 수 있는 캐시량이 한정되어 있어, 작은 메모리에서의 높은 처리량을 지원할 수 있지만, 대형 사이즈에서의 긴 대기 시간을 지원할 수 없다. 따라서, 마이크로컨트롤러 또는 마이크로프로세서를 위한 구성가능한 캐시에 대한 요구가 있다.

일실시예에 따르면, 중앙처리장치용 캐시 모듈은, 메모리에 연결된 캐시 제어 유닛; 및`상기 제어 유닛 및 상기 메모리에 연결된 캐시 메모리를 포함하고,`상기 캐시 메모리는 복수의 캐시 라인들을 포함하고, 각 캐시 라인은 순차적으로 나올 명령들과 관련 제어 비트를 저장하기 위한 스토리지 영역을 포함하고, 상기 복수의 캐시 라인들 중 적어도 하나의 캐시 라인은 적어도 하나의 브랜치 트레일 제어 비트를 포함하며, 상기 적어도 하나의 브랜치 트레일 제어 비트가 설정되었을 때 만약 소정의 브랜치 명령이 나온다면 상기 캐시 라인의 자동 로킹 기능을 제공한다.

추가 실시예에 따르면, 상기 적어도 하나의 캐시 라인은 상기 캐시 라인을 수동 또는 자동으로 로킹하기 위한 로킹 제어 비트를 더 포함할 수 있다. 추가 실시예에 따르면, 각 캐시 라인은 상기 캐시 라인의 유효성을 나타내는 관련 제어 비트를 더 포함할 수 있다. 추가 실시예에 따르면, 각 캐시 라인은 상기 캐시 라인이 명령 캐시 라인 또는 데이터 캐시 라인으로 사용되는 지를 나타내는 관련 제어 비트를 더 포함할 수 있다. 추가 실시예에 따르면, 각 캐시 라인은 어드레스 요구와 비교되는 관련 어드레스 태그 비트 필드, 사용되는 마스크를 저장하기 위한 관련 마스크 비트 필드 및 상기 마스크 비트 필드에 따라 상기 캐시 라인의 관련 어드레스 태그의 비트들을 마스킹하기 위한 마스킹 유닛을 더 포함할 수 있다. 추가 실시예에 따르면, 캐시 모듈은 상기 메모리 및 상기 캐시 메모리에 연결된 프리페치 유닛을 더 포함하고, 상기 프리페치 유닛은 상기 메모리에서 다른 캐시 라인으로 명령들을 로드하도록 설계되고, 상기 명령들은 상기 캐시 라인에서 현재 나오는 명령들에 순차적이다. 추가 실시예에 따르면, 상기 프리페치 유닛은 인에이블 또는 디스에이블로 제어가능하다. 추가 실시예에 따르면, 어느 캐시 라인이 오버라이트될 지를 판정하기 위해 최소 최근 사용 알고리즘이 사용될 수 있다.

또 하나의 실시예에 따르면, 중앙처리장치용 캐시를 동작시키기 위한 방법은, 복수의 순차 명령들을 상기 캐시의 캐시 라인에 저장하는 단계; 상기 캐시 라인을 위한 브랜치 트레일 기능을 세팅하는 단계; 및 상기 캐시 라인으로부터 페치된 명령들을 실행하는 단계를 포함하고, 상기 캐시 라인은 서브루틴 콜링시에 자동적으로 로킹된다.

추가 실시예에 따르면, 상기 캐시 라인의 자동 로킹 단계는 서브루틴을 콜링하는 명령이 상기 캐시 라인에서 마지막 명령이면 수행되지 않을 수 있다. 추가 실시예에 따르면, 이 방법은 상기 서브루틴으로부터의 리턴시 상기 캐시 라인을 위한 상기 로킹을 리셋하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 서브루틴은 상기 캐시 라인에 포함된 명령의 실행시 상기 서브루틴이 콜링될 수 있다. 추가 실시예에 따르면, 상기 서브루틴은 인터럽트를 통해 콜링될 수 있다.

또 하나의 실시예에 따르면, 중앙처리장치용 캐시를 동작시키기 위한 방법은, 복수의 캐시 라인들 - 각 캐시 라인은 명령들 또는 데이터와 해당 캐시 라인의 기능을 제어하기 위한 복수의 제어 비트들을 구비함 - 을 제공하는 단계; 복수의 순차 명령들을 상기 복수의 캐시 라인들 중 하나의 캐시 라인에 저장하는 단계; 및 상기 캐시 라인의 상기 복수의 제어 비트들 내의 브랜치 트레일 기능 비트가 설정되고, 상기 캐시 라인에 저장된 명령들의 실행 동안 서브루틴이 콜링되면 상기 캐시 라인을 자동적으로 로킹하는 단계를 포함할 수 있다.

추가 실시예에 따르면, 이 방법은 상기 서브루틴으로부터의 리턴시 상기 캐시 라인을 위한 상기 브랜치 트레일 기능을 리셋하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 이 방법은 상기 복수의 제어 비트들 내의 로크 제어 비트에 의해 캐시 라인의 수동 로킹 기능을 제공하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 이 방법은 상기 복수의 제어 비트들 내의 타입 제어 비트에 의해 명령들 또는 데이터를 저장하는데 캐시 라인이 사용되는 지를 나타내는 타입 기능을 제공하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 이 방법은 상기 복수의 제어 비트들 내의 유효성 제어 비트에 의해 캐시 라인에 저장된 컨텐츠의 유효성을 나타내는 캐시 라인의 유효성 기능을 제공하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 이 방법은 각 캐시 라인에 관련 어드레스 태그 필드의 비트들을 마스킹하기 위한 복수의 비트들을 제공하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 이 방법은 상기 캐시 라인에 저장된 명령의 실행시 메모리에 저장된 명령들을 프리페치하여 상기 캐시 라인에 저장된 명령들로 순차적으로 초기화하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 프리페치된 명령들은 최소 최근 사용 알고리즘에 의해 판정된 캐시 라인에 저장될 수 있다. 추가 실시예에 따르면, 이 방법은 적어도 하나의 캐시 라인에 명령 루프를 포함하는 명령 스트림을 저장하고 상기 캐시 라인을 오버라이트로부터 로킹하는 단계를 더 포함할 수 있다. 추가 실시예에 따르면, 이 방법은 복수의 캐시 라인들에 순차 명령들을 저장하고 명령 루프를 이루는 명령들을 포함하는 모든 캐시 라인들을 로킹하는 단계를 더 포함할 수 있다.

첨부한 도면과 관련하여 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있다.

도 1은 제1 실시예의 구성가능한 캐시를 나타낸 도면이다.

도 2는 도 1의 실시예에 따른 캐시 메모리 섹션들의 상세도이다.

도 3은 제2 실시예의 구성가능한 캐시를 나타낸 도면이다.

도 4는 도 3의 실시예에 따른 캐시 메모리의 캐시 라인들의 상세도이다.

도 5는 캐시의 실시예의 제어 함수들에 사용되는 예시적인 레지스터를 나타낸 도면이다.

도 6은 실시예들 중 하나에 따른 캐시 라인의 컨텐츠를 매핑하는 추가 레지스터들을 나타낸 도면이다.

도 7은 소정 신호들을 발생시키는데 사용되는 로직 회로를 나타낸 도면이다.

도 8은 간략화된 캐시 액세스 프로세스를 나타낸 흐름도이다.

본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 본 발명의 실시예가 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 것과 같은 모든 수정물 및 등가물을 포함하려 한다.

일반적으로 표준 MCU(microcontroller units)는 8 비트 또는 16 비트 마이크로프로세서 코어를 포함한다. 최근에야 32 비트 코어가 MCU 아레나에 들어갔다. 이러한 모든 코어들은 캐시를 갖지 않는다. 복잡한 고성능 32비트 마이크로컨트롤러만 캐시를 가질 수 있다. 이는 캐시들이 크고 MCU에 비해 고가이기 때문이다. 개시된 실시예들은 작동중에 구성가능하고 MCU 애플리케이션에 최적의 캐시 깊이를 제 공하면서 프리페치 및 브랜치 트레일 버퍼로서 작용할 수 있는 중간적인 소형의 구성가능한 캐시를 제공한다.

일실시예에 따르면, 캐시는 매우 유연하게 동작되도록 구성가능하게 디자인될 수 있다. 예를 들면, 소형 루프 최적화에 유용한 캐시로서 확실히 동작하도록 프로그램될 수 있다. 이 때문에, 루프를 포함하는 개개의 캐시 라인들은 수동으로 로킹될 수 있다. 또한, 함수 콜 리턴을 가속시킬 수 있는 링크된 브랜치 히스토리 스토리지를 위해 소정 개수의 캐시 라인들, 예를 들면 라인들의 절반까지를 전용할 수 있다. 마지막으로, 첫번째 명령이 캐시 라인에서 나온 경우에 최근 최소 사용 캐시 라인에 순차적인 프로그램 정보를 프리페치하도록 구성될 수 있다. 마이크로프로세서가 프로그램 명령들을 사용할 수 있는 속도의 두배로 프로그램 명령들을 프리페치함으로써, 메모리 시스템은 프로그램 명령 흐름의 정지없이 프로그램 데이터를 페치하도록 이용가능한 대역폭을 제공한다. 실제적으로, 모든 프로그램 데이터 페치가 투명한 것은 아니다. 다른 실시예들에 따른 캐시 디자인 접근방식은 고지연, 고 효율 와이드 메모리와 결합된 저 지연 캐시의 특징의 밸런스를 제공함으로써 성능을 개선시키기 위한 메커니즘을 제공한다.

일실시예에 따르면, 캐시는 런타임 및 작업중 구성가능한 완전히 연상적인 캐시가 되도록 디자인될 수 있다. 도 1은 일실시예의 구성가능한 캐시(100)의 블록도를 나타낸다. 커플링 버스(110a 및 110b)는 마이크로컨트롤러 또는 마이크로프로세서의 중앙처리장치(CPU)에 캐시를 연결한다. 캐시(100)는 명령 캐시 섹션(130) 및 데이터 캐시 섹션(140)에 연결된 캐시 컨트롤러(120)를 포함한다. 각 명령 캐시 섹션은 명령 메모리에 적절하고 연상적인 예를 들어 라인 형태의 제어 비트들 및 태그들을 포함하며, 여기서 라인은 복수의 워드들을 저장하기 위한 스토리지 영역을 포함할 수 있다. 예를 들면, 워드는 길이가 16 비트일 수 있고 명령 캐시(130)내의 라인은 4 더블 워드인 4x32 비트를 가질 수 있다. 일실시예에 따르면, 소형 명령 캐시(130)는 이러한 라인들을 4개 포함할 수 있다. 다른 실시예들에 따르면, 개개의 프로세서의 디자인에 따라 다른 구성은 보다 유리할 수 있다. 일실시예에 따르면, 데이터 캐시 섹션(140)은 명령 캐시 디자인(130)과 유사하게 디자인될 수 있다. 디자인 모델에 따라, 개별적인 데이터 및 명령 캐시 섹션(130 및 140)은 예를 들어 하버드 구조를 갖는 프로세서에서 유용한 만큼 바람직할 수 있다. 하지만, 종래의 폰 노이만 타입 마이크로프로세서에서, 동일한 메모리로부터 명령들 및 데이터를 캐싱할 수 있는 혼합 캐시가 사용될 수 있다. 도 1은 하버드 구조를 갖는 프로세서에 따른 명령 및 데이터 캐시(130,140)에 연결된 프로그램 플래시 메모리(160)(PFM)만을 나타낸다. 데이터 메모리는 하버드 구조에서 개별적으로 연결되거나 혹은 메모리(160)는 폰 노이만 구조에서 사용된 것과 같이 통일된 명령/데이터 메모리일 수 있다. 멀티플렉서(150)는 예를 들어 캐시 컨트롤러(120)에 의해 제어되고 캐시 메모리(130,140)에 저장된 데이터/명령을 버스(110b)를 통해 CPU에 제공한다.

도 2는 일실시예에 따른 명령 캐시(130) 및 데이터 캐시 구조의 상세도이다. 이 배치는 명령 및 데이터를 위한 개별적인 캐시를 다시 나타낸다. 캐시의 각 라인은 데이터/명령 스토리지 영역 및 복수의 연상 제어 및 태크 비트들, 예를 들어 IFM, TAG, 및 BT를 포함한다. IFM은 예를 들어 하기에 보다 상세히 설명된 데이터/명령 캐시 데이터의 시작 어드레스를 포함하는 소정 비트의 어드레스 태그 필드 TAG를 마스킹하기 위해 사용될 수 있는 특정 마스크를 나타낸다. 각 라인은 도 2에 도시한 바와 같이 4x32 비트의 명령/데이터 캐시를 포함할 수 있다. 태그 필드는 셀제 어드레스 뿐만 아니라 각 캐시 라인의 유효성을 나타내는 추가 비트들, 로킹, 타입 등을 포함할 수 있다. 또한, 도 2에 도시한 바와 같이, 각 캐시 라인에 브랜치 테일 비트 BT가 제공된다. 이 비트가 설정되면, CPU는 서브루틴 콜 명령이 각 캐시 라인에서 실행되고 그 명령이 라인에서의 마지막 명령이 아닐 때마다 연상 캐시 라인을 자동적으로 로킹할 수 있다. 이러한 경우에, 각 캐시 라인은 자동적으로 로킹되고 각 콜 명령에 이은 명령들은 하기에 보다 상세히 설명된 바와 같이 프로그램이 개개의 서브루틴에서 리턴되면 캐시내에 존재할 것이다.

도 3은 다른 실시예의 구성가능한 캐시를 나타낸다. 캐시 컨트롤러(120)는 캐시의 모든 기능들을 위해 제어 신호들 및 정보를 제공한다. 예를 들면, 캐시 컨트롤러(120)는 캐시 컨트롤러(120) 및 캐시 컨트롤러에 의해 제공된 프리-페치 태그(330)로부터의 데이터를 처리하는 히트 로직(320)으로 연결된 TAG 로직(310)을 제어한다. 히트 로직은 각 라인이 예를 들어 명령/데이터 스토리지에 대하여 4x32 비트 더블 워드를 포함하는 예를 들어 16 라인의 데이터/명령 메모리를 이 실시예에서 포함하는 캐시 메모리(350)를 어드레싱하는 캐시 라인 어드레스 인코더(340)를 제어하는 신호를 발생시킨다. 프로그램 플래시 메모리(160)는 캐시 라인 어드레스 인코더(340)에 연결된 프리-페치 유닛(360)을 통해 캐시 컨트롤러(120) 및 캐시 로 연결된다. 프리-페치 유닛(360)은 직접적으로 또는 버퍼를 통해 캐시 라인 어드레스 인코더(340)에 의해 어드레싱되는 것과 같이 캐시 메모리(350)의 각 캐시 라인으로 명령들을 전달한다. 이 때문에, 프리-페치 유닛(360)은 개개의 캐시 라인의 스토리지 영역으로 전달될 명령을 저장할 수 있는 하나 이상의 버퍼들을 포함할 수 있다. 멀티플렉서(150)는 캐시 메모리(350)내에 있는 또는 유닛(360)의 프리페치 버퍼로부터의 개개의 바이트/워드/더블 워드를 선택하고 그것을 CPU 버스(110b)에 제공하도록 제어된다.

도 4는 캐시 메모리(350)의 상세도이다. 이 실시예에서, 16개의 캐시 라인이 제공된다. 각 라인은 복수의 제어 비트들 및 4x32 비트 명령/데이터 스토리지 영역(Word0 - Word3)을 포함한다. 제어 비트들은 마스크 MASK, 어드레스 태그 TAG, 유효성 비트 V, 로크 비트 L, 타입 비트 T, 및 브랜치 트레일 비트 BT를 포함한다. 마스크 MASK는 하기에 보다 상세히 설명된 바와 같이 히트 로직(320)에 의한 비교 동안 어드레스 태그 TAG의 선택된 비트들의 마스킹을 제공한다. 그 때문에, 어드레스 태그 TAG는 메모리(160)에서 캐시 라인의 시작을 나타낸다. 하기에 보다 상세히 설명된 바와 같이, 어드레스 태그 TAG는 읽기 및 쓰기가 가능하고 사용자에 의해 쓰여질 때 프리-페치 기능을 강제할 것이다. 유효성 비트 V는 관련 캐시 라인에서의 엔트리들이 유효하다는 것을 나타낸다. 이 비트는 사용자에 의해 변경될 수 없으며 자동적으로 세트 또는 리셋된다. 로크 비트 L은 캐시 라인이 로크되었는 지를 나타내며, 따라서 오버라이트될 수 없다. 이 비트는 하기에 설명한 브랜치 트레일 기능과 관련하여 사용자에 의해 변경되거나 혹은 자동적으로 세트될 수 있다. 비트 T는 캐시 라인의 타입, 즉 캐시 라인이 명령 캐시 라인 또는 데이터 캐시 라인으로 사용되는 지를 나타낸다. 이 비트는 캐시의 매우 유연한 할당 및 구성을 가능하게 하는 사용자에 의해 변경되도록 디자인될 수 있다. 소정 캐시 라인들을 데이터 캐시 라인들로 지정하기 위해 단일 할당가능 비트 T를 이용하는 대신에, 일반적인 구성 레지스터가 사용되어 캐시 데이터로 사용된 소정 개수의 라인들을 정의하는 반면에 나머지 캐시 라인들은 명령 캐시를 위해 사용될 것이다. 이러한 실시예로, 비트 T는 어느 캐시 라인들이 지정된 데이터 캐시 라인들로 세트되었는 지를 나타내기 위해 제공될 수 있으며, 따라서 이러한 실시예에서 변경될 수 없다. 후술한 바와 같이, 일실시예에 따른 캐시는 예를 들어 데이터 캐시 목적을 위해 노 캐시 라인, 1, 2, 또는 4 캐시 라인을 전용하도록 구성될 수 있다. 따라서, 이러한 할당은 캐시를 두 부분으로 나눌 수 있으며, 예를 들면, 데이터 캐시 라인들은 할당된 라인들의 개수에 따라 캐시의 하부에서 위쪽으로 할당될 수 있다. 보다 많은 데이터 캐시 라인들을 갖는 다른 구성들이 물론 가능하며 개개의 캐시 디자인에 의존한다. 따라서, 세트되면, 비트 T는 이 라인이 데이터 캐싱을 위해 사용된다는 것을 나타낸다.

도 7은 브랜치 트레일 기능을 구현하기 위해 사용될 수 있는 로직 회로의 실시예를 나타낸다. 상술한 브랜치 트레일 비트(750)는 서브루틴으로 분기되고 리턴될 서브루틴 명령, 트랩, 인터럽트, 또는 다른 명령이 캐시 라인에서 실행되고 라인에서 마지막 명령이 아닌 경우에 관련 캐시 라인을 자동적으로 로크하는데 사용된다. 세트되면, CPU는 콜 서브루틴 타입 명령이 실행되고 프로그램이 그 선형 실 행 시퀀스로부터 분기할 때 로직 게이트(760)를 통해 비트(740)를 세팅함으로써 관련 라인을 자동적으로 로크할 수 있다. 이러한 서브루틴 타입 명령의 실행은 실행 유닛에서 검출되고 신호(770)에 의해 로직 게이트(760)에 알릴 수 있다. 이 함수성은 아직 실행되지 않았지만 프로그램이 각 서브루틴에서 리턴되면 실행될 캐시 라인에서 적어도 하나의 명령이 남아 있을 때 인에이블된다. 이러한 명령이 캐시 라인의 마지막 메모리 공간에 배치되어 있는 경우에, 다음 명령이 다른 캐시 라인에 있거나 또는 캐시에 아직 없을 수 있기 때문에 자동적으로 로크되는 캐시 라인에서는 포인트가 없을 것이다. CPU는 비트(750)가 각 서브루틴의 실행에 따라 세트되거나 또는 검출 신호(770)에 의해 로직 게이트(760)에 알려지는 콜을 인터럽트할 때 로크 비트(740)를 자동적으로 세트 및 리셋한다.

도 5 및 6은 구성가능한 캐시의 행동 및 함수성을 제어하기 위해 마이크로프로세서 또는 마이크로컨트롤러내에서 구현되는 일반적인 캐시 제어 레지스터(510) 및 다른 제어 레지스터들(610-660)의 예를 나타낸다. 모든 레지스터들은 32 비트 환경에서 사용하기 위해 32 비트 레지스터로 디자인될 수 있다. 하지만, 이들 레지스터들은 16 비트 또는 18 비트 환경에서 용이하게 기능할 수 있다. 예를 들면, 레지스터 CHECON은 전체 캐시를 인에이블 또는 디스에이블하기 위해 비트 31을 포함하고 비트 16 CHECOH는 PFM 프로그램 사이클 비트에서 캐시 일관성 세팅을 제공하는데 사용될 수 있다. 예를 들면, 이 비트 CHECOH는 세트될 때 모든 데이터 및 명령 라인들을 무효화시키거나 또는 모든 데이터 라인들과 로크되지 않은 명령 라인들만을 무효화시킬 수 있다. 비트 24는 하기에 보다 상세히 설명된 것과 같이 강제 데이터 캐시 기능을 인에이블시키는데 사용될 수 있다. 세트될 때, 이 기능은 캐시 대역폭이 명령들 페칭에 사용되지 않으면 데이터 캐시를 강제한다. 비트(11-12)BTSZ는 브랜치 트레일 태깅을 인에이블/디스에이블시키는데 사용될 수 있다. 예를 들면, 일실시예로, 인에이블되면 브랜치 트레일 태킹은 1, 2, 또는 4 라인의 사이즈로 세트될 수 있다. 따라서, 1, 2, 또는 4 캐시 라인은 이 함수성을 가질 것이다. 다른 실시예들에 따르면, 모든 캐시 라인들은 이러한 함수성을 위해 인에이블될 수 있다. 비트(8-9)DCSZ는 상술한 데이터 캐시 라인들의 개수를 정의하는데 사용된다. 일실시예로, 개수는 0, 1, 2, 또는 4 데이터 캐시 라인을 인에이블시키기 위해 세트될 수 있다.

비트(4-5)PREFEN는 메모리의 캐시가능한 및 비캐시가능한 영역을 위해 예측 프리페치를 선택적으로 인에이블시키는데 사용될 수 있다. 메모리의 캐시가능한 영역은 실제적으로 캐시로 연결된 메모리 영역을 의미하는 실제적으로 캐시될 수 있는 메모리 또는 프로그램 영역들과 같은 메모리내의 영역일 수 있다. 일반적으로 비캐시가능한 영역들은 일반적으로 캐시될 수 없는 메모리-매핑된 주변 영역을 가리킨다. 캐시가능한 및 비캐시가능한 영역 사이의 구별은 시스템 디자인에 의존한다. 어떤 실시예들은 이러한 구별을 요구할 수 있으며 각 마이크로프로세서/마이크로컨트롤러는 캐시된 및 비캐시된 방법론을 지원하는 반면에 다른 프로세서 실시예들은 실제 메모리 영역들이든 메모리 매핑된 영역들이든 모든 타입의 메모리를 캐싱할 수 있다.

세트되면, 프리페치 유닛은 명령이 현재 나오는 캐시 라인에 이은 명령들을 언제나 페치할 것이다. 두 비트의 이용은 캐시가능한 및 비캐시가능한 영역들을 위한 예측 프리페치 인에이블, 비캐시가능한 영역만을 위한 예측 프리페치 인에이블, 캐시가능한 영역만을 위한 예측 프리페치 인에이블, 및 예측 프리페치 디스에이블과 같은 네가지 서로다른 세팅을 가능하게 한다. 실시예에 따라 가정하면, 캐시 라인은 16 바이트 또는 4 더블 워드를 포함한다. 중앙처리장치가 예를 들어 어드레스 0x001000으로부터 명령 x1을 요구하면, 캐시 제어 로직은 모든 어드레스 태그를 0x00100X(여기서, 비트 X는 무시)와 비교한다. 컨트롤러가 히트를 발생시키면, 개개의 라인이 선택된다. 선택된 라인은 어드레스 0x001000으로 시작하는 모든 명령들을 포함한다. 따라서, 각 명령이 32 비트 길이인 경우에, 첫번째 명령은 중앙처리장치로 나오고 프리페치 유닛은 명령들의 다음 라인을 프리페치하기 위해 트리거될 것이다. 이 때문에, 프리페치 유닛은 다음 어드레스 태그를 0x001010으로 계산하고 다음 이용가능한 캐시 라인에서의 개개의 명령들의 로딩을 시작할 것이다. 중앙처리장치가 어드레스 0x001004, 0x001008, 및 0x00100C로부터의 명령들을 추가로 실행하는 동안에, 프리페치 유닛은 어드레스 0x001010, 0x001014, 0x001018, 및 0x00101C로부터의 명령들로 다음 이용가능한 캐시 라인을 채운다. 중앙처리장치가 현재 선택된 캐시 라인의 명령들의 실행을 마치기 전에, 프리페치 유닛은 다음 명령들을 로딩할 것이다. 따라서, 중장처리장치는 중지하지 않을 것이다.

다시 도 5를 참조하면, 비트(0-2)는 프로그램 플래시 메모리의 대기 상태들의 개수를 정의하는데 사용된다. 따라서, 광범위한 플래시 메모리들이 마이크로컨트롤러와 함께 사용될 수 있다.

도 4에 도시한 캐시내의 각 라인은 도 6에 도시한 바와 같이 제어하에서 레지스터들에 매핑될 수 있다. 따라서, 캐시 라인은 읽기 및 쓰기 동작을 통해 완전히 액세스가능하도록 디자인될 수 있으며 사용자에 의해 완전히 변경될 수 있다. 하지만, 상술한 바와 같이, 각 라인의 일부 비트는 사용자에 의해 변경되지 않도록 디자인되거나 또는 사용자가 각 라인을 변경하기 전에 각 라인의 언로킹을 요구할 수 있다. 이 때문에, 16개의 캐시 라인들중 하나의 선택을 위해 인덱스 레지스터(600)가 제공될 수 있다. 캐시 라인이 인덱스 레지스터(600)를 통해 선택되면, 캐시 라인은 다음 레지스터들(610-660)을 통해 액세스가능하다. 마스크 레지스터는 예를 들어 비트(5-15)에서 선택된 캐시 라인의 마스크 MASK를 포함할 수 있다. 태그를 위한 두번째 레지스터는 비트(4-23)에서 어드레스 태그를 가질 수 있고 유효성, 로크 상태, 타입, 및 선택된 레지스터의 브랜치 트레일 기능을 나타내는 비트 V, L, T, 및 BT를 포함할 수 있다. 마지막으로 네개의 32비트 레지스터는 레지스터 Word0, Word1, Word2, 및 Word3에서의 캐시된 데이터 또는 명령들을 포함하는 선택된 라인을 위해 제공될 수 있다. 일반적인 캐시 기능들을 제어하기 위해 다른 제어 레지스터가 구현될 수 있다. 따라서, 각 캐시 라인은 하기에 보다 상세히 설명된 바와 같이 사용자 또는 소프트웨어에 의해 액세스 및 조종될 수 있다.

개시된 실시예들에 따르면, 캐시(100,300)는 PFM(160)으로부터의 라인으로 불리는 예를 들어 128 비트 얼라인드 세트의 명령 워드들을 페치함으로써 초기 CPU 명령 페치에 응하도록 디자인된다. 요구되는 실제 명령은 라인의 어느 곳에서도 빠져나올 수 있다. 라인은 캐시(130,350)(용기)에 저장되고 명령은 CPU로 리턴된다. 이 액세스는 다수의 클록 사이클이 걸리며 CPU를 중지시킬 수 있다. 예를 들면, 40 나노세컨드 액세스 플래시에 대하여, 액세스는 80㎒에서 3 대기 상태를 야기할 수 있다. 하지만, 라인이 캐싱되면, 그 라인에서 빠져 나온 명령 어드레스들에 대한 다음 액세스들은 제로 대기 상태로 일어난다.

캐싱이 인에이블된 모든 것이면, 이 프로세스는 캐시라인을 히트하지 않는 명령 어드레스마다 지속된다. 이렇게 하여, 루프가 128 비트 얼라인드 및 캐시(130,350)와 동일하거나 적은 개수의 바이트이면 작은 루프가 제로 대기 상태에서 캐시로부터 실행될 수 있다. 도 1에 도시한 바와 같이 4 라인 캐시(130)를 완전히 채우는 루프에 대하여, 32 비트 명령들로 클록당 한 명령을 실행한다. 즉, CPU는 캐시(130)에 저장된 모든 명령들을 16 클록으로 실행한다. 128 비트 와이드 페칭만이 지원되면 동일한 루프는 페칭을 위하여 라인당 소정 개수의 대기 상태, 예를 들어 3 대기 상태, 및 실행을 위해 소정 개수의 클록, 예를 들어 4 클록이 걸릴 수 있으며, 예를 들어 4 명령당 7 클록에 이를 수 있다. 이 예는 총 28 클록의 루프 시간이 걸릴 수 있다.

도 1의 실시예는 PFM(160)에 저장될 수 있는 상수 및 테이블 데이터의 공간적인 접근성의 장점을 얻도록 두 라인 데이터 캐시를 포함한다. 하지만, 다른 실시예들에서, 이 캐시는 보다 크며 데이터 메모리에 연결될 수 있다.

또한, 도 1 및 3에 도시한 캐시는 128 비트 와이드 명령 스트림을 페칭하는데 필요한 소정 개수의 대기를 회피하기 위하여, 상술한 바와 같이, 프리페칭을 제공할 수 있다. 프리페칭이 인에이블되면, 캐시(100,300)는 예측 어드레스를 위해 최근 최소 사용 라인을 이용한다. 예측 어드레스는 실제 어드레스들을 이용한 예로 상기에 상세히 설명한 바와 같이 단지 다음 순서의 128 비트 얼라인드 어드레스이다. 따라서, 캐시 라인내에서의 명령들의 실행 동안, 예측 어드레스가 캐시내에 이미 있지 않으면, 캐시는 플래시 메모리 액세스를 발생시킨다. CPU가 예를 들어 플래시 메모리 시스템에 대하여 3 대기 상태 액세스를 필요로 하는 주파수로 구동하면, 예측 어드레스 페치는 CPU가 예측 명령을 필요로 하는 사이클에서 완료된다. 이렇게 하여, CPU 명령 페치는 선형 코드에 대하여 제로 대기 상태로 실행된다.

브랜치 트레일 특징은 미래의 사용을 위해 캐시 라인을 세이브하도록 CPU에서 실행되는 바와 같이 링크된-브랜치 및 링크된-점프 명령들을 본다. 이 특징은 브랜치 또는 점프 명령을 트레일링하는 라인에서 어떤 명령들도 세이브함으로써 함수 콜 리턴의 성능을 증대시킨다.

프로그램 플래시 메모리 캐시(160) 및 프리페치 모듈(120,130)은 캐시가능한 프로그램 플래시 메모리 영역 밖에서 실행되는 애플리케이션들에 증대된 성능을 제공한다. 성능 증대는 3가지 방식으로 실현된다.

첫번째는 모듈 캐싱 능력이다. 도 1 및 3에 도시한 바와 같이 4 또는 16 라인 명령 캐시(130,350)는 32비트 OP 코드에 대하여 최대 16/64 명령, 16 비트 OP 코드에 대하여 최대 32/128 명령들의 루프들에 클록당 한번 명령들을 제공하는 능력을 가지고 있다. 캐시 사이즈 및 조직의 다른 구성이 적용될 수 있다. 도 1에 도시한 실시예는 개선된 액세스를 제공하는 두개의 데이터 라인들을 캐싱하는 능력을 라인내의 데이터 아이템에 제공한다. 도 3에 도시한 실시예는 상술한 바와 같이 스 플릿 포인트를 세팅하거나 또는 개개의 캐시 타입을 개별적으로 할당함으로써 보다 유연하고 할당가능한 데이터 캐시 라인 사이즈를 제공한다.

두번째, 프리페칭이 허용되면 모듈은 플래시 메모리의 액세스 시간을 숨기는 선형코드에 대하여 클록당 한번 명령들을 제공한다. 세번째, 모듈은 링크된 브랜치 히스토리 명령들에 하나 또는 두개의 명령 캐시 라인들을 배정할 수 있다. 링크 명령으로 점프 또는 브랜치가 CPU에서 일어나면, 마지막 라인은 브랜치 히스토리 라인으로 마킹되고 콜로부터의 리턴을 위해 세이브된다.

모듈 인에이블

실시예에 따르면, 리셋후에 모듈은 비트, 예를 들면, CHECON 레지스터(도 5 참조)의 비트 31 ON/OFF를 세팅함으로써 인에이블될 수 있다. 이 비트의 제거는 다음을 할 것이다.

모든 캐시, 프리페치 및 브랜치 히스토리 함수성을 디스에이블하고 캐시의 상태를 리셋/

모듈을 바이패스 모드로 세트.

SFR(special function register) 읽기 및 쓰기를 허용.

파워 세이브 모드에서의 동작

슬립 모드

일실시예에 따르면, 디바이스가 슬립 모드로 진입하면, 클록 제어 블록은 캐시 모듈(100,300)로의 클록을 중지한다.

아이들 모드

일실시예에 따르면, 디바이스가 아이들 모드로 진입하면, 캐시 및 프리페치 클록 소스는 기능을 유지하고 CPU는 실행 코드를 중지한다. 모듈(100,300)이 자동 클록 게이팅을 통해 그 클록을 중지하기 전에 어떤 현저한 프리페치도 완료한다.

바이패스 행동

일실시예에 따르면, 디폴트 동작 모드는 바이패스이다. 바이패스 모드에서, 모듈은 명령마다 PFM을 액세스하며, 레지스터 CHECON(도 5 참조)의 PFMWS 비트들에 의해 정의된 플래시 액세스 시간을 초래한다.

캐시 행동

도 1에 따르면, 캐시 및 프리페치 모듈은 완전히 연상적인 4 라인 명령 캐시를 구현할 수 있다. 디자인에 따라, 어느 정도의 캐시 라인들이 제공될 수 있다. 캐시 라인내의 명령/데이터 스토리지 영역은 쓸 수 없도록 디자인될 수 있으며 플래시 프로그래밍 시퀀스 동안 또는 일반적인 제어 레지스터 CHECON의 각 비트가 로직 0으로 세트되면 관련 제어 비트들과 함께 클리어된다. 또한, 플래시 어드레스 태그를 포함하는 라인에 대하여 레지스터 또는 비트 필드를 이용한다. 각 라인은 명령 사이즈에 관계없이 128 비트(16 바이트) 명령으로 이루어질 수 있다. 액세스를 간략화하기 위해, 도 1 및 3에 따른 캐시 및 프리페치 모듈은 플래시(160)로부 터 16 바이트 얼라인드 명령 데이터만을 요구할 수 있다. 일실시예에 따르면, CPU 요구 어드레스가 16 바이트 경계에 얼라인되지 않으면, 모듈은 어드레스 비트[3.0]를 드랍함으로써 어드레스를 얼라인할 것이다.

캐시로만 구성되면, 어떤 캐시로서의 모듈 행동은 다수의 명령을 실수로 라인에 로딩함으로써 한다. 일실시예에 따르면, 모듈은 어느 라인이 새로운 명령 세트를 수신하는 지를 선택하도록 간단한 최근 최소 사용(LRU) 알고리즘을 이용할 수 있다. 캐시 컨트롤러는 미스를 검출할 때 플래시 액세스를 위해 얼마나 대기하여야 하는 지를 판정하기 위해 레지스터 CHECON의 대기 상태 값들을 이용한다. 히트시, 캐시는 제로 대기 상태들에서 데이터를 복귀시킨다.

프리페치 및 브랜치 트레일 선택에 따른 명령 캐시는 다른 방식으로 행동한다. 코드가 100% 선형이면, 캐시 온리 모드는 개개의 PFMWS 사이클 타이밍으로 CPU에 다시 명령들을 제공할 것이다(여기서 PFMWS는 대기 상태들의 개수).

마스킹

마스크 비트 필드의 이용은 캐시의 보다 유연한 이용을 제공한다. 도 7은 마스킹 기능을 구현하는데 사용되는 가능한 로직 회로를 나타낸다. 캐시 라인의 비트 필드(710)는 소정 비트의 어드레스 태그(720)를 마스킹하는데 사용될 수 있는 예를 들어 11 비트를 포함한다. 11 비트의 마스크 비트 필드(710)는 어드레스 태그(720)의 낮은 비트(0-10)를 마스킹하는데 사용된다. 마스크 비트 필드(710)에서 "1"로 세트된 어떤 비트도 비교기(780)가 어드레스 태그(720)를 요구한 어드레스(790)와 비교할 때 어드레스 태그의 각 비트가 무시되도록 할 것이다. 명령/데이터 스토리지 영역이 16 바이트를 포함하면, 어드레스 태그는 실제 어드레스의 낮은 4 비트를 포함하지 않는다. 따라서, 마스크(710)의 모든 비트가 "1"로 세트되면, 실제 어드레스의 비트(4-23)는 24 어드레스 비트를 이용하는 시스템에서의 어드레스 태그의 비트(0-19)와 비교기에 의해 비교된다. 하지만, 마스크(730)를 통해, 비교기(780)는 어드레스 태그(720)의 일부를 실제 어드레스(790)의 각 일부와만 비교하도록 강제될 수 있다. 따라서, 복수의 어드레스들은 히트를 야기할 수 있다. 이 함수성은 특히 명령 메모리에서의 소정의 어드레스로의 브랜치를 야기하는 소정의 인터럽트 또는 트랩 명령들의 발생으로 사용될 수 있다. 예를 들면, 인터럽트는 인터럽트 기반 어드레스에 의해 정의된 인터럽트 서비스 루틴에 더하여 인터럽트 우선순위에 의해 정의된 오프셋 어드레스를 포함하는 메모리 어드레스로의 브랜치를 야기할 수 있다. 예를 들면, 우선순위 0 인터럽트는 어드레스 0x000100으로 브랜치되고, 우선순위 1 인터럽트는 어드레스 0x000110으로 브랜치되고, 우선순위 2 인터럽트는 어드레스 0x000120으로 브랜치되는 등등이다. 트랩 명령들은 유사하게 조직될 수 있으며 유사한 브랜치 패턴을 야기할 수 있다. 소정 개수의 인터럽트 서비스 루틴들이 소정 개수의 명령들에 대하여 적어도 동일하다고 가정하고 마스킹 기능을 사용함으로써, 이들 어드레스들은 서비스 루틴의 시작을 포함하는 동일한 캐시 라인으로의 브랜치를 야기할 수 있다. 예를 들면, 우선순위 레벨(0-3)에 대한 인터럽트 서비스 루틴들에 대한 첫번째 네개의 32비트 명령들이 동일하면, 어드레스 0x000010에서 시작하는 명령들을 포함하는 캐시 라인의 마스크 비트 필드는 "11111111100"로 세트될 수 있고, 0x000100 내지 0x0001300에서 시작하는 모든 어드레스에 대하여 히트를 야기할 것이다. 따라서, 우선순위 0을 갖는 인터럽트들 뿐만 아니라 우선순위 1,2, 및 3을 갖는 인터럽트들도 히트를 야기할 것이다. 이들은 이미 캐시에 로딩된 동일한 명령 시퀀스로 점프할 것이다. 따라서, 플래시 메모리를 액세스하기 위한 페널티가 일어나는 일은 없다.

프리페치 행동

비트필드 PREFEN 또는 제어 레지스터 CHECON(도 5 참조)의 각 단일 비트는 프리페치 기능을 인에블시키는데 사용될 수 있다. 프리페치를 위해 구성되면, 모듈(100,300)은 다음 라인 어드레스를 예측하고 그것을 캐시(130,350)의 LRU 라인으로 리턴한다. 프리페치 기능은 첫번째 CPU 명령 페치를 근거로 한 예측을 시작한다. 첫번째 라인이 캐시(130,350)에 배치되면, 모듈은 다음 16 바이트 얼라인드 어드레스로 어드레스를 간단히 증분시키고 플래시 액세스를 시작한다. 플래시 메모리(160)는 모든 명령들이 이전 라인부터 실행될 시에 또는 실행되기 전에 다음 명령 세트를 리턴시킨다.

예측 플래시 액세스동안 언제든지 새로운 CPU 어드레스가 예측 플래시 액세스를 매치하지 않으면, 플래시 액세스는 올바른 어드레스로 변경될 것이다. 이 행동은 CPU 액세스가 예측없이 하는 것보다 길게 걸리게 한다.

예측 플래시 액세스가 완료되면, 명령들은 그 어드레스 태그와 함께 LRU 라인에 배치된다. LRU 지시는 CPU 어드레스가 라인을 히트할 때까지 업데이트되지 않 는다. 바로 프리페치된 라인이면, 그 라인은 가장 최근 사용된 라인으로 마킹되고 나머지 라인들은 따라서 업데이트된다. 캐시에서의 다른 라인이면, 알고리즘은 따라서 조정되지만, 바로 프리페치된 라인은 여전히 LRU 라인이다. 캐시(130,350)를 놓치면, 플래시로의 액세스 패스 및 리턴 명령들은 (가장 최근에 업데이트되었지만 결코 사용되지 않은 프리페치된 라인인) LRU 라인에 배치된다.

일실시예에 따르면, 상술한 바와 같이, 데이터 프리페칭은 선택적으로 턴 온 또는 오프할 수 있다. 다른 실시예에 따르면, CHECON과 같은 제어 레지스터에서의 전용 비트가 로직 1로 세트되면 명령 프리페치 도중에 데이터 액세스는 명령 프리페치를 중지시킬 수 있다. 이러한 비트가 로직 0으로 세트되면, 명령 프리페치가 완료된 후에 데이터 액세스가 완료된다.

브랜치 트레일 행동

캐시는 예를 들어 레지스터 CHECON(도 5 참조)에서의 비트 필드 BTSZ를 프로그래밍함으로써 명령 캐시의 하나 이상의 라인들을 브랜치 트레일 명령들로 전용하기 위해 분할될 수 있다. CPU가 브랜치 및 링크 또는 점프 및 링크 명령에서 계산된 새로운 어드레스를 요구하면 브랜치 트레일 라인은 가장 최근에 사용된 캐시 라인이다. 일실시예에 따르면, 모듈(100,300)이 MRU 캐시 라인을 브랜치 트레일 라인으로 마킹하면, LRU 브랜치 트레일 라인을 할당해제하고, 그것을 일반 캐시 이용으로 리턴시킬 수 있다.

상술한 바와 같이, 마지막 액세스가 MRU 라인에서의 마지막 명령(가장 높은 어드레스)으로부터이면, 라인은 브랜치 트레일 라인으로 마킹되지 않는다. 또한, 모듈은 캐시의 브랜치 트레일 부분으로부터의 라인들의 빠져나옴 중 어느 하나를 할당해제하지 않는다.

프리로드 행동

애플리케이션 코드는 모듈(100,300)이 플래시 메모리(160)로부터의 명령들로 하나의 캐시 라인을 프리로드 및 로크하도록 할 수 있다. 프리로드 기능은 캐시(즉, 브랜치 트레일이 아님)로서 마킹된 라인으로부터 LRU를 이용한다.

일실시예에 따르면, 캐시 라인에서의 어드레스 태그 비트 필드는 직접 액세스될 수 있으며 사용자는 이러한 비트 필드에 어떠한 값도 쓸 수 있다. 이러한 쓰기는 플래시 메모리에서 어드레스되는 각 라인의 강제된 프리로드 캐싱을 야기한다. 따라서, 프리로드는 메모리로부터의 각 라인으로 프리로드하기 위해 캐시 라인의 어드레스 태그 비트 필드에 어드레스를 씀으로써 작용한다. 일실시예에 따르면, 이 액션은 명령들을 검색하기 위해 플래시를 액세스하기 전에 라인을 무효로 한다. 프리로딩 후에, 라인은 중앙처리장치가 각 명령의 실행을 위해 액세스가능하다.

일실시예에 따르면, 이 함수성은 프로그램 메모리에서 코드를 바꿀 필요없이 매우 유연한 디버그 함수성을 구현하는데 사용될 수 있다. 디버그 시퀀스동안 브레이크 포인트를 필요로 하는 명령들을 포함하는 각 라인이 식별되면, 라인은 특정 어드레스로 프리로드가 태그될 수 있다. 그리고 나서, 그 캐시 라인의 컨텐츠들은 디버그 명령을 포함하도록 수정될 수 있다. 예를 들면, 시스템 소프트웨어는 브레 이크 포인트를 발생시키거나 또는 어떤 다른 타입의 서브루틴을 실행하기 위해 그 캐시 라인내의 명령을 자동적으로 대체할 수 있다. 각 코드가 실행되면, 명령은 원래의 명령으로 대체되고 스택은 디버그 루틴이 실행된 동일한 어드레스로 리턴하도록 변경될 수 있다. 따라서, 프리로드 함수성은 시스템내에서 매우 유연한 코드 변경을 가능하게 한다.

또 하나의 실시예에 따르면, 캐시 라인이 로크 비트에 의해 로킹되거나 또는 브랜치 트레일 비트에 의해 잠재적으로 로킹되면, 이러한 캐시 라인으로의 쓰기 액세스는 금지될 수 있다. 따라서, 언로킹된 캐시 라인들만 쓰기가 가능하다. 이러한 함수성이 구현되면, 사용자는 메모리로부터의 각 명령들 또는 데이터를 캐시 컨트롤러가 로드하도록 강제하기 위해 사용자가 캐시 라인에 새로운 어드레스 태그를 쓰기 전에 캐시 라인을 먼저 언로킹하여야 한다. 명령/데이터 스토리지 영역으로의 쓰기 액세스도 동일하게 간주된다.

지정된 명령들로 캐시를 능동적으로 로딩하는 특징은 특히 상술한 마스킹 기능과 관련하여 매우 유용할 수 있다. 예를 들면, 다수의 인터럽트 서비스 루틴들이 동일한 명령 시퀀스로 시작하면, 이 명령 시퀀스는 개개의 인터럽트 서비스 루틴 명령들로 각 캐시 라인의 프리로딩을 야기하는 어드레스 태그에 각 서비스 루틴 어드레스를 씀으로써 캐시에 강제될 수 있다. 상술한 바와 같이 각 마스크를 세팅하고 각 캐시 라인을 로킹함으로써, 캐시는 플래시 액세스 페널티없이 프로그램이 소정 인터럽트들에 반응하도록 미리 구성될 수 있다. 따라서, 소정 루틴들은 캐시를 통해 언제나 액세스될 수 있다.

리셋 및 초기화

리셋시, 모든 캐시 라인들은 무효로 마킹되고 캐시 특징들은 디스에이블된다. 예를 들면, 레지스터 CHECON을 통해 대기 상태들은 (리셋후에 바이패스 액세스를 허용하는) 최대 대기 상태값으로 리셋된다.

어떤 플래시 프로그램의 초반에, 모듈(100,300)은 캐시를 그 리셋값들로 강제한다. CPU에 의한 어떠한 액세스도 프로그램 사이클이 끝날 때까지 중지된다. 프로그램 사이클이 완료되면, 현안중인 CPU 액세스는 바이패스를 통해 플래시로 지속된다. 리턴 명령들은 구성 레지스터들에 정의된 값들에 대하여 완료된다.

플래시 프리페치 버퍼(FPB)

일실시예에 따르면, 플래시 프리페치 버퍼 디자인(도 3 참조)은 래치 또는 레지스터(365)와 같은 간단한 버퍼일 수 있다. 일실시예로 CPU 코어 명령의 프리페칭을 16비트 명령 모드에서 동작할 때 최대 8 명령 또는 x32 비트 플래시 메모리의 4 패널을 이용하는 32비트 명령 모드에서 동작할 때 4 명령을 허용하도록 디자인될 수 있다. 캐시 컨트롤러(120)에서 구현된 FPB는 코어로 공급되는 명령들이 코어 명령을 중지시키지 않을 것이라는 것을 보증하기 위해 선형 방식으로 프리페치한다. 일실시예에 따르면, FPB는 각 16 바이트의 2 버퍼를 포함할 수 있다. 각 버퍼는 명령 어드레스 페치의 트랙을 유지한다. 버퍼 명령 경계를 지나서 브랜치가 일어나면, 대안적인 버퍼가 이용된다(초기 중지에 빠지지만 선형 코드 페치들은 캐싱됨). 각 명령 페치는 버퍼를 채우기 위해 FPB가 다음 선형 가능한 16 바이트를 잡도록 한다.

다른 실시예에 따르면, 선택적으로, 프로그램가능한 강제 데이터 캐시 동작은 프리페치 버퍼를 통해 구현될 수 있다. 캐시가 하나이상의 명령 라인들로 채워지면, 명령들은 소정 시간동안 추가 명령 라인들을 페칭할 필요없이 순차적으로 실행될 수 있다. 특히 이것은 단일 캐시 라인내의 명령들의 실행 시간이 캐시 라인을 캐시에 로딩하는 시간의 두배 또는 로딩하는 시간보다 길기 때문에 그러하다. 더욱이, 실행되는 루프를 하나 또는 복수의 연속적인 캐시 라인들이 포함하면, 추가 명령들이 캐싱될 필요가 없지만 비교적 긴 시간이 있을 수 있다. 일실시예에 따르면, 이 시간은 데이터, 예를 들어 테이블 등에서 사용될 비교적 대량의 데이터를 캐싱하는데 사용될 수 있다. 캐시 대역폭이 명령들의 프리페칭에 사용되지 않는 동안에 추가 데이터 캐시 기능들을 수행하기 위해 캐시는 레지스터, 예를 들어 레지스터 CHECON(도 5 참조)의 비트 23 DATAPREFEN에 의해 프로그램가능하다. 이것은 캐시에 로딩될 필요가 있는 프로그램에 의해 데이터 테이블이 사용되면 유용할 수 있다. 데이터 페치는 첫번째 초기 필 후에 일어나며 캐시 라인으로부터 프리페치된 명령들을 이용하여 코어가 지속될 수 있게 한다. 일실시예에 따르면, 기능 비트 DATAPREFEN이 세트되면, 데이터의 라인은 각 명령 페치후에 자동적으로 페치될 수 있다. 대안적으로, 다른 실시예에 따르면, 데이터 캐싱은 각 비트 DATAPREFEN이 세트되는 한 강제될 수 있다. 따라서, 예를 들면, 강제 데이터 캐싱은 각 비트를 세팅함으로써 시작되고 정지될 수 있다. 또 다른 실시예에서, 강제 데이터 캐싱은 캐 시가 시간동안 명령 로딩으로 정지 상태일 때마다 자동적으로 수행될 수 있다. 다수의 제어 비트들이 제공되면, 서로다른 데이터 캐싱 모드들의 프로그램가능한 결합이 구현될 수 있다.

도 8은 일실시예에 따른 캐시 및 프리페치 기능을 이용하여 간략화된 플래시 메모리 요구를 나타낸다. 플래시 메모리 요구는 단계(800)에서 시작한다. 먼저, 단계(805)에서 요구가 캐시가능한 지를 판정한다. 요구가 캐시가능하면, 단계(810)에서 제공된 어드레스 발생된 캐시 히트인 지가 판정된다. 일실시예에 따라 예이면, 프로세스는 두개의 병렬 프로세스로 브랜치될 수 있다. 하지만, 다른 실시예들은 이들 프로세스를 순차적으로 실행할 수 있다. 첫번째 브랜치는 서브루틴으로의 콜이 요구되었는 지가 판정되는 단계(812)로 시작한다. 그렇지 않으면, 첫번째 병렬 프로세스는 종료된다. 예이면, 단계(815)에서 브랜치 트레일 비트가 각 캐시 라인에서 세트되었는 지가 판정된다. 예이면, 단계(820)에서 콜이 캐싱된 라인에서 마지막 명령이었는 지가 판정된다. 예이면, 첫번째 병렬 프로세서는 종료된다. 예이면, 단계(830)에서 각 캐시 라인은 로킹된다. 두번째 병렬 프로세스는 명령이 캐시로부터 리턴되는 단계(835)에서 시작하고 단계(835)에서 마지막 최근 사용된 알고리즘은 캐시 라인들의 상태를 업데이트하기 위해 실행된다. 캐시 히트가 단계(810)에서 발생되지 않거나 또는 요구가 캐시가능하지 않으면, 단계(840)에서 프리페치 버퍼가 히트를 만들지가 판정된다. 프리페치 버퍼가 요구된 명령들을 포함하면, 단계(845)에서 요구된 명령은 리턴된다. 그렇지 않으면, 플래시 액세스는 CPU를 중지시킬 단계(850)에서 수행된다. 단계(850)에 이은 단계(855)에서, 플래시 요구는 캐 시 기능을 수행하는데 캐시 라인이 이용가능한 경우에 캐시 라인을 채울 것이다. 루틴은 단계(860)에서 종료된다.

본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명을 한정하지 않고 그러한 한정을 암시하지도 않는다. 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims

중앙처리장치용 캐시 모듈로서,

메모리에 연결된 캐시 제어 유닛; 및

상기 제어 유닛 및 상기 메모리에 연결된 캐시 메모리를 포함하고,

상기 캐시 메모리는 복수의 캐시 라인들을 포함하고,

각 캐시 라인은 순차적으로 발행될 명령들과 관련 제어 비트들을 저장하기 위한 스토리지 영역을 포함하고,

상기 복수의 캐시 라인들 중 적어도 하나의 캐시 라인은 상기 적어도 하나의 캐시 라인을 로킹하기 위한 자동 로킹 기능을 포함하고, 또한 설정되면 상기 적어도 하나의 캐시 라인의 상기 자동 로킹 기능을 제공하는 브랜치 트레일 제어 비트를 더 포함하며,

소정의 브랜치 명령 또는 인터럽트가 실행될 때, 상기 브랜치 트레일 제어 비트가 설정되면, 상기 적어도 하나의 캐시 라인으로부터 페치된 명령들의 실행 동안에 상기 로킹 기능이 자동적으로 활성화되는 것을 특징으로 하는 캐시 모듈.
제1항에 있어서,

상기 적어도 하나의 캐시 라인은 상기 캐시 라인을 수동 또는 자동으로 로킹하기 위한 로킹 제어 비트를 더 포함하는 것을 특징으로 하는 캐시 모듈.
제1항에 있어서,

각 캐시 라인은 상기 캐시 라인의 유효성을 나타내는 관련 제어 비트를 더 포함하는 것을 특징으로 하는 캐시 모듈.
제1항에 있어서,

각 캐시 라인은 상기 캐시 라인이 명령 캐시 라인 또는 데이터 캐시 라인으로 사용되는지를 나타내는 관련 제어 비트를 더 포함하는 것을 특징으로 하는 캐시 모듈.
제1항에 있어서,

각 캐시 라인은 어드레스 요구와 비교되는 관련 어드레스 태그 비트 필드, 사용된 마스크를 저장하기 위한 관련 마스크 비트 필드 및 상기 마스크 비트 필드에 따라 상기 캐시 라인의 관련 어드레스 태그의 비트들을 마스킹하기 위한 마스킹 유닛을 더 포함하는 것을 특징으로 하는 캐시 모듈.
제1항에 있어서,

상기 메모리 및 상기 캐시 메모리에 연결된 프리페치 유닛을 더 포함하고,

상기 프리페치 유닛은 상기 메모리에서 다른 캐시 라인으로 명령들을 로드하도록 설계되고, 상기 명령들은 상기 캐시 라인에서 현재 발행되는 명령들에 순차적인 것을 특징으로 하는 캐시 모듈.
제6항에 있어서,

상기 프리페치 유닛은 인에이블 또는 디스에이블로 제어가능한 것을 특징으로 하는 캐시 모듈.
제1항에 있어서,

어느 캐시 라인이 오버라이트될 지를 판정하기 위해 최소 최근 사용(LRU) 알고리즘이 사용되는 것을 특징으로 하는 캐시 모듈.
중앙처리장치용 캐시를 동작시키기 위한 방법으로서,

상기 캐시의 캐시 라인에 복수의 순차 명령들을 저장하는 단계;

상기 캐시 라인과 관련된 적어도 하나의 제어 비트를 설정함으로써 상기 캐시 라인을 위한 브랜치 트레일 기능을 세팅하는 단계; 및

상기 캐시 라인으로부터 페치된 명령들을 실행하는 단계를 포함하고,

상기 적어도 하나의 제어 비트가 설정되었을 때, 상기 캐시 라인으로부터의 명령들을 실행하는 동안 서브루틴이 호출되면, 상기 캐시 라인은 자동적으로 로킹되는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제9항에 있어서,

상기 캐시 라인의 자동 로킹 단계는 상기 서브루틴을 호출하는 명령이 상기 캐시 라인에서 마지막 명령이면 수행되지 않는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제9항에 있어서,

상기 서브루틴으로부터의 리턴시 상기 캐시 라인을 위한 상기 로킹을 리셋하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제9항에 있어서,

상기 서브루틴은, 상기 캐시 라인에 포함된 브랜치 명령의 실행시 호출되는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제9항에 있어서,

상기 서브루틴은 인터럽트를 통해 호출되는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제9항에 있어서,

상기 자동 로킹은 로크 제어 비트를 설정함으로써 수행되는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
중앙처리장치용 캐시를 동작시키기 위한 방법으로서,

각 캐시 라인이 명령들 또는 데이터와 해당 캐시 라인의 기능을 제어하기 위한 복수의 제어 비트들을 구비하는 복수의 캐시 라인들을 제공하는 단계;

복수의 순차 명령들을 상기 복수의 캐시 라인들 중 하나의 캐시 라인에 저장하는 단계; 및

상기 캐시 라인에 저장된 명령들의 실행 동안 서브루틴이 호출되었을 때, 상기 캐시 라인의 상기 복수의 제어 비트들 내의 브랜치 트레일 기능 비트가 설정되면, 상기 캐시 라인을 자동적으로 로킹하는 단계를 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

상기 서브루틴으로부터의 리턴시 상기 캐시 라인을 위한 상기 브랜치 트레일 기능을 리셋하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

상기 복수의 제어 비트들 내의 로크 제어 비트를 통해 캐시 라인의 수동 로킹 기능을 제공하고, 상기 캐시 라인을 자동적으로 로킹하기 위해 상기 로크 제어 비트를 이용하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

상기 복수의 제어 비트들 내의 타입 제어 비트를 통해 명령들 또는 데이터를 저장하는데 캐시 라인이 사용되는지의 여부를 나타내는 타입 기능을 제공하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

상기 복수의 제어 비트들 내의 유효성 제어 비트를 통해 캐시 라인에 저장된 컨텐츠의 유효성을 나타내는 캐시 라인의 유효성 기능을 제공하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

상기 각 캐시 라인에 관련 어드레스 태그 필드의 비트들을 마스킹하기 위한 복수의 비트들을 제공하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

상기 캐시 라인에 저장된 명령의 실행시, 상기 캐시 라인에 저장된 명령들에 순차적인, 메모리에 저장된 명령들의 프리페치를 초기화하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제21항에 있어서,

상기 프리페치된 명령들은 최소 최근 사용(LRU) 알고리즘에 의해 판정된 캐시 라인에 저장되는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

적어도 하나의 캐시 라인에 명령 루프를 포함하는 명령 스트림을 저장하고 상기 캐시 라인을 오버라이트로부터 로킹하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

복수의 캐시 라인들에 순차 명령들을 저장하고 명령 루프를 이루는 명령들을 포함하는 모든 캐시 라인들을 로킹하는 단계를 더 포함하는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.
제15항에 있어서,

상기 자동 로킹은 상기 복수의 제어 비트들 내의 로크 제어 비트를 설정함으로써 수행되는 것을 특징으로 하는 중앙처리장치용 캐시 동작 방법.