KR101363259B1 - 저항 추출 장치, 저항 추출 방법 및 컴퓨터 판독가능 기록매체 - Google Patents

저항 추출 장치, 저항 추출 방법 및 컴퓨터 판독가능 기록매체 Download PDF

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KR101363259B1
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경북대학교 산학협력단
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Abstract

본 발명은 저항 추출 장치, 저항 추출 방법 및 컴퓨터 판독가능 기록매체에 관한 것으로서, 본 발명의 실시예에 따른 저항 검출 장치는 반도체 소자의 턴온 및 턴오프 상태에서 측정되는 반도체 소자의 파라미터 값을 수신하는 인터페이스부, 턴오프 상태에서 측정된 파라미터 값을 이용하여 전압에 독립적인 저항값을 산출하고, 턴온 상태에서 측정된 파라미터 값을 이용하여 반도체 소자에 인가되는 전압에 종속적인 저항값을 산출하는 저항값 산출부, 및 수신된 파라미터 값을 이용하여 독립적인 저항값 및 종속적인 저항값을 각각 산출하도록 저항값 산출부를 제어하는 제어부를 포함한다.

Description

저항 추출 장치, 저항 추출 방법 및 컴퓨터 판독가능 기록매체{Apparatus for Extracting Resistance, Method for Extracting Resistance and Computer-Readable Recording Medium}
본 발명은 저항 추출 장치, 저항 추출 방법 및 컴퓨터 판독가능 기록매체에 관한 것으로서, 더 상세하게는 예컨대 실리콘 나노와이어 MOSFET와 같은 트랜지스터의 소스 및 드레인 저항을 추출하기 위하여 반도체 소자에 인가된 바이어스에 종속적인 성분과 독립적인 성분으로 분리하여 추출하려는 저항 추출 장치, 저항 추출 방법 및 컴퓨터 판독가능 기록매체에 관한 것이다.
차세대 소자 구조의 개발 연구는 지금까지 주로 컴퓨터 시스템에 적용되는 각종 메모리, CPU, 디지털 회로의 구성에 사용하려는 목적으로 진행되었으며, 궁극적으로 CMOS 소자의 극미세화를 통하여 고집적, 저전력의 SoC(System on Chip) 구현을 목표로 하고 있다.
그러나, 위성 통신과 자동차(automobile) 시스템, 그리고 이동 무선통신 시장에서 널리 사용되는 최근의 다기능성 집적회로는 단지 디지털 블록만으로 구성되는 것이 아니라, RF/아날로그 신호의 송수신단 블록, 트랜시버, RF 저잡음 증폭기(LNA), 믹서와 같은 다양한 RF/아날로그 블록을 포함하고 있다.
따라서, 정확한 고주파 블록 회로의 설계를 위해서 CMOS 소자 발달과 더불어 단위 소자에 대한 정확한 초고주파 모델과 파라미터 추출법이 개발되어야 하고, 이를 통해 회로 검증도 반드시 필요하게 된다.
이와 관련해 종래에는 고주파를 바탕으로 한 저항의 추출 방법이 알려져 있는데, 이와 같은 방법은 선형 회귀 분석을 필요로 해 분석을 진행하는 동안 측정치의 변화 때문에 오차가 발생할 가능성을 갖는다. 이로 인해 정확하고 신뢰할만한 데이터의 확보가 어려운 문제가 있다.
본 발명의 실시예는 예컨대 실리콘 나노와이어 MOSFET와 같은 트랜지스터의 소스 및 드레인 저항을 추출하기 위하여 반도체 소자에 인가된 바이어스에 종속적인 성분과 독립적인 성분으로 분리하여 추출하려는 저항 추출 장치, 저항 추출 방법 및 컴퓨터 판독가능 기록매체에 관한 것이다.
본 발명의 실시예에 따른 저항 추출 장치는 반도체 소자의 턴온 및 턴오프 상태에서 측정되는 상기 반도체 소자의 파라미터 값을 수신하는 인터페이스부, 상기 턴오프 상태에서 측정된 파라미터 값을 이용하여 상기 전압에 독립적인 저항값을 산출하고, 상기 턴온 상태에서 측정된 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 종속적인 저항값을 산출하는 저항값 산출부, 및 상기 수신된 파라미터 값을 이용하여 상기 독립적인 저항값 및 상기 종속적인 저항값을 각각 산출하도록 상기 저항값 산출부를 제어하는 제어부를 포함한다.
상기 저항값 산출부는 상기 독립적인 저항값을 산출하기 위하여 상기 반도체 소자의 Y 파라미터 값을 이용하고, 상기 종속적인 저항값을 산출하기 위하여 상기 반도체 소자의 Z 파라미터 값을 이용하는 것을 특징으로 한다.
상기 저항값 산출부는 상기 턴오프 상태에서 독립적인 저항값을 산출하고, 상기 산출한 독립적인 저항값을 상기 턴온 상태의 파라미터 값에서 디임베딩하며, 상기 디임베딩한 후의 Z 파라미터 값을 이용하여 상기 종속적인 저항값을 산출하는 것을 특징으로 한다.
상기 저항값 산출부는 주파수의 변화에 따른 각각의 저항값을 추출하는 것을 특징으로 한다.
상기 반도체 소자는 소스 및 드레인 전극 사이의 채널층에 형성되는 HDD(Heavily Doped Drain) 및 LDD(Lightly Doped Drain) 영역을 포함하며, 상기 HDD 영역은 상기 소스 및 드레인 전극에 인접하여 각각 형성되고, 상기 LDD 영역은 상기 HDD 영역에 인접하여 각각 형성되는 것을 특징으로 한다.
상기 HDD 영역은 상기 독립적인 저항값을 포함하며, 상기 LDD 영역은 상기 종속적인 저항값을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 저항 추출 방법은 반도체 소자의 턴오프 상태에서 측정되는 파라미터 값을 수신하는 단계, 상기 턴오프 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 독립적인 저항값을 산출하는 단계, 상기 반도체 소자의 턴온 상태에서 측정되는 파라미터 값을 수신하는 단계, 및 상기 턴온 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 종속적인 저항값을 산출하는 단계를 포함한다.
상기 종속적인 저항값을 산출하는 단계는 상기 반도체 소자의 Z 파라미터 값을 이용하며, 상기 독립적인 저항값을 산출하는 단계는 상기 반도체 소자의 Y 파라미터 값을 이용하는 것을 특징으로 한다.
상기 종속적인 저항값을 산출하는 단계는, 상기 턴오프 상태에서 측정되어 추출된 상기 독립적인 저항값을 상기 턴온 상태에서 측정된 Z 파라미터 값에서 디임베딩하여 상기 종속적인 저항값을 산출하는 것을 특징으로 한다.
상기 반도체 소자는 소스 및 드레인 전극 사이의 채널층에 형성되는 HDD(Heavily Doped Drain) 및 LDD(Lightly Doped Drain) 영역을 포함하며, 상기 HDD 영역은 상기 소스 및 드레인 전극에 인접하여 각각 형성되고, 상기 LDD 영역은 상기 HDD 영역에 인접하여 각각 형성되는 것을 특징으로 한다.
상기 독립적인 저항값을 산출하는 단계는 상기 HDD 영역의 저항값을 산출하며, 상기 종속적인 저항값을 산출하는 단계는 상기 LDD 영역의 저항값을 산출하는 것을 특징으로 한다.
본 발명의 실시예에 따른 컴퓨터 판독가능 기록매체는 저항 추출 방법을 실행을 실행하기 위한 프로그램을 포함하는 컴퓨터 판독가능 기록매체에 있어서, 상기 저항 추출 방법은, 반도체 소자의 턴오프 상태에서 측정되는 파라미터 값을 수신하는 단계, 상기 턴오프 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 독립적인 저항값을 산출하는 단계, 상기 반도체 소자의 턴온 상태에서 측정되는 파라미터 값을 수신하는 단계, 및 상기 턴온 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 종속적인 저항값을 산출하는 단계를 실행한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 검사 시스템을 나타내는 도면,
도 2는 도 1의 반도체 소자의 절단선(I-I')을 따라 본 절단면도,
도 3은 도 1의 저항 추출 장치의 세부 구조를 나타내는 블록다이어그램,
도 4는 도 1의 반도체 소자에 전압 인가시의 등가 회로도,
도 5는 도 1의 반도체 소자에 전압 비인가시의 등가 회로도,
도 6 내지 도 9는 본 발명의 실시예에 따른 시뮬레이션 결과를 나타내는 도면,
도 10은 본 발명의 실시예에 따른 반도체 소자의 검사 과정을 나타내는 도면,
도 11은 본 발명의 실시예에 따른 저항 추출 방법을 나타내는 흐름도이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 검사 시스템을 나타내는 도면이며, 도 2는 도 1의 반도체 소자의 절단선(I-I')을 따라 본 절단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 검사 시스템(1000)은 측정 장치(110) 및 저항 검출 장치(120)의 일부 또는 전부를 포함하며, 반도체 소자(100)를 더 포함할 수 있다.
여기서, 일부 또는 전부를 포함한다는 것은 일부 구성 요소가 생략되거나, 저항 검출 장치(120)와 같은 일부 구성 요소가 측정 장치(110)와 같은 다른 구성 요소에 통합될 수 있는 것 등을 의미하는 것으로서, 발명의 충분한 이해를 돕기 위하여 전부 포함하는 것으로 설명한다.
본 발명의 실시예에 따른 반도체 소자(100)는 실리콘 나노와이어 MOSFET가 바람직하나, 모든 MOSFET 형태의 소자를 포함할 수 있다. 더 정확히 말해, 일반 MOSFET와 달리 소스/채널/드레인이 기판과 분리되어 있는 나노와이어, SOI FinFET 등의 소자이거나 일반적인 MOSFET에서도 기판 저항과 결합 커패시턴스(junction capacitance)가 작은 소자 등이 본 발명의 실시예에 따른 반도체 소자(100)로서 적합할 수 있다.
예를 들어 실리콘 나노와이어 MOSFET는 도 1 및 도 2에서 볼 수 있는 바와 같이, 실리콘 나노와이어(101)를 둘러싸는 게이트 산화막(103), 소스 및 드레인 전극(105, 107), 채널층(109) 및 게이트 전극(111)을 포함할 수 있다. 이때 소스 및 드레인 전극(105, 107)과 게이트 전극(111)은 원통형으로 형성되며, 채널층(109)은 쇼트-채널 효과를 방지하기 위해 짧은 채널 길이를 갖도록 HDD(Heavily Doped Drain) 영역과 LDD(Lightly Doped Drain) 영역을 포함할 수 있다. 여기서, LDD 영역은 HDD 영역보다 더 낮은 도펀트 농도와 더 낮은 깊이를 갖지만, 게이트 전극(111)에 더 인접할 수 있고, MOSFET의 채널 길이를 결정한다. 반대로 HDD 영역은 더 낮은 접속 저항을 갖는다.
측정 장치(110)는 RF 측정을 수행하는 PNA(Phase Network Analyzer)를 포함할 수 있다. 이와 같은 측정 장치(110)는 반도체 소자(100)에 바이어스 전압이 인가될 때와 전압 미인가시의 파라미터를 측정할 수 있다. 여기서, 파라미터는 반도체 소자(100)의 Y 파라미터 및 Z 파라미터를 포함할 수 있는데, 가령 측정 장치(110)는 Y 파라미터의 측정을 위하여 입력 및 출력 어드미턴스(Y11, Y22), 순방향 및 역방향의 전달 어드미턴스(Y12, Y21)를 측정할 수 있을 것이다.
좀더 정확히 말해, 측정 장치(110)는 반도체 소자(100)가 강반전 영역(VGS 〉Vth, VDS = O V)에서 동작될 때 Z 파라미터를 측정하고, 반도체 소자(100)가 턴-오프 상태 즉 VGS = VDS = O V일 때 Y 파라미터를 측정한 후 측정 결과를 저항 추출 장치(120)로 제공할 수 있을 것이다.
또한 측정 장치(110)는 주파수를 조정할 수 있는 역할을 수행할 수 있다. 가령 본 발명의 실시예에 따른 주파수의 조정은 대략 100 ㎓까지의 범위 내에서 조정 가능할 수 있을 것이다. 가령, 측정 장치(110)는 저항 검출 장치(120)에 연결되어 주파수를 조정할 수 있는데, 이와 같이 조정된 주파수의 변화에 따라 저항 검출 장치(120)에서 추출된 반도체 소자(100)의 저항값, 나아가 커패시턴스값이 주파수의 변화에 따라 어떠한 변화를 보이는지 검증할 수 있다. 이를 통해 만약 주파수에 따른 변화가 일정할 때 본 발명의 실시예에 따른 저항 검출 방법은 그 신뢰성이 인정될 수 있다. 만약 신뢰성이 검증된 상태에서, 반도체 소자(100)의 저항값 및 커패시턴스값이 주파수의 변화에 대하여 일정하지 않다면, 반도체 소자(100)를 불량으로 판단할 수 있는 근거가 될 수도 있다. 그 결과 회로 설계시 해당 근거를 이용하여 적절한 보정 회로를 추가할 수 있을 것이다.
저항 추출 장치(120)는 데스크 탑 컴퓨터를 포함하며, 노트북 및 스마트폰 등의 단말 장치를 포함할 수 있다. 저항 추출 장치(120)는 측정 장치(110)에서 측정된 파라미터 값을 제공받아 분석하게 된다. 이와 같은 분석을 통해 저항 추출 장치(120)는 반도체 소자(100)에서 바이어스 전압에 독립적인 저항값과 종속적인 저항값을 추출할 수 있다. 예를 들어, 저항 추출 장치(120)는 반도체 소자(100)의 턴오프 상태의 채널 저항이 반영된 알고리즘 형태의 프로그램을 저장하고, 이를 실행시켜 해당 저항값들을 추출할 수 있을 것이다.
예를 들어, 저항 추출 장치(120)는 반도체 소자(100)의 턴오프 상태에서 측정된 Y 파라미터 값들을 이용하여 바이어스 전압(VGS)에 독립적인 저항 성분들을 추출할 수 있다. 또한 저항 추출 장치(120)는 반도체 소자(100)의 턴온 상태에서 측정된 Z 파라미터 값들을 이용하여 바이어스 전압(VGS)에 종속적인 저항 성분들을 추출할 수 있는데, 이때 종속적인 저항 성분들의 값은 턴오프 상태에서 독립적인 저항 성분들의 값을 추출한 후에 추출한 독립적인 성분들의 값을 턴온 상태의 파라미터 값에서 디임베딩하고, 그 후에 Z 파라미터 값을 이용하여 종속적인 저항값을 추출하게 된다. 기타 자세한 내용은 이후에 좀더 자세히 다루기로 한다.
또한 저항 추출 장치(120)는 추출한 저항값, 나아가 커패시턴스값이 측정 장치(110)에서 조정된 주파수의 변화에 따라 어떠한 변화를 보이는지에 대한 시뮬레이션 결과를 보여줄 수 있다. 이와 같은 시뮬레이션 결과는 본 발명의 실시예에서 제안한 저항 추출 방법의 신뢰성 검증에 사용될 수 있다.
도 3은 도 1의 저항 추출 장치의 세부 구조를 나타내는 블록다이어그램이다.
도 3을 도 1과 함께 참조하면, 본 발명의 실시예에 따른 저항 추출 장치(120)는 인터페이스부(300), 제어부(310) 및 저항값 추출부(320)의 일부 또는 전부를 포함할 수 있으며, 저장부 등을 더 포함할 수 있다. 여기서, 일부 또는 전부를 포함한다는 것은 위의 내용과 동일하다.
인터페이스부(300)는 통신 인터페이스부 및 사용자 인터페이스부를 포함하며, 여기서 사용자 인터페이스부는 사용자 명령을 입력하는 버튼부 또는 디스플레이부를 포함할 수 있다. 디스플레이부는 시뮬레이션 결과를 표시할 수 있다. 인터페이스부(300), 더 정확히 말해 통신 인터페이스부는 측정 장치(110)에서 측정된 반도체 소자(100)의 소자의 파라미터값을 수신한다. 이때 파라미터 값은 반도체 소자(100)가 턴온 및 턴오프 상태에서 측정된 파라미터로서, Y 파라미터 및 Z 파라미터의 측정이 이루어질 수 있다.
제어부(310)는 인터페이스부(300) 및 저항값 추출부(320) 등의 전반적인 동작을 제어할 수 있다. 예컨대 제어부(310)는 인터페이스부(300)에 수신된 파라미터 값을 저항값 추출부(320)에 제공할 수 있고, 이때 저항값 추출부(320)에 저장된 알고리즘 또는 프로그램을 실행시킬 수 있을 것이다.
저항값 추출부(320)는 수신된 파라미터를 분석하여, 가령 저장된 알고리즘을 실행하여 파라미터에 포함된 저항값들을 추출할 수 있다. 여기서, 알고리즘은 반도체 소자(100)의 턴오프시 채널 저항이 반영된 알고리즘에 해당될 수 있다. 저항값 추출부(320)는 다양한 저항 파라미터들이 반영된 결과로서 파라미터를 수신한 후 각 파라미터에 포함된 다양한 파라미터들의 값을 추출한다고 볼 수 있다. 이를 위하여 저항값 추출부(320)는 턴오프 상태에서 측정되어 수신된 Y 파라미터를 이용하여 반도체 소자(100)가 바이어스에 독립적인 저항 성분을 추출하고, 턴온 상태에서 측정되어 수신된 Z 파라미터를 이용하여 반도체 소자(100)가 바이어스에 종속적인 저항 성분을 추출할 수 있다. 이때 커패시턴스값은 가령 Y 파라미터의 허수부로부터 얻을 수 있을 것이다.
도 4는 도 1의 반도체 소자에 전압 인가시의 등가 회로도이고, 도 5는 도 1의 반도체 소자에 전압 비인가시의 등가 회로도이다.
도 4는 강반전 영역, 즉 바이어스 전압이 인가된 상태에서 동작하고 있는 실리콘 나노와이어 MOSFET의 등가 회로로서, 등가 회로에서 Cgs와 Cgd는 각각 내부 게이트-소스, 게이트-드레인 커패시턴스를 나타내고, Cgse와 Cgde는 각각 외부 게이트-소스, 게이트-드레인 커패시턴스를 나타내며, Relect와 Rch의 저항 성분은 각각 게이트 전극 저항과 채널 저항을 나타낸다. 소스/드레인 저항 측면에서 Rsi와 Rdi는 VGS에 종속적인 소스/드레인 직렬 저항이며, Rse와 Rde는 VGS에 독립적인 소스, 드레인 직렬 저항이 된다.
또한 반도체 소자(100)가 턴오프 상태일 때, 채널에 전하가 없기 때문에, 도 5와 같이 내부 게이트 커패시턴스 성분은 무시될 수 있다. 도 5에서 Roff는 턴오프 상태에서 소스와 드레인 영역 사이의 강한 저항 성분을 의미한다. 채널 영역에 의한 강한 저항은 반전 층이 존재하지 않음을 나타내는 것이며, 강한 저항은 MOSFET의 전체 직렬 저항에 추가된다.
실리콘 나노와이어 MOSFET의 VGS에 독립적인 저항 성분, 즉 Rse와 Rde는 도 4의 소신호 회로에 대한 Y 파라미터 분석으로부터 추출될 수 있다. 반도체 소자(100)의 턴오프 상태에서 단순화된 등가 회로에 대한 Y 파라미터는 <수학식 1> 내지 <수학식 3>에서와 같이 표현될 수 있다.
Figure 112012096135146-pat00001
Figure 112012096135146-pat00002
Figure 112012096135146-pat00003
<수학식 1> 내지 <수학식 3>에서, 커패시턴스는 Y 파라미터의 허수부(imaginary part)로부터 얻을 수 있다.
따라서 저항과 관련한 성분에 대한 수식은 <수학식 4> 내지 <수학식 8>과 같이 다시 나타낼 수 있을 것이다.
Figure 112012096135146-pat00004
Figure 112012096135146-pat00005
Figure 112012096135146-pat00006
Figure 112012096135146-pat00007
Figure 112012096135146-pat00008
<수학식 4> 내지 <수학식 8>에 의해 고주파에서의 점근값 없이 저주파수 데이터를 이용해 파라미터를 추출할 수 있게 된다.
Relect, Rse, Rde, Cgse 및 Cgde는 도 4의 소신호 등가회로로부터 디임베딩(deembeding)된다. 여기서, 디임베딩이란 일종의 역행렬을 이용하는 방법에 해당될 수 있다. 다시 말해, 턴오프 상태의 저항값 등을 먼저 추출하고 그 값들을 턴온 상태에서 디임베딩(혹은 제거)하면 Relect, Rse, Rde, Cgse 및 Cgde가 없어진 부분만 남게 되고, 그때의 Z 파라미터를 이용하여 턴온 상태의 종속적인 값을 추출할 수 있다.
위의 값들의 디임베딩 후에 Z 파라미터는 <수학식 9> 내지 <수학식 11>과 같이 표현될 수 있다.
Figure 112012096135146-pat00009
Figure 112012096135146-pat00010
Figure 112012096135146-pat00011
<수학식 9> 내지 <수학식 11>으로부터 Rsi, Rdi 및 Rch는 <수학식 12> 내지 <수학식 14>와 같이 표현될 수 있다.
Figure 112012096135146-pat00012
Figure 112012096135146-pat00013
Figure 112012096135146-pat00014
앞서 저주파수에서 Y 파라미터 및 Z 파라미터 식을 간략화하기 위하여
Figure 112012096135146-pat00015
,
Figure 112012096135146-pat00016
,
Figure 112012096135146-pat00017
,
Figure 112012096135146-pat00018
,
Figure 112012096135146-pat00019
,
Figure 112012096135146-pat00020
로 가정하여 이루어진 것이다.
상기의 내용들에 근거해 볼 때, 본 발명의 실시예에 따른 도 1의 저항 검출 장치(120)는 Y 파라미터 및 Z 파라미터를 이용하여 반도체 소자(100)의 바이어스 전압에 독립적이고 종속적인 저항값들을 각각 산출할 수 있는데, 이와 같은 추출 과정은 기록매체에 저장되어 있는 가령 알고리즘을 구현함으로써 얻어질 수 있지만, 본 발명의 실시예에서는 그것에 특별히 한정하지는 않을 것이다.
도 6 내지 도 9는 본 발명의 실시예에 따른 소스/드레인 저항 추출 방법을 검증하기 위한 시뮬레이션 결과를 나타내는 도면이다.
설명의 편의상 도 6 내지 도 9를 도 1과 함께 참조하면, 본 발명의 실시예에 따른 저항 추출 장치(120)를 이용해 소신호 파라미터를 추출하기 위하여 3차원 시뮬레이션을 통해 실리콘 나노와이어 MOSFET의 Y 및 Z 파라미터를 100 ㎓ 대역까지 확인해 보았다. 시뮬레이션을 위해 사용된 소자는 30 ㎚의 채널 길이를 가지며, 10 ㎚의 채널 반지름을 갖는 구조이다.
도 6은 VGS = VDS = 0V일 때, 주파수에 따른 소신호 파라미터로서 그래프 상에서 y축 절편의 값이 Roff + Rse + Rde를 나타내고 있다.
도 7에서 볼 수 있는 바와 같이, 앞서 <수학식 1> 내지 <수학식 8>에 의해 VGS = VDS = 0 V일 때 추출된 저항과 커패시턴스가 주파수에 따라 거의 일정하게 유지되는 것을 확인할 수 있다. 이에 근거해 볼 때, 파라미터 추출을 위해 본 발명의 실시예에서 제안한 소스/드레인 저항 추출 방법은 그 신뢰성이 검증될 수 있다.
이와 대조적으로 Lovelave 방법에 의해 추출된 저항 성분은 도 7에서 볼 수 있는 바와 같이 주파수가 증가함에 따라 점차 감소하는 경향을 보여 정확한 저항의 추출이 어려움을 확인할 수 있다.
도 8은 VGS 〉Vth일 때, 바이어스에 종속적인 저항과 커패시턴스를 나타내고 있다. 도 8에서 어떤 선형 회귀 없이 저주파수 대역에서 추출된 파라미터들은 주파수에 따라 그 값이 일정하게 유지되고 있는 것을 알 수 있다.
도 9는 본 발명의 실시예에서 제안한 추출 방법의 정확성을 검증하기 위하여 3차원 시뮬레이션의 결과로 얻은 Y 파라미터를 앞서 추출된 파라미터 값들과 도 4에서 제안한 소신호 등가회로 모델을 바탕으로 회로 시뮬레이션인 HSPICE를 통해 구한 값과 비교를 진행한 것이다.
그 결과 본 발명의 실시예에서 제안한 추출 방법을 바탕으로 하는 등가회로 시뮬레이션 결과는 100 ㎓ 대역까지 3차원 시뮬레이션 결과와 일치하는 것을 확인할 수 있었다. 이를 통해서도 본 발명의 실시예에서 제안한 추출 방법의 정확성과 신뢰성을 확인할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 소자의 검사 과정을 나타내는 도면이다.
도 10을 참조하면, 본 발명의 실시예에 따른 측정 장치(110)는 측정 단자를 반도체 소자(100)의 양단, 가령 소스 및 드레인 전극(105, 107)에 각각 연결하여 반도체 소자(100)의 Y 파라미터 및 Z 파라미터를 구할 수 있다(S1000). 여기서 Y 파라미터 및 Z 파라미터는 반도체 소자(100)의 전압 인가시와 비인가시에 측정된 파라미터를 포함할 수 있으며, 이때 파라미터는 <수학식 1> 내지 <수학식 3>과 <수학식 9> 내지 <수학식 11>에서와 같이 다양한 파라미터, 가령 저항 및 커패시턴스 성분을 포함할 수 있다.
이후 측정 장치(110)는 측정된 파라미터, 즉 측정 데이터를 PC와 같은 저항 추출 장치(120)로 제공해 줄 수 있다(S1010).
이어 저항 추출 장치(120)는 수신된 측정 데이터를 이용하여, 가령 반도체 소자(100)가 턴온 상태에 있을 때의 채널 저항이 반영된 알고리즘을 구현하여 반도체 소자(100)의 소스/드레인 저항값을 추출할 수 있다(S1020). 예를 들어, 도 4 및 도 5에서와 같은 등가 회로 모델을 갖도록 하여 해당 저항값들을 추출하게 된다.
또한 저항 추출 장치(120)는 추출한 저항값들이 주파수 변화에 따라 어떠한 특성을 보이는지 확인하여 반도체 소자(100)의 특성을 검증할 수도 있다(S1030).
그 결과, 본 발명의 실시예에서 제안한 저항 추출 방법의 신뢰성을 검증할 수 있을 뿐 아니라, 더 나아가 반도체 소자(100)의 양호 및 불량을 판단하는 근거로도 사용할 수 있다. 가령 불량으로 판단될 때, 불량 특성을 보정하는 회로를 구성함으로써 다양한 고주파 블록 회로를 설계할 수 있을 것이다.
도 11은 본 발명의 실시예에 따른 저항 추출 방법을 나타내는 흐름도이다.
도 11을 도 1, 도 4 및 도 5와 함께 참조하면, 본 발명의 실시예에 따른 저항 추출 장치(120)는 반도체 소자(100)의 턴오프 상태에서 측정되는 파리미터 값을 수신한다(S1100). 이때 파라미터는 반도체 소자(100)의 Y 파라미터에 해당될 수 있다. 이러한 파라미터는 다단자 망에서 입력 및 출력 어드미턴스, 순방향 및 역방향의 전달 어드미턴스에 대한 파라미터를 포함할 수 있다.
이어 저항 추출 장치(120)는 수신된 Y 파라미터를 이용하여 반도체 소자(100)에 인가된 바이어스에 독립적인 저항값들을 추출할 수 있으며(S1120), 나아가 허수부로부터 커패시턴스 값을 추출할 수 있다. 이와 관련해서는 <수학식 1> 내지 <수학식 8>을 통해 충분히 설명하였으므로 더 이상의 설명은 생략한다.
또한 저항 추출 장치(120)는 턴온 상태에서 측정되는 파라미터 값을 수신한다(S1130). 이때, 파라미터는 반도체 소자(100)의 Z 파라미터에 해당될 수 있다.
이어 저항 추출 장치(120)는 수신된 파라미터, 가령 Z 파라미터를 이용하여 반도체 소자(100)의 바이어스에 종속적인 저항값을 추출한다(S1140). 이때 Z 파라미터는 수신된 파라미터를 디임베딩한 후의 Z 파라미터일 수 있다. 이와 관련해서는 <수학식 9> 내지 <수학식 14>를 통해 설명하였으므로 더 이상의 설명은 생략한다.
요약해 보면, 본 발명의 실시예에 따른 저항 추출 장치(120)는 턴오프 상태의 저항값을 추출하는데, 이때 사용되는 파라미터는 Y 파라미터이고 도 5에서와 같다. 이와 같이 추출한 Relect, Rse, Rde, Cgse, Cgde를 턴온 상태에서 측정된 Z 파라미터에서 디임베딩을 한다. 도 4는 디임베딩 전을 나타내는데, 디임베딩 전의 Z 파라미터는 도 4의 모든 파라미터를 포함한다. 따라서, 디임베딩을 한 후의 Z 파라미터 즉 턴온 상태는 바이어스에 독립적인 Relect, Rse, Rde, Cgse, Cgde 값들이 제거되었으므로 바이어스에 종속적인 Cgd, Cgs, Rch, Rsi, Rdi만 남게 된다. 여기서, 턴온 상태의 종속적인 값을 추출하게 되는 것이다.
이와 같은 과정은 가령 알고리즘의 구현에 의해 이루어지는 경우에는 해당 수학식들이 각각의 동작 단계에 해당될 수 있으며, 이에 따라 저항 추출 장치(120)는 해당 알고리즘을 기록매체의 형태로서 저장한 후 실행시킬 수 있을 것이다.
이후 저항 추출 장치(120)는 추가로, 도면에 별도로 추가하지는 않았지만, 도 10에서와 같이 소스/드레인 저항 추출 방법의 신뢰성을 검증할 수 있다. 이와 관련해서는 앞서 충분히 설명하였으므로 더 이상의 설명은 생략한다.
한편 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성 요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수 개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 그 컴퓨터 프로그램을 구성하는 코드들 및 코드 세그먼트들은 본 발명의 기술 분야의 당업자에 의해 용이하게 추론될 수 있을 것이다. 이러한 컴퓨터 프로그램은 컴퓨터가 읽을 수 있는 저장매체(computer readable media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 저장매체로서는 자기 기록매체, 광 기록매체, 캐리어 웨이브 매체 등이 포함될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100: 반도체 소자 101: 실리콘 나노와이어
103: 게이트 산화막 105: 소스 전극
107: 드레인 전극 109: 채널층
111: 게이트 전극 110: 측정 장치
120: 저항 추출 장치 300: 인터페이스부
310: 제어부 320: 저항값 추출부

Claims (12)

  1. 반도체 소자의 턴온 및 턴오프 상태에서 측정되는 상기 반도체 소자의 파라미터 값을 수신하는 인터페이스부;
    상기 턴오프 상태에서 측정된 파라미터 값을 이용하여 전압에 독립적인 저항값을 산출하고, 상기 턴온 상태에서 측정된 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 종속적인 저항값을 산출하는 저항값 산출부; 및
    상기 수신된 파라미터 값을 이용하여 상기 독립적인 저항값 및 상기 종속적인 저항값을 각각 산출하도록 상기 저항값 산출부를 제어하는 제어부;를 포함하며,
    상기 반도체 소자의 파라미터 값은 상기 반도체 소자의 어드미턴스 값(Y 파라미터)과 임피던스 값(Z 파라미터) 중 적어도 하나로 하는 저항 추출 장치.
  2. 제1항에 있어서,
    상기 저항값 산출부는 상기 독립적인 저항값을 산출하기 위하여 상기 반도체 소자의 Y 파라미터 값을 이용하고, 상기 종속적인 저항값을 산출하기 위하여 상기 반도체 소자의 Z 파라미터 값을 이용하는 것을 특징으로 하는 저항 추출 장치.
  3. 제2항에 있어서,
    상기 저항값 산출부는 상기 턴오프 상태에서 독립적인 저항값을 산출하고, 상기 산출한 독립적인 저항값을 상기 턴온 상태의 파라미터 값에서 디임베딩하며, 상기 디임베딩한 후의 Z 파라미터 값을 이용하여 상기 종속적인 저항값을 산출하는 것을 특징으로 하는 저항 추출 장치.
  4. 제1항에 있어서,
    상기 저항값 산출부는 주파수의 변화에 따른 각각의 저항값을 추출하는 것을 특징으로 하는 저항 추출 장치.
  5. 제1항에 있어서,
    상기 반도체 소자는 소스 및 드레인 전극 사이의 채널층에 형성되는 HDD(Heavily Doped Drain) 및 LDD(Lightly Doped Drain) 영역을 포함하며,
    상기 HDD 영역은 상기 소스 및 드레인 전극에 인접하여 각각 형성되고,
    상기 LDD 영역은 상기 HDD 영역에 인접하여 각각 형성되는 것을 특징으로 하는 저항 추출 장치.
  6. 제5항에 있어서,
    상기 HDD 영역은 상기 독립적인 저항값을 포함하며, 상기 LDD 영역은 상기 종속적인 저항값을 포함하는 것을 특징으로 하는 저항 추출 장치.
  7. 반도체 소자의 턴오프 상태에서 측정되는 파라미터 값을 수신하는 단계;
    상기 턴오프 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 독립적인 저항값을 산출하는 단계;
    상기 반도체 소자의 턴온 상태에서 측정되는 파라미터 값을 수신하는 단계; 및
    상기 턴온 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 종속적인 저항값을 산출하는 단계;를 포함하며,
    상기 반도체 소자의 파라미터 값은 상기 반도체 소자의 어드미턴스 값(Y 파라미터)과 임피던스 값(Z 파라미터) 중 적어도 하나로 하는 저항 추출 방법.
  8. 제7항에 있어서,
    상기 종속적인 저항값을 산출하는 단계는 상기 반도체 소자의 Z 파라미터 값을 이용하며,
    상기 독립적인 저항값을 산출하는 단계는 상기 반도체 소자의 Y 파라미터 값을 이용하는 것을 특징으로 하는 저항 추출 방법.
  9. 제8항에 있어서,
    상기 종속적인 저항값을 산출하는 단계는, 상기 턴오프 상태에서 측정되어 추출된 상기 독립적인 저항값을 상기 턴온 상태에서 측정된 Z 파라미터 값에서 디임베딩하여 상기 종속적인 저항값을 산출하는 것을 특징으로 하는 저항 추출 방법.
  10. 제7항에 있어서,
    상기 반도체 소자는 소스 및 드레인 전극 사이의 채널층에 형성되는 HDD(Heavily Doped Drain) 및 LDD(Lightly Doped Drain) 영역을 포함하며,
    상기 HDD 영역은 상기 소스 및 드레인 전극에 인접하여 각각 형성되고,
    상기 LDD 영역은 상기 HDD 영역에 인접하여 각각 형성되는 것을 특징으로 하는 저항 추출 방법.
  11. 제10항에 있어서,
    상기 독립적인 저항값을 산출하는 단계는 상기 HDD 영역의 저항값을 산출하며,
    상기 종속적인 저항값을 산출하는 단계는 상기 LDD 영역의 저항값을 산출하는 것을 특징으로 하는 저항 추출 방법.
  12. 저항 추출 방법을 실행하기 위한 프로그램을 포함하는 컴퓨터 판독가능 기록매체에 있어서,
    상기 저항 추출 방법은,
    반도체 소자의 턴오프 상태에서 측정되는 파라미터 값을 수신하는 단계;
    상기 턴오프 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 독립적인 저항값을 산출하는 단계;
    상기 반도체 소자의 턴온 상태에서 측정되는 파라미터 값을 수신하는 단계; 및
    상기 턴온 상태에서 측정되는 파라미터 값을 이용하여 상기 반도체 소자에 인가되는 전압에 종속적인 저항값을 산출하는 단계;를 실행하며,
    상기 반도체 소자의 파라미터 값은 상기 반도체 소자의 어드미턴스 값(Y 파라미터)과 임피던스 값(Z 파라미터) 중 적어도 하나로 하는 컴퓨터 판독가능 기록매체.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
CN107238786B (zh) * 2017-04-24 2019-10-25 中国科学院微电子研究所 用于mosfet器件模型参数提取的方法及装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021314A (ko) * 1993-12-27 1995-07-26 양승택 반도체 소자의 소신호 등가회로 저항 추출방법
KR20050095553A (ko) * 2004-03-25 2005-09-29 후지쯔 가부시끼가이샤 Ｓ 파라미터 산출 장치, ｓ 파라미터 산출 방법, ｓ파라미터 산출 프로그램 및 그 프로그램을 기록한 컴퓨터판독 가능한 기록 매체
KR20110047928A (ko) * 2009-10-30 2011-05-09 숭실대학교산학협력단 슈퍼 커패시터 성능 평가 방법 및 슈퍼 커패시터 성능 평가를 위한 파라미터 측정 장치.

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021314A (ko) * 1993-12-27 1995-07-26 양승택 반도체 소자의 소신호 등가회로 저항 추출방법
KR20050095553A (ko) * 2004-03-25 2005-09-29 후지쯔 가부시끼가이샤 Ｓ 파라미터 산출 장치, ｓ 파라미터 산출 방법, ｓ파라미터 산출 프로그램 및 그 프로그램을 기록한 컴퓨터판독 가능한 기록 매체
KR20110047928A (ko) * 2009-10-30 2011-05-09 숭실대학교산학협력단 슈퍼 커패시터 성능 평가 방법 및 슈퍼 커패시터 성능 평가를 위한 파라미터 측정 장치.

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