KR101362138B1 - Plane Display Panel and Method for Fabricating Thereof - Google Patents

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Abstract

본 발명은 채널을 형성하는 나노 와이어와 게이트 절연막 사이의 접촉 신뢰성이 우수한 평판표시패널 및 그 제조방법에 관한 것이다.The present invention relates to a flat panel display panel having excellent contact reliability between a nanowire forming a channel and a gate insulating film, and a method of manufacturing the same.

본 발명에 따른 평판표시패널은 기판상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 게이트 절연막; 상기 게이트 절연막 상에 채널 영역을 사이에 두고 대향되게 형성된 어레이 전극; 상기 어레이 전극 사이의 채널 영역에 충진되며, 상기 어레이 전극과 동일한 두께를 갖는 평탄화층; 양 끝단이 상기 어레이 전극의 상부면과 중첩되도록 상기 평탄화층 상에 형성되며, 상기 어레이 전극 사이에 형성되는 전계에 따라 상기 평탄화층에 정렬되어 채널을 형성하는 나노 와이어; 상기 나노 와이어를 사이에 두고 대행되게 형성된 소스전극 및 드레인 전극; 상기 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및 상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 포함한다.A flat panel display panel according to the present invention includes a gate electrode formed on a substrate; A gate insulating film formed to cover the gate electrode; An array electrode formed on the gate insulating layer so as to face each other with a channel region therebetween; A planarization layer filled in a channel region between the array electrodes and having the same thickness as the array electrode; Nanowires formed on the planarization layer such that both ends thereof overlap the upper surface of the array electrode, and aligned with the planarization layer according to an electric field formed between the array electrodes to form a channel; A source electrode and a drain electrode formed to substitute for the nanowires therebetween; A passivation layer covering the substrate and having a contact hole exposing the drain electrode; And a pixel electrode connected to the drain electrode through the contact hole.

Description

평판표시패널 및 그 제조방법{Plane Display Panel and Method for Fabricating Thereof} Flat display panel and method for fabricating thereof

도 1은 일반적인 액정표시장치를 나타내는 사시도. 1 is a perspective view showing a general liquid crystal display device.

도 2는 액정표시장치를 구성하는 평판표시패널을 도시한 평면도.2 is a plan view showing a flat panel display panel constituting a liquid crystal display device;

도 3은 도 2에서 I-I'선을 따라 절취한 평판표시패널의 단면도.3 is a cross-sectional view of the flat panel display panel taken along the line II ′ of FIG. 2.

도 4는 종래의 나노 와이어가 적용된 평판표시패널을 구성하는 박막 트랜지스터의 평면도.4 is a plan view of a thin film transistor constituting a flat panel display panel to which a conventional nanowire is applied.

도 5는 종래의 나노 와이어가 적용된 평판표시패널을 구성하는 박막 트랜지스터의 구성 단면도.5 is a cross-sectional view of a thin film transistor constituting a flat panel display panel to which a conventional nanowire is applied.

도 6은 본 발명의 제 1 실시예에 따른 평판표시패널의 평면도.6 is a plan view of a flat panel display panel according to a first exemplary embodiment of the present invention.

도 7은 도 6에서 I-I'선을 따라 절취한 평판표시패널의 단면도.FIG. 7 is a cross-sectional view of the flat panel display panel taken along the line II ′ of FIG. 6.

도 8a 내지 도 8i는 본 발명의 제 1 실시예에 따른 평판표시패널의 제조 공정도.8A to 8I are manufacturing process diagrams of a flat panel display panel according to a first embodiment of the present invention.

도 9는 본 발명의 제 2 실시예에 따른 평판표시패널의 평면도.9 is a plan view of a flat panel display panel according to a second exemplary embodiment of the present invention.

도 10은 도 9에서 I-I'선을 따라 절취한 평판표시패널의 단면도.FIG. 10 is a cross-sectional view of the flat panel display panel taken along the line II ′ of FIG. 9.

도 11a 내지 도 11i는 본 발명의 제 2 실시예에 따른 평판표시패널의 제조 공정도.11A to 11I illustrate a manufacturing process of a flat panel display panel according to a second exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

200,300 : 평판표시패널 201,301 : 기판200,300 flat panel display panel 201,301

203,303 : 게이트 라인 205,305 : 데이터 라인203,303: Gate line 205,305: Data line

207,307 : 게이트 전극 209,309 : 게이트 절연막207,307 gate electrode 209,309 gate insulating film

211,311 : 어레이 전극 213,313 : 평판화층211,311: array electrode 213,313: flattening layer

215,315 : 나노 와이어 217,317 : 소스전극215,315 Nano wire 217,317 Source electrode

219,319 : 드레인 전극 221,321 : 보호막 219,319: drain electrode 221,321: protective film

223,323 : 접촉홀 225,325 : 화소전극223,323: contact hole 225,325: pixel electrode

본 발명은 채널을 구성하는 나노 와이어와 게이트 절연막 사이에 높은 접촉 신뢰성을 갖는 평판표시패널 및 그 제조방법에 관한 것이다.The present invention relates to a flat panel display panel having high contact reliability between a nanowire constituting a channel and a gate insulating film, and a method of manufacturing the same.

최근의 정보화 사회에서 표시소자는 시각정보 전달매체로서 그 중요성이 어느 때보다 강조되고 있다. 현재 주류를 이루고 있는 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있다.In today's information society, display elements are more important than ever as visual information transfer media. Cathode Ray Tube (CRT) or cathode ray tube, which is currently mainstream, has a problem in weight and volume.

평판표시소자에는 액정표시소자(Liquid Crystal Display : LCD), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 전계발광소자(Electroluminescence : EL) 등이 있고 이들 대부분이 실용화되어 시판되고 있다.The flat panel display device includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an electroluminescence (EL) Most of them are commercialized and put on the market.

액정표시소자는 전자제품의 경박단소 추세를 만족할 수 있고 양산성이 향상되고 있어 많은 응용분야에서 음극선관을 빠른 속도로 대체하고 있다. Liquid crystal display devices can meet the trend of thin and small size of electronic products and have improved mass productivity and are rapidly replacing cathode ray tubes in many applications.

특히, 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한다)를 이용하여 액정셀을 구동하는 액티브 매트릭스 타입의 액정표시소자는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다. In particular, an active matrix type liquid crystal display device that drives a liquid crystal cell using a thin film transistor (hereinafter referred to as "TFT") has the advantages of excellent image quality and low power consumption, and secures the latest mass production technology. As a result of research and development, it is rapidly developing into larger size and higher resolution.

액정표시소자 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하는 것으로서, 도 1에 도시된 바와 같이, 컬러필터 기판(50)과 TFT 어레이 기판 (100)이 액정(70)을 사이에 두고 상호 합착된 구조를 갖는다. The image is displayed by adjusting the light transmittance of the liquid crystal by using the liquid crystal display device electric field. As shown in FIG. 1, the color filter substrate 50 and the TFT array substrate 100 have the liquid crystal 70 therebetween. It has a structure bonded to each other.

여기서, 컬러필터기판(50)에는 상부 유리기판(52)의 배면 상에 컬러필터 (53) 및 공통전극(54)이 형성된다. 상부 유리기판(52)의 전면 상에는 편광판(51)이 부착된다. 여기서, 컬러필터(53)는 적(R), 녹(G) 및 청(B) 색의 컬러필터층이 배치되어 특정 파장대역의 빛을 투과시킴으로써 컬러표시를 가능하게 한다. 인접한 색의 컬러필터들(53) 사이에는 도시하지 않은 블랙 매트릭스(Black Matrix)가 형성된다. Here, the color filter substrate 50 is formed with a color filter 53 and the common electrode 54 on the rear surface of the upper glass substrate 52. The polarizing plate 51 is attached on the front surface of the upper glass substrate 52. Here, in the color filter 53, color filter layers of red (R), green (G), and blue (B) colors are arranged to allow color display by transmitting light of a specific wavelength band. A black matrix (not shown) is formed between the color filters 53 of adjacent colors.

박막 트랜지스터 기판(100)은, 도 2 및 도 3에 도시된 바와 같이, 기판(101)상에 형성되는 게이트 라인(103), 게이트 절연막(105)을 사이에 두고 게이트 라 인(103)과 교차하여 화소영역을 정의하는 데이터 라인(107), 그 교차부마다 형성된 박막 트랜지스터(T), 게이트 절연막(105) 상에 형성된 박막 트랜지스터(T)를 덮는 보호막(109) 및 보호막(109)을 관통하는 콘택홀(111)을 통해 박막 트랜지스터(T)에 접속된 화소 전극(113)을 구비한다.As shown in FIGS. 2 and 3, the thin film transistor substrate 100 intersects with the gate line 103 with a gate line 103 formed on the substrate 101 and a gate insulating film 105 interposed therebetween. Penetrating the data line 107 defining the pixel region, the thin film transistor T formed at each intersection thereof, the protective film 109 and the protective film 109 covering the thin film transistor T formed on the gate insulating film 105. The pixel electrode 113 connected to the thin film transistor T through the contact hole 111 is provided.

박막 트랜지스터(T)는 게이트 라인(103)의 게이트 신호에 응답하여 데이터 라인(107)의 화소 신호를 화소 전극(113)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(103)에 접속된 게이트 전극(115), 데이터 라인(107)에 접속된 소스 전극(117), 채널을 사이에 두고 소스전극(117)과 대향하는 동시에 보호막(109)을 관통하는 콘택홀(111)을 통해 화소전극(113)에 접속된 드레인 전극(119)을 구비한다.The thin film transistor T serves to charge the pixel electrode 113 of the pixel signal of the data line 107 in response to the gate signal of the gate line 103. The thin film transistor T is connected to the gate line 103. 115, the pixel electrode 113 through the source electrode 117 connected to the data line 107 and the contact hole 111 facing the source electrode 117 with the channel therebetween and penetrating the protective film 109. Is provided with a drain electrode 119 connected thereto.

이때, 박막 트랜지스터(T)는 소스전극(117) 및 드레인 전극(119)과의 오믹 접촉을 위한 오믹 접촉층(121)과, 게이트 절연막(105)을 사이에 두고 게이트 전극(115)과 중첩되는 동시에 소스 전극(117)과 드레인 전극(119) 사이에 채널을 형성하는 활성층(123)을 포함하여 구성된 반도체 패턴을 더 구비한다. In this case, the thin film transistor T overlaps the gate electrode 115 with the ohmic contact layer 121 for ohmic contact between the source electrode 117 and the drain electrode 119 and the gate insulating layer 105 interposed therebetween. At the same time, the semiconductor pattern further includes an active layer 123 that forms a channel between the source electrode 117 and the drain electrode 119.

종래, 상술한 바와 같이 구성된 박막 트랜지스터(T)는 상기 활성층(123) 및 오믹 접촉층(121)을 형성하기 위해서는 포토레지스트 도포, 현상 및 에칭 등 그 제조공정이 복잡하다는 문제점이 있었다.Conventionally, the thin film transistor T configured as described above has a problem in that a manufacturing process such as photoresist coating, developing and etching is complicated to form the active layer 123 and the ohmic contact layer 121.

또한, 박막 트랜지스터(T)의 채널을 형성하는 활성층은 전기 전도성이 양호하지 못한 아몰퍼스 실리콘(a-Si)으로 구성되고, 이에 의해 채널을 통한 전자 및 정공의 이동도가 낮아 대면적의 액정표시장치에는 적합하지 않다는 문제점이 있었다.In addition, the active layer forming the channel of the thin film transistor T is composed of amorphous silicon (a-Si), which has poor electrical conductivity, whereby the mobility of electrons and holes through the channel is low, thereby providing a large area liquid crystal display device. There was a problem that it is not suitable.

상술한 바와 같은 문제점을 해소하기 위한 방안으로, 도 4 및 도 5에 도시된 바와 같이, 박막 트랜지스터(T)의 소스전극(117) 및 드레인 전극(119) 사이에 전기 전도성이 우수한 나노 와이어(125)를 정렬시켜 채널을 형성하였다. As a method for solving the above-described problems, as shown in FIGS. 4 and 5, the nanowires 125 having excellent electrical conductivity between the source electrode 117 and the drain electrode 119 of the thin film transistor T are shown. ) Were aligned to form a channel.

즉, 기판(101)상에 PECVD 등의 증착공정을 통해 형성된 게이트 절연막(105) 상에 소스전극(117) 및 드레인 전극(119)을 형성한 후, 잉크젯, 스핀코팅, 딥코팅, 슬릿코팅 등의 용액 코팅법을 사용하여 나노 와이어(125)가 함유된 용액을 채널영역에 형성된 게이트 절연막(115) 상에 분산시킨다.That is, after forming the source electrode 117 and the drain electrode 119 on the gate insulating film 105 formed through a deposition process such as PECVD on the substrate 101, inkjet, spin coating, dip coating, slit coating, etc. The solution containing the nanowires 125 is dispersed on the gate insulating film 115 formed in the channel region by using a solution coating method of.

이후, 소스전극(117) 및 드레인 전극(119)에 전압을 인가하여 채널영역에 분산된 나노 와이어(125)를 소정 방향으로 정렬시킴으로써, 박막 트랜지스터의 채널 영역에 나노 와이어(125)로 구성된 채널을 최종적으로 형성하였다.Thereafter, voltage is applied to the source electrode 117 and the drain electrode 119 to align the nanowires 125 dispersed in the channel region in a predetermined direction, thereby forming a channel composed of the nanowires 125 in the channel region of the thin film transistor. Finally formed.

그러나, 상술한 바와 같이 용액 코팅법을 이용하여 나노 와이어(125)가 함유된 용액을 게이트 절연막(105) 상에 분산시키는 경우, 도 5의 A영역에 도시된 바와 같이, 소스전극(117) 및 드레인 전극(119)에 의해 발생되는 단차로 인하여 나노 와이어(125)는 게이트 절연막(105)과 공간을 사이에 두고 상호 이격된 상태로 형성되었다.However, when the solution containing the nanowires 125 is dispersed on the gate insulating film 105 by using the solution coating method as described above, as shown in region A of FIG. 5, the source electrode 117 and Due to the step generated by the drain electrode 119, the nanowires 125 are formed to be spaced apart from each other with a space between the gate insulating layer 105.

따라서, 박막 트랜지스터의 채널을 구성하는 나노 와이어(125)와 게이트 절연막(105)이 접촉 특성이 열화되고, 이에 의해 게이트 전극(115)에 의한 전계 효과를 받기 힘들뿐만 아니라 공간(127)에 충진된 공기의 낮은 유전율로 인하여 높은 구동 전원이 요구된다는 문제점이 있었다.Therefore, the contact characteristics of the nanowires 125 and the gate insulating layer 105 constituting the channel of the thin film transistor are deteriorated, thereby making it difficult to receive an electric field effect by the gate electrode 115 and filling the space 127. There is a problem that a high driving power is required due to the low dielectric constant of air.

상술한 바와 같은 문제점을 해소하기 위해, 본 발명의 목적은 게이트 절연막에 형성된 어레이 전극 사이에 평탄화층을 형성함으로써, 채널 영역에서 게이트 절연막과 나노 와이어 사이에 높은 접촉 신뢰성을 갖는 평판표시패널 및 그 제조방법을 제공하는 데 있다.In order to solve the above problems, an object of the present invention is to form a flattening layer between the array electrodes formed on the gate insulating film, a flat panel display panel having a high contact reliability between the gate insulating film and the nanowires in the channel region and its fabrication To provide a way.

본 발명은 게이트 전극에 의해 형성되는 게이트 절연막의 단차부와 동일한 높이로 어레이 전극을 형성함으로써, 채널 영역에서 게이트 절연막과 나노 와이어사이에 높은 접촉 신뢰성을 갖는 평판표시패널 및 그 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a flat panel display panel having a high contact reliability between a gate insulating film and a nanowire in a channel region by forming an array electrode at the same height as the stepped portion of the gate insulating film formed by the gate electrode. have.

상기 목적을 달성하기 위하여, 본 발명에 따른 평판표시패널은, 기판상에 형성된 게이트 전극; 게이트 전극을 덮도록 형성된 게이트 절연막; 게이트 절연막 상에 채널 영역을 사이에 두고 대향되게 형성된 어레이 전극; 어레이 전극 사이의 채널 영역에 충진되는 평탄화층;어레이 전극 사이에 형성되는 전계에 따라 평탄화층에 정렬되어 채널을 형성하는 나노 와이어; 나노 와이어를 사이에 두고 대행되게 형성된 소스전극 및 드레인 전극; 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a flat panel display panel according to the present invention, a gate electrode formed on a substrate; A gate insulating film formed to cover the gate electrode; An array electrode formed on the gate insulating layer so as to face each other with a channel region interposed therebetween; A planarization layer filled in a channel region between the array electrodes; a nanowire arranged in the planarization layer according to an electric field formed between the array electrodes to form a channel; A source electrode and a drain electrode formed to substitute for the nanowires; A passivation layer covering a substrate and having a contact hole exposing the drain electrode; And a pixel electrode connected to the drain electrode through a contact hole.

여기서, 본 발명에 따른 어레이 전극은, 나노 와이어가 상기 평탄화층에 집 적 되도록 하기 위해, 소수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 한다.Herein, the array electrode according to the present invention is characterized in that the nanowires are surface-treated through a hydrophobic self-assembled monolayer (SAM) in order to integrate the planarization layer.

본 발명에 따른 어레이 전극은 소스전극 및 드레인 전극과 동일물질로 형성된 것을 특징으로 한다.The array electrode according to the present invention is characterized in that it is formed of the same material as the source electrode and the drain electrode.

본 발명에 따른 게이트 절연막의 채널 영역은 나노 와이어가 집적 되도록 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 한다.The channel region of the gate insulating film according to the present invention is characterized in that the nanowires are surface-treated through a hydrophilic self-assembled material (SAM).

본 발명에 따른 평탄화층은 게이트 절연막과 동일 물질로 구성된 것을 특징으로 한다.The planarization layer according to the present invention is characterized in that it is made of the same material as the gate insulating film.

본 발명에 따른 평탄화층은 나노 와이어가 집적되도록 하기 위해 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 한다.The planarization layer according to the present invention is characterized in that the surface is treated with a hydrophilic self-assembled material (SAM: Self-Assembled Monolayer) to allow the nanowires to be integrated.

본 발명에 따른 소스전극 및 드레인 전극은 어레이 전극과 동일 패턴으로 중첩되게 형성된 것을 특징으로 한다.The source electrode and the drain electrode according to the present invention are characterized in that they are formed to overlap the same pattern as the array electrode.

상기 목적을 달성하기 위해, 본 발명에 따른 평판표시패널의 제조방법은, 기판상에 게이트 전극을 형성하는 단계; 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 채널 영역을 사이에 두고 상호 대향되도록 어레이 전극을 형성하는 단계; 어레이 전극 사이의 채널 영역에 평탄화층을 충진시키는 단계; 어레이 전극 사이에 형성되는 전계에 따라 평탄화층에 채널 형성을 위한 나노 와이어를 정렬시키는 단계; 나노 와이어를 사이에 두고 상호 대향되게 소스전극 및 드레인 전극을 형성하는 단계; 기판을 덮는 동시에 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및 콘택홀을 통해 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a flat panel display panel according to the present invention, forming a gate electrode on a substrate; Forming a gate insulating film to cover the gate electrode; Forming an array electrode on the gate insulating layer to face each other with the channel region interposed therebetween; Filling the planarization layer in the channel region between the array electrodes; Aligning the nanowires for channel formation in the planarization layer according to an electric field formed between the array electrodes; Forming a source electrode and a drain electrode to face each other with nanowires therebetween; Forming a protective film having a contact hole covering the substrate and exposing the drain electrode; And forming a pixel electrode connected to the drain electrode through the contact hole.

상기 목적을 달성하기 위해, 본 발명에 따른 평판표시패널은, 기판상에 형성된 게이트 전극; 게이트 전극을 덮도록 형성된 게이트 절연막; 게이트 전극에 의해 형성되는 게이트 절연막의 단차부와 동일 높이로 채널영역을 사이에 두고 대향되게 형성된 어레이 전극; 어레이 전극과 게이트 절연막의 단차부 사이의 공간에 충진되는 평탄화층; 어레이 전극에 형성되는 전계에 따라 채널 영역에 정렬되는 나노 와이어; 나노 와이어를 사이에 두고 대행되게 형성된 소스전극 및 드레인 전극; 기판을 덮는 동시에 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및 콘택홀을 통해 드레인 전극과 접속되는 화소전극을 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a flat panel display panel according to the present invention, a gate electrode formed on a substrate; A gate insulating film formed to cover the gate electrode; An array electrode formed to face the channel region at the same height as the step portion of the gate insulating film formed by the gate electrode; A planarization layer filled in a space between the array electrode and the stepped portion of the gate insulating film; Nanowires arranged in the channel region according to an electric field formed in the array electrode; A source electrode and a drain electrode formed to substitute for the nanowires; A protective film having a contact hole covering the substrate and exposing the drain electrode; And a pixel electrode connected to the drain electrode through the contact hole.

상기 목적을 달성하기 위해, 본 발명에 따른 평판표시패널의 제조방법은, 기판상에 게이트 전극을 형성하는 단계; 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계; 게이트 전극에 의해 형성되는 게이트 절연막의 단차부와 동일 높이로 채널영역을 사이에 두고 대향 되도록 어레이 전극을 형성하는 단계; 어레이 전극과 상기 단차부 사이의 공간에 평탄화층을 형성하는 단계; 어레이 전극에 형성되는 전계에 따라 채널 영역에 나노 와이어를 정렬시키는 단계; 나노 와이어를 사이에 두고 대행되게 소스전극 및 드레인 전극을 형성하는 단계; 기판을 덮는 동시에 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a flat panel display panel according to the present invention, forming a gate electrode on a substrate; Forming a gate insulating film to cover the gate electrode; Forming an array electrode to face the channel region at the same height as a step portion of the gate insulating layer formed by the gate electrode; Forming a planarization layer in a space between the array electrode and the stepped portion; Aligning the nanowires in the channel region according to an electric field formed in the array electrode; Forming a source electrode and a drain electrode on behalf of the nanowire; Forming a protective film having a contact hole covering the substrate and exposing the drain electrode; And forming a pixel electrode connected to the drain electrode through a contact hole.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention will become apparent from the following description of embodiments with reference to the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명의 제 1 실시예에 따른 평판표시패널 및 그 제조방법에 대해 상세히 설명한다.Hereinafter, a flat panel display panel and a manufacturing method thereof according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 발명의 제 1 실시예에 따른 평판표시패널의 구성 및 동작에 대해 설명한다.First, the configuration and operation of the flat panel display panel according to the first embodiment of the present invention will be described.

본 발명의 제 1 실시예에 따른 평판표시패널(200)은, 도 6 및 도 7에 도시된 바와 같이, 기판(201) 상에 형성된 게이트 라인(203)과, 게이트 라인(203)과 절연되게 교차되어 화소영역을 정의하는 데이터 라인(205)과, 게이트 라인(203)과 데이터 라인(205)의 교차 영역에 형성된 박막 트랜지스터(T)와, 박막 트렌지스터(T)를 덮는 보호막(221)과, 상기 보호막(221)에 형성된 콘택홀(223)을 통해 박막 트랜지스터(T)에 접속되는 화소전극(225)을 포함한다.6 and 7, the flat panel display panel 200 according to the first embodiment of the present invention is insulated from the gate line 203 and the gate line 203 formed on the substrate 201. A data line 205 intersecting to define a pixel region, a thin film transistor T formed at an intersection region of the gate line 203 and the data line 205, a protective film 221 covering the thin film transistor T, The pixel electrode 225 is connected to the thin film transistor T through the contact hole 223 formed in the passivation layer 221.

여기서, 게이트 라인(203)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(T)를 구성하는 게이트 전극(207)으로 전달한다. Here, the gate line 203 transfers a gate signal supplied from a gate driver (not shown) connected to the gate pad to the gate electrode 207 constituting the thin film transistor T.

이때, 게이트 라인(203)은 투명 도전층(ITO) 상에 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된 게이트 금속층이 적층된 구조로 형성된다.In this case, the gate line 203 has a structure in which a gate metal layer made of aluminum (Al) -based metal, copper (Cu), chromium (Cr), molybdenum, or the like is stacked on the transparent conductive layer ITO.

데이터 라인(205)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(207)의 온/오프에 연동하여 박막 트랜지스터(T)의 소스전극(217) 및 드레인 전극(219)으로 전달하는 역할을 수행한다.The data line 205 connects a data signal supplied from a data driver (not shown) connected to the data pad with ON / OFF of the gate electrode 207 to connect the source electrode 217 and the drain electrode of the thin film transistor T. 219).

이때, 데이터 라인(205)은 게이트 라인(203)과 절연된 상태로 교차 형성되어 화소영역을 정의한다.In this case, the data line 205 is formed to be insulated from the gate line 203 so as to define a pixel area.

박막 트랜지스터(T)는 게이트 라인(203)의 게이트 신호에 응답하여 데이터 라인(205)의 화소신호를 화소전극(225)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(203)에 접속되는 게이트 전극(207)과, 게이트 전극(207)을 덮는 게이트 절연막(209) 상에 형성되는 어레이 전극(211)과, 어레이 전극(211) 사이에 충진되는 평탄화층(213)과, 어레이 전극(211)과 일부 중첩된 형태로 평탄화층(213)에 정렬되어 채널을 형성하는 나노 와이어(215) 및 데이터 라인(205)에 접속되는 동시에 채널을 사이에 두고 대향하는 소스전극(217) 및 드레인 전극(219)을 포함하여 구성된다.The thin film transistor T functions to charge the pixel electrode 225 of the pixel signal of the data line 205 in response to the gate signal of the gate line 203, and is connected to the gate line 203. 207, the array electrode 211 formed on the gate insulating film 209 covering the gate electrode 207, the planarization layer 213 filled between the array electrode 211, the array electrode 211, The source electrode 217 and the drain electrode 219 which are connected to the nanowire 215 and the data line 205 which are aligned to the planarization layer 213 to form a channel in a partially overlapped form, and face each other with the channel interposed therebetween. It is configured to include.

게이트 절연막(209)은 졸-겔 공정을 통해 제조된 게이트 절연물질을 게이트 전극(207)이 형성된 기판(201)상에 도포하여 형성된다. 이때, 게이트 절연물질은 UV공정 또는 저온 열처리 공정(150OC)을 통해 용매(solvent)가 제거된 에어로 겔(aerogel) 형태로 도포되며 게이트 절연막(209)의 유전율(k)을 높여주기 위해 실리케이트가 주로 이용된다.The gate insulating layer 209 is formed by applying a gate insulating material manufactured through a sol-gel process onto the substrate 201 on which the gate electrode 207 is formed. At this time, the gate insulating material is applied in the form of an aerogel in which the solvent is removed through a UV process or a low temperature heat treatment process (150 O C), and the silicate to increase the dielectric constant (k) of the gate insulating film 209. Is mainly used.

여기서, 게이트 절연막(209)의 채널 영역은 소스전극(217)과 드레인 전극(219) 사이에 집적되는 나노 와이어(215)를 소정 방향으로 정렬시키기 위해 친수 성을 갖는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용해 표면 처리된다.Here, the channel region of the gate insulating layer 209 has a hydrophilic self-aligning material (SAM) to align the nanowires 215 integrated between the source electrode 217 and the drain electrode 219 in a predetermined direction. Surface treated with Assembled Monolayer.

어레이 전극(211)은 외부로부터 인가되는 구동전원에 의해 채널 영역에 집적된 나노 와이어(215)를 소정 방향으로 정렬시키는 역할을 수행하는 것으로서, 도 8 에 도시된 바와 같이, 게이트 절연막(209) 상에 어레이 금속을 PECVD 등의 증착공정을 통해 증착시켜 형성한다.The array electrode 211 serves to align the nanowires 215 integrated in the channel region in a predetermined direction by driving power applied from the outside, and as shown in FIG. 8, on the gate insulating layer 209. The array metal is formed by depositing through a deposition process such as PECVD.

여기서, 게이트 절연막(209)의 채널영역에 나노 와이어(215)가 집적되도록 하기 위해, 어레이 전극(211)은 소수성을 갖는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용해 표면 처리된다. Here, in order to integrate the nanowires 215 in the channel region of the gate insulating layer 209, the array electrode 211 is surface treated using a self-assembled monolayer (SAM) having hydrophobicity.

평탄화층(213)은 게이트 절연막에 단차를 갖도록 형성된 어레이 전극(211) 사이에 충진되어 어레이 전극(211)과 게이트 절연막(209) 사이에 형성된 공간을 평탄화시키는 역할을 수행한다.The planarization layer 213 is filled between the array electrodes 211 formed to have a step in the gate insulating film to planarize the space formed between the array electrode 211 and the gate insulating film 209.

즉, 평탄화층(213)은 어레이 전극(211)과 게이트 절연막(209) 사이에 형성된 공간에 충진되어 게이트 절연막(209)의 채널 영역을 평탄화시킴으로써, 나노 와이어(215)와 게이트 절연막(209) 사이의 접촉 면적을 증가시키는 역할을 수행한다.That is, the planarization layer 213 is filled in the space formed between the array electrode 211 and the gate insulating film 209 to planarize the channel region of the gate insulating film 209, thereby between the nanowire 215 and the gate insulating film 209. It serves to increase the contact area of the.

여기서, 평탄화층(213)은 게이트 절연막(209)과 동일한 친수성을 갖는 졸-겔 형태의 게이트 절연물질에 대한 용액 코팅 공정을 통해 어레이 전극(211) 사이에 충진된다.Here, the planarization layer 213 is filled between the array electrodes 211 through a solution coating process for a sol-gel type gate insulating material having the same hydrophilicity as the gate insulating film 209.

나노 와이어(215)는 어레이 전극(211)에 의해 형성되는 전계에 따라 게이트 절연막(209)의 채널 영역에 소정 방향으로 정렬되어 소스전극(217)과 드레인 전 극(219) 사이에 채널을 형성하는 역할을 수행한다. The nanowires 215 are aligned in a predetermined direction in the channel region of the gate insulating layer 209 according to the electric field formed by the array electrode 211 to form a channel between the source electrode 217 and the drain electrode 219. Play a role.

즉, 소수성을 갖도록 표면 처리된 어레이 전극(211)이 형성된 기판(201)을 나노 와이어 용액에 침지시키는 경우, 나노 와이어(215)는 친수성을 갖도록 표면 처리된 게이트 절연막(209)의 채널영역 및 평탄화층(213) 상에 집적된다.That is, when the substrate 201 having the array electrode 211 surface-treated to have hydrophobicity is immersed in the nanowire solution, the nanowire 215 is planarized and the channel region of the gate insulating film 209 surface-treated to have hydrophilicity. Integrated on layer 213.

이후, 어레이 전극(211) 사이에 전계가 형성되는 경우, 게이트 절연막(209)의 채널영역에 집적된 나노 와이어(215)는 어레이 전극(211) 사이에 형성되는 전계에 따라 소정 방향으로 정렬되어 소스 전극(217)과 드레인 전극(219) 사이에 채널을 형성한다.Then, when an electric field is formed between the array electrodes 211, the nanowires 215 integrated in the channel region of the gate insulating layer 209 are aligned in a predetermined direction according to the electric field formed between the array electrodes 211 and source. A channel is formed between the electrode 217 and the drain electrode 219.

여기서, 채널을 형성하는 나노 와이어(215)는 구리보다 100배 높은 전기 전도도를 가지는 동시에 메탈 또는 니켈 규소화합물(Nickel silicide) 등의 반도체 실리콘으로 만들어진 완벽한 결정구조를 갖는다.Here, the nanowires 215 forming the channel have a 100 times higher electrical conductivity than copper and have a perfect crystal structure made of semiconductor silicon such as metal or nickel silicide.

소스전극(217)은 데이터 라인(205)에 전기적으로 접속되며 나노 와이어(215)를 사이에 두고 어레이 전극(211)과 동일 형태로 중첩되게 패터닝 된다.The source electrode 217 is electrically connected to the data line 205 and is patterned to overlap the array electrode 211 in the same form with the nanowire 215 therebetween.

드레인 전극(219)은 나노 와이어(215)를 사이에 두고 소스 전극(217)과 대향되게 형성되며, 보호막(221)을 관통하는 접촉홀(223)을 통해 화소전극(225)과 전기적으로 접속된다.The drain electrode 219 is formed to face the source electrode 217 with the nanowire 215 therebetween, and is electrically connected to the pixel electrode 225 through a contact hole 223 penetrating through the passivation layer 221. .

이때, 드레인 전극(219)은 나노 와이어를 사이에 두고 어레이 전극과 동일 형태로 중첩되게 패터닝 된다.In this case, the drain electrode 219 is patterned so as to overlap the array electrode with the nanowire therebetween.

화소 전극(215)은 보호막(221)을 관통하는 접촉홀(213)을 통해 박막 트랜지스터(T)의 드레인 전극(219)과 접속된다. 이때, 화소전극(215)은 박막 트랜지스 터(T)를 통해 화소 신호가 공급됨에 따라 공통 전극(미도시)과 함께 액정 배향을 위한 전계를 형성한다.The pixel electrode 215 is connected to the drain electrode 219 of the thin film transistor T through the contact hole 213 penetrating through the passivation layer 221. In this case, as the pixel signal is supplied through the thin film transistor T, the pixel electrode 215 forms an electric field for liquid crystal alignment with a common electrode (not shown).

이하, 본 발명의 제 1 실시예에 따른 평판표시패널의 제조방법에 대해 설명한다.Hereinafter, a manufacturing method of a flat panel display panel according to a first embodiment of the present invention will be described.

도 8a에 도시된 바와 같이, 본 발명에 따른 기판(201)상에 게이트 라인(203)에 접속된 게이트 전극(207)을 형성한다.As shown in Fig. 8A, a gate electrode 207 connected to the gate line 203 is formed on the substrate 201 according to the present invention.

이를 보다 구체적으로 설명하면, 기판(201)상에 게이트 금속층을 전면 증착시킨 후, PECVD 등의 증착공정을 통해 상기 게이트 금속층을 덮는 포토레지스트를 전면 형성한다.In more detail, after the gate metal layer is deposited on the substrate 201, a photoresist covering the gate metal layer is formed on the substrate 201 through a deposition process such as PECVD.

이후, 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속층 상에 게이트 라인(203) 및 게이트 전극(207)이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.Thereafter, a photolithography process using a mask is performed to form a photoresist pattern exposing the remaining regions except for the region where the gate line 203 and the gate electrode 207 are to be formed on the gate metal layer.

이때, 포토레지스트 패턴에 의해 노출된 게이트 금속층에 대한 에칭 공정을 수행함으로써, 기판(201)상에 게이트 라인(203)에 접속된 게이트 전극(207)을 최종적으로 형성한다.At this time, by performing an etching process on the gate metal layer exposed by the photoresist pattern, the gate electrode 207 connected to the gate line 203 is finally formed on the substrate 201.

상술한 바와 같이 기판(201) 상에 게이트 전극(207)을 형성한 후, 도 8b에 도시된 바와 같이, 본 발명에 따른 기판(201)상에 게이트 라인(203) 및 게이트 전극(207)을 덮는 게이트 절연막(209)을 전면 도포한다.After the gate electrode 207 is formed on the substrate 201 as described above, as shown in FIG. 8B, the gate line 203 and the gate electrode 207 are formed on the substrate 201 according to the present invention. The entire gate insulating film 209 is applied.

여기서, 게이트 절연막(209)은 졸-겔 공정을 통해 제조되며 UV공정 또는 저 온 열처리 공정(150OC)을 통해 용매(solvent)가 제거된 에어로 겔(aerogel) 형태를 갖는 게이트 절연물질로 구성된다.Here, the gate insulating film 209 is manufactured by a sol-gel process and is formed of a gate insulating material having an aerogel form in which a solvent is removed through a UV process or a low temperature heat treatment process (150 O C). do.

여기서, 게이트 절연막(209)의 채널 영역은 친수성을 갖는 나노 와이어(215)가 집적되도록 친수성을 갖는 자가배열물질(SAM : Self-Assembled Monolayer)에 의해 표면 처리된다.Here, the channel region of the gate insulating layer 209 is surface-treated by a hydrophilic self-assembled material (SAM) such that the hydrophilic nanowires 215 are integrated.

상술한 바와 같이 기판(201)상에 친수성을 갖는 게이트 절연막(209)을 형성한 후, 도 8c에 도시된 바와 같이, 게이트 절연막(209) 상에 나노 와이어(215)를 소정 방향으로 정렬시키기 위한 어레이 전극(211)을 형성한다.After forming the hydrophilic gate insulating film 209 on the substrate 201 as described above, as shown in Figure 8c, for aligning the nanowires 215 on the gate insulating film 209 in a predetermined direction The array electrode 211 is formed.

이를 보다 구체적으로 설명하면, 게이트 절연막(209) 상에 전도성을 갖는 전극층을 전면 증착한 후, PECVD 등의 증착공정을 통해 상기 전극층을 덮는 포토레지스트를 전면 형성한다.In more detail, after the entire surface of the conductive electrode layer is deposited on the gate insulating layer 209, a photoresist covering the electrode layer is entirely formed through a deposition process such as PECVD.

이후, 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 전극층 상에 어레이 전극(211)이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다. Subsequently, by performing a photolithography process using a mask, a photoresist pattern is formed on the electrode layer to expose the remaining regions except for the region where the array electrode 211 is to be formed.

이때, 포토레지스트 패턴에 의해 노출된 전극층에 대한 에칭공정을 수행함으로써, 게이트 절연막(209) 상에 구동 전원에 따라 나노 와이어(215)를 소정 방향으로 배향시키는 전계를 생성하는 어레이 전극(211)을 형성한다.At this time, by performing an etching process on the electrode layer exposed by the photoresist pattern, the array electrode 211 for generating an electric field to orient the nanowires 215 in a predetermined direction on the gate insulating film 209 according to the driving power source. Form.

여기서, 어레이 전극(211)은 게이트 절연막(209)과 단차를 갖도록 형성되며, 게이트 절연막(209)의 채널영역에만 나노 와이어가 (215) 집적되도록 소수성을 갖 는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용해 표면 처리된다.Herein, the array electrode 211 is formed to have a step with the gate insulating layer 209, and has a hydrophobic self-assembled material (SAM) such that the nanowires 215 are integrated only in the channel region of the gate insulating layer 209. Monolayer).

상술한 바와 같이 어레이 전극(211)을 형성한 후, 도 8d에 도시된 바와 같이, 어레이 전극(211) 사이에 충진되는 평탄화 물질로 구성된 평탄화층(213)을 형성한다.After the array electrode 211 is formed as described above, as shown in FIG. 8D, the planarization layer 213 made of the planarization material filled between the array electrodes 211 is formed.

이를 보다 구체적으로 설명하면, 게이트 절연막(209) 상에 어레이 전극(211)을 패터닝 하는 경우, 어레이 전극(211)과 게이트 절연막(209)의 채널 영역 사이에는 공간이 형성된다.In more detail, when the array electrode 211 is patterned on the gate insulating layer 209, a space is formed between the array electrode 211 and the channel region of the gate insulating layer 209.

이때, 어레이 전극(211) 상에 나노 와이어(215)가 소정 방향으로 정렬되는 경우, 어레이 전극(211)과 게이트 절연막(209)의 채널영역 사이에 형성되는 공간으로 인하여 나노 와이어(215)와 게이트 절연막(209) 사이의 접촉 면적이 좁아지는 문제점이 발생된다.In this case, when the nanowires 215 are arranged in a predetermined direction on the array electrode 211, the nanowires 215 and the gate are formed due to the space formed between the array electrodes 211 and the channel region of the gate insulating layer 209. A problem arises in that the contact area between the insulating films 209 becomes narrow.

따라서, 상술한 바와 같은 문제점을 해소하기 위해, 평탄화층(213)은 어레이 전극(215)과 게이트 절연막(209)의 채널 영역 사이에 형성된 공간에 형성되어 게이트 절연막(209)과 나노 와이어(215)의 접촉 면적을 증가시키는 역할을 수행한다.Accordingly, in order to solve the above-described problems, the planarization layer 213 is formed in a space formed between the array electrode 215 and the channel region of the gate insulating film 209 so that the gate insulating film 209 and the nanowire 215 are formed. It serves to increase the contact area of the.

이때, 평탄화층(213)은 나노 와이어(215)가 집적되도록 하기 위해 친수성을 갖는 졸-겔 형태의 게이트 절연물질로 구성된다.In this case, the planarization layer 213 is made of a gate insulating material of a sol-gel type having hydrophilic property so that the nanowires 215 are integrated.

상술한 바와 같이 평탄화층(213)을 형성한 후, 도 8e에 도시된 바와 같이, 기판(201)을 나노 와이어 용액에 침지시켜 게이트 절연막(209)의 채널 영역에 나노 와이어(215)를 집적시킨다.After forming the planarization layer 213 as described above, as shown in FIG. 8E, the substrate 201 is immersed in the nanowire solution to integrate the nanowires 215 in the channel region of the gate insulating film 209. .

즉, 평탄화층(213)이 형성된 기판(201)을 나노 와이어 용액에 침지시키는 경 우, 나노 와이어(215)는 소수성으로 표면 처리된 어레이 전극(211)과 친수성으로 표면 처리된 게이트 절연막(209)의 채널 영역 사이에 발생되는 반발력으로 인하여 친수성으로 표면 처리된 게이트 절연막(209)의 채널 영역 및 평탄화층(213) 상에 집적된다.That is, when the substrate 201 on which the planarization layer 213 is formed is immersed in the nanowire solution, the nanowire 215 may be hydrophobicly surface treated with the array electrode 211 and the gate insulating layer 209 may be hydrophilic. Due to the repulsive force generated between the channel regions of the gate region is integrated on the channel region and the planarization layer 213 of the gate insulating film 209 surface-treated hydrophilically.

상술한 바와 같이 게이트 절연막(209)의 채널 영역에 나노 와이어(215)를 집적시킨 후, 도 8f에 도시된 바와 같이, 본 발명에 따른 어레이 전극(211)에 구동전원을 인가하여 게이트 절연막(209)의 채널 영역에 집적된 나노 와이어(215)를 소정 방향으로 정렬시킨다.After the nanowires 215 are integrated in the channel region of the gate insulating film 209 as described above, as shown in FIG. The nanowires 215 integrated in the channel region of the () are aligned in a predetermined direction.

즉, 게이트 절연막(209)의 채널 영역에 나노 와이어(215)를 집적시킨 후, 어레이 전극(211)에 구동 전원이 인가되는 경우 어레이 전극(211) 사이에는 소정 방향으로 전계가 형성된다.That is, after the nanowire 215 is integrated in the channel region of the gate insulating layer 209, when a driving power is applied to the array electrode 211, an electric field is formed between the array electrodes 211 in a predetermined direction.

이때, 나노 와이어(215)는 어레이 전극(215) 사이에 형성되는 전계에 연동하여 채널 영역에 소정 방향으로 정렬되고, 이에 의해 후술하는 소스전극(217) 및 드레인 전극(219) 사이에 전자가 이동하는 채널을 형성한다.In this case, the nanowires 215 are aligned in a predetermined direction in the channel region in association with an electric field formed between the array electrodes 215, whereby electrons move between the source electrode 217 and the drain electrode 219 which will be described later. To form a channel.

상술한 바와 같이 나노 와이어(215)를 소정 방향으로 정렬시킨 후, 도 8g에 도시된 바와 같이, 데이터 라인(205), 데이터 라인(205)에 접속되며 채널을 사이에 두고 대응되게 형성되는 소스전극(217) 및 드레인 전극(219)을 형성한다. As described above, after the nanowires 215 are aligned in a predetermined direction, as shown in FIG. 8G, a source electrode connected to the data line 205 and the data line 205 and formed to correspond to each other with a channel interposed therebetween. 217 and the drain electrode 219 are formed.

이를 보다 구체적으로 설명하면, 나노 와이어(215)가 자가 정렬된 게이트 절연막(209) 상에 소스/드레인 금속층을 전면 형성한 후, 소스/드레인 금속층 상에 포토레지스트를 전면 형성한다.In more detail, the nanowire 215 forms the entire surface of the source / drain metal layer on the self-aligned gate insulating layer 209, and then forms the entire photoresist on the source / drain metal layer.

이후, 마스크를 이용한 포토레소그래피 공정을 통해 소스 전극(217) 및 드레인 전극(219)이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.Thereafter, a photoresist pattern is formed through the photolithography process using a mask to expose the remaining regions except for the region where the source electrode 217 and the drain electrode 219 are to be formed.

이때, 포토레지스트 패턴에 의해 노출된 소스/드레인 금속층을 에칭함으로써, 데이터 라인(205)에 접속되는 소스전극(217) 및 채널을 사이에 두고 소스전극(217)과 대향되는 드레인 전극(219)을 최종적으로 형성한다.At this time, by etching the source / drain metal layer exposed by the photoresist pattern, the drain electrode 219 facing the source electrode 217 with the channel between the source electrode 217 and the channel connected to the data line 205 is interposed. Finally formed.

여기서, 소스전극(217)은 나노 와이어(215)를 사이에 두고 어레이 전극(211)과 동일한 형태로 중첩되게 패터닝 되고, 드레인 전극(219)은 나노 와이어(215)를 사이에 두고 소스 전극(217)과 대향되게 형성되며 어레이 전극(211)과 동일한 형태로 중첩되게 패터닝 된다.Here, the source electrode 217 is patterned to overlap with the array electrode 211 in the same shape with the nanowire 215 therebetween, and the drain electrode 219 is the source electrode 217 with the nanowire 215 interposed therebetween. ) And are patterned to overlap each other in the same form as the array electrode 211.

상술한 바와 같이 소스전극 및 드레인 전극을 형성한 후, 도 8h에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터(T)를 덮는 보호막(221)을 전면 형성한다.After the source electrode and the drain electrode are formed as described above, as shown in FIG. 8H, the passivation layer 221 covering the thin film transistor T according to the present invention is entirely formed.

여기서 보호막(221)에는 드레인 전극(219)을 노출시키는 콘택홀(225)이 형성되어 있다.In the passivation layer 221, a contact hole 225 exposing the drain electrode 219 is formed.

상술한 바와 같이 콘택홀(225)을 갖는 보호막(221)을 형성한 후, 도 8i에 도시된 바와 같이, 본 발명에 따른 보호막(221) 상에 드레인 전극(219)과 접속되는 화소전극(225)을 최종적으로 형성한다.After forming the passivation layer 221 having the contact hole 225 as described above, as shown in FIG. 8I, the pixel electrode 225 connected to the drain electrode 219 on the passivation layer 221 according to the present invention. ) Is finally formed.

이를 보다 구체적으로 설명하면, 기판(201)상에 투명 도전층(ITO)을 전면 증착시킨 후, PECVD 등의 증착공정을 통해 투명 도전층(ITO)을 덮는 포토레지스트를 전면 형성한다.In more detail, after the entire surface of the transparent conductive layer (ITO) is deposited on the substrate 201, a photoresist covering the transparent conductive layer (ITO) is entirely formed through a deposition process such as PECVD.

이후, 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 투명 도전층 상에 화소전극(225)이 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴을 형성한다.Subsequently, by performing a photolithography process using a mask, a photoresist pattern is formed on the transparent conductive layer to expose the remaining regions except for the region where the pixel electrode 225 is to be formed.

이때, 포토레지스트 패턴에 의해 노출된 투명 도전층에 대한 에칭 공정을 수행함으로써, 보호막(221) 상에 콘택홀(223)을 통해 드레인 전극(219)과 접속되는 화소전극(225)을 최종적으로 형성한다.In this case, an etching process is performed on the transparent conductive layer exposed by the photoresist pattern, thereby finally forming the pixel electrode 225 connected to the drain electrode 219 through the contact hole 223 on the passivation layer 221. do.

이하, 첨부도면을 참조하여 본 발명의 제 2 실시예에 따른 평판표시패널 및 그 제조 방법에 대해 설명한다.Hereinafter, a flat panel display panel and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to the accompanying drawings.

먼저, 도 9 및 도 10을 참조하여 본 발명의 제 2 실시예에 따른 평판표시패널의 구성 및 동작에 대해 설명한다. 여기서, 본 발명의 제 1 실시예에 따른 평판표시패널과 동일한 내용에 대한 상세 설명은 생략한다.First, the configuration and operation of the flat panel display panel according to the second exemplary embodiment of the present invention will be described with reference to FIGS. 9 and 10. Here, detailed description of the same contents as those of the flat panel display panel according to the first embodiment of the present invention will be omitted.

본 발명의 제 2 실시예에 따른 평판표시패널은, 도 9 및 도 10에 도시된 바와 같이, 기판(301) 상에 형성된 게이트 라인(303)과, 게이트 라인(303)과 절연되게 교차되어 화소영역을 정의하는 데이터 라인(305)과, 게이트 라인(303)과 데이터 라인(305)의 교차 영역에 형성된 박막 트랜지스터(T)와, 박막 트렌지스터(T)를 덮는 보호막(321)에 형성된 콘택홀(323)을 통해 박막 트랜지스터(T)에 접속되는 화소전극(325)을 포함한다.As illustrated in FIGS. 9 and 10, the flat panel display panel according to the second exemplary embodiment of the present invention may cross the gate line 303 formed on the substrate 301 to be insulated from the gate line 303 to be insulated from each other. A contact hole formed in the data line 305 defining the region, the thin film transistor T formed at the intersection of the gate line 303 and the data line 305, and the passivation layer 321 covering the thin film transistor T. And a pixel electrode 325 connected to the thin film transistor T through 323.

여기서, 박막 트랜지스터(T)는 게이트 라인(303)의 게이트 신호에 응답하여 데이터 라인(305)의 화소신호를 화소전극(325)에 충전시키는 역할을 수행하는 것으 로서, 게이트 라인(303)에 접속되는 게이트 전극(307)과, 게이트 전극에 의해 형성되는 게이트 절연막(309)의 단차부와 동일 높이로 형성되는 어레이 전극(311)과, 어레이 전극(311)과 게이트 절연막(309)의 단차부 사이에 충진되는 평탄화층(313)과, 어레이 전극(311)과 일부 중첩된 형태로 정렬되어 채널을 형성하는 나노 와이어(315) 및 데이터 라인(305)에 접속되는 동시에 채널을 사이에 두고 대향하는 소스전극(317) 및 드레인 전극(319)을 포함하여 구성된다.Here, the thin film transistor T serves to charge the pixel electrode of the data line 305 to the pixel electrode 325 in response to the gate signal of the gate line 303, and is connected to the gate line 303. Between the gate electrode 307, the array electrode 311 formed at the same height as the stepped portion of the gate insulating film 309 formed by the gate electrode, and the stepped portion of the array electrode 311 and the gate insulating film 309. A source which is connected to the planarization layer 313 filled with the nanowire 315 and the data line 305 arranged in a partially overlapped form with the array electrode 311 and forms a channel, and is opposed to the channel. And an electrode 317 and a drain electrode 319.

게이트 절연막(309)은 졸-겔 공정을 통해 제조된 게이트 절연물질을 게이트 전극(307)이 형성된 기판(301)상에 도포된다. The gate insulating layer 309 is coated on the substrate 301 on which the gate electrode 307 is formed with a gate insulating material manufactured through a sol-gel process.

이때, 게이트 절연막(309)은 채널 영역에 집적된 나노 와이어(315)를 소정 방향으로 정렬시키기 위해 친수성을 갖는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용해 표면 처리된다.In this case, the gate insulating layer 309 is surface-treated using a self-assembled monolayer (SAM) having hydrophilicity to align the nanowires 315 integrated in the channel region in a predetermined direction.

어레이 전극(311)은 구동 전원에 의해 채널 영역에 집적된 나노 와이어(215)를 소정 방향으로 정렬시키는 역할을 수행하는 것으로서, 게이트 전극(309)에 의해 형성되는 게이트 절연막(309)의 단차부와 동일 높이로 형성된다.The array electrode 311 serves to align the nanowires 215 integrated in the channel region by a driving power source in a predetermined direction, and includes a stepped portion of the gate insulating layer 309 formed by the gate electrode 309. It is formed at the same height.

여기서, 게이트 절연막(309)의 채널영역에 나노 와이어(315)가 집적되도록 하기 위해, 어레이 전극(311)은 소수성을 갖는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용해 표면 처리된다. Here, in order for the nanowires 315 to be integrated in the channel region of the gate insulating layer 309, the array electrode 311 may be surface treated using a hydrophobic self-assembled material (SAM).

평탄화층(313)은 어레이 전극(311)과 게이트 절연막(309)의 단차부 사이에 형성되는 공간에 충진되어 어레이 전극(311)과 게이트 절연막(309)을 평탄화시키는 역할을 수행한다.The planarization layer 313 fills a space formed between the array electrode 311 and the stepped portion of the gate insulating layer 309 to planarize the array electrode 311 and the gate insulating layer 309.

즉, 평탄화층(313)은 어레이 전극(311)과 게이트 절연막(309)의 단차부 사이에 형성되는 공간에 충진되어 채널 영역을 평탄화시킴으로써, 나노 와이어(315)와 게이트 절연막(309) 사이의 접촉 면적을 증가시키는 역할을 수행한다.That is, the planarization layer 313 is filled in the space formed between the array electrode 311 and the stepped portion of the gate insulating layer 309 to planarize the channel region, thereby contacting the nanowire 315 with the gate insulating layer 309. It serves to increase the area.

나노 와이어(315)는 어레이 전극(311)에 의해 형성되는 전계에 따라 게이트 절연막(309)의 채널 영역에 소정 방향으로 정렬되어 소스전극(317)과 드레인 전극(319) 사이에 채널을 형성하는 역할을 수행한다. The nanowires 315 are arranged in a predetermined direction in the channel region of the gate insulating layer 309 according to the electric field formed by the array electrode 311 to form a channel between the source electrode 317 and the drain electrode 319. Do this.

소스전극(317)은 데이터 라인(305)에 전기적으로 접속되며 나노 와이어(315)를 사이에 두고 어레이 전극(311)과 동일 형태로 중첩되게 패터닝 되고, 드레인 전극(319)은 나노 와이어(315)를 사이에 두고 어레이 전극(311)과 동일 형태로 중첩되게 패터닝 된다.The source electrode 317 is electrically connected to the data line 305 and is patterned to overlap the array electrode 311 in the same form with the nanowire 315 interposed therebetween, and the drain electrode 319 is nanowire 315. It is patterned to overlap with the array electrode 311 in the same shape with the interposed therebetween.

화소 전극(325)은 보호막(321)을 관통하는 접촉홀(313)을 통해 박막 트랜지스터(T)의 드레인 전극(319)과 접속된다. 이때, 화소전극(315)은 박막 트랜지스터(T)를 통해 화소 신호가 공급됨에 따라 공통 전극(미도시)과 함께 액정 배향을 위한 전계를 형성한다.The pixel electrode 325 is connected to the drain electrode 319 of the thin film transistor T through a contact hole 313 penetrating through the passivation layer 321. In this case, as the pixel signal is supplied through the thin film transistor T, the pixel electrode 315 forms an electric field for liquid crystal alignment with a common electrode (not shown).

이하, 본 발명의 제 2 실시예에 따른 평판표시패널의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing a flat panel display panel according to a second embodiment of the present invention will be described.

도 11a에 도시된 바와 같이, 본 발명에 따른 기판(301)상에 게이트 라인(303) 및 상기 게이트 라인에 접속되는 게이트 전극(307)을 형성한다.As shown in FIG. 11A, a gate line 303 and a gate electrode 307 connected to the gate line are formed on a substrate 301 according to the present invention.

상술한 바와 같이 게이트 라인(303) 및 게이트 전극(307)을 형성한 후, 도 11b에 도시된 바와 같이, 본 발명에 따른 기판(301)상에 게이트 절연막(309)을 전 면 도포한다.After the gate line 303 and the gate electrode 307 are formed as described above, as shown in FIG. 11B, the gate insulating film 309 is completely coated on the substrate 301 according to the present invention.

여기서, 게이트 절연막(309)의 채널 영역은 친수성을 갖는 나노 와이어(315)가 집적되도록 하기 위해 친수성을 갖는 자가배열물질(SAM : Self-Assembled Monolayer)에 의해 표면 처리된다.Here, the channel region of the gate insulating layer 309 is surface-treated by a hydrophilic self-assembled monolayer (SAM) in order to integrate the hydrophilic nanowires 315.

상술한 바와 같이 게이트 절연막(309)을 형성한 후, 도 11c에 도시된 바와 같이, 본 발명에 따른 게이트 절연막(309) 상에 나노 와이어(315)를 소정 방향으로 정렬시키기 위한 어레이 전극(311)을 형성한다.After forming the gate insulating film 309 as described above, as shown in FIG. 11C, the array electrode 311 for aligning the nanowires 315 in a predetermined direction on the gate insulating film 309 according to the present invention. To form.

이때, 어레이 전극(311)은 게이트 전극(307)에 의해 게이트 절연막(309)에 형성되는 단차부와 동일 높이로 형성되며, 게이트 절연막(309)의 채널영역에만 나노 와이어가(315) 집적되도록 소수성을 갖는 자가배열물질(SAM : Self-Assembled Monolayer)을 이용해 표면 처리된다.In this case, the array electrode 311 is formed at the same height as the stepped portion formed in the gate insulating layer 309 by the gate electrode 307, and the hydrophobicity is such that the nanowires 315 are integrated only in the channel region of the gate insulating layer 309. Surface treatment is performed using a self-assembled monolayer (SAM).

상술한 바와 같이 어레이 전극(211)을 형성한 후, 도 11d에 도시된 바와 같이, 본 발명에 따른 어레이 전극(311)과 게이트 절연막(309)의 단차부 사이에 형성된 공간에 평탄화층(313)을 형성한다.After the array electrode 211 is formed as described above, as shown in FIG. 11D, the planarization layer 313 is formed in a space formed between the array electrode 311 and the stepped portion of the gate insulating layer 309 according to the present invention. To form.

즉, 게이트 절연막(309) 상에 어레이 전극(311)을 패터닝하는 경우, 어레이 전극(211)은 게이트 절연막(309) 상에 게이트 전극(307)에 의해 형성되는 게이트 절연막(209)의 단차부와 동일 높이로 형성된다.That is, in the case of patterning the array electrode 311 on the gate insulating film 309, the array electrode 211 may be provided with a stepped portion of the gate insulating film 209 formed by the gate electrode 307 on the gate insulating film 309. It is formed at the same height.

이때, 어레이 전극(311) 상에 나노 와이어(315)가 소정 방향으로 정렬되는 경우, 어레이 전극(311)과 게이트 절연막(309)의 단차부 사이에 형성되는 공간으로 인하여 나노 와이어(315)와 게이트 절연막(309) 사이의 접촉 면적이 좁아지는 문제 점이 발생 된다.In this case, when the nanowires 315 are aligned on the array electrode 311 in a predetermined direction, the nanowires 315 and the gate may be formed due to the space formed between the array electrodes 311 and the stepped portions of the gate insulating layer 309. A problem arises in that the contact area between the insulating films 309 is narrowed.

따라서, 상술한 바와 같은 문제점을 해소하기 위해, 평탄화층(313)은 어레이 전극(315)과 게이트 절연막(309)의 단차부 사이에 형성되는 공간에 충진되어 게이트 절연막(309)과 나노 와이어(315) 사이의 접촉 면적을 증가시키는 역할을 수행한다.Therefore, in order to solve the above-described problems, the planarization layer 313 is filled in the space formed between the array electrode 315 and the stepped portion of the gate insulating film 309, so that the gate insulating film 309 and the nanowire 315 are filled. ) To increase the contact area between them.

이때, 평탄화층(313)은 나노 와이어(315)가 집적되도록 하기 위해 친수성을 갖는 졸-겔 형태의 게이트 절연물질로 구성된다.In this case, the planarization layer 313 is made of a gate insulating material of a sol-gel type having hydrophilic property so that the nanowires 315 are integrated.

상술한 바와 같이 평탄화층(313)을 형성한 후, 도 11e에 도시된 바와 같이, 본 발명에 따른 기판(301)을 나노 와이어 용액에 침지시켜 게이트 절연막(309)의 채널 영역에 나노 와이어(315)를 집적시킨다.After the planarization layer 313 is formed as described above, as shown in FIG. 11E, the substrate 301 according to the present invention is immersed in a nanowire solution to thereby nanowire 315 in the channel region of the gate insulating layer 309. ).

즉, 기판(301)을 나노 와이어 용액에 침지시키는 경우, 나노 와이어(315)는 친수성으로 표면 처리된 게이트 절연막(309)의 채널 영역 및 평탄화층(313) 상에 집적된다.That is, when the substrate 301 is immersed in the nanowire solution, the nanowires 315 are integrated on the channel region and the planarization layer 313 of the gate insulating film 309 that are hydrophilically surface treated.

상술한 바와 같이 채널 영역에 나노 와이어(315)를 집적시킨 후, 도 11f에 도시된 바와 같이, 본 발명에 따른 어레이 전극(311)에 구동전원을 인가하여 게이트 절연막(309)의 채널 영역에 집적된 나노 와이어(315)를 소정 방향으로 정렬시킨다.After the nanowires 315 are integrated in the channel region as described above, as shown in FIG. 11F, driving power is applied to the array electrode 311 according to the present invention and integrated in the channel region of the gate insulating layer 309. The prepared nanowires 315 in a predetermined direction.

상술한 바와 같이 나노 와이어를 소정 방향으로 정렬시킨 후, 도 11g에 도시된 바와 같이, 본 발명에 따른 어레이 전극(311) 상에 데이터 라인(305)에 접속되며 채널을 사이에 두고 대응되게 형성된 소스전극(317) 및 드레인 전극(319)을 형 성한다. After aligning the nanowires in a predetermined direction as described above, as shown in FIG. 11G, a source connected to the data line 305 on the array electrode 311 according to the present invention and correspondingly formed with a channel therebetween. The electrode 317 and the drain electrode 319 are formed.

여기서, 소스전극(317)은 나노 와이어(315)를 사이에 두고 어레이 전극(311)과 동일한 형태로 중첩되게 패터닝 되고, 드레인 전극(319)은 나노 와이어(315)를 사이에 두고 소스 전극(317)과 대향되게 형성되며 어레이 전극(311)과 동일한 형태로 중첩되게 패터닝 된다.Here, the source electrode 317 is patterned to overlap the same shape as the array electrode 311 with the nanowire 315 therebetween, and the drain electrode 319 is the source electrode 317 with the nanowire 315 interposed therebetween. ) And are patterned to overlap each other in the same form as the array electrode 311.

상술한 바와 같이 소스전극 및 드레인 전극을 형성한 후, 도 11h에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터(T)를 덮는 보호막(321)을 전면 형성한다.After the source electrode and the drain electrode are formed as described above, as shown in FIG. 11H, the passivation layer 321 covering the thin film transistor T according to the present invention is entirely formed.

여기서 보호막(321)에는 드레인 전극(319)을 노출시키는 콘택홀(325)이 형성되어 있다.In the passivation layer 321, a contact hole 325 exposing the drain electrode 319 is formed.

상술한 바와 같이 콘택홀(225)을 갖는 보호막(221)을 형성한 후, 도 11i에 도시된 바와 같이, 보호막(321) 상에 드레인 전극(319)과 접속되는 화소전극(325)을 최종적으로 형성한다.After forming the passivation layer 221 having the contact hole 225 as described above, as shown in FIG. 11I, the pixel electrode 325 connected to the drain electrode 319 is finally formed on the passivation layer 321. Form.

상술한 바와 같이, 본 발명은 게이트 절연막에 형성된 어레이 전극 사이에 평탄화층을 형성함으로써, 채널 영역에서 게이트 절연막과 나노 와이어의 접촉 특성을 증가시킬 수 있다는 효과를 갖는다.As described above, the present invention has an effect of increasing the contact characteristics of the gate insulating film and the nanowires in the channel region by forming a planarization layer between the array electrodes formed on the gate insulating film.

또한, 본 발명은 게이트 전극에 의해 형성되는 게이트 절연막의 단차부와 동일한 높이로 어레이 전극을 형성함으로써, 채널 영역에서 게이트 절연막과 나노 와 이어의 접촉 특성을 증가시킬 수 있다는 효과를 갖는다.In addition, the present invention has the effect of increasing the contact characteristics of the gate insulating film and the nanowire in the channel region by forming the array electrode at the same height as the stepped portion of the gate insulating film formed by the gate electrode.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims (28)

기판상에 형성된 게이트 전극; A gate electrode formed on the substrate; 상기 게이트 전극을 덮도록 형성된 게이트 절연막;A gate insulating film formed to cover the gate electrode; 상기 게이트 절연막 상에 채널 영역을 사이에 두고 대향되게 형성된 어레이 전극;An array electrode formed on the gate insulating layer so as to face each other with a channel region therebetween; 상기 어레이 전극 사이의 채널 영역에 충진되며, 상기 어레이 전극과 동일한 두께를 갖는 평탄화층; A planarization layer filled in a channel region between the array electrodes and having the same thickness as the array electrode; 양 끝단이 상기 어레이 전극의 상부면과 중첩되도록 상기 평탄화층 상에 형성되며, 상기 어레이 전극 사이에 형성되는 전계에 따라 상기 평탄화층에 정렬되어 채널을 형성하는 나노 와이어;Nanowires formed on the planarization layer such that both ends thereof overlap the upper surface of the array electrode, and aligned with the planarization layer according to an electric field formed between the array electrodes to form a channel; 상기 나노 와이어를 사이에 두고 대행되게 형성된 소스전극 및 드레인 전극;A source electrode and a drain electrode formed to substitute for the nanowires therebetween; 상기 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및A passivation layer covering the substrate and having a contact hole exposing the drain electrode; And 상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 포함하여 구성된 것을 특징으로 하는 평판표시패널.And a pixel electrode connected to the drain electrode through the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 나노 와이어가 상기 평탄화층에 집적 되도록 하기 위해, 상기 어레이 전극은 소수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널.In order to allow the nanowires to be integrated in the planarization layer, the array electrode is surface-treated with a hydrophobic self-assembled monolayer (SAM). 제 2 항에 있어서,The method of claim 2, 상기 어레이 전극은 상기 소스전극 및 드레인 전극과 동일물질로 형성된 것을 특징으로 하는 평판표시패널.And the array electrode is formed of the same material as the source electrode and the drain electrode. 제 1 항에 있어서,The method of claim 1, 상기 게이트 절연막의 채널 영역은 상기 나노 와이어가 집적 되도록 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널The channel region of the gate insulating layer is surface-treated with a hydrophilic self-assembled monolayer (SAM) so that the nanowires are integrated. 제 1 항에 있어서, The method of claim 1, 상기 평탄화층은 상기 게이트 절연막과 동일 물질로 구성된 것을 특징으로 하는 평판표시패널.And the planarization layer is formed of the same material as the gate insulating layer. 제 5 항에 있어서,6. The method of claim 5, 상기 평탄화층은 상기 나노 와이어가 집적되도록 하기 위해 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널.And the planarization layer is surface treated with a hydrophilic self-assembled monolayer (SAM) to allow the nanowires to be integrated. 제 1 항에 있어서,The method of claim 1, 상기 소스전극 및 상기 드레인 전극은 상기 어레이 전극과 동일 패턴으로 중 첩되게 형성된 것을 특징으로 하는 평판표시패널. And the source electrode and the drain electrode overlap each other in the same pattern as the array electrode. 기판상에 게이트 전극을 형성하는 단계; Forming a gate electrode on the substrate; 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;Forming a gate insulating film to cover the gate electrode; 상기 게이트 절연막 상에 채널 영역을 사이에 두고 상호 대향되도록 어레이 전극을 형성하는 단계;Forming an array electrode on the gate insulating layer to face each other with a channel region interposed therebetween; 상기 어레이 전극 사이의 채널 영역에 상기 어레이 전극과 동일한 두께를 갖도록 평탄화층을 충진시키는 단계; Filling a planarization layer in the channel region between the array electrodes to have the same thickness as the array electrode; 양 끝단이 상기 어레이 전극의 상부면과 중첩되도록 상기 평탄화층 상에 나노 와이어를 형성하여, 상기 어레이 전극 사이에 형성되는 전계에 따라 상기 나노 와이어를 정렬하여 채널을 형성하는 단계;Forming nanowires on the planarization layer such that both ends thereof overlap the upper surface of the array electrode, and forming channels by aligning the nanowires according to an electric field formed between the array electrodes; 상기 나노 와이어를 사이에 두고 상호 대향되게 소스전극 및 드레인 전극을 형성하는 단계;Forming a source electrode and a drain electrode to face each other with the nanowires therebetween; 상기 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및Forming a passivation layer covering the substrate and having a contact hole exposing the drain electrode; And 상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.And forming a pixel electrode connected to the drain electrode through the contact hole. 제 8 항에 있어서,9. The method of claim 8, 상기 나노 와이어가 상기 평탄화층에 집적 되도록 하기 위해, 상기 어레이 전극은 소수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널의 제조방법.And the array electrode is surface treated with a hydrophobic self-assembled monolayer (SAM) to allow the nanowires to be integrated in the planarization layer. 제 9 항에 있어서,The method of claim 9, 상기 어레이 전극은 상기 소스전극 및 드레인 전극과 동일물질로 형성된 것을 특징으로 하는 평판표시패널의 제조방법.And the array electrode is formed of the same material as the source electrode and the drain electrode. 제 8 항에 있어서,9. The method of claim 8, 상기 게이트 절연막의 채널 영역은 상기 나노 와이어가 집적 되도록 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널의 제조방법.And a channel region of the gate insulating layer is surface treated with a hydrophilic self-assembled monolayer (SAM) to integrate the nanowires. 제 8 항에 있어서, 9. The method of claim 8, 상기 평탄화층은 상기 게이트 절연막과 동일 물질로 구성된 것을 특징으로 하는 평판표시패널의 제조방법.And the planarization layer is formed of the same material as the gate insulating layer. 제 12 항에 있어서,13. The method of claim 12, 상기 평탄화층은 상기 나노 와이어가 집적되도록 하기 위해 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널의 제조방법.And the planarization layer is surface-treated with a hydrophilic self-assembled monolayer (SAM) to allow the nanowires to be integrated. 제 8 항에 있어서,9. The method of claim 8, 상기 소스전극 및 상기 드레인 전극은 상기 어레이 전극과 동일 패턴으로 중첩되게 형성된 것을 특징으로 하는 평판표시패널의 제조방법.And the source electrode and the drain electrode overlap each other in the same pattern as the array electrode. 기판상에 형성된 게이트 전극; A gate electrode formed on the substrate; 상기 게이트 전극을 덮도록 형성된 게이트 절연막;A gate insulating film formed to cover the gate electrode; 상기 게이트 전극에 의해 형성되는 상기 게이트 절연막의 단차부와 동일 높이로 채널영역을 사이에 두고 대향되게 형성된 어레이 전극;An array electrode formed to face the channel region at the same height as the stepped portion of the gate insulating layer formed by the gate electrode; 상기 어레이 전극과 상기 단차부 사이의 공간에 충진되며, 상기 어레이 전극과 동일한 두께를 갖는 평탄화층; A planarization layer filled in the space between the array electrode and the stepped portion and having the same thickness as that of the array electrode; 양 끝단이 상기 어레이 전극의 상부면과 중첩되도록 상기 평탄화층 상에 형성되며, 상기 어레이 전극에 형성되는 전계에 따라 상기 채널 영역에 정렬되는 나노 와이어;Nanowires formed on the planarization layer such that both ends thereof overlap with an upper surface of the array electrode and aligned in the channel region according to an electric field formed in the array electrode; 상기 나노 와이어를 사이에 두고 대행되게 형성된 소스전극 및 드레인 전극;A source electrode and a drain electrode formed to substitute for the nanowires therebetween; 상기 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀이 형성된 보호막; 및A passivation layer covering the substrate and having a contact hole exposing the drain electrode; And 상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 포함하여 구성된 것을 특징으로 하는 평판표시패널.And a pixel electrode connected to the drain electrode through the contact hole. 제 15 항에 있어서,16. The method of claim 15, 상기 나노 와이어가 상기 평탄화층에 집적 되도록 하기 위해, 상기 어레이 전극은 소수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널.In order to allow the nanowires to be integrated in the planarization layer, the array electrode is surface-treated with a hydrophobic self-assembled monolayer (SAM). 제 16 항에 있어서,17. The method of claim 16, 상기 어레이 전극은 상기 소스전극 및 드레인 전극과 동일물질로 형성된 것을 특징으로 하는 평판표시패널.And the array electrode is formed of the same material as the source electrode and the drain electrode. 제 15 항에 있어서,16. The method of claim 15, 상기 게이트 절연막의 채널 영역은 상기 나노 와이어가 집적 되도록 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널.And a channel region of the gate insulating layer is surface treated with a hydrophilic self-assembled monolayer (SAM) to integrate the nanowires. 제 15 항에 있어서, 16. The method of claim 15, 상기 평탄화층은 상기 게이트 절연막과 동일 물질로 구성된 것을 특징으로 하는 평판표시패널.And the planarization layer is formed of the same material as the gate insulating layer. 제 19 항에 있어서,20. The method of claim 19, 상기 평탄화층은 상기 나노 와이어가 집적되도록 하기 위해 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널.And the planarization layer is surface treated with a hydrophilic self-assembled monolayer (SAM) to allow the nanowires to be integrated. 제 15 항에 있어서,16. The method of claim 15, 상기 소스전극 및 상기 드레인 전극은 상기 어레이 전극과 동일 패턴으로 중첩되게 형성된 것을 특징으로 하는 평판표시패널. And the source electrode and the drain electrode overlap each other in the same pattern as the array electrode. 기판상에 게이트 전극을 형성하는 단계; Forming a gate electrode on the substrate; 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;Forming a gate insulating film to cover the gate electrode; 상기 게이트 전극에 의해 형성되는 상기 게이트 절연막의 단차부와 동일 높이로 채널영역을 사이에 두고 대향 되도록 어레이 전극을 형성하는 단계;Forming an array electrode to face the channel region at the same height as the stepped portion of the gate insulating layer formed by the gate electrode; 상기 어레이 전극과 상기 단차부 사이의 공간에 상기 어레이 전극과 동일한 두께를 갖도록 평탄화층을 형성하는 단계; Forming a planarization layer in the space between the array electrode and the stepped portion to have the same thickness as the array electrode; 양 끝단이 상기 어레이 전극의 상부면과 중첩되도록 상기 평탄화층 상에 나노 와이어를 형성하여, 상기 어레이 전극에 형성되는 전계에 따라 상기 나노 와이어를 정렬하여 채널을 형성하는 단계;Forming nanowires on the planarization layer such that both ends thereof overlap the upper surface of the array electrode, and forming channels by aligning the nanowires according to an electric field formed in the array electrode; 상기 나노 와이어를 사이에 두고 대행되게 소스전극 및 드레인 전극을 형성하는 단계;Forming a source electrode and a drain electrode on behalf of the nanowire; 상기 기판을 덮는 동시에 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 및Forming a passivation layer covering the substrate and having a contact hole exposing the drain electrode; And 상기 콘택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.And forming a pixel electrode connected to the drain electrode through the contact hole. 제 22 항에 있어서,23. The method of claim 22, 상기 나노 와이어가 상기 채널 영역에 집적 되도록 하기 위해, 상기 어레이 전극은 소수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리 된 것을 특징으로 하는 평판표시패널의 제조방법.In order to allow the nanowires to be integrated in the channel region, the array electrode is surface-treated with a hydrophobic self-assembled monolayer (SAM). 제 23 항에 있어서,24. The method of claim 23, 상기 어레이 전극은 상기 소스전극 및 드레인 전극과 동일물질로 형성된 것을 특징으로 하는 평판표시패널의 제조방법.And the array electrode is formed of the same material as the source electrode and the drain electrode. 제 22 항에 있어서,23. The method of claim 22, 상기 게이트 절연막의 채널 영역은 상기 나노 와이어가 집적 되도록 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널의 제조방법.And a channel region of the gate insulating layer is surface treated with a hydrophilic self-assembled monolayer (SAM) to integrate the nanowires. 제 22 항에 있어서, 23. The method of claim 22, 상기 평탄화층은 상기 게이트 절연막과 동일 물질로 구성된 것을 특징으로 하는 평판표시패널의 제조방법.And the planarization layer is formed of the same material as the gate insulating layer. 제 22 항에 있어서,23. The method of claim 22, 상기 평탄화층은 상기 나노 와이어가 집적되도록 하기 위해 친수성의 자가배열물질(SAM : Self-Assembled Monolayer)을 통해 표면 처리된 것을 특징으로 하는 평판표시패널의 제조방법.And the planarization layer is surface-treated with a hydrophilic self-assembled monolayer (SAM) to allow the nanowires to be integrated. 제 22 항에 있어서,23. The method of claim 22, 상기 소스전극 및 상기 드레인 전극은 상기 어레이 전극과 동일 패턴으로 중첩되게 형성된 것을 특징으로 하는 평판표시패널의 제조방법.And the source electrode and the drain electrode overlap each other in the same pattern as the array electrode.
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