KR101358143B1 - 그래핀 나노 어레이의 제조방법 및 그래핀 나노 어레이를 포함하는 전계효과 트랜지스터 - Google Patents
그래핀 나노 어레이의 제조방법 및 그래핀 나노 어레이를 포함하는 전계효과 트랜지스터 Download PDFInfo
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Abstract
그래핀 나노 어레이의 제조방법이 제공된다. 그래핀 나노 어레이의 제조방법은 그래핀 시트 상에 보호층, 희생층 및 레지스트층을 순차로 형성하고, 레지스트층의 표면 내에 홀 패턴을 형성한 후, 홀 패턴을 따라 희생층과 보호층을 식각하여 트렌치를 형성하되, 그래핀 시트에 인접하는 보호층은 잔존하도록 식각하고, 트렌치를 회전시켜, 상기 트렌치의 측벽을 따라 나노컵 패턴의 금속막을 형성하고, 금속막의 하면을 제거하여 나노튜브 패턴의 금속막을 형성한 후, 레지스트층과 희생층을 제거하고, 나노튜브 패턴을 따라 보호층과, 보호층에 인접하는 그래핀 시트를 식각하고, 보호층과 금속막을 제거함으로써 저비용으로 대면적의 정렬된 그래핀 나노 어레이를 제조할 수 있다. 그래핀 나노 어레이는 전계 효과 트랜지스터의 채널로 응용될 수 있다.
Description
본 발명은 그래핀 나노 어레이의 제조방법에 관한 것으로, 보다 상세하게는 나노 임프린트 리소그래피를 이용한 그래핀 나노링 어레이의 제조방법에 관한 것이다.
그래핀(graphene)은 탄소 원자가 벌집 형태의 육방정 격자로 배열된 2차원의 시트상 물질이다. 그래핀은 구조적화학적 안정성, 90% 이상의 높은 광투과율, 우수한 전기 전도도, 뛰어난 유연성 등의 이점을 가져, 그래핀을 다양한 분야에 활용하기 위한 연구가 지속적으로 수행되고 있다.
일반적으로, 그래핀은 그래파이트(graphite)로부터 한 층 이상의 그래핀 시트(graphene sheet)를 박리하여 얻을 수 있다. 그러나, 시트 형태의 그래핀은 밴드갭이 '0'이므로, 종래 사용되던 반도체의 대체 물질로서 실질적으로 소자에 적용하는 것에는 많은 어려움이 있다.
따라서, 그래핀 내에 밴드갭을 형성하기 위하여 다양한 물리적, 화학적 방법들이 연구되고 있다.
이중에서도, 그래핀을 나노 리본 등의 나노 어레이로 제조하는 방법에 대한 연구가 활발하게 진행되고 있다. 이 경우, 그래핀의 선폭이 감소하면서 양자 구속 효과(Quantum confinement effect)가 증가하게 되고, 이로 인해 밴드갭이 오픈될 수 있다.
그래핀의 밴드갭을 오픈하기 위해 통상적으로 전자빔 리소그래피(electron beam lithography), ATM 리소그래피(atomic force microscopy lithography), STM 리소그래피(scanning tunnelling microscopy lithography) 등이 사용되었다. 그러나, 상기 방법들을 사용하기 위해서는 고가의 장비가 필요하므로, 제조 공정 단가가 높고, 공정 시간이 많이 소요되는 문제점이 있다.
이외에도, 그래핀의 밴드갭을 오픈하기 위해 분산된 그래파이트를 원심분리하고, 다양한 선폭을 가지는 그래핀 나노 리본 조각으로 분쇄하는 방법이 사용되었다. 그러나, 상기 방법으로는 고밀도의 정렬된 그래핀 나노 리본을 얻기 어려운 문제점이 있다.
본 발명이 해결하고자 하는 과제는 저비용으로 오픈된 밴드갭을 갖는 대면적의 정렬된 그래핀 나노 어레이를 제조하는 방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 그래핀 나노 어레이의 제조방법을 제공한다. 상기 제조방법은 그래핀 시트가 배치된 기판을 준비하는 단계, 상기 그래핀 시트 상에 보호층, 희생층 및 레지스트층을 순차로 형성하는 단계, 상기 레지스트층의 표면 내에 홀 패턴을 형성하는 단계, 상기 홀 패턴을 따라 상기 희생층과 보호층을 식각하여 트렌치를 형성하되, 상기 그래핀 시트에 인접하는 보호층은 잔존하도록 식각하는 단계, 상기 트렌치를 회전시켜, 상기 트렌치의 측벽을 따라 나노컵 패턴의 금속막을 형성하는 단계, 상기 금속막의 하면을 제거하여 나노튜브 패턴의 금속막을 형성하는 단계, 상기 레지스트층과 희생층을 제거하는 단계,상기 나노튜브 패턴을 따라 상기 보호층과, 상기 보호층에 인접하는 그래핀 시트를 식각하는 단계 및 상기 보호층과 금속막을 제거하여 그래핀 나노 어레이를 형성하는 단계를 포함한다.
상기 그래핀 나노 어레이는 그래핀이 나노링 형상으로 복수개 배열된 어레이일 수 있다.
상기 보호층은 수용성인 동시에, 상기 희생층의 용매에는 불용성일 수 있다.상기 보호층은 PVA층이고, 상기 희생층은 PMMA층일 수 있다.
상기 레지스트층에 홀 패턴을 형성하는 단계는 나노 임프린트 리소그래피 공정을 이용하여 수행될 수 있다.
상기 잔존하는 보호층의 두께는 30nm ∼ 50nm일 수 있다.
상기 홀 패턴을 따라 상기 희생층과 보호층을 식각하여 트렌치를 형성하는 단계의 식각은 O2 플라즈마를 이용하여 수행될 수 있다.
상기 트렌치를 회전시키는 각도는 30 ∼ 50°일 수 있다.
상기 나노튜브 패턴을 따라 상기 보호층과 상기 그래핀 시트를 식각하는 단계의 식각은 O2 플라즈마를 이용하되, 과식각하여 언더컷을 발생시킬 수 있다.
상기 그래핀 나노 어레이를 형성하는 단계 이후, 상기 기판을 열처리하는 단계를 더 포함할 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 그래핀 나노 어레이를 구비하는 전계 효과 트랜지스터를 제공한다. 상기 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하는 그래핀 나노 채널 및 상기 채널과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하고, 상기 그래핀 나노 채널은 그래핀 나노링 채널이다.
본 발명에 따르면, 나노 임프린트 리소그래피를 이용하여 저비용으로 그래핀 나노 어레이를 제조할 수 있다. 또한, 그래핀 시트 상에 보호층을 형성하여 시트의 표면에 잔류하는 이물질의 양을 저감할 수 있고, 그래핀 시트의 손상을 방지할 수 있다. 더욱이, 간단하고 용이하게 정렬된 그래핀 나노 어레이를 대면적으로 제조할 수 있으며, 이를 전계 효과 트랜지스터의 채널로 응용할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 의한 그래핀 나노 어레이의 제조방법을 나타내는 공정도들이다.
도 2는 본 발명의 일 실시예에 의해 제조된 그래핀 나노 어레이를 나타내는 사시도이다.
도 3은 도 1e의 공정을 거친 나노 임프린트 패턴을 나타내는 SEM 이미지이다.
도 4는 도 1h의 공정을 거친 금속막 나노튜브 패턴을 나타내는 SEM 이미지이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 의해 형성된 그래핀 나노 어레이의 형상을 나타내는 AFM 이미지와, 표면 프로파일을 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 의한 그래핀 나노 어레이를 구비하는 전계 효과 트랜지스터의 사시도이다.
도 2는 본 발명의 일 실시예에 의해 제조된 그래핀 나노 어레이를 나타내는 사시도이다.
도 3은 도 1e의 공정을 거친 나노 임프린트 패턴을 나타내는 SEM 이미지이다.
도 4는 도 1h의 공정을 거친 금속막 나노튜브 패턴을 나타내는 SEM 이미지이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 의해 형성된 그래핀 나노 어레이의 형상을 나타내는 AFM 이미지와, 표면 프로파일을 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 의한 그래핀 나노 어레이를 구비하는 전계 효과 트랜지스터의 사시도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 의한 그래핀 나노링 패턴의 제조방법을 나타내는 공정도들이다.
도 2는 본 발명의 일 실시예에 의해 제조된 그래핀 나노 어레이를 나타내는 사시도이다.
도 1a를 참조하면, 그래핀 시트(20)가 배치된 기판(10)을 준비한다. 일 예로, 상기 기판(10)은 SiO2층이 배치된 Si 기판일 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 그래핀 시트(20)는 다양한 방법으로 상기 기판(10) 상에 형성될 수 있다. 일 예로, 상기 그래핀 시트(20)는 화학 기상 증착법(CVD)을 통해 촉매층 상에서 성장된 그래핀을 상기 기판(10)으로 전사하여 형성할 수 있다. 상기 전사는PDMS(polydimethylsiloxane) 또는 PMMA(polymethylmethacrylate) 등을 지지층으로 이용하고, 촉매층을 식각하여 달성할 수 있다.
도 1b를 참조하면, 그래핀 시트(20) 상에 보호층(30), 희생층(40) 및 레지스트층(50)을 순차로 형성한다. 일 예로, 상기 보호층(30), 희생층(40) 및 레지스트층(50)은 스핀코팅법을 이용하여 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 보호층(30)은 수용성 물질로 이루어질 수 있다. 따라서, 물을 용매로 사용하는 경우, 상기 보호층(30)은 제거될 수 있다. 일 예로, 상기 보호층(30)은 PVA(poly-vinyl alcohol)층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 물에 녹는 물질이라면 어느 것이든 가능할 수 있다. 상기 보호층(30)은 100nm ∼ 200nm 두께로 형성될 수 있다.
상기 희생층(40)은 아세톤, 벤젠 또는 클로로포름 등 유기용매에 용해되는 물질로 이루어질 수 있다. 따라서, 유기용매를 사용하는 경우, 상기 희생층(40)은 제거될 수 있다. 상기 희생층(40)은 폴리머 물질을 함유할 수 있다. 일 예로, 상기 희생층(30)은 PMMA(poly-methylmethacrylate)층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 유기용매에 녹는 물질이라면 어느 것이든 가능할 수 있다. 상기 희생층(40)은 상기 보호층(30)의 두께보다 두껍게 형성될 수 있다. 일 예로, 상기 희생층(40)은 200m 400nm 두께로 형성될 수 있다.
상기 레지스트층(50)은 UV광을 조사하면 경화될 수 있는 물질로 이루어질 수 있다. 상기 레지스트층(50)은 폴리머 물질을 함유할 수 있다. 일 예로, 상기 레지스트층(50)은 SU-8층 또는 PDMS(polydimethylsiloxane)층일 수 있다. 상기 레지스트층(50)은 10m ∼ 100nm 두께로 형성될 수 있다.
도 1c 및 도 1e를 참조하면, 레지스트층(50)의 표면 내에 홀 패턴을 형성한다. 일 예로, 상기 홀 패턴은 나노 임프린트 리소그래피 공정을 이용하여 형성할 수 있다.
보다 구체적으로, 복수개의 필러를 가지는 임프린트 스탬프(60)를 제조할 수 있다. 일 예로, 상기 임프린팅 스탬프(60)는 PDMS(polymethylsiloxane) 등과 같은 고분자 재질로 이루어진 소프트 스탬프일 수 있다. 또한, 상기 임프린팅 스탬프(60)는 유리, Si 등으로 이루어진 하드 스탬프일 수 있다. 이 때, 상기 소프트 스탬프 또는 하드 스탬프는 표면에 반대 패턴이 형성된 마스터 스탬프로부터 복제된 스탬프일 수 있다.
이후, 임프린팅 스탬프(60)를 사용하여 상기 레지스트층(50)을 가압하고, UV광을 조사하여 상기 레지스트층(50)을 경화시킨 후, 임프린팅 스탬프(60)를 제거할 수 있다. UV광이 조사되면, 상기 레지스트층(50)이 경화되면서 상기 스탬프(60)의 패턴과 반대 형상을 가지는 패턴이 상기 레지스트층(50)의 표면 내에 형성될 수 있다.
이 때, 상기 임프린팅 스탬프(60)를 사용하여 상기 레지스트층(50)의 표면을 가압하기 이전에, 상기 임프린팅 스탬프(60)의 표면 상에 자기조립 단분자막(anti-sticking self-assembled monolayer, 62)을 형성할 수 있다. 상기 자기조립 단분자막(62)은 상기 레지스트층(50)으로부터 상기 임프린팅 스탬프(60)의 제거를 용이하게 할 수 있다.
상기 레지스트층(50)의 표면 내에 형성된 임프린트 패턴은 홀 패턴일 수 있다. 이 때, 반응성 이온 식각을 이용하여 상기 홀 패턴을 상기 레지스트층(50)의 하면까지 전사할 수 있다. 즉, 상기 반응성 이온 식각을 통해 상기 홀 패턴은 상기 레지스트층(50)을 관통하는 수직 기공으로 형성될 수 있다. 일 예로, 상기 반응성 이온 식각은 CF4 플라즈마 식각일 수 있다.
도 1f를 참조하면, 레지스트층(50)의 표면 내에 형성된 홀 패턴을 따라 희생층(40)과 보호층(30)을 식각하여 트렌치(70)를 형성한다. 이 때, 상기 식각은 02 플라즈마 식각일 수 있다.
상기 트렌치(70)의 종횡비는 후술하는 금속막(80)의 형성에 큰 영향을 미친다. 따라서, 상기 희생층(40)은 상기 보호층(30)의 낮은 두께를 보상할 수 있을 정도의 두께를 가지는 것이 바람직하다. 일 예로, 상기 보호층(30)과 상기 희생층(40)의 두께는 100nm 이상 차이나도록 설정할 수 있다.
상기 식각은 그래핀 시트(20)에 인접한 보호층(30a)이 잔존하도록 수행할 수 있다. 이 때, 잔존하는 상기 보호층(30)의 두께는 30nm ∼ 50nm일 수 있다.
따라서, 상기 그래핀 시트(20)는 노출되지 않으므로, 상기 그래핀 시트(20)의 표면에 이물질이 잔류할 확률이 저감될 수 있다.
도 1g를 참조하면, 트렌치(70) 내부에 금속막(80)을 형성한다. 상기 금속막(80)은 스퍼터링을 이용하여 형성할 수 있다. 일 예로, 상기 금속막(80)은 상기 트렌치(70)를 일정 각도로 회전시키고, 상기 트렌치(70)의 측벽을 따라 형성할 수 있다. 이 때, 상기 트렌치를 회전시키는 각도는 수평면을 기준으로 30 50으로 설정할 수 있다. 이로써, 상기 트렌치(70)의 측벽을 따라 나노컵(nano-cup) 패턴을 가지는 금속막(80)이 형성될 수 있다.
상기 금속막(80)은 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt) 또는 탄탈륨(Ta) 등으로 이루어질 수 있다.
도 1h를 참조하면, 금속막(80)의 하면(80b)을 제거하여 나노튜브(nano-tube) 패턴의 금속막(80a)을 형성한다. 이 때, Ar 플라즈마 식각을 이용하여 상기 금속막(80)의 하면(80b)을 제거할 수 있다. 이로써, 상기 금속막(80) 하부에 배치된 보호층(30a)이 노출될 수 있다.
상기 Ar 플라즈마 식각은 일 예로, 약 300W의 플라즈마 파워를 사용하여 비등방성으로 진행될 수 있다. 이 때, 상기 금속막(80)의 하부에 위치하는 보호층(30a)은 그래핀 시트(20)의 손상을 방지할 수 있다.
또한, 상기 보호층(30a)은, 기판(10)의 표면에서 후방 산란되는 고에너지의 Ar 이온이, 나노튜브(nano-tube) 패턴의 금속막(80a)을 붕괴하는 것을 예방할 수 있다.
도 1i를 참조하면, 희생층(40)과 레지스트층(50)을 제거한다. 일 예로, 리프트-오프 공정을 이용하여 상기 희생층(40)과 레지스트층(50)을 제거할 수 있다. 이 때, 상기 리프트-오프 용매로 아세톤을 사용할 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 1j를 참조하면, 금속막(80a)의 나노튜브 패턴을 따라 보호층(30)과, 상기 보호층(30) 하부의 그래핀 시트(20)를 식각한다. 즉, 상기 금속막(80a)을 식각 마스크로 하여 보호층(30)과 그래핀 시트(20)를 식각할 수 있다. 따라서, 상기 그래핀 시트(20)는 나노링 형상으로 식각될 수 있다.
상기 식각은 O2 플라즈마 식각일 수 있다. 이 때, 상기 나노튜브 패턴의 내부에는 더 얇은 두께의 보호층(30a)이 위치하므로, 상기 내부에서는 과식각이 수행되어 언더컷이 발생할 수 있다. 따라서, 그래핀 시트(20) 상에는 나노튜브 패턴의 선폭보다 더 얇은 선폭을 가지는 나노링 패턴이 형성될 수 있다.
최적화된 밴드갭의 오픈을 위해 상기 나노링 패턴의 선폭은 15nm 이하로 형성되는 것이 바람직하다.
도 1k 및 도 2를 참조하면, 보호층(30)과 금속막(80a)을 제거하여 그래핀 나노 어레이(20a)를 형성한다. 상기 리프트-오프 공정을 이용하여 상기 보호층(30)과 금속막(80a)을 제거할 수 있다. 이 때, 상기 리프트-오프 용매로 물을 사용할 수 있다.
이후, 상기 그래핀 나노 어레이(20a)가 형성된 기판(10)을 열처리할 수 있다. 상기 열처리를 통해 잔류 유기물 또는 수분이 제거될 수 있다. 일 예로, 상기 열처리는 CVD 시스템을 이용하여 수행될 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
실험예
1.
임프린팅
스탬프 준비
325nm He-Cd 레이저를 이용하는 레이저 간섭 리소그래피(laser interference lithography)와 건식 식각으로 임프린팅 스탬프를 제조하였다. 이 때, 상기 스탬프의 필러들은 240nm의 직경과 450nm의 주기를 가지도록 형성되었다. 상기 스탬프의 표면 상에 점착 방지막으로서 자기조립 단분자막(anti-sticking self-assembled monolayer)을 증착하였다.
2.
SiO
2
/
Si
기판 상에
단일
그래핀
시트 형성
그래핀을 성장시키기 위해 SiO2 300nm 두께의 SiO2/Si 기판에 전자빔 증착을 이용하여 Cu/Ni 박막을 형성한 후, 상기 기판을 ICP-CVD 챔버에 장입하였다. 초기 압력 5 × 10-7 Torr에서 상기 기판의 온도를 상온으로부터 650℃까지 승온하였다. 수소 분위기에서 RF 플라즈마 소스를 이용하여 상기 기판을 세정하고, 100W의 플라즈마 파워, Ar과 C2H2의 혼합가스를 이용하여 3분간 그래핀을 성장시켰다. 냉각 후, 상기 기판 상에 성장된 그래핀을 다른 SiO2 300nm 두께의 SiO2/Si 기판으로 전사하여 SiO2/Si 기판 상에 그래핀 시트를 형성하였다.
3. 나노
임프린트
리소그래피
수행
그래핀 시트가 형성된 SiO2/Si 기판 상에 스핀코팅을 이용하여 PVA(poly-vinyl alcohol)층과, PMMA(poly-methylmethacrylate)층을 순차로 형성하였다. 이 때, 상기 PVA층은 30초, 4000rpm, 20초간 100℃ 열처리, PMMA층은 40초, 2000rpm, 2분간 100℃ 열처리 조건으로 스핀코팅을 수행하였다. 이후, 상기 PMMA층 상에 임프린트 레지스트층을 형성하였다. 상기 임프린트 레지스트층은 UV 경화 물질인 폴리디에틸실록산(diethylsiloxane, Gelest, 87%), 라디칼 개시제(Irgacure 184, Ciba, 3%), 가교제(ethylene glycol dimethacrylate, Aldrich, 10%)의 혼합물을 6500rpm으로 150초간 스핀코팅하여 형성하였다. 이후, 상기 1단계에서 제조한 임프린트 스탬프를 이용하여 상기 임프린트 레지스트층 상에 홀 패턴을 형성하였다. 이 때, 임프린팅 압력은 5.2 × 103 Torr이었으며, 10분간 UV광을 조사하였다. 이후, 상기 임프린트 스탬프를 제거하고, CF4 플라즈마(50 sccm, 20 mTorr, 20 W, 30초)를 이용하여 상기 홀 내의 잔여물을 제거하였다.
4. 금속 증착 및
그래핀
나노링
어레이 형성
O2 플라즈마(50 sccm, 20 mTorr, 20 W, 210초)를 이용하여 3단계에서 임프린팅된 홀 패턴을 PVA층과 PMMA층 상에 전사하였다. 이 때, 잔류하는 PVA층의 두께는 30nm가 되도록 상기 O2 플라즈마 공정을 수행하였다. 이후, DC 스퍼터링을 이용하여 Ni를 증착하였다. 이 때, 증착 속도는 10-6 Torr에서 0.2 nm/s이었으며, 샘플을 15rpm으로, 45°회전시켜 Ni를 나노컵 형태로 증착하였다. 높은 에너지를 가지는 비등방성의 Ar 이온 충격(ion bombardment, 50 sccm, 10 mTorr, 100W ∼ 300W, 20초)을 이용하여 바닥면의 Ni를 제거함으로써 상기 Ni 나노컵을 Ni 나노튜브 형태로 변환하였다. 이후, PVA층만이 Ni 나노튜브를 둘러싸도록 마일드한 분위기의 아세톤 초음파 세척을 이용하여 상기 PMMA층을 리프트-오프하였다. 상기 Ni 측벽의 폭은 O2 플라즈마(50 sccm, 20 mTorr, 25 W, 100초)를 이용하여 그래핀 시트에 전사된다. 이후, 물에 함침하여 상기 PVA층을 리프트-오프하였다. 이후, 상기 그래핀 나노링 어레이가 형성된 기판을 아세톤/IPA에서 수초간 세척하고, 4 Torr, H2 100 sccm, Ar 10 sccm 조건의 CVD 시스템에서 400로 1시간 열처리하여 그래핀 나노링 어레이를 형성하였다.
도 3은 도 1e의 공정을 거친 나노 임프린트 패턴을 나타내는 SEM 이미지이다.
도 3을 참조하면, 레지스트층 상에 임프린팅 스탬프와 반대의 형상을 가지는 홀 패턴이 형성되었음을 확인할 수 있다. 상기 홀 패턴은 240nm 직경을 가지는 홀이 450nm 간격으로 형성되어 있음을 확인할 수 있다.
도 4는 도 1h의 공정을 거친 금속막 나노튜브 패턴을 나타내는 SEM 이미지이다.
도 4를 참조하면, 나노컵 형상으로 증착된 Ni에서 바닥면의 Ni를 제거하여 Ni 나노튜브 패턴이 형성된 것을 확인할 수 있다. Ni 나노튜브 패턴은 약 3㎝ × 3㎝ 의 임프린팅 면적 전체에 걸쳐 형성되었다. Ni 나노튜브의 직경은 건식 식각을 통해 홀 패턴이 전사되는 동안, 초기 홀의 직경인 240nm에서 300nm으로 증가되었음을 확인할 수 있다. 그러나, 어레이당 나노튜브의 개수는 변화하지 않는다. 상기 각 나노튜브 측벽의 높이는 약 250nm, 폭은 약 20nm이다.
또한, 4개의 나노튜브들의 배열을 확대해 본 결과, 기본 나노튜브 패턴의 배열 변형이 없는 것으로 보아, Ar 이온 충격을 이용하면 기본 배열 구조를 파괴하지 않고 나노컵 형태를 나노튜브 형태로 변환시킬 수 있음을 알 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 의해 형성된 그래핀 나노 어레이의 형상을 나타내는 AFM 이미지와, 표면 프로파일을 나타내는 그래프이다.
도 5a 및 도 5b를 참조하면, 그래핀이 나노링 어레이 형태로 규칙적으로 정렬되어 있음을 확인할 수 있다. 상기 그래핀 나노링 어레이는 Ni 나노튜브 어레이 면적의 1/2에 해당하는 면적에 형성된다. 각 그래핀 나노링은 직경 약 0.7nm의 두께를 가지는 것으로 보아, 단일층 그래핀 나노 리본에 가까운 그래핀 나노링이 형성되었음을 알 수 있다. 또한, 상기 그래핀 나노링은 12nm의 선폭을 가짐을 확인할 수 있다.
그래핀 나노링이 형성된 기판의 표면 프로파일을 확인하면, 그래핀 나노링을 기준으로, 상기 그래핀 나노링 내부의 SiO2 기판은 1nm 깊이로 식각되고, 외부의 SiO2 기판은 0.7nm 깊이로 식각되었음을 알 수 있다. 이는 식각이 비등방성인 특성을 가지므로, 상기 영역 사이에서 O2 플라즈마 식각에 의해 제거되는 PVA층의 두께가 다르기 때문인 것으로 풀이된다. 내부의 얇은 PVA층은 식각으로 먼저 제거되므로, 그 하부의 SiO2 표면은 노출되어 이온에 의한 충격을 받는다. 따라서, 그래핀 나노링 내부의 SiO2 기판은 더욱 거친 표면 프로파일과 더욱 깊은 식각 깊이를 가진다.
도 6은 본 발명의 일 실시예에 의한 그래핀 나노 어레이를 구비하는 전계 효과 트랜지스터의 사시도이다.
도 6을 참조하면, 게이트 전극(100)이 배치된다. 일 예로, 상기 게이트 전극(100)은 p형으로 도핑된 Si 전극일 수 있다. 상기 게이트 전극(100)은 기판의 역할도 수행할 수 있다.
상기 게이트 전극(100) 상에 게이트 절연막(200)이 위치한다. 상기 게이트 절연막(200)은 상기 게이트 전극(100)의 전면에 형성될 수 있다. 상기 게이트 절연막(200)은 무기 절연막일 수 있다. 일 예로, 상기 게이트 절연막(200)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)일 수 있다.
상기 게이트 절연막(200) 상에 그래핀 나노 어레이 채널(300)이 위치한다. 상기 나노 어레이 채널(300)은 나노링 형상의 그래핀이 복수개 배열된 어레이 형태를 가질 수 있다. 상기 그래핀 나노 어레이 채널(300)의 폭(W)은 15nm 이하인 것이 바람직하다.
상기 그래핀 나노 어레이 채널(300) 상에 소스 전극(400)과 드레인 전극(500)이 서로 이격 배치된다. 상기 소스 전극(400)과 드레인 전극(500) 각각은 상기 그래핀 나노 어레이 채널(300)에 접촉할 수 있다.
상기 소스 전극(400)과 드레인 전극(500)은 도전성 물질로 이루어질 수 있다. 상기 도전성 물질은 저저항을 가지는 금속일 수 있다. 일 예로, 상기 금속은 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt) 및 탄탈륨(Ta) 중에서 선택될 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 6은 바텀 게이트형 구조를 채용하는 그래핀 전계효과 트랜지스터에 대해 도시하였으나, 이에 한정되는 것은 아니며, 게이트 전극이 상부에 형성된 탑 게이트형 구조를 구비할 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 기판 20: 그래핀 시트
30: 보호층 40: 희생층
50: 레지스트층 60: 임프린팅 스탬프
70: 트렌치 80: 금속막
30: 보호층 40: 희생층
50: 레지스트층 60: 임프린팅 스탬프
70: 트렌치 80: 금속막
Claims (11)
- 그래핀 시트가 배치된 기판을 준비하는 단계;
상기 그래핀 시트 상에 보호층, 희생층 및 레지스트층을 순차로 형성하는 단계;
상기 레지스트층의 표면 내에 홀 패턴을 형성하는 단계;
상기 홀 패턴을 따라 상기 희생층과 보호층을 식각하여 트렌치를 형성하되, 상기 그래핀 시트에 인접하는 보호층은 잔존하도록 식각하는 단계;
상기 트렌치를 회전시켜, 상기 트렌치의 측벽을 따라 나노컵 패턴의 금속막을 형성하는 단계;
상기 금속막의 하면을 제거하여 나노튜브 패턴의 금속막을 형성하는 단계;
상기 레지스트층과 희생층을 제거하는 단계;
상기 나노튜브 패턴을 따라 상기 보호층과, 상기 보호층에 인접하는 그래핀 시트를 식각하는 단계; 및
상기 보호층과 금속막을 제거하여 그래핀 나노 어레이를 형성하는 단계를 포함하는 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 그래핀 나노 어레이는 나노링 형상의 그래핀이 정렬된 어레이인 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 보호층은 수용성인 동시에, 상기 희생층의 용매에는 불용성인 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 보호층은 PVA층이고, 상기 희생층은 PMMA층인 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 레지스트층에 홀 패턴을 형성하는 단계는 나노 임프린트 리소그래피 공정을 이용하여 수행되는 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 잔존하는 보호층의 두께는 30nm ∼ 50nm인 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 홀 패턴을 따라 상기 희생층과 보호층을 식각하여 트렌치를 형성하는 단계의 식각은 O2 플라즈마를 이용하여 수행되는 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 트렌치를 회전시키는 각도는 30° ∼ 50°인 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 나노튜브 패턴을 따라 상기 보호층과 상기 그래핀 시트를 식각하는 단계의 식각은 O2 플라즈마를 이용하되, 과식각하여 언더컷을 발생시키는 그래핀 나노 어레이의 제조방법. - 제1항에 있어서,
상기 그래핀 나노 어레이를 형성하는 단계 이후, 상기 기판을 열처리하는 단계를 더 포함하는 그래핀 나노 어레이의 제조방법. - 게이트 전극;
상기 게이트 전극 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하고, 제1항 내지 제10항 중 어느 한 항의 그래핀 나노 어레이의 제조방법에 의해 제조된 그래핀 나노 어레이를 포함하는 그래핀 나노 채널; 및
상기 채널과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하는 그래핀 전계효과 트랜지스터.
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KR1020120101127A KR101358143B1 (ko) | 2012-09-12 | 2012-09-12 | 그래핀 나노 어레이의 제조방법 및 그래핀 나노 어레이를 포함하는 전계효과 트랜지스터 |
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2012
- 2012-09-12 KR KR1020120101127A patent/KR101358143B1/ko active IP Right Grant
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