KR101354950B1 - 단상 부스트 qZ - 소오스 인버터 - Google Patents

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신현학
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경북대학교 산학협력단
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Abstract

본 발명은 단상 부스트 qZ - 소오스 인버터에 관한 것이다. 본 발명의 단상 부스트 qZ - 소오스 인버터는, 입력 전원의 (+) 단자에 직렬로 연결되는 제 1 인덕터(L1), 추가 커패시터(Cx), 제 2 인덕터(L2) 및 제 2 스위치(S2)와, 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)의 중간점(a')과 입력 전원의 (-) 단자 사이에 연결되는 제 1 스위치(S1)와, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)의 중간점(b')과 입력 전원의 (-) 단자 사이에 연결되는 제 1 커패시터(C1)와, 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)와 병렬로 연결되는 추가 스위치(Sx)와, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)와 병렬로 연결되는 제 2 커패시터(C2)를 포함하는 입력부; 그리고 상기 제 2 스위치(S2)와 직렬 연결되는 출력 인덕터(LO)와, 상기 출력 인덕터(LO)와 입력 전원의 (-) 단자 사이에 병렬로 연결되는 출력 커패시터(CO) 및 부하저항(RL)를 포함하는 출력부;를 포함하여 구성된다. 이와 같은 본 발명에 따르면, 출력 전압이 입력 전압 대비 2배 정도 크기 때문에 부가적인 회로 구성 없이도 대체 에너지의 전력원으로 적용할 수 있는 이점이 있다.

Description

단상 부스트 qZ - 소오스 인버터{Single-Phase qZ - Source Inverter}
본 발명은 컨버터에 관한 것으로, 더욱 상세하게는 기존의 Z- Source 또는 qZ-Source 인버터의 전압 이득에 비하여 대략 2 배 이상의 전압 이득을 제공할 수 있게 하는 전압 이득이 확장된 단상 부스트 qZ-source DC-AC 인버터에 관한 것이다.
태양광 발전, 연료전지 등의 시스템은 매우 유용한 대체 에너지원 중 하나이다. 이러한 대체 에너지 시스템은 재 사용성, 환경 친화성과 같은 장점들을 가지고 있어 다양한 분야에서 새로운 전력원으로 이용이 기대되고 있다.
특히 태양광 발전, 연료전지, 축전지의 응용 분야에서는 그 전력원으로 단상 DC-AC 인버터의 요구가 증가하고 있다. 단상 DC-AC 인버터의 예로서 직류 전압을 입력 전원으로 하는 종전의 단상 인버터 시스템에는 풀 브리지(Full - bridge) 인버터가 제안된 바 있다.
도 1은 종래 기술에 따른 단상 풀 브리지 인버터의 회로 구성도이다. 도 1에 도시한 바와 같이 풀 브리지 인버터는 4개의 스위치(S1)(S2)(S3)(S4)를 포함한다.
그러나 단상 풀 브리지 인버터는 상기 4개의 스위치(S1)(S2)(S3)(S4)를 사용하기 때문에 인버터 구성시에 비용이 상승하며, 또한 출력 전압은 입력 전압보다 낮은 전압으로 제한되는 문제가 발생하였다.
뿐만 아니라 단상 풀 브리지 인버터의 경우 입력 및 출력의 접지가 같지 않은 다른 문제점도 있다.
이의 대안으로 높은 교류 출력전압을 얻기 위하여 인버터의 전단에 DC-DC 부스트 컨버터를 제공하여 입력 전압을 승압시키는 2단 전력 변환시스템을 사용하였다. 그러나 이 구조는 인버터 자체의 제어 방법 이외에 DC-DC 부스트 컨버터의 스위칭 소자의 제어방법이 추가로 필요하기 때문에 그 구성과 제어가 복잡해지는 다른 문제가 초래된다. 또한 DC -DC 부스트 컨버터의 장착으로 인한 비용 상승이 초래되며, 인버터의 전체 효율도 상술한 단상 풀 브리지 인버터에 비하여 크게 개선되지 못하였다.
도 2는 종래 기술에 따른 단상 부스트 인버터의 회로 구성도를 도시하고 있다. 도 2를 살펴보면, 입력 전원은 DC 입력전압을 동일하게 분배하여 공급하고 있으며, 그 DC 입력전압을 공급받는 부하로서 2개의 출력단이 서로 대칭되게 구성된다. 아울러 4개의 스위칭 소자(S1)(S2)(S3)(S4)가 함께 구성된다. 이러한 구조의 단상 부스트 인버터는 상기 단상 풀 브리지 인버터에서 제기된 출력 전압이 입력 전압보다 낮은 문제를 해결할 수 있다. 즉 입력 전압보다 출력 전압을 더 높게 발생시킨다.
하지만, 도 2의 단상 부스트 인버터는 스위칭 소자(S1)(S2)(S3)(S4)가 4개가 사용되기 때문에 마찬가지로 비용 절감을 기대하기 어렵고, 또한 스위칭 소자(S1)(S2)(S3)(S4)의 전압 스트레스(stress)가 높게 발생하는 단점이 있다.
따라서 트랜스포머를 사용하지 않고 계통 연계형 태양광 에너지 인버터용 토폴리지(Topology)가 제안된 바 있다. 하지만 이 역시 입력 DC 전원 즉 태양광과 계통이 동일한 접지로 분배되지 않으며 아울러 누설 전류가 크게 나타나는 문제가 있었다. 이는 안전성과 전자파 장애를 일으키는 문제를 초래한다.
그렇기 때문에 최근에는 상술한 각종 인버터가 가지는 문제점을 해결하고자 다양한 토폴로지(Topology)가 제안되고 있다. 예로 Z- 소스 또는 qZ - 소스를 기반으로 한 인버터로서, 이들 토폴로지는 일반적인 인버터의 단점들을 보완하도록 개선된 구성을 갖는다. 특히 Z - 소스 인버터의 특징 중의 하나는 단순히 인버터의 스위칭 패턴을 제어하므로 출력 전압을 승압, 감압할 수 있다는 것이다. 따라서 Z - 소스 인버터가 전압 승압을 위해 상술한 DC - DC 부스트 컨버터가 필요하지 않게 된다. 이는 Z - 소스 인버터에서 출력 전압의 크기는 스위칭 패턴에 의해 다양하게 가변 가능함을 의미한다.
한편, 상기한 토폴로지 중 Z- 소스 또는 qZ - 소스를 기반으로 한 인버터의 예로서, 단상 전류원 qZ- 소스 인버터 및 세미 qZ - 소스 인버터가 있다.
도 3a에 단상 전류원 qZ- 소스 인버터의 회로 구성이 도시되어 있고, 3b에는 이의 전압이득 곡선은 도시되어 있다. 도 3a의 단상 전류원 qZ- 소스 인버터는 입력측(10)과 출력측(20)으로 구분할 수 있다.
입력측(10)에는 먼저 입력 전원의 (+) 단자에 인덕터(L1)(L2)가 직렬 연결된다. 그리고 인덕터(L1)(L2)의 중간점(a)과 입력 전원의 (-) 단자 사이에 제 1 스위치(S1)가 연결되고 상기 인덕터(L2)와 직렬로 제 2 스위치(S2)가 연결된다. 또한 인덕터(L2)와 제 2 스위치(S2)의 중간점(b)과 입력 전원의 (-) 단자 사이에 제 1 커패시터(C1)가 연결되고, 상기 인덕터(L2) 및 제 2 스위치(S2)와 병렬 연결되는 제 2 커패시터(C2)가 연결된다.
그리고 출력측(20)은 출력 인덕터(LO) 및 출력 커패시터(CO), 부하저항(RL)으로 구성된다.
상기와 같이 구성된 단상 전류원 qZ- 소스 인버터의 전압 이득은 다음 [식 1]과 같다.
[식 1]
Figure 112012091951709-pat00001
여기서, D는 제 2 스위치(S2)의 듀티 사이클(duty cycle)를 말한다.
또한 세미 qZ - 소스 인버터는 도 4에 도시하고 있다. 세미 qZ - 소스 인버터는 상기 단상 전류원 qZ- 소스 인버터보다 구성이 더 간단하지만 그 전압이득은 상기 [식 1]과 같다.
상기와 같이 도 3a 및 도 4에 개시된 인버터는 입출력 접지가 공통이며, 누설 전류 문제를 제거할 수 있다.
그렇지만, 단상 전류원 qZ- 소스 인버터 및 세미 qZ - 소스 인버터는 출력 전압이 입력 전압보다 낮은 전압으로 제한되는 문제가 여전히 있고, 따라서 인버터의 회로 구성을 개선하였음에도 불구하고 이로 인한 문제점이 해결되지 못하고 있다.
따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 기존의 단상 전류원 qZ- 소스 인버터 및 세미 qZ - 소스 인버터의 전압 이득보다 약 2배 이상의 전압 이득을 제공할 수 있도록 한 개선된 단상 부스트 qZ - 소오스 인버터를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 입력 전원의 (+) 단자에 직렬로 연결되는 제 1 인덕터(L1), 추가 커패시터(Cx), 제 2 인덕터(L2) 및 제 2 스위치(S2)와, 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)의 중간점(a')과 입력 전원의 (-) 단자 사이에 연결되는 제 1 스위치(S1)와, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)의 중간점(b')과 입력 전원의 (-) 단자 사이에 연결되는 제 1 커패시터(C1)와, 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)와 병렬로 연결되는 추가 스위치(Sx)와, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)와 병렬로 연결되는 제 2 커패시터(C2)를 포함하는 입력부; 그리고 상기 제 2 스위치(S2)와 직렬 연결되는 출력 인덕터(LO)와, 상기 출력 인덕터(LO)와 입력 전원의 (-) 단자 사이에 병렬로 연결되는 출력 커패시터(CO) 및 부하저항(RL)를 포함하는 출력부를 포함하여 구성되는 단상 부스트 qZ - 소오스 인버터가 제공된다.
상기 제 1 스위치(S1)와 제 2 스위치(S2)는 턴 온(turn-on)과 턴 오프(turn-off) 상태가 서로 반대로 동작함을 특징으로 한다.
상기 추가 스위치(Sx)는 상기 제 1 스위치(S1)와 동기화되어 있는 것을 특징으로 한다.
상기 단상 부스트 qZ - 소오스 인버터의 출력 전압은 입력 전압보다 2배인 것을 특징으로 한다.
이와 같이 구성된 본 발명의 단상 부스트 qZ - 소오스 인버터에 따르면, 기존의 단상 전류원 qZ- 소스 인버터에 스위치 및 커패시터를 추가하여 개선된 회로를 제안함으로써, 입력전압보다 출력전압을 2배 크게 제공할 수 있는 효과가 있다.
따라서, 개선된 단상 부스트 qZ - 소오스 인버터만으로 태양광 발전, 연료전지, 축전지 등의 대체에너지원의 전력원으로 사용하더라도 향상된 전압이득을 얻을 수 있으며, 종래 인버터의 스위치 개수를 절약할 수 있어 제조 비용이 절감된다.
또한 2개의 스위치에 따른 동작 모드의 간소화로 인하여 제어를 용이하게할 수도 있다.
도 1은 종래 기술에 따른 단상 풀 브리지 인버터의 회로 구성도
도 2는 종래 기술에 따른 단상 부스트 인버터의 회로 구성도
도 3a은 종래 기술에 따른 단상 전류원 qZ- 소스 인버터의 회로 구성도
도 3b는 도 3a의 전압이득 곡선 그래프
도 4는 종래 기술에 따른 세미 qZ - 소스 인버터의 회로 구성도
도 5는 본 발명의 실시 예에 따른 단상 부스트 qZ - 소오스 인버터의 회로도
도 6a 및 도 6b는 본 실시 예의 동작 모드에 따른 전류 흐름 상태를 보인 예시도
도 7은 본 실시 예에 따른 인버터와 종래 단상 전류원 qZ- 소스 인버터의 전압이득 곡선을 비교한 그래프
도 8은 본 실시 예에 따라 듀티 싸이클과 출력 전압범위를 표시하고 있는 그래프
도 9는 본 실시 예에서 스위치 소자가 게이트 신호를 발생하기 위한 기준 전압과 캐리어 신호를 비교한 도면
도 10은 본 실시 예에 따른 도 5의 회로 구성을 결합 인덕터로 구성한 예의 회로도
도 11 내지 도 13은 본 실시 예인 단상 부스트 qZ - 소오스 인버터의 전압 파형도
도 14a는 본 실시 예에 따라 제 1 스위치 및 제 2 스위치의 전압 파형도이도
도 14b는 도 14a의 확대 파형도
도 15는 본 실시 예에 따른 인버터 성능 곡선을 보인 도면
이하 본 발명에 의한 단상 부스트 qZ - 소오스 인버터의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다. 여기서 설명의 편의를 위하여 본 발명의 '단상 부스트 qZ - 소오스 인버터'를 이하에서는 '본 실시 예에 따른 인버터'라고 약칭하여 설명하기도 할 것이다.
도 5는 본 발명의 실시 예에 따른 단상 부스트 qZ - 소오스 인버터의 회로도이다.
도 5를 살펴보면, 단상 부스트 qZ - 소오스 인버터(100)는 입력부(110)와 출력부(120)로 구성된다.
입력부(110)는 입력 전원의 (+) 단자에 제 1 인덕터(L1), 추가 커패시터(Cx), 제 2 인덕터(L2) 및 제 2 스위치(S2)가 직렬로 연결된다.
그리고 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)의 중간점(a')과 입력 전원의 (-) 단자 사이에는 제 1 스위치(S1)가 연결되고, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)의 중간점과 입력 전원의 (-) 단자 사이에는 제 1 커패시터(C1)가 연결된다.
또한 상기 입력 전원의 (+) 단자와 연결되되, 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)와 병렬로 추가 스위치(Sx)가 연결되고, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)와 병렬로 제 2 커패시터(C2)가 연결된다.
여기서 상기 제 1 스위치(S1)와 제 2 스위치(S2)는 서로 반대의 동작을 갖는다. 예컨대 제 1 스위치(S1)가 턴 온(turn-on)이면 제 2 스위치(S2)는 턴 오프(turn-off) 상태로 동작한다.
그리고 상기 추가 스위치(Sx)는 상기 제 1 스위치(S1)와 동기화되어 동작한다.
한편, 출력부(120)는 출력 인덕터(LO) 및 출력 커패시터(CO), 부하저항(RL)이 포함되어 구성된다. 출력 인덕터(LO)는 제 2 스위치(S2)와 직렬 연결되고, 출력 커패시터(CO) 및 부하저항(RL)은 출력 인덕터(LO)와 입력 전원의 (-) 단자 사이에 병렬 연결된다.
즉, 본 발명의 인버터는 도 3a에서 언급한 단상 전류원 qZ- 소스 인버터의 회로에 비하여 스위치(Sx) 및 커패시터(Cx)를 추가하는 구성을 보이고 있으며, 이에 따라 전압이득을 향상시킬 수 있게 되었다.
이러한 본 발명의 인버터에 대한 특징은 아래에서 상세하게 설명할 것이다.
먼저 상기 단상 부스트 qZ - 소오스 인버터의 운전모드에 따른 동작 상태를 도 6a 및 도 6b를 참조하여 설명하기로 한다. 도 6a 및 도 6b는 본 실시 예의 동작 모드에 따른 전류 흐름 상태를 보인 예시도이다.
도 6a 및 도 6b에서 운전모드는 모드 1과 모드 2로 구분할 수 있다. 즉, 본 실시 예인 단상 부스트 qZ - 소오스 인버터는 상술한 바와 같이 제 1 스위치(S1) 및 제 2 스위치(S2)의 2 개의 스위칭 소자가 제공되며 제 1 스위치(S1) 및 제 2 스위치(S2)의 턴 온 상태에 따라 2개의 모드로 동작하는 것이다.
모드 1
모드 1에서는 제 1 스위치(S1) 및 추가 스위치(Sx)는 턴 온 상태이고 반대로 제 2 스위치(S2)는 턴 오프 상태이다.
이럴 경우 추가 커패시터(Cx)는 입력 전압(Vin)까지 충전된다. 이때 상기 입력 전압(Vin)과 추가 커패시터(Cx)에 충전 및 방전되는 전압 차는 매우 작기 때문에, 상기 전압 차에 의해 야기된 전류는 회로 내에서 의도하지 않게 발생하는 임피던스에 의하여 제한될 것이다. 여기서 전술한 전압 차에 의해 야기된 전류를 제한할 필요가 있을 경우 추가 스위치(Sx)(미도시)와 직렬로 인덕터를 장착할 수도 있다.
한편, 상기 모드 1에서는 제 2 스위치(S2)의 턴 오프 상태로 인하여 화살표로 도시한 전류 루프가 발생한다.
이를 기초로 하여 전압과 전류의 관계를 정리하면 다음과 같다.
[식 2]
Figure 112012091951709-pat00002
[식 3]
Figure 112012091951709-pat00003
[식 4]
Figure 112012091951709-pat00004
[식 5]
Figure 112012091951709-pat00005
[식 6]
Figure 112012091951709-pat00006
[식 7]
Figure 112012091951709-pat00007
[식 8]
Figure 112012091951709-pat00008
[식 9]
Figure 112012091951709-pat00009
[식 10]
Figure 112012091951709-pat00010

모드 2
모드 2는 모드 1과는 반대로 제 1 스위치(S1) 및 추가 스위치(Sx)는 턴 오프 상태이고 제 2 스위치(S2)는 턴 온 상태이다.
그렇게 되면, 추가 커패시터(Cx)는 제 1 인덕터(L1)에 흐르는 전류(IL1)에 의해 방전된다.
그리고 모드 2의 전압과 전류의 관계를 정리하면 다음과 같다.
[식 11]
Figure 112012091951709-pat00011
[식 12]
Figure 112012091951709-pat00012
[식 13]
Figure 112012091951709-pat00013
[식 14]
Figure 112012091951709-pat00014
[식 15]
Figure 112012091951709-pat00015
[식 16]
Figure 112012091951709-pat00016
[식 17]
Figure 112012091951709-pat00017
한편, 본 실시 예의 단상 부스트 qZ - 소오스 인버터가 입력 전압을 높은 출력 전압으로 승압하기 위해서는 volt-sec 평형 조건을 만족하여야 한다.
그리고 실시 예에서 상기 volt-sec 평형 조건은 제 1 인덕터(L1), 제 2 인덕터(L2) 및 출력 인덕터(LO)의 조건에 따르며, 다음의 전압 방정식이 유도된다.
[식 18]
Figure 112012091951709-pat00018
[식 19]
Figure 112012091951709-pat00019
[식 20]
Figure 112012091951709-pat00020
여기서, D는 제 2 스위치(S2)의 듀티 싸이클이다.
또한, current - sec 평형 조건은 추가 커패시터(Cx), 제 1 커패시터(C1) 및 제 2 커패시터(C2)의 조건에 따르면, 다음의 전류 방정식이 유도된다.
[식 21]
Figure 112012091951709-pat00021
[식 22]
Figure 112012091951709-pat00022
도 7은 본 실시 예에 따른 인버터와 종래 단상 전류원 qZ- 소스 인버터의 전압이득 곡선을 비교한 그래프이다. 그래프에서 (a)가 본 실시 예에 따른 인버터의 전압이득 곡선이고 (b)는 종래 단상 전류원 qZ- 소스 인버터의 전압이득 곡선이다.
도시된 바와 같이, 본 실시 예에 따른 인버터는 종래의 인버터에 비해 약 2배 정도의 전압 이득을 얻을 수 있음을 확인할 수 있다.
다음에는 본 실시 예의 단상 부스트 qZ - 소오스 인버터에 대한 변조 지수(M)를 살펴보기로 한다.
단상 부스트 qZ - 소오스 인버터의 경우 출력 전압이 [식 23]라고 가정하면, 변조지수(M)는 [식 24]과 같이 표현된다.
[식 23]
Figure 112012091951709-pat00023
[식 24]
Figure 112012091951709-pat00024
이후 [식 23] 및 [식 24]을 상술한 [식 20]에 대입하여 정리하면, 듀티 싸이클은 [식 25]와 같다.
[식 25]
Figure 112012091951709-pat00025
즉, 단상 부스트 qZ - 소오스 인버터는 전술한 바와 같이 입력 전압이 출력 전압보다 2배가 되기 때문에 최대 변조 지수는 '2'가 되며, 변조 지수가 '2'일 때 듀티 싸이클의 범위는 0.2 ~ 1의 값을 갖는다. 이는 본 실시 예에 따라 듀티 싸이클과 출력 전압범위를 표시하고 있는 도 8을 통해 확인할 수 있다.
그리고, 도 9에는 본 실시 예에서 스위치 소자가 게이트 신호를 발생하기 위한 기준 전압과 캐리어 신호를 비교한 도면이 도시되어 있다. 도면에서 (a)가 기준전압 신호의 파형이고 (b)가 캐리어 신호의 파형이다.
한편, 본 실시 예는 상술한 설명에서 제 1 인덕터(L1), 제 2 인덕터(L2) 및 출력 인덕터(LO)의 3개의 인덕터 소자가 구성되고 있음을 말한 바 있다. 이들 인덕터 소자에 걸리는 전압을 동작 모드 별로 살펴본다.
제 1 스위치(S1)는 턴 온 상태이고 제 2 스위치(S2)는 턴 오프 상태인 모드 1에서는 상기 제 1 인덕터(L1), 제 2 인덕터(L2) 및 출력 인덕터(LO)의 전압은 모두 입력 전압(V in )이 된다. 반면 제 1 스위치(S1)는 턴 오프 상태이고 제 2 스위치(S2)는 턴 온 상태인 모드 2에서는 제 2 커패시터(C2)에 걸리는 전압(VC2)이 된다. 이는 표 1에 기재하였다.
모드 1 모드 2
VL1 Vin Vin + VCx + VC2 - VC1 = VC2
VL2 VC1 - Vin = Vin VC2
VLO VO - (VC2 + Vin) = Vin VO - VC1 = VC2
따라서 상기 제 1 인덕터(L1), 제 2 인덕터(L2) 및 출력 인덕터(LO)를 하나의 인덕터 코어로 결합이 가능하다. 이렇게 하면 인덕터 볼륨(volume) 및 전체 인버터의 사이즈(size)를 줄일 수 있게 된다.
이처럼 본 실시 예의 인버터 구성에 3개의 인덕터를 결합 인덕터(Coupled inductor)로 구성한 예의 회로도는 도 10에 도시되어 있다. 도 10의 회로도는 도 5에 도시된 3개의 인덕터 대신 결합 인덕터를 사용하여 구성하는 예를 보이고 있으며, 다른 구성들은 모두 동일하게 적용되고 있다.
한편, 도 10의 인버터 구조에서 스위치 전압 스트레스 및 스위치 전류 스트레스는 다음과 같다.
먼저, 스위치 전압 스트레스는 상술한 식 [18], 식 [19] 및 도 10에 도시된 각 소자의 전압 값을 참조하여 다음 [식 26]과 같이 정리할 수 있다.
[식 26]
Figure 112012091951709-pat00026
그리고, 각 스위치의 전류 스트레스는 식 [21], 식 [22] 및 도 10에 도시된 각 스위치의 전류 값을 참조하여 다음 [식 27] 내지 [29]와 같이 정리할 수 있다.
[식 27]
Figure 112012091951709-pat00027
[식 28]
Figure 112012091951709-pat00028
[식 29]
Figure 112012091951709-pat00029
다음에는 도 5에 도시된 본 실시 예에 따른 단상 부스트 qZ - 소오스 인버터의 성능 검증을 살펴본다. 이를 위해 120W의 시제품을 제작하였고, 시제품의 설계 사양은 다음 표 2와 같다.
항목 값
출력 파워(Output power) 120W
출력 전압(Output voltage) 110 Vrms
스위칭 주파수(Switching frequency) 20 kHz

결합 인덕터		 No. of turns 55 turns
L1, L2, LO 680 uH
Cx 50 uF
C1 100 uF
C2 8.8 uF
Co 13.6 uF
이러한 사양에 의해 제작된 단상 부스트 qZ - 소오스 인버터의 각종 파형을 살펴보기로 한다.
도 11 내지 도 13은 본 실시 예인 단상 부스트 qZ - 소오스 인버터의 전압 파형도를 나타내고 있는 것이다. 구체적인 조건을 살펴보면, 도 11은 입력 전압(Vin)이 81.6V, 변조지수(M)는 2, 그리고 출력 파워(PO)가 120W일 때, 출력전압(VO), 제 1 커패시터(C1)와 제 2 커패시터(C2) 및 추가 커패시터(Cx)에 걸리는 전압 파형도이고, 도 12는 입력 전압(Vin)이 108.8V, 변조지수(M)는 1.5, 그리고 출력 파워(PO)가 120W일 때, 출력전압(VO), 제 1 커패시터(C1)와 제 2 커패시터(C2) 및 추가 커패시터(Cx)에 걸리는 전압 파형도이고, 도 13은 입력 전압(Vin)이 136.5V, 변조지수(M)는 1.2, 그리고 출력 파워(PO)가 120W일 때, 출력전압(VO), 제 1 커패시터(C1)와 제 2 커패시터(C2) 및 추가 커패시터(Cx)에 걸리는 전압 파형도이다.
도 11 내지 도 13에서 출력전압(VO)은 모두 110 Vrms로 제어되어 출력되고 있음을 확인할 수 있다.
도 14a는 본 실시 예에 따라 제 1 스위치 및 제 2 스위치의 전압 파형도이도, 도 14b는 도 14a의 확대 파형도로서, 입력 전압(Vin)이 81. 6V, 변조지수(M)는 2, 그리고 출력 파워(PO)가 120W일 때의 실험 파형도이다.
도 15는 본 실시 예에 따른 인버터 성능 곡선이다. 도시된 바와 같이 입력 전압(Vin)이 81. 6V일 때 92% 이상이며, 입력 전압(Vin)이 증가할수록 감소하고 있으나, 전체적으로 89% 이상임을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에서는 기존의 단상 전류원 qZ- 소스 인버터의 회로를 개선함으로써, 적은 개수의 스위칭 소자로서 동작 모드를 간소화하면서도 입력전압 대비 출력전압이 2배 정도 더 크게 출력됨을 알 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
100 : 단상 부스트 qZ - 소오스 인버터
110 : 입력부 120 : 출력부

Claims (4)

  1. 입력 전원의 (+) 단자에 직렬로 연결되는 제 1 인덕터(L1), 추가 커패시터(Cx), 제 2 인덕터(L2) 및 제 2 스위치(S2)와, 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)의 중간점(a')과 입력 전원의 (-) 단자 사이에 연결되는 제 1 스위치(S1)와, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)의 중간점(b')과 입력 전원의 (-) 단자 사이에 연결되는 제 1 커패시터(C1)와, 상기 제 1 인덕터(L1) 및 추가 커패시터(Cx)와 병렬로 연결되는 추가 스위치(Sx)와, 상기 제 2 인덕터(L2) 및 제 2 스위치(S2)와 병렬로 연결되는 제 2 커패시터(C2)를 포함하는 입력부; 그리고
    상기 제 2 스위치(S2)와 직렬 연결되는 출력 인덕터(LO)와, 상기 출력 인덕터(LO)와 입력 전원의 (-) 단자 사이에 병렬로 연결되는 출력 커패시터(CO) 및 부하저항(RL)를 포함하는 출력부를 포함하여 구성되는 단상 부스트 qZ - 소오스 인버터.
  2. 제 1 항에 있어서,
    상기 제 1 스위치(S1)와 제 2 스위치(S2)는, 턴 온(turn-on)과 턴 오프(turn-off) 상태가 서로 반대로 동작함을 특징으로 하는 단상 부스트 qZ - 소오스 인버터.
  3. 제 1 항에 있어서,
    상기 추가 스위치(Sx)는 상기 제 1 스위치(S1)와 동기화되어 있는 것을 특징으로 하는 단상 부스트 qZ - 소오스 인버터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단상 부스트 qZ - 소오스 인버터의 출력 전압은 입력 전압보다 2배인 것을 특징으로 하는 단상 부스트 qZ - 소오스 인버터.
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