KR101340578B1 - 아날로그 이산시간 필터, 이를 포함하는 수신기 시스템 이산시간 필터링 방법 - Google Patents

아날로그 이산시간 필터, 이를 포함하는 수신기 시스템 이산시간 필터링 방법 Download PDF

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Abstract

아날로그 이산시간 필터는 하나의 입력 전압 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기, 복수의 스위칭 제어 클럭들에 응답하여 상기 전류 신호들의 가중치를 조절하는 스위치 매트릭스, 상기 가중치가 조절된 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들에 응답하여 상기 샘플링된 전하들을 출력하는 샘플링 커패시터 뱅크 및 상기 스위칭 제어 클럭들 및 상기 출력 제어 클럭들을 생성하는 클럭 생성기를 포함한다.

Description

아날로그 이산시간 필터, 이를 포함하는 수신기 시스템 이산시간 필터링 방법{ANALOG DISCRETE TIME FILTER, RECEIVER SYSTEM INCLUDING THE SAME AND DISCRETE TIME FILTERING METHOD}
본 발명은 아날로그 이산시간 필터 분야에 관한 것으로 보다 상세하게는 고차 필터의 구현을 용이하게 할 수 있는 아날로그 이산시간 필터, 이를 포함하는 수신기 시스템 이산시간 필터링 방법에 관한 것이다.
디지털 RF 기술은 기존의 아날로그 신호처리 방식 대신에, CMOS 공정의 장점인 정확한 타이밍의 고속 스위칭 동작을 십분 활용할 수 있는 이산시간 신호처리(Discrete-time Signal Processing)방식에 기반하고 있다. 또한, 설계에 채택되는 공정이 신규공정으로 이동할 경우에 보다 신속한 대응설계가 가능해진다는 점이 디지털RF 기술의 근본적인 철학이라고 할 수 있다.
상기의 디지털 RF 기술을 이용해 설계되는 FIR 필터는 크게 2가지 형태가 있다. 커패시터 및 스위치를 연결한 구조에서 스위치의 동작을 조절하여 데시메이션(decimation) 비를 조절하는 FIR 필터 구조 및 스위치 및 적분기(integrator)로 이루어진 구조를 가지는 FIR 필터가 있다.
상기의 첫 번째 형태는 순수하게 수동 소자(lumped element)만을 사용하는 구조로서, 각 스위치를 조절하는 펄스를 발생시키는 펄스 발생기가 복잡할 수 있지만 데시메이션 비의 조절이 쉽고 구조가 간단한 장점이 있다.
상기의 두 번째 형태는 적분기에 사용되는 증폭기 때문에 전류의 소모가 크고 데시메이션 비의 조절이 어려운 단점이 있다.
또한 안티 앨리어싱(anti-aliasing) 필터링 성능은 두 번째 형태가 우수하긴 하나 그 차이가 크지는 않다.
본 발명의 일 목적은 고차의 시간상 이동평균 특성을 얻을 수 있는 아날로그 이산시간 필터를 제공하는데 있다.
본 발명의 다른 목적은 상기 아날로그 이산시간 필터를 포함하는 수신기 시스템을 제공하는데 있다.
본 발명의 또 다른 목적은 고차의 시간상 이동평균 특성을 얻을 수 있는 이산시간 필터링 방법을 제공하는데 있다.
상기한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 아날로그 이산시간 필터는 하나의 입력 전압 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기; 복수의 스위칭 제어 클럭들에 응답하여 상기 전류 신호들의 가중치를 조절하는 스위치 매트릭스; 상기 가중치가 조절된 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들에 응답하여 상기 샘플링된 전하들을 출력하는 샘플링 커패시터 뱅크; 및 상기 스위칭 제어 클럭들 및 상기 출력 제어 클럭들을 생성하는 클럭 생성기를 포함한다.
실시예에 있어서, 상기 아날로그 이산시간 필터는 상기 샘플링 커패시터에 샘플링된 전하들을 버퍼링하여 출력 전압 신호로서 제공하는 출력 버퍼를 더 포함할 수 있다.
실시예에 있어서, 상기 트랜스 컨덕턴스 증폭기는 상기 하나의 입력 전압 신호를 수신하는 입력부; 상기 입력부와 병렬로 연결되며 상기 하나의 입력 전압 신호에 상응하는 상기 복수의 전류 신호들을 각각 생성하는 복수의 전류 셀들을 구비하는 전류 셀부를 포함할 수 있다.
실시예에 있어서, 상기 트랜스 컨덕턴스 증폭기는 상기 전류 셀부와 병렬로 연결되며 상기 전류 셀들에서 출력되는 상기 전류 신호들의 출력을 도와주는 복수의 더미 셀들을 구비하는 더미 셀부를 더 포함할 수 있다.
상기 전류 셀부에 구비되는 상기 복수의 전류 셀들 각각은 동일한 크기의 단위 트랜스컨덕턴스 셀로 구성될 수 있다.
상기 복수의 전류 셀들 각각에서 출력되는 상기 전류 신호들의 크기는 서로 동일할 수 있다.
실시예에 있어서, 상기 복수의 전류 신호들은 제1 내지 제4 전류 신호들을 포함하고, 상기 스위치 매트릭스는 제1 스위칭 제어 클럭에 응답하여 상기 제1 전류 신호를 스위칭하는 제1 스위치; 제2 스위칭 제어 클럭에 응답하여 상기 제2 내지 제4 전류 신호들을 각각 스위칭하는 복수의 제2 스위치들; 제3 스위칭 제어 클럭에 응답하여 상기 제1 전류 신호를 스위칭하는 제3 스위치; 제4 스위칭 제어 클럭에 응답하여 상기 제2 내지 제4 전류 신호들을 각각 스위칭하는 제4 스위치들; 제5 스위칭 제어 클럭에 응답하여 상기 제1 전류 신호를 스위칭하는 제5 스위치; 제6 스위칭 제어 클럭에 응답하여 상기 제2 내지 제4 전류 신호들을 각각 스위칭하는 제6 스위치들을 포함할 수 있다.
상기 샘플링 커패시터 뱅크는 상기 제1 스위치와 상기 제2 스위치들에 연결되어 상응하는 제1 전하들을 샘플링하는 제1 샘플링 커패시터; 상기 제3 스위치와 상기 제4 스위치들에 연결되어 상응하는 제2 전하들을 샘플링하는 제2 샘플링 커패시터; 상기 제5 스위치와 상기 제6 스위치들에 연결되어 상응하는 제3 전하들을 샘플링하는 제3 샘플링 커패시터; 제1 출력 제어 클럭에 응답하여 상기 제1 샘플링 커패시터에 샘플링된 상기 제1 전하들을 출력하는 제1 독출 스위치; 제2 출력 제어 클럭에 응답하여 상기 제2 샘플링 커패시터에 샘플링된 상기 제2 전하들을 출력하는 제2 독출 스위치; 및 제3 출력 제어 클럭에 응답하여 상기 제3 샘플링 커패시터에 샘플링된 상기 제3 전하들을 출력하는 제3 독출 스위치를 포함할 수 있다.
상기 샘플링 커패시터 뱅크는 상기 제1 샘플링 커패시터에 병렬로 연결되고, 제1 리셋 제어 클럭에 응답하여 상기 제1 샘플링 커패시터를 리셋시키는 제1 리셋 스위치; 상기 제2 샘플링 커패시터에 병렬로 연결되고, 제2 리셋 제어 클럭에 응답하여 상기 제2 샘플링 커패시터를 리셋시키는 제2 리셋 스위치; 및 상기 제3 샘플링 커패시터에 병렬로 연결되고, 제3 리셋 제어 클럭에 응답하여 상기 제3 샘플링 커패시터를 리셋시키는 제3 리셋 스위치를 더 포함하고, 상기 클럭 생성기는 상기 제1 내지 제3 클럭 신호들을 더 생성할 수 있다.
상기 제1 샘플링 커패시터는 상기 제1 독출 스위치의 턴-온에 연속하여 리셋되고, 상기 제2 독출 스위치는 상기 제1 샘플링 커패시터의 리셋에 연속하여 턴-온되고, 상기 제2 샘플링 커패시터는 상기 제2 독출 스위치의 턴-온에 연속하여 리셋되고, 상기 제3 독출 스위치는 상기 제2 샘플링 커패시터의 리셋에 연속하여 턴-온되고, 상기 제3 샘플링 커패시터는 상기 제3 독출 스위치의 턴-온에 연속하여 리셋될 수 있다.
실시예에 있어서, 상기 아날로그 이산시간 필터는 동일한 크기의 데시메이션(decimation)과 이동 평균(moving averaging)을 수행할 수 있다.
상기한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 아날로그 이산시간 필터는 하나의 입력 전압 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기; 복수의 스위칭 제어 클럭들에 응답하여 상기 전류 신호들의 가중치를 조절하는 스위치 매트릭스; 상기 가중치가 조절된 전류 신호들 각각을 버퍼링하는 복수의 전류 버퍼들; 상기 버퍼링된 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들에 응답하여 상기 샘플링된 전하들을 출력하는 샘플링 커패시터 뱅크; 및 상기 스위칭 제어 클럭들 및 상기 출력 제어 클럭들을 생성하는 클럭 생성기를 포함한다.
상기 본 발명의 다른 목적을 달성하기 위한 수신기 시스템은 RF 신호를 수신하고, 위상 고정 루프로부터 출력되는 신호에 기초하여 상기 수신된 RF 신호를 베이스밴드 신호로 변환하여 출력하는 믹서; 및 상기 믹서로부터 출력되는 베이스밴드 신호에 대하여 전류 모드 샘플링을 수행하는 아날로그 이산시간 필터를 포함하고, 상기 아날로그 이산시간 필터는 상기 베이스밴드 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기; 복수의 스위칭 제어 클럭들에 응답하여 상기 전류 신호들의 가중치를 조절하는 스위치 매트릭스; 상기 가중치가 조절된 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들에 응답하여 상기 샘플링된 전하들을 출력하는 샘플링 커패시터 뱅크; 및 상기 스위칭 제어 클럭들 및 상기 출력 제어 클럭들을 생성하는 클럭 생성기를 포함한다.
실시예에 있어서, 상기 아날로그 이산시간 필터는 상기 스위치 매트릭스로부터 출력되는 상기 가중치가 조절된 전류 신호들을 버퍼링하여 상기 샘플링 커패시터 뱅크에 제공하는 복수의 전류 버퍼들을 더 포함할 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위한 이산시간 필터링 방법은 하나의 입력 전압 신호를 복수의 전류 신호들로 변환하는 단계; 스위치를 이용하여 상기 복수의 전류 신호들의 가중치를 조절하는 단계; 상기 가중치가 조절된 전류 신호들을 샘플링하는 단계; 및 상기 샘플링된 전류 신호들을 출력하는 단계를 포함한다.
실시예에 있어서, 상기 하나의 입력 전압을 상기 복수의 전류 신호들로 변환하는 단계는 복수의 단위 트랜스컨덕턴스 셀들과 복수의 더미 셀들을 구비하는 트랜스컨덕턴스 증폭기를 이용하여 수행될 수 있다.
따라서 본 발명의 실시예들에 따르면 데시메이션(decimation)과 이동평균(moving average)의 크기를 일치시켜 데시메이션에 의한 복제 신호와의 앨리어싱(aliasing)을 방지할 수 있는 장점이 있으며, 수동 소자에 의하여 가중치를 결정하는 구조에 비하여 작은 면적, 높아진 전압이득, 그리고 작은 기생 성분 효과를 갖는다. 또한, 샘플링 스위치를 조절하는 디지털 클럭을 조절하여 필터의 차수와 이동평균(moving average) 및 데시메이션(decimation) 크기를 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 아날로그 이산시간 필터의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 TMA-23 아날로그 이산시간 필터의 구성을 나타내는 회로도이다.
도 3은 도 2의 클럭 생성기에서 생성되는 스위칭 제어 클럭들, 독출 제어 클럭들 및 리셋 제어 클럭들의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 도2의 트랜스컨덕턴스 증폭기의 구성을 나타내는 회로도이다.
도 5는 도 2의 아날로그 이산시간 필터의 주파수 응답 시뮬레이션 결과를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 수신기 시스템을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 이산시간 필터링 방법을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
전하 샘플링은 전류 입력 신호를 일정 주기 동안 샘플링 커패시터에 전하형태로 저장하는 동작 과정을 통해 창문형 적분(windowed integration) 효과를 일으키게 되어 주파수 영역에서 sinc 전달 함수 특성을 가지게 된다. sinc 전달 함수의 널(null)은 샘플링 및 데시메이션(decimation) 동작에 의해 발생 가능한 앨리어싱(aliasing)을 효과적으로 억제할 수 있다. 또한 전하 샘플링은 저전압, 고주파 동작에서 전압 샘플링 보다 나은 잡음 특성을 가지므로 이동평균 이산시간 필터의 구조로 사용되기에 알맞다.
전하 샘플링에 의해 얻은 샘플 값은 각각 하나의 커패시터에 아날로그의 형태로 저장되게 된다. 예를 들어, 4개의 커패시터에 4개의 샘플된 전하가 존재하며, 각 커패시터가 서로 연결되어 전하를 공유하게 되면서 평균화 동작을 수행 할 수 있다. 이러한 평균화 동작을 통해 이동평균 필터의 기본적인 특성을 달성할 수 있다. 이러한 공간상 이동평균(SMA, spatial moving average) 필터는 차수가 M이고 이동평균 또는 데시메이션 크기를 N이라고 표기할 때, SMA-NM 필터로 표기 할 수 있으며, 이의 전달 함수는 아래의 [수학식 1] 같이 나타낼 수 있다.
[수학식 1]
Figure 112012033091182-pat00001
위와 동일한 전달 함수를 가지지만 전하 샘플링을 수행할 때 하나의 샘플 당 하나의 커패시터가 소요된 SMA 필터 구현 방법과는 달리 시간상 이동평균(TMA, temporal moving average) 필터는 N개의 전하 샘플을 하나의 커패시터에 연속적으로 저장하게 된다. 따라서 동일한 전달 함수를 구현함에 있어서 SMA 필터보다 적은 커패시터 개수를 이용하여 구현할 수 있는 장점이 있으며, TMA-NM 필터라고 표기한다.
크기가 N인 이동평균(moving average)과 데시메이션(decimation)을 수행하면, 데시메이션(decimation)에 의하여 주파수 대역에서 샘플링 주파수 구간마다 N개의 복제 신호가 발생하며, 이 복제 신호는 방해 신호로서 작용할 수 있다. 이동평균(moving average) 이산시간 필터는 샘플링 주파수를 N으로 나누어준 주파수의 정수배에 널(null)이 위치하므로 이러한 복제 신호를 제거 할 수 있다. 이는 에일리어싱 방지(anti-aliasing) 특성을 내장하고 있음을 뜻한다.
창문형 적분(windowed integration)의 sinc 전달 함수 특성과 이동평균(moving average) 특성의 합이 이동평균(moving average) 이산시간 필터의 필터링 특성이다. 그러나 1차 이동평균(moving average) 이산시간 필터의 널(null)은 그 너비가 매우 좁기 때문에 협소한 대역을 가지는 방해 신호를 제거하기에 적합하지만, 넓은 대역을 가지는 원하는 신호를 처리하기 위한 필터로 사용되기 위해서는 좀 더 넓은 범위의 방해 신호를 제거할 수 있어야 한다. 따라서 더 넓은 범위의 방해 신호를 제거하기 위해 필터의 차수를 증가시켜 널(null)의 너비를 증가시킨다면 해결책이 될 수 있다. 크기가 2인 2차 이동평균 필터(MA-22)의 임펄스 응답은 {1, 2, 1} 이다. 이를 얻기 위해서는 크기가 2인 1차 이동평균 필터(MA-2)의 임펄스 응답끼리 한번 길쌈 연산을 통해 얻을 수 있다. 크기가 2인 3차 이동평균 필터(MA-23)의 임펄스 응답을 구하기 위해서는 두 번의 길쌈 연산을 필요로 하고, 이에 대한 결과는 {1, 3, 3, 1}이다.) 이는 1차 이동평균 필터의 경우 모든 입력 전하의 가중치 비율이 1 이었던 것에 비해 2차 이동평균 필터의 특성을 얻기 위해서는 가중치 비율이 1:2:1이 되어야 하는 것을 의미한다. 이와 같은 가중치를 SMA 필터로 구현하기 위해서는 샘플링 동작 주기 동안 여러 개의 샘플링 커패시터에 전하를 나누어 저장한 이후에 읽히는 샘플링 커패시터의 개수를 조절하여 가중치를 얻는다. 하지만 TMA 필터는 연속하여 하나의 커패시터에 연속하여 전하를 저장하므로 일정 동작 주기 동안 커패시터의 개수를 조절 할 수 없다. 이러한 문제점으로 인해 기존의 이동평균 이산시간 필터의 경우, 고차의 이동평균 필터 특성을 얻기 위해 SMA 필터 구현 방법을 이용하며, 차수의 증가에 따라 커패시터의 개수가 지수적으로 증가하기 때문에 2차 이상의 SMA 타입의 이동평균 필터를 현실적으로 구현하기 힘들다. 이를 보완하기 위해서 데시메이션(decimation)이 없는 이동평균(moving average) 필터의 종속 접속을 통하여 지수적으로 증가하는 커패시터의 개수
Figure 112012033091182-pat00002
를 선형적으로 증가
Figure 112012033091182-pat00003
하도록 하여 더 높은 차수의 필터를 구현하기에 용이하도록 하였다. 그러나 위의 두 구조는 샘플링 동작 주기 동안에 전하가 나누어 샘플링 커패시터에 축적되는 현상에 의하여 이득이 감소하게 되며, 데시메이션이 없는 MA 타입의 이동평균 필터를 종속 접속하여 구현할 경우, 차수에 비례하여 이동평균 필터가 종속 접속되므로 각 단의 종속 접속 단에서 발생하는 전하 공유 현상에 의하여 이득이 추가적으로 감소하게 된다. 따라서 접속 단 사이에 증폭기와 같은 능동 소자가 필요로 하게 될 수 있으며, 이는 매우 높은 선형성을 가질 수 있는 수동 소자의 이점을 능동 소자의 비선형성에 의해 제한한다는 단점을 가진다. 칩 면적 측면에서 살펴보면, 위의 두 구조는 작은 커패시터를 여러 개 사용하기 때문에 디지털 클럭의 연결선 및 샘플링 커패시터마다 연결된 다수의 샘플링 스위치에 의하여 면적의 증가를 불러일으킨다.
전하 샘플링 방식을 이용한 창문형 적분 동작 및 이동평균 동작 수행을 통하면, 고유한 안티-에일리어싱 기능을 내장한 이동평균 이산시간 필터를 설계 가능하고, 이는 전통적인 수신기 설계에 사용되는 대역폭이 고정된 외장 필터를 대체 할 수 있다. 대역폭이 고정된 외장 필터의 특성 상, 주파수 대역대가 다른 여러 개의 표준을 지원하기 위해서는 복수개 이상의 외장 필터가 필요하므로 면적과 비용이 증가하는 단점을 갖는다. 반면, 이동평균(moving average) 이산시간 필터의 경우, 샘플링 주파수에 따라 필터링 특성이 변하기 때문에 여러 가지 표준을 지원하는 수신기를 만들기에 용이하다. 이동평균(moving average) 이산시간 필터를 대역폭이 넓은 표준에 적용하기 위해서는 널(null)의 너비를 넓혀야 한다. 이를 위해서는 고차의 이동평균(moving average) 이산시간 필터가 필요한데, 상기의 설명에서 알 수 있듯이 기존의 SMA 타입의 고차 이동평균 이산시간 필터나 데시메이션(decimation)이 없는 MA 필터의 종속 접속을 이용한 고차 이동평균(moving average) 이산시간 필터는 필터의 차수가 높아질수록 커패시터의 개수가 급격히 증가하거나 이득이 급격히 감소하여 차수를 증가시키는 데에 한계를 가지고 있다. 또한, 차수가 증가할수록 필터의 이득 감소 및 칩 면적이 증가하므로 외장 필터를 대체하여 얻을 수 있는 이점이 반감된다. 따라서 전하 샘플링 본연의 장점을 유지하면서도 칩 면적 감소 효과와 높은 이득을 갖는 새로운 고차 이동평균 이산시간 필터의 구현이 필요하다.
이러한 문제점을 해결하기 위하여 본 발명에서는 하나의 전압 신호에 대하여 여러 개의 전류 출력을 발생시키는 트랜컨덕턴스 증폭기(transconductance amplifier)를 이용하여 고차의 시간상 이동평균 이산시간 필터를 구현하고자 한다. 이동평균(moving average) 크기와 데시메이션(decimation) 크기의 일치를 통해서 데시메이션으로부터 발생하는 복제 신호와의 에일리어싱(aliasing)을 방지할 수 있다. 샘플링 동작 주기 동안 전류가 나누어져서 샘플링 커패시터에 저장되는 현상과 종속 접속에 의한 전하 공유 현상을 제거함으로서 높은 이득을 가질 수 있으며, 여러 개의 작은 샘플링 커패시터 이용하는 대신에 적은 개수의 큰 샘플링 커패시터를 사용함으로서 디지털 클럭 연결선과 샘플링 스위치 개수를 줄임으로서 칩 면적을 감소시킬 수 있다. 제안된 고차의 시간상 이동평균 이산시간 필터는 샘플링 스위치를 조절하는 디지털 클럭의 수정을 통하여 이동평균(moving average) 차수와 이동평균(moving average) 및 데시메이션(decimation) 크기를 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 아날로그 이산시간 필터의 구성을 나타내는 블록도이다.
도 1을 참조하면, 아날로그 이산시간 필터(10)는 트랜스컨덕턴스 증폭부(20), 샘플링 커패시터 뱅크(300), 출력 버퍼(40) 및 클럭 생성기(50)를 포함하여 구성될 수 있다. 트랜스컨덕턴스 증폭부(20)는 트랜스컨던턴스 증폭기(100)와 스위치 매트릭스(200)를 포함할 수 있다.
트랜스컨덕턴스 증폭기(100)는 하나의 입력 전압 신호(Vin)를 복수의 전류 신호들(gm1~gmn)로 변환할 수 있다. 스위치 매트릭스(200)는 복수의 스위치들을 포함하여 복수의 스위칭 제어 클럭들(SCC1)에 응답하여 복수의 전류 신호들(gm1~gmn)의 가중치를 조절하여 샘플링 커패시터 뱅크(300)에 제공한다. 샘플링 커패시터 뱅크(300)는 가중치가 조절된 복수의 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들(SCC3)에 응답하여 샘플링된 전하들을 출력할 수 있다. 또한 샘플링 커패시터 뱅크(300)는 전하들을 샘플링하는 샘플링 커패시터들을 복수의 리셋 제어 클럭들(SCC2)에 응답하여 리셋시킬 수 있다. 이를 위하여 샘플링 커패시터 뱅크(40)는 복수의 샘플링 커패시터들(SC1~SCk)와 복수의 독출 스위치들(RDS1~RDSk) 및 복수의 리셋 스위치들(RTS1~RTSk)를 포함할 수 있다.
출력 버퍼(40)는 샘플링 커패시터 뱅크(300)에 연결되어 복수의 출력 제어 클럭들(SCC3)에 응답하여 출력되는 전하들을 버퍼링하여 출력 전압 신호(Vout)로서 출력할 수 있다.
클럭 생성기(50)는 복수의 스위칭 제어 클럭들(SCC1)을 생성하여 스위치 매트릭스(200)에 제공하고, 복수의 출력 제어 클럭들(SCC3)과 리셋 제어 클럭들(SCC2)를 생성하여 샘플링 커패시터 뱅크(300)에 제공할 수 있다.
트랜스컨덕턴스 증폭기(100)에서 출력되는 복수의 전류 신호들(gm1~gmn)의 수 및 복수의 샘플링 커패시터들(SC1~SCk)와 복수의 독출 스위치들(RDS1~RDSk) 및 복수의 리셋 스위치들(RTS1~RTSk)의 개수는 데시메이션 및 이동평균의 크기에 따라서 달라질 수 있다.
다양한 차수와 이동평균(moving average) 및 데시메이션(decimation) 크기를 지원하기 위해서 필요로 되는 각 블록의 수는 다르지만, 모두 동일한 원리가 적용되므로 대표적으로 TMA-23 이산시간 필터에 대하여 설명한다.
TMA-23 이산시간 필터를 구현하기 위해서는 {1, 1}을 두 번 길쌈 연산한 {1, 3, 3, 1}의 임펄스 응답이 필요로 하며, 이는 연속적인 네 샘플의 가중치가 1:3:3:1임을 의미한다.
도 2는 본 발명의 일 실시예에 따른 TMA-23 아날로그 이산시간 필터의 구성을 나타내는 회로도이다.
도 2를 참조하면, TMA-23 아날로그 이산시간 필터(10a)는 트랜스컨덕턴스 증폭부(20a), 샘플링 커패시터 뱅크(300a), 출력 버퍼(40) 및 클럭 생성기(50a)를 포함하여 구성될 수 있다. 트랜스컨덕턴스 증폭부(20a)는 트랜스컨던턴스 증폭기(100a), 스위치 매트릭스(200a) 및 전류 버퍼들(251, 252, 253)을 포함할 수 있다.
트랜스컨덕턴스 증폭기(100a)는 하나의 입력 전압 신호(Vin)를 제1 내지 제4 전류 신호(gm1~gm4)로 변환시킨다. 여기서 제1 내지 제4 전류 신호(gm1~gm4)의 트랜스컨덕턴스(전류)의 크기는 동일할 수 있다. 스위치 매트릭스(200a)는 제1 스위치(SW1), 제2 스위치들(SW21~SW23), 제3 스위치(SW3), 제4 스위치들(SW41~SW43), 제5 스위치(SW5) 및 제6 스위치들(SW61~SW63)을 포함하고, 클럭 생성기(50a)로부터 제공되는 제1 내지 제6 스위칭 제어 클럭들(SCC11~SCC16)에 응답하여 스위칭되어 제1 내지 제4 전류 신호(gm1~gm4)의 가중치를 조절할 수 있다. 제1 전류 신호(gm1)는 제1, 제3 및 제5 스위치들(SW1, SW3, SW5)에 제공되고, 제2 내지 제4 전류 신호들(gm2~gm4)은 각각 제2 스위치들(SW21~SW23), 제4 스위치들(SW41~SW43) 및 제6 스위치들(SW61~SW63)에 제공된다.
제1 전류 버퍼(251)는 제1 스위치(SW1) 및 2 스위치들(SW21~SW23)에 연결되어 제1 스위치(SW1) 및 2 스위치들(SW21~SW23)이 턴온 될 때 제공되는 제1 전류 신호(gm1) 및 제2 내지 제4 전류 신호들(gm2~gm4)을 버퍼링한다. 제2 전류 버퍼(252)는 제3 스위치(SW3) 및 제4 스위치들(SW41~SW43)에 연결되어 제3 스위치(SW3) 및 제4 스위치들(SW41~SW43)이 턴온 될 때 제공되는 제1 전류 신호(gm1) 및 제2 내지 제4 전류 신호들(gm2~gm4)을 버퍼링한다. 제3 전류 버퍼(253)는 제5 스위치(SW5) 및 제6 스위치들(SW61~SW63)에 연결되어 제5 스위치(SW5) 및 제6 스위치들(SW61~SW63)이 턴온 될 때 제공되는 제1 전류 신호(gm1) 및 제2 내지 제4 전류 신호들(gm2~gm4)을 버퍼링한다.
샘플링 커패시터 뱅크(300a)는 제1 내지 제3 샘플링 커패시터들(SC1~SC3), 제1 내지 제3 독출 스위치들(RDS1~RDS3) 및 제1 내지 제3 리셋 스위치들(RTS1~RTS3)을 포함하여 구성될 수 있다. 제1 내지 제3 독출 스위치들(RDS1~RDS3) 각각은 제1 내지 제3 샘플링 커패시터들(SC12~SC3) 각각과 출력 버퍼(40) 사이에 연결되고, 제1 내지 제3 리셋 스위치들(RTS1~RTS3) 각각은 제1 내지 제3 샘플링 커패시터들(SC12~SC3) 각각에 병렬로 연결된다.
제1 샘플링 커패시터(SC1)는 제1 스위치(SW1)가 턴온될 때는 제1 전류 신호(gm1)에 상응하는 전하를 샘플링(축적)하고, 제2 스위치들(SW21~SW23)이 동시에 턴온될 때는 제2 내지 제4 전류 신호들(gm2~gm4)의 합에 상응하는 전하를 축적하여 제1 독출 스위치(RDS1)가 턴온 될 때 제1 내지 제4 전류 신호들(gm~gm4)에 상응하는 제1 전하들을 출력 전압 신호(Vout)로서 출력한다. 제2 샘플링 커패시터(SC2)는 제3 스위치(SW3)가 턴온될 때는 제1 전류 신호(gm1)에 상응하는 전하를 샘플링(축적)하고, 제4 스위치들(SW41~SW43)들이 동시에 턴온될 때는 제2 내지 제4 전류 신호들(gm2~gm4)의 합에 상응하는 전하를 축적하여 제2 독출 스위치(RDS2)가 턴온 될 때 제1 내지 제4 전류 신호들(gm~gm4)에 상응하는 제2 전하들을 출력 전압 신호(Vout)로서 출력한다. 제3 샘플링 커패시터(SC3)는 제5 스위치(SW5)가 턴온될 때는 제1 전류 신호(gm1)에 상응하는 전하를 샘플링(축적)하고, 제6 스위치들(SW61~SW63)이 동시에 턴온될 때는 제2 내지 제4 전류 신호들(gm2~gm4)의 합에 상응하는 전하를 축적하여 제3 독출 스위치(RDS3)가 턴온 될 때 제1 내지 제4 전류 신호들(gm~gm4)에 상응하는 제3 전하들을 출력 전압 신호(Vout)로서 출력한다.
제1 리셋 스위치(RTS1)는 제1 리셋 제어 클럭(SCC21)에 응답하여 제1 샘플링 커패시터(SC1)를 리셋시키고, 제2 리셋 스위치(RTS2)는 제2 리셋 제어 클럭(SCC22)에 응답하여 제2 샘플링 커패시터(SC2)를 리셋시키고, 제3 리셋 스위치(RTS3)는 제3 리셋 제어 클럭(SCC23)에 응답하여 제3 샘플링 커패시터(SC3)를 리셋시킬 수 있다.
클럭 생성기(50a)는 제1 내지 제6 스위칭 제어 클럭들(SCC11~SCC16), 독출 제어 클럭들(SCC31~SCC33) 및 리셋 제어 클럭들(SCC21~SCC23)을 생성한다.
도 3은 도 2의 클럭 생성기에서 생성되는 스위칭 제어 클럭들, 독출 제어 클럭들 및 리셋 제어 클럭들의 타이밍 다이어그램이다.
이하 도 2 및 도 3을 참조하여 도 2의 아날로그 이산시간 필터의 동작을 상세히 설명한다.
구간(P1~P4)에서 제1 및 제2 스위칭 제어 클럭(SCC11, SCC12)의 동작에 의하여 제1 샘플링 커패시터(SC1)에는 제1 내지 제4 전류 신호들(gm~gm4)에 가중치가 곱해져 상응하는 제1 전하들로 축척된다. 제1 샘플링 커패시터(SC1)에 축적된 제1 전하들은 구간(P5)에서 제1 독출 제어 클럭(SCC31)의 동작에 의하여 출력 전압 신호(Vout)로서 출력된다. 제1 샘플링 커패시터(SC1)는 구간(P6)에서 제1 리셋 제어 클럭(SCC21)의 동작에 의하여 리셋된다.
구간(P3~P6)에서 제3 및 제4 스위칭 제어 클럭(SCC13, SCC14)의 동작에 의하여 제2 샘플링 커패시터(SC2)에는 제1 내지 제4 전류 신호들(gm~gm4)에 가중치가 곱해져 상응하는 제2 전하들로 축척된다. 제2 샘플링 커패시터(SC2)에 축적된 제2 전하들은 구간(P7)에서 제2 독출 제어 클럭(SCC32)의 동작에 의하여 출력 전압 신호(Vout)로서 출력된다. 제2 샘플링 커패시터(SC2)는 구간(P8)에서 제2 리셋 제어 클럭(SCC22)의 동작에 의하여 리셋된다. 구간(P5~P8)에서 제5 및 제6 스위칭 제어 클럭(SCC15, SCC16)의 동작에 의하여 제3 샘플링 커패시터(SC3)에는 제1 내지 제4 전류 신호들(gm~gm4)에 가중치가 곱해져 상응하는 제3 전하들로 축척된다. 제3 샘플링 커패시터(SC3)에 축적된 제3 전하들은 구간(P9)에서 제3 독출 제어 클럭(SCC33)의 동작에 의하여 출력 전압 신호(Vout)로서 출력된다. 제3 샘플링 커패시터(SC3)는 구간(P10)에서 제3 리셋 제어 클럭(SCC23)의 동작에 의하여 리셋된다.
또한, 제1 샘플링 커패시터(SC1)는 제1 독출 스위치(RDS1)의 턴-온에 연속하여 리셋되고, 상기 제2 독출 스위치(RDS2)는 상기 제1 샘플링 커패시터(SC1)의 리셋에 연속하여 턴-온되고, 상기 제2 샘플링 커패시터(SC2)는 상기 제2 독출 스위치(RDS2)의 턴-온에 연속하여 리셋되고, 상기 제3 독출 스위치(RDS3)는 상기 제2 샘플링 커패시터(SC2)의 리셋에 연속하여 턴-온되고, 상기 제3 샘플링 커패시터(SC3)는 상기 제3 독출 스위치(RDS3)의 턴-온에 연속하여 리셋됨을 알 수 있다. 또한 제1 샘플링 커패시터(SC1)는 구간(P7)에서부터 다시 사용할 수 있고, 제2 샘플링 커패시터(SC2)는 구간(P9)에서부터 다시 사용할 수 있고, 제3 샘플링 커패시터(SC3)는 구간(P10)의 다음구간부터 다시 사용할 수 있다.
이와 같이 개의 샘플링 커패시터로 크기가 2인 3차 시간상 이동평균(temporal moving average) 동작을 연속적으로 수행할 수 있다. 여기서 필터의 출력은 구간들(P5, P7, P9)에서 나타나므로, 출력 샘플링 속도는 입력에 비해 1/2로 줄어든다. 즉, 크기가 2인 데시메이션 동작이 이루어지며, 데시메이션 크기와 이동평균(moving average) 크기가 같으므로 데시메이션(decimation)에 의한 앨리어싱(aliasing)이 발생하지 않는다.
도 4는 본 발명의 일 실시예에 따른 도2의 트랜스컨덕턴스 증폭기의 구성을 나타내는 회로도이다.
도 4를 참조하면, 트랜스컨덕턴스 증폭기(100a)는 하나의 입력 전압 신호(Vin)를 수신하는 입력부(110), 입력부(110)와 병렬로 연결되며 상기 하나의 입력 신호(Vin)에 상응하는 제1 내지 제4 전류 신호들(gm1~gm4)을 각각 생성하는 복수의 전류 셀들을 구비하는 전류 셀부(120, 130) 및 전류 셀부(120, 130)와 병렬로 연결되며 상기 전류 셀들에서 출력되는 제1 내지 제4 전류 신호들(gm1~gm4)의 출력을 도와주는 복수의 더미 셀들을 구비하는 더미 셀부(140, 150)를 포함할 수 있다. 더미 셀부(140, 150)는 실시예에 따라 포함되거나 포함되지 않을 수도 있다.
도 4에서는 트랜스컨덕턴스 증폭기(100a)가 TMA-23 용의 차동(differential) 타입으로 구성된 경우의 예를 도시한다. 즉 하나의 입력 전압 신호(Vin)도 차동(VinP, VinN)을로 구성되고, 전류 셀부(120, 130) 및 더미 셀부(140, 150)도 차동 타입으로 구성되는 경우이다. 하지만 트랜스컨덕턴스 증폭기(100a)는 싱글-엔디드 타입으로 구성될 수도 있다.
입력부(110)는 전원전압(VDD)에 연결되는 피모스 트랜지스터들(111, 112), 피모스 트랜지스터들(111, 112)의 게이트에 각각 연결되는 엔모스 트랜지스터들(113, 114) 및 엔모스 트랜지스터들(113, 114)의 소스들에 공통으로 연결되고 접지에 연결되는 엔모스 트랜지스터(115)를 포함한다. 엔모스 트랜지스터들(113, 114)의 게이트들에는 각각 입력 전압 신호(VinP, VinN)가 입력된다.
전류 셀부(120)는 전원 전압(VDD)과 접지 사이에 직렬로 연결되어 하나의 전류 셀을 구성하는 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(121 및 122, 123 및 124)을 구비한다. 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(121 및 122, 123 및 124)의 드레인들이 연결되는 노드들(OP1~OP4)에서는 각각 전류 신호들(gm1~gm4)이 출력된다. 전류 셀부(130)는 전원 전압(VDD)과 접지 사이에 직렬로 연결되어 하나의 전류 셀을 구성하는 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(131 및 132, 133 및 134)을 구비한다. 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(131 및 132, 133 및 134)의 드레인들이 연결되는 노드들(ON1~ON4)에서는 각각 전류 신호들(gm1n~gm4n)이 출력된다. 전류 셀부들(120, 130) 각각은 4개의 전류 셀들을 포함할 수 있다. 전류 셀들 각각은 단위 트랜스컨덕턴스 셀들로 동작하여 동일한 크기의 전류 신호들(gm1n~gm4n)을 생성할 수 있다.
더미 셀부(140)는 전원 전압(VDD)과 접지 사이에 직렬로 연결되어 하나의 더미 셀을 구성하는 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(141 및 142, 143 및 144)을 구비한다. 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(141 및 142, 143 및 144)의 드레인들이 연결되는 노드들(OPD1~OPD3)은 제1 스위치(SW1)에 연결될 수 있다. 더미 셀부(150)는 전원 전압(VDD)과 접지 사이에 직렬로 연결되어 하나의 더미 셀을 구성하는 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(151 및 152, 153 및 154)을 구비한다. 피모스 트랜지스터와 엔모스 트랜지스터들의 쌍들(151 및 152, 153 및 154)의 드레인들이 연결되는 노드들(OND1~OND3)은 제1 스위치(SW1)에 연결될 수 있다.
즉 더미 셀부(140, 150)의 더미 셀들은 전류 신호들(gm1~gm4)의 전류 셀이 정확한 출력을 하도록 도와줄 수 있다. 더미 셀들의 피모스 트랜지스터들(141, 143, 151, 153)의 게이트에는 피모스 트랜지스터들(141, 143, 151, 153)을 턴온시키는 제2 바이어스 전압(Vb2)이 인가될 수 있고, 입력부(110)와 전류 셀들 및 더미 셀들의 엔모스 트랜지스터들(115, 122, 124, 132, 134, 142, 144, 152, 154)에는 전류 신호들(gm1~gm4)이 출력을 위한 제1 바이어스 전압(Vb1)이 인가될 수 있다. 더미셀의 피모스 트랜지스터에 인가되는 제2 바이어스 전압(Vb2)은 전류셀의 피모스 트랜지스터에 인가되는 바이어스 전압과 동일한 레벨을 갖을 수 있고, 더미셀의 엔모스 트랜지스터에 인가되는 바이어스 전압은 전류셀의 엔모스 트랜지스터에 인가되는 바이어스 전압과 동일한 레벨을 갖을 수 있다. 더미 셀들은 낮은 가중치를 지원하는 전류셀과 함께 연결될 수 있다. 예를 들어, 1이라는 가중치를 지원할 때는 1개의 전류셀 2개의 더미셀이 연결되고 3이라는 가중치를 지원할 때는 3개의 전류셀이 연결될 수 있다.
도 2가 TMA-23 아날로그 이산시간 필터이므로 도 4의 트랜스컨덕턴스 증폭기는 23-1, 즉 4개의 단위 트랜스컨덕턴스 셀과 3개의 더미 셀들로 구성될 수 있다. 더미 셀의 개수는 최대 가중치와 최소 가중치의 차이만큼 설계된다. 더미 셀들은 단위 트랜스컨덕턴스 셀과 동일한 크기를 가지며, 단위 트랜스컨덕턴스 셀과 동일한 dc bias를 인가받는다.
아래의 표 1은 TMA-23 아날로그 이산시간 필터를 TMA-NM 아날로그 이산시간 필터로 일반화할 때 필요한 블록 수를 정리한 표이다.
[표 1]
Figure 112012033091182-pat00004
n은 단위 트랜스컨덕턴스 셀의 개수를 의미하는데, 각 샘플링 동작 시간동안 NM-1개의 트랜스컨덕턴스 셀이 필요하다. k는 샘플링 커패시터 뱅크의 개수로 위의 데시메이션과 이동평균 크기를 일치시키기 위한 수와 관련 있으며, 각각의 트랜스컨덕턴스 셀 및 더미 셀에 연결된 샘플링 스위치의 개수도 k와 같다. m은 더미 셀의 개수를 의미하는데, 이는 각 이동평균 이산시간 필터 임펄스 응답의 최대 크기와 최소 크기의 차이와 같다. 또한, TMA-NM 아날로그 이산시간 필터의 N 값과 K 값에 따라 도 2의 스위칭 매트릭스에 포함되는 스위치들의 개수 및 상기 스위치들에서 스위칭 제어 클럭(SCC1)에 응답하여 동시에 스위칭되는 스위치들의 개수도 달라질 수 있다.
도 5는 도 2의 아날로그 이산시간 필터의 주파수 응답 시뮬레이션 결과를 나타낸다.
도 5를 참조하면, 도 2의 TMA-23 이산시간 필터의 주파수 응답 시뮬레이션 결과(TMA)는 이론치(Ideal_TMA)와 상당히 근사함을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 수신기 시스템을 나타내는 블록도이다.
도 6을 참조하면, 수신기(400)는 안테나(410), SAW(Surface Acoustic Wave) 필터(420), LNA(Low Noise Amplifier, 430), 믹서(440), 위상 동기 루프(450), 제1 증폭기(460), RC 필터(470), 아날로그 이산시간 필터(480), 자동 이득 제어 및 버퍼 블락(490), 시그마-델타 아날로그-디지털 컨버터(500), 디지털 베이스 밴드 블락(510), 및 분주기(520)를 포함한다. 아날로그 이산시간 필터(480)는 도 1 내지 도 5를 참조하여 설명한 아날로그 이산시간 필터(10, 10a)로 구현될 수 있다. 즉 아날로그 이산시간 필터(480)는 RC 필터(470)의 출력인 전압 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기(100), 복수의 전류 신호들의 가중치를 조절하는 스위치 매트릭스(200) 및 가중치가 조절된 전류 신호들에 상응하는 전하들을 샘플링하고 출력하는 샘플링 커패시터 뱅크(300)를 포함할 수 있다. 믹서(440)는 필터(420)와 LNA(430)를 통과한 RF 신호를 위상고정루프(450)로부터 출력되는 신호에 기초하여 베이스밴드 신호로 변환하여 제1 증폭기(460)에 제공된다. 제1 증폭기(460)를 거친 베이스밴드 신호는 RC 필터(470)를 거쳐 아날로그 이산시간 필터(480)에 제공된다. 아날로그 이산시간 필터(480)는 RC 필터(470)의 출력에 대하여 전류 모드 샘플링을 수행하여 자동 이득 제어 및 버퍼 블락(490)에 제공한다. 자동 이득 제어 및 버퍼 블락(490)의 출력은 시그마-델타 아날로그-디지털 컨버터(500)에서 디지털 신호로 변환되어 디지털 베이스 밴드 블락(510)에 제공된다.
수신기 시스템(400)에 포함된 위상 동기 루프(450), 시그마-델타 아날로그-디지털 컨버터(500), 및 디지털 베이스 밴드 블락(510) 중 적어도 하나는 디지털 회로로 구현될 수 있다. 그럼으로써 수신기 시스템(400)은 일반적인 디지털 회로의 장점(예컨대, 노이지(noise)에 둔감, 설계/개발의 시간 및 비용 절감, 면적 및 소모 전력 감소 등)과 본 발명의 실시예에 따른 아날로그 이산시간 필터(480)의 장점을 동시에 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 이산시간 필터링 방법을 나타내는 흐름도이다.
도 1 내지 도 4 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 이산시간 필터링 방법에서는 하나의 입력 전압 신호(Vin)를 복수의 전류 신호들(gmm1~gmn)로 변환한다(S610). 이러한 복수의 전류 신호들(gmm1~gmn)의 변환은 복수의 단위 트랜스컨덕턴스 셀들과 복수의 더미 셀들을 구비하는 트랜스컨덕턴스 증폭기를 이용하여 수행될 수 있다. 스위치를 이용하여 복수의 전류 신호들(gmm1~gmn)의 가중치를 조절한다(S620). 복수의 전류 신호들(gmm1~gmn)의 가중치의 조절은 복수의 스위치들을 포함하는 스위치 매트릭스(200)를 통하여 수행될 수 있다. 가중치가 조절된 전류 신호들을 샘플링한다(S630). 가중치가 조절된 전류 신호들의 샘플링은 샘플링 커패시터 뱅크(300)를 통하여 수행될 수 있다. 샘플링된 전류 신호들을 출력한다(S640).
상술한 바와 같이, 본 발명의 실시예들에 따르면 데시메이션(decimation)과 이동평균(moving average)의 크기를 일치시켜 데시메이션에 의한 복제 신호와의 앨리어싱(aliasing)을 방지할 수 있는 장점이 있으며, 수동 소자에 의하여 가중치를 결정하는 구조에 비하여 작은 면적, 높아진 전압이득, 그리고 작은 기생 성분 효과를 갖는다. 또한, 샘플링 스위치를 조절하는 디지털 클럭을 조절하여 필터의 차수와 이동평균(moving average) 및 데시메이션(decimation) 크기를 조절할 수 있다.
본 발명의 실시예들은 다양한 이산 시간 필터 및 RF 프런트 엔드에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (15)

  1. 하나의 입력 전압 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기;
    복수의 스위칭 제어 클럭들에 응답하여 상기 전류 신호들의 가중치를 조절하는 스위치 매트릭스;
    상기 가중치가 조절된 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들에 응답하여 상기 샘플링된 전하들을 출력하는 샘플링 커패시터 뱅크; 및
    상기 스위칭 제어 클럭들 및 상기 출력 제어 클럭들을 생성하는 클럭 생성기를 포함하고,
    상기 트랜스컨덕턴스 증폭기는
    상기 하나의 입력 전압 신호를 수신하는 입력부;
    상기 입력부와 병렬로 연결되며 상기 하나의 입력 전압 신호에 상응하는 상기 복수의 전류 신호들을 각각 생성하는 복수의 전류 셀들; 및
    상기 전류 셀부와 병렬로 연결되며 상기 전류 셀들에서 출력되는 상기 전류 신호들의 출력을 도와주는 복수의 더미 셀들을 구비하는 더미 셀부를 포함하는 아날로그 이산시간 필터.
  2. 제1항에 있어서, 상기 샘플링 커패시터에 샘플링된 전하들을 버퍼링하여 출력 전압 신호로서 제공하는 출력 버퍼를 더 포함하는 것을 특징으로 하는 아날로그 이산시간 필터.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 전류 셀부에 구비되는 상기 복수의 전류 셀들 각각은 동일한 크기의 단위 트랜스컨덕턴스 셀로 구성되고, 상기 복수의 전류 셀들 각각에서 출력되는 상기 전류 신호들의 크기는 서로 동일한 것을 특징으로 하는 아날로그 이산시간 필터.
  6. 제1항에 있어서, 상기 복수의 전류 신호들은 제1 내지 제4 전류 신호들을 포함하고,
    상기 스위치 매트릭스는,
    제1 스위칭 제어 클럭에 응답하여 상기 제1 전류 신호를 스위칭하는 제1 스위치;
    제2 스위칭 제어 클럭에 응답하여 상기 제2 내지 제4 전류 신호들을 각각 스위칭하는 복수의 제2 스위치들;
    제3 스위칭 제어 클럭에 응답하여 상기 제1 전류 신호를 스위칭하는 제3 스위치;
    제4 스위칭 제어 클럭에 응답하여 상기 제2 내지 제4 전류 신호들을 각각 스위칭하는 복수의 제4 스위치들;
    제5 스위칭 제어 클럭에 응답하여 상기 제1 전류 신호를 스위칭하는 제5 스위치;
    제6 스위칭 제어 클럭에 응답하여 상기 제2 내지 제4 전류 신호들을 각각 스위칭하는 제6 스위치들을 포함하는 것을 특징으로 하는 아날로그 이산시간 필터.
  7. 제6항에 있어서, 상기 샘플링 커패시터 뱅크는
    상기 제1 스위치와 상기 제2 스위치들에 연결되어 상응하는 제1 전하들을 샘플링하는 제1 샘플링 커패시터;
    상기 제3 스위치와 상기 제4 스위치들에 연결되어 상응하는 제2 전하들을 샘플링하는 제2 샘플링 커패시터;
    상기 제5 스위치와 상기 제6 스위치들에 연결되어 상응하는 제3 전하들을 샘플링하는 제3 샘플링 커패시터;
    제1 출력 제어 클럭에 응답하여 상기 제1 샘플링 커패시터에 샘플링된 상기 제1 전하들을 출력하는 제1 독출 스위치;
    제2 출력 제어 클럭에 응답하여 상기 제2 샘플링 커패시터에 샘플링된 상기 제2 전하들을 출력하는 제2 독출 스위치; 및
    제3 출력 제어 클럭에 응답하여 상기 제3 샘플링 커패시터에 샘플링된 상기 제3 전하들을 출력하는 제3 독출 스위치를 포함하는 것을 특징으로 하는 아날로그 이산시간 필터.
  8. 제7항에 있어서, 상기 샘플링 커패시터 뱅크는
    상기 제1 샘플링 커패시터에 병렬로 연결되고, 제1 리셋 제어 클럭에 응답하여 상기 제1 샘플링 커패시터를 리셋시키는 제1 리셋 스위치;
    상기 제2 샘플링 커패시터에 병렬로 연결되고, 제2 리셋 제어 클럭에 응답하여 상기 제2 샘플링 커패시터를 리셋시키는 제2 리셋 스위치; 및
    상기 제3 샘플링 커패시터에 병렬로 연결되고, 제3 리셋 제어 클럭에 응답하여 상기 제3 샘플링 커패시터를 리셋시키는 제3 리셋 스위치를 더 포함하고
    상기 클럭 생성기는 상기 제1 내지 제3 클럭 신호들을 더 생성하는 것을 특징으로 하는 아날로그 이산시간 필터.
  9. 제8항에 있어서, 상기 제1 샘플링 커패시터는 상기 제1 독출 스위치의 턴-온에 연속하여 리셋되고, 상기 제2 독출 스위치는 상기 제1 샘플링 커패시터의 리셋에 연속하여 턴-온되고, 상기 제2 샘플링 커패시터는 상기 제2 독출 스위치의 턴-온에 연속하여 리셋되고, 상기 제3 독출 스위치는 상기 제2 샘플링 커패시터의 리셋에 연속하여 턴-온되고, 상기 제3 샘플링 커패시터는 상기 제3 독출 스위치의 턴-온에 연속하여 리셋되는 것을 특징으로 하는 아날로그 이산시간 필터.
  10. 제1항에 있어서, 상기 아날로그 이산시간 필터는 동일한 크기의 데시메이션(decimation)과 이동 평균(moving averaging)을 수행하는 것을 특징으로 하는 아날로그 이산시간 필터.
  11. 하나의 입력 전압 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기;
    복수의 스위칭 제어 클럭들에 응답하여 상기 전류 신호들의 가중치를 조절하는 스위치 매트릭스;
    상기 가중치가 조절된 전류 신호들 각각을 버퍼링하는 복수의 전류 버퍼들;
    상기 버퍼링된 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들에 응답하여 상기 샘플링된 전하들을 출력하는 샘플링 커패시터 뱅크; 및
    상기 스위칭 제어 클럭들 및 상기 출력 제어 클럭들을 생성하는 클럭 생성기를 포함하고,
    상기 트랜스컨덕턴스 증폭기는
    상기 하나의 입력 전압 신호를 수신하는 입력부;
    상기 입력부와 병렬로 연결되며 상기 하나의 입력 전압 신호에 상응하는 상기 복수의 전류 신호들을 각각 생성하는 복수의 전류 셀들; 및
    상기 전류 셀부와 병렬로 연결되며 상기 전류 셀들에서 출력되는 상기 전류 신호들의 출력을 도와주는 복수의 더미 셀들을 구비하는 더미 셀부를 포함하는 아날로그 이산시간 필터.
  12. RF 신호를 수신하고, 위상 고정 루프로부터 출력되는 신호에 기초하여 상기 수신된 RF 신호를 베이스밴드 신호로 변환하여 출력하는 믹서; 및
    상기 믹서로부터 출력되는 베이스밴드 신호에 대하여 전류 모드 샘플링을 수행하는 아날로그 이산시간 필터를 포함하고, 상기 아날로그 이산시간 필터는,
    상기 베이스밴드 신호를 복수의 전류 신호들로 변환하는 트랜스컨덕턴스 증폭기;
    복수의 스위칭 제어 클럭들에 응답하여 상기 전류 신호들의 가중치를 조절하는 스위치 매트릭스;
    상기 가중치가 조절된 전류 신호들에 상응하는 전하들을 샘플링하고, 복수의 출력 제어 클럭들에 응답하여 상기 샘플링된 전하들을 출력하는 샘플링 커패시터 뱅크; 및
    상기 스위칭 제어 클럭들 및 상기 출력 제어 클럭들을 생성하는 클럭 생성기를 포함하고,
    상기 트랜스컨덕턴스 증폭기는
    상기 베이스밴드 신호를 수신하는 입력부;
    상기 입력부와 병렬로 연결되며 상기 베이스밴드 신호에 상응하는 상기 복수의 전류 신호들을 각각 생성하는 복수의 전류 셀들; 및
    상기 전류 셀부와 병렬로 연결되며 상기 전류 셀들에서 출력되는 상기 전류 신호들의 출력을 도와주는 복수의 더미 셀들을 구비하는 더미 셀부를 포함하는 수신기 시스템.
  13. 제12항에 있어서, 상기 아날로그 이산시간 필터는
    상기 스위치 매트릭스로부터 출력되는 상기 가중치가 조절된 전류 신호들을 버퍼링하여 상기 샘플링 커패시터 뱅크에 제공하는 복수의 전류 버퍼들을 더 포함하는 것을 특징으로 하는 수신기 시스템.
  14. 하나의 입력 전압 신호를 복수의 전류 신호들로 변환하는 단계;
    스위치를 이용하여 상기 복수의 전류 신호들의 가중치를 조절하는 단계;
    상기 가중치가 조절된 전류 신호들에 상응하는 전하들을 샘플링하는 단계; 및
    상기 샘플링된 전하들을 출력 전압 신호로서 출력하는 단계를 포함하고,
    상기 하나의 입력 전압을 상기 복수의 전류 신호들로 변환하는 단계는 복수의 단위 트랜스컨덕턴스 셀들과 복수의 더미 셀들을 구비하는 트랜스컨덕턴스 증폭기를 이용하여 수행되는 이산시간 필터링 방법.
  15. 삭제
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* Cited by examiner, † Cited by third party
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능동-가중치 전하 샘플링을 이용한 고차 시간상 이동평균 필터, 신수환 외 3인, 2012년 2월 전자공학회 논문지 제49권 SD편 제2호, pp 47-55, 2012년 2월. 1부. *
능동-가중치 전하 샘플링을 이용한 고차 시간상 이동평균 필터, 신수환 외 3인, 2012년 2월 전자공학회 논문지 제49권 SD편 제2호, pp 47-55, 2012년 2월. 1부.*

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