KR101336424B1

KR101336424B1 - 전자 뇌관의 기폭 회로

Info

Publication number: KR101336424B1
Application number: KR1020130010656A
Authority: KR
Inventors: 윤종화; 구자춘
Original assignee: 주식회사 한화
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2013-12-04

Abstract

FET를 스위칭 소자로 구성하여 스위칭 소자의 저항을 최소화하도록 한 전자 뇌관의 기폭 회로가 제시된다. 제시된 전자 뇌관의 기폭 회로는 입력 회로 및 제어 회로를 구비한 전자 뇌관의 기폭 회로에 있어서, 제어 회로로부터 충전 지령시 입력 회로를 통해 입력되는 전원을 충전하고, 제어 회로로부터 기폭 지령시 충전된 충전 전원을 방전하는 기폭 커패시터; 기폭 커패시터의 충전시 도통되어 입력 회로를 통해 공급되는 전원을 기폭 커패시터로 인가하는 충전용 FET; 및 기폭 커패시터의 기폭출력시 도통되어 기폭 커패시터로부터 방전되는 충전 전원을 점화옥으로 인가하는 기폭출력용 FET를 포함한다.

Description

전자 뇌관의 기폭 회로{DETONATOR CIRCUIT OF ELECTRONIC DETONATOR}

본 발명은 전자 뇌관의 기폭 회로에 관한 것으로, 더욱 상세하게는 기폭 커패시터에서 충전된 전압을 점화옥으로 도통시키는 과정에서 스위칭 소자에 의한 전압 강하를 최소화하여 점화옥의 기폭 효율을 향상시키는 전자 뇌관의 기폭 회로에 대한 것이다.

일반적으로, 터널공사를 위한 암반의 폭파, 폐건물 폭파 등의 공사에는 폭발물이 이용된다. 즉, 발파 대상물을 구간별로 구분하여 폭발물이 삽입되는 복수의 구멍들을 천공한다. 천공된 구멍들 각각에 폭발물을 삽입한 후 발파 시스템과 연결한다. 발파 시스템의 조작을 통해 폭발물을 폭파하여 발파 대상물을 폭파한다.

발파 시스템은 폭발물을 기폭시키는 기폭제인 뇌관과, 뇌관의 작동에 필요한 전원 및 지령을 뇌관으로 전송하는 발파기를 포함하여 구성된다. 이때, 발파 시스템의 뇌관으로는 주로 전자 뇌관이 사용된다. 전자 뇌관은 폭발물 측에 설치되며, 하나의 발파기에 복수의 전자 뇌관이 연결된다.

전자 뇌관은 발파기에서 지령이 전달되면 해당 발파기에 연결된 복수의 전자 뇌관이 동시에 작동하여 폭발물을 동시에 기폭시키는 구조와, 복수의 전자 뇌관이 서로 다른 지연시간으로 설정되어 복수의 전자 뇌관이 순차적으로 작동하여 폭발물들은 순차적으로 기폭시키는 구조가 있다.

종래에는 복수의 폭발물을 동시에 기폭시키는 전자 뇌관이 주로 사용되었으나, 최근에는 복수의 폭발물을 순차적으로 기폭시키는 전자 뇌관이 주로 사용되고 있다. 일례로, 한국등록특허 제10-1016538호, 한국등록특허 제10-0665878호, 한국등록특허 제10-0665880호, 한국등록특허 제10-0733346호 및 일본공개특허 제2005-520115 등의 많은 문헌에서 전자 뇌관을 이용한 발파 시스템을 개시하고 있다.

전자 뇌관의 기폭 회로는 기폭 커패시터에 충전된 전압을 점화옥 방향으로 도통시키기 위해 스위칭 소자가 배치된다. 이때, 종래에는 트랜지스터를 스위칭 소자로 사용하거나(즉, 도 1), SCR(Silicon Controlled Rectifier; 실리콘 제어 정류소자, 또는 사이리스터(Thyristor))을 스위칭 소자로 사용한다(즉, 도 2). 여기서, 도면에서 Q1은 트랜지스터 또는 SCR이고, R1은 점화옥, C1은 기폭 커패시터이다.

트랜지스터를 스위칭 소자로 구성한 기폭 회로 구성에서 있어 기폭 커패시터(C1)를 충전시키고 트랜지스터(Q1)의 베이스단을 작동시키게 되면, 기폭 커패시터(C1)에 충전된 전압이 트랜지스터(Q1)의 이미터단과 컬랙터단을 통해 점화옥(R1) 방향으로 전압이 흐르게 된다.

이때 점화옥(R1)에 걸리는 전압은 점화옥(R1) 상단에 위치한 트랜지스터(Q1)에 의해 1차 전압강하가 이루어진 후 나머지 잔류 전압만 인가된다. 이는 직류회로에 있어 트랜지스터(Q1)를 1차 저항, 점화옥(R1)을 2차 저항으로 본다면 점화옥(R1)에 걸리는 전압은 아래의 수학식 1과 같다.

점화옥(R1)은 인가되는 전압이 높을수록 기폭 신뢰성이 높아지고, 점화옥으로 인가된 전기 에너지가 폭발 에너지로 변환하는 데 있어 소요되는 시간 또한 단축된다. 따라서, 점화옥(R1)의 성능을 극대화하기 위해서는 점화옥(R1)에 인가되는 전압을 회로에서 허용 가능한 범위에서 가장 높게 하는 것이 필요하다.

하지만, 기폭 커패시터(C1)의 충전전압은 한정된 전압이기 때문에 한정된 충전전압을 최대한 점화옥(R1)에 전달하기 위해서는 점화옥(R1)의 저항을 상대적으로 높여 점화옥(R1)에 걸리는 전압을 크게 할 수도 있으나 점화옥(R1)의 저항은 화약 고유 특성이기 때문에 저항을 조절하기 어려운 문제점이 있다.

따라서, 기폭 회로의 구성에 있어 점화옥(R1)에 높은 전압을 인가하기 위해서는 트랜지스터(Q1)의 이미터단과 컬랙터단 사이의 도통 저항을 줄여 스위칭 소자에 의한 전압 강하를 최소화해야한다.

본 발명은 상기한 사정을 감안하여 제안된 것으로, FET를 스위칭 소자로 구성하여 스위칭 소자의 저항을 최소화하도록 한 전자 뇌관의 기폭 회로를 제공하는 것을 목적으로 한다. 즉, 본 발명은 기폭회로의 스위칭 소자에 FET를 적용함으로써, 스위칭 소자에 의한 전압 강하를 최소화하여 기폭효율을 극대화시키고, 기폭 회로의 손실을 줄여 발파기에서 전자 뇌관으로 공급되는 전압을 낮추도록 한 전자 뇌관의 기폭 회로를 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위하여 본 발명의 실시예에 따른 전자 뇌관의 기폭 회로는, 입력 회로 및 제어 회로를 구비한 전자 뇌관의 기폭 회로에 있어서, 제어 회로로부터 충전 지령시 입력 회로를 통해 입력되는 전원을 충전하고, 제어 회로로부터 기폭 지령시 충전된 충전 전원을 방전하는 기폭 커패시터; 기폭 커패시터의 충전시 도통되어 입력 회로를 통해 공급되는 전원을 기폭 커패시터로 인가하는 충전용 FET; 및 기폭 커패시터의 기폭출력시 도통되어 기폭 커패시터로부터 방전되는 충전 전원을 점화옥으로 인가하는 기폭출력용 FET를 포함한다.

기폭 커패시터의 충전시 제어 회로를 통해 베이스단으로 입력되는 전원에 의해 도통되어, 콜렉터단을 통해 인가된 전원을 출력하여 충전용 FET의 게이트단으로 전원을 인가하는 제1제어용 FET를 더 포함한다.

충전용 FET는, 게이트단으로 제1제어용 FET로부터의 전원이 인가되면 도통되어, 소스단을 통해 입력 회로로부터 입력되는 전원을 드레인으로 출력하여 기폭 커패시터로 전원을 공급한다.

기폭 커패시터의 기폭출력시 제어 회로를 통해 베이스단으로 입력되는 전원에 의해 도통되어, 콜렉터단을 통해 인가된 전원을 출력하여 기폭출력용 FET의 게이트단으로 전원을 인가하는 제2제어용 FET를 더 포함한다.

기폭출력용 FET는, 게이트단으로 제2제어용 FET로부터의 전원이 인가되면 도통되어, 소스단을 통해 기폭 커패시터로부터 입력되는 충전 전원을 드레인으로 출력하여 점화옥으로 전원을 공급한다.

제1제어용 FET 및 제2제어용 FET는 P채널형 FET로 구성된다.

기폭 커패시터는 양극(+)단이 점화옥의 일측이 연결되고, 기폭출력용 FET는 일측이 기폭 커패시터의 음극(-)단에 연결되고, 타측이 점화옥의 타측에 연결된다.

본 발명에 의하면, 전자 뇌관의 기폭 회로는 제어 회로의 제어에 따라 구동하는 복수의 FET를 이용하여 기폭 회로를 구성함으로써, 스위칭 소자에서의 전력 소모를 최소화하여 트랜지스터나 SCR로 구성된 종래의 기폭 회로와 동일한 용량의 기폭 커패시터를 사용하는 경우에도 점화옥으로 더 높은 전압을 인가할 수 있는 효과가 있다.

또한, 전자 뇌관의 기폭 회로는 점화옥으로 더 높은 전압을 인가함으로써, 점화옥의 기폭 신뢰성을 향상시키고, 점화옥의 기폭시 지연시간을 단축할 수 있는 효과가 있다.

부수적으로, 전자 뇌관의 기폭 회로는 기폭 커패시터를 충전시키는 회로에도 동일하게 적용하게 되면 발파기에서 전자 뇌관으로 공급되는 전압의 누설을 최소화하여 점화옥을 기폭시킬 수 있고, 발파기에서 전자뇌관으로 공급되는 전압을 최적화할 수 있는 효과가 있다.

도 1 및 도 2는 종래의 전자 뇌관 기폭 회로를 설명하기 위한 도면.
도 3 및 도 4는 본 발명의 실시예에 따른 전자 뇌관이 적용되는 발파 시스템을 이용한 발파 대상물의 발파 방법을 설명하기 위한 도면.
도 5 내지 도 7은 본 발명의 실시예에 따른 전자 뇌관의 구조를 설명하기 위한 도면.
도 8 내지 도 10은 본 발명의 실시예에 따른 전자 뇌관의 기폭 회로를 설명하기 위한 도면.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

먼저, 본 발명의 실시예에 따른 전자 뇌관이 적용되는 발파 시스템을 이용한 발파 대상물의 발파 방법을 첨부된 도면을 참조하여 상세하게 설명하면 아래와 같다. 도 3 및 도 4는 본 발명의 실시예에 따른 전자 뇌관이 적용되는 발파 시스템을 이용한 발파 대상물의 발파 방법을 설명하기 위한 도면이다.

도 3에 도시된 바와 같이, 작업자는 발파 대상물(100)을 폭파하기 위해 폭발물(500)이 삽입되는 복수의 삽입 구멍(110)을 발파 대상물(100)에 천공한다. 작업자는 전자 뇌관(200)이 부착된 폭발물(500)들을 복수의 삽입 구멍(110)에 각각 삽입한다.

이후, 작업자는 발파기(700)와 전자 뇌관(200)이 연결되지 않은 상태에서 스캐너, 스마트 폰 등의 작업자 단말을 이용하여 전자 뇌관(200)의 보조 모선(210)에 부착된 이미지 코드(600; 예를 들면, QR 코드, 바코드 등)를 촬영한다.

작업자 단말은 촬영된 이미지 코드(600) 영상으로부터 전자 뇌관(200)의 전자 뇌관 정보 및 지연시간 정보를 검출하여 발파기(700)로 전송한다. 발파기(700)는 전자 뇌관 정보 및 지연시간 정보를 연계하여 저장한다.

작업자는 전자 뇌관(200)들의 지연시간 설정이 완료되면 발파기(700)의 모선(720)과 전자 뇌관(200)의 보조 모선(210)을 연결한다(도 4 참조).

작업자는 발파기(700) 조작하여 발파 지령을 발생시켜 발파 대상물(100)의 폭파를 개시한다. 발파기(700)는 기생성된 발파 지령을 복수의 전자 뇌관(200)들에게로 전송한다. 이때, 발파기(700)는 각각의 전자 뇌관(200)에 지연시간을 포함하는 발파 지령을 전송한다.

발파 지령을 수신한 전자 뇌관(200)들은 발파 지령에 포함된 지연시간의 카운트를 개시한다. 전자 뇌관(200)은 기설정된 지연시간의 카운트가 완료되면 연결된 폭발물(500)을 기폭시킨다. 그에 따라, 복수의 폭발물(500)이 시간간격을 두고 순차적으로 기폭하여 발파 대상물(100)을 폭파시킨다.

이하, 본 발명의 실시예가 적용되는 전자 뇌관을 첨부된 도면을 참조하여 상세하게 설명하면 아래와 같다. 도 5 내지 도 7은 본 발명의 실시예가 적용되는 전자 뇌관의 구조를 설명하기 위한 도면이다.

도 5에 도시된 바와 같이, 전자 뇌관(200)은 폭발물(500)에 부착되어 보조 모선(210)을 통해 발파기(700)로부터 입력되는 발파 지령을 수신한다. 전자 뇌관(200)은 발파 지령을 수신한 후 회로기판(300)에 구현된 회로들에서 지연시간을 카운트 한우 점화옥(400)을 기폭시켜 폭발물(500)을 폭발시킨다. 이를 위해, 전자 뇌관(200)은 보조 모선(210), 회로기판(300), 점화옥(400)을 포함하여 구성된다.

보조 모선(210)은 발파기(700)의 모선(720)과 연결되어 발파기(700)로부터 발생하는 발파 지령을 수신한다. 이를 위해, 보조 모선(210)은 한 쌍의 입력선(즉, 제1입력선 및 제2입력선)으로 구성된다. 제1입력선의 일측은 회로기판(300)에 연결되고, 타측은 발파기(700)의 모선(720)에 연결된다. 제2입력선의 일측은 회로기판(300)에 연결되고, 타측은 발파기(700)의 모선(720)에 연결된다. 이때, 제1입력선 및 제2입력선은 일측이 회로기판(300)에 형성된 한 쌍의 입력부에 각각 연결되고, 타측이 발파기(700)의 제1모선(720) 및 제2모선(720)에 각각 연결된다.

보조 모선(210)에는 전자 뇌관(200)의 지연시간을 포함하는 이미지 코드(400; 예를 들면, QR 코드, 바코드 등)가 부착된다. 이때, 복수의 전자 뇌관(200)에 연결된 보조 모선(210)들 각각은 미리 계획된 발파 시간에 따라 서로 다른 지연시간 정보를 갖는 이미지 코드(600)가 부착된다.

회로기판(300)은 모선(720)을 통해 발파 지령이 입력되면 기설정된 지연시간을 카운트한 후에 점화옥(400)으로 전원을 인가한다. 즉, 회로기판(300)은 입력부에 연결된 보조 모선(210)을 통해 발파기(700)로부터 지연시간을 포함하는 발파 지령을 수신한다. 회로기판(300)은 수신한 지연시간의 카운트를 개시한다. 회로기판(300)은 지연시간의 카운트가 종료되면 폭발물(500)의 기폭을 위해 점화옥(400)으로 전원을 인가한다. 이를 위해, 도 6에 도시된 바와 같이, 회로기판(300)은 입력 회로(320), 제어 회로(340), 기폭 회로(360)를 포함하여 구성된다.

입력 회로(320)는 보조 모선(210)을 통해 발파기(700)로부터 전원 및 발파 지령을 입력받는다. 이때, 입력 회로(320)는 보조 모선(210)으로부터 입력되는 높은 전압(예를 들면, 수십V에서 1000V 사이의 이상 전압)을 전자 뇌관(200)의 입구측에서 접지선과 전자 뇌관(200)의 동체를 이용해 방전시켜 제어 회로(340) 및 기폭 회로(360)를 보호한다.

제어 회로(340)는 발파 지령에 포함된 지연시간 정보에 따라 기폭 회로(360)의 동작을 제어한다. 즉, 제어 회로(340)는 지연시간 정보에 따른 지연시간을 카운트한다. 제어 회로(340)는 지연시간의 카운트가 완료되면 기폭 회로(360)에서 점화옥(400)으로 전원을 공급하여 점화옥(400)이 기폭하도록 제어한다.

기폭 회로(360)는 제어 회로(340)의 제어에 따라 점화옥(400)으로 전원을 공급하여 점화옥(400)을 기폭시킨다. 이때, 기폭 회로(360)는 발파 지령을 수신하기 전에 보조 모선(210)을 통해 입력되는 전원을 이용하여 전원을 충전하고, 제어 회로(340)의 제어에 따라 지연시간의 카운트가 완료된 후에 충전된 전원을 점화옥(400)으로 인가하여 점화옥(400)을 기폭시킨다.

여기서, 본 발명에서는 기폭 회로의 회로 구성을 특징으로 하고 있으며, 기폭 회로의 회로 구성에 대한 설명은 첨부된 도면을 참조하여 후술하기로 한다. 이때, 입력 회로(320) 및 제어 회로(340)의 회로 구성은 전자 뇌관(200)에 일반적으로 사용되는 구성이므로 상세한 설명을 생략한다.

이하, 본 발명의 실시예에 따른 전자 뇌관의 기폭 회로를 첨부된 도면을 참조하여 상세하게 설명하면 아래와 같다. 도 8 내지 도 10은 본 발명의 실시예에 따른 전자 뇌관의 기폭 회로를 설명하기 위한 도면이다.

도 8에 도시된 바와 같이, 기폭 회로(360)는 기폭 커패시터(C1), 충전용 FET(Q1), 제1제어용 FET(Q2), 기폭출력용 FET(Q3), 제2제어용 FET(Q4), 점화옥(400)을 포함하여 구성된다.

제1제어용 FET(Q2)은 기폭 커패시터(C1)의 충전시 도통되어 충전용 FET(Q1)를 도통시킨다. 즉, 제어 회로(340)는 기폭 커패시터(C1)의 충전시 제1제어용 FET(Q2)의 베이스(Base)로 5V의 전원을 인가한다. 그에 따라, 제1제어용 FET(Q2)은 도통되어, 콜렉터(Collector)에서 저항(R2) 방향으로 전원이 인가된다.

충전용 FET(Q1)는 기폭 커패시터(C1)의 충전시 도통되어 발파기(700)에서 보조 모선(210)을 통해 공급되는 전원을 기폭 커패시터(C1)로 공급한다. 즉, 충전용 FET(Q1)는 제1제어용 FET(Q2)의 콜렉터를 통해 전원이 인가되면 도통된다. 충전용 FET(Q1)는 도통됨에 따라 소스(Soure)를 통해 입력 회로(320)로부터 인가되는 전원(즉, 발파기(700)로부터 인가되는 전원)을 드레인(Drain)으로 출력한다. 그에 따라, 충전용 FET(Q1)의 드레인으로 출력된 전원은 저항(R3) 및 다이오드(D1)를 거쳐 기폭 커패시터(C1)로 공급된다.

제2제어용 FET(Q4)은 기폭출력시 도통되어 기폭출력용 FET(Q3)를 도통시킨다. 즉, 제어 회로(340)는 지연시간의 카운트가 완료되면 제2제어용 FET(Q4)의 베이스로 5V의 전원을 인가한다. 그에 따라, 제2제어용 FET(Q4)은 도통되어, 콜렉터에서 저항(R5) 방향으로 전원이 인가된다.

기폭출력용 FET(Q3)는 기폭출력시 도통되어 기폭 커패시터(C1)의 충전 전원을 점화옥(400)으로 공급한다. 즉, 기폭출력용 FET(Q3)는 제2제어용 FET의 콜렉터를 통해 전원이 인가되면 도통된다. 기폭출력용 FET(Q3)는 도통됨에 따라 소스를 통해 기폭 커패시터(C1)의 충전 전원이 인가된다. 기폭출력용 FET(Q3)는 소스를 통해 인가된 충전 전원을 드레인으로 출력한다. 그에 따라, 점화옥(400)으로 충전 전원이 공급된다.

기폭 커패시터(C1)는 충전용 FET(Q1)가 도통됨에 따라 입력 회로(320)를 통해 입력되는 전원을 충전한다. 기폭 커패시터(C1)는 기폭 출력용 FET가 도통됨에 따라 충전된 충전 전원을 점화옥(400)으로 인가한다.

점화옥(400)은 기폭출력용 FET(Q3)로부터 인가되는 충전 전원에 의해 기폭하여 폭발물(500)을 기폭시킨다. 즉, 점화옥(400)은 기폭출력용 FET(Q3)의 드레인으로부터 충전 전원이 공급되면 기폭한다. 그에 따라, 점화옥(400)에 연결된 폭발물(500)이 기폭하여 발파 대상물(100)을 폭파시킨다.

이때, 전압분배용 저항(R4, R5)은 제어 회로(340)의 지령에 의해 제2제어용 FET(Q4)가 도통됨에 따라 순차적으로 도통된다. 그에 따라, 기폭출력용 FET(Q3)가 순차적인 도통되어 기폭 커패시터(C1)에 충전된 전압이 기폭출력용 FET(Q3)을 통해 점화옥(400)으로 인가된다.

기폭 회로(360)는 스위칭 소자를 기폭 커패시터(C1)의 양극(+)단에 배치하고 점화옥(400)을 스위칭 소자의 아래에 배치하는 상단 스위칭 구조(도 9 참조), 또는 점화옥(400)을 기폭 커패시터(C1)의 양극(+)단에 배치하고 스위칭 소자를 점화옥(400)의 하단에 배치하는 하단 스위칭 구조(도 10 참조)로 구성될 수 있다. 이때, 상단 스위칭 구조는 기폭 커패시터(C1)의 충전 전압이 곧바로 점화옥(400)에 인가되어 있는 구조이며, 하단 스위칭 구조는 스위치 작동이 이루어지기 이전상황에서 기폭 커패시터(C1)의 충전전압과 점화옥(400)을 분리시켜 놓는 구조이다.

하지만, 기폭 커패시터(C1)에 충전되어 있는 전압은 양의 성분이므로, 상단 스위칭 구조에 비해 하단 스위칭 구조가 상대적으로 점화옥(400)을 안전한 상태로 유지할 수 있다. 즉, 하단 스위칭 구조는 기폭 회로(360)의 오작동으로 인한 점화옥(400)의 기폭을 방지할 수 있다.

상단 스위칭 구조의 기폭 회로(360)에서 스위칭 소자는 기폭 커패시터(C1)의 양극 성분과 접촉되어 있다. 따라서, 트랜지스터를 스위칭 소자로 적용하기 위해서는 PNP형 트랜지스터로 구성해야한다. 이때, 트랜지스터의 P측 정공이 기폭 커패시터(C1)의 양극과 접촉하도록 하는 것이 바람직하며, 본 발명에서는 이 스위치 부분을 FET로 제안하고 있음으로, PNP형 트랜지스터에 해당하는 P채널형 FET를 적용한다.

P채널형 FET의 특성은 FET의 소스단과 게이트단 사이의 전압차에 의해 도통 여부가 결정된다. 본 발명에서의 FET 소스단은 기폭 커패시터(C1)의 양극과 연결되어 있고, 기폭 커패시터(C1)의 충전전압은 12V 이상이므로 도통을 위해서는 FET 소스단을 12V 단위의 전압차를 발생시켜야 한다. 하지만, 일반적인 마이크로프로세서의 출력전압은 대략 5V 정도이기때문에, FET 소스단을 프로세서의 출력 5V만으로는 제어할 수 없는 문제점이 있다.

이를 해결하기 위해, 본 발명에서는 제2제어용 FET(Q4)와 전압분배용 저항(R4, R5)을 적용하여 프로세서에서의 지령에 의해 제2제어용 FET(Q4가 도통되고, 이에 연계되어 있는 전압분배용 저항(R4, R5)의 전압분배에 의해 기폭출력용 FET(Q3)가 순차적인 도통이 가능할 수 있도록 하여 기폭커패시터(C1)에 충전된 전압이 기폭출력용 FET(Q3)을 통해 점화옥(400)으로 인가되도록 구성된다.

여기서, 저항들(R1, R2, R3), 다이오드(D1), 제너 다이오드(ZD1)은 기폭 회로(360)의 안정화 및 보호를 위한 구성으로 기폭 회로(360)의 구성에서 제외될 수도 있으며, 본 발명의 실시예에 따른 기폭 회로(360)의 주요 구성에 해당하지 않으므로 상세한 설명을 생략한다.

상술한 바와 같이, 전자 뇌관(200)의 기폭 회로(360)는 제어 회로(340)의 제어에 따라 구동하는 복수의 FET를 이용하여 기폭 회로(360)를 구성함으로써, 스위칭 소자에서의 전력 소모를 최소화하여 트랜지스터나 SCR로 구성된 종래의 기폭 회로(360)와 동일한 용량의 기폭 커패시터(C1)를 사용하는 경우에도 점화옥(400)으로 더 높은 전압을 인가할 수 있는 효과가 있다.

또한, 전자 뇌관(200)의 기폭 회로(360)는 점화옥(400)으로 더 높은 전압을 인가함으로써, 점화옥(400)의 기폭 신뢰성을 향상시키고, 점화옥(400)의 기폭시 지연시간을 단축할 수 있는 효과가 있다.

부수적으로, 전자 뇌관(200)의 기폭 회로(360)는 기폭 커패시터(C1)를 충전시키는 회로에도 동일하게 적용하게 되면 발파기(700)에서 전자 뇌관(200)으로 공급되는 전압의 누설을 최소화하여 점화옥(400)을 기폭시킬 수 있고, 발파기(700)에서 전자뇌관으로 공급되는 전압을 최적화할 수 있는 효과가 있다.

이상에서 본 발명에 따른 바람직한 실시예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형예 및 수정예를 실시할 수 있을 것으로 이해된다.

100: 발파 대상물 110: 삽입 구멍
200: 전자 뇌관 210: 보조 모선
300: 회로기판 320: 입력 회로
340: 제어 회로 360: 기폭 회로
400: 점화옥 500: 폭발물
600: 이미지 코드 700: 발파기
720: 모선 C1: 기폭 커패시터
Q1: 충전용 FET Q2: 제1제어용 FET
Q3: 기폭출력용 FET Q4: 제2제어용 FET

Claims

입력 회로 및 제어 회로를 구비한 전자 뇌관의 기폭 회로에 있어서,
상기 제어 회로로부터 충전 지령시 상기 입력 회로를 통해 입력되는 전원을 충전하고, 상기 제어 회로로부터 기폭 지령시 상기 충전된 충전 전원을 방전하는 기폭 커패시터;
상기 기폭 커패시터의 충전시 도통되어 상기 입력 회로를 통해 공급되는 전원을 상기 기폭 커패시터로 인가하는 충전용 FET;
상기 기폭 커패시터의 기폭출력시 도통되어 상기 기폭 커패시터로부터 방전되는 충전 전원을 점화옥으로 인가하는 기폭출력용 FET; 및
상기 기폭 커패시터의 충전시 상기 제어 회로를 통해 베이스단으로 입력되는 전원에 의해 도통되어, 콜렉터단을 통해 인가된 전원을 출력하여 상기 충전용 FET의 게이트단으로 전원을 인가하는 제1제어용 FET를 포함하는 것을 특징으로 하는 전자 뇌관의 기폭 회로.
삭제
청구항 1에 있어서,
상기 충전용 FET는,
게이트단으로 상기 제1제어용 FET로부터의 전원이 인가되면 도통되어, 소스단을 통해 입력 회로로부터 입력되는 전원을 드레인으로 출력하여 상기 기폭 커패시터로 전원을 공급하는 것을 특징으로 하는 전자 뇌관의 기폭 회로.
청구항 1에 있어서,
상기 기폭 커패시터의 기폭출력시 상기 제어 회로를 통해 베이스단으로 입력되는 전원에 의해 도통되어, 콜렉터단을 통해 인가된 전원을 출력하여 상기 기폭출력용 FET의 게이트단으로 전원을 인가하는 제2제어용 FET를 더 포함하는 것을 특징으로 하는 전자 뇌관의 기폭 회로.
청구항 4에 있어서,
상기 기폭출력용 FET는,
게이트단으로 상기 제2제어용 FET로부터의 전원이 인가되면 도통되어, 소스단을 통해 기폭 커패시터로부터 입력되는 충전 전원을 드레인으로 출력하여 상기 점화옥으로 전원을 공급하는 것을 특징으로 하는 전자 뇌관의 기폭 회로.
청구항 4에 있어서,
상기 제1제어용 FET 및 상기 제2제어용 FET는 P채널형 FET로 구성되는 것을 특징으로 하는 전자 뇌관의 기폭 회로.
청구항 1에 있어서,
상기 기폭 커패시터는 양극(+)단이 상기 점화옥의 일측이 연결되고,
상기 기폭출력용 FET는 일측이 상기 기폭 커패시터의 음극(-)단에 연결되고, 타측이 상기 점화옥의 타측에 연결되는 것을 특징으로 하는 전자 뇌관의 기폭 회로.