KR101318424B1 - 스위칭 모드 파워 서플라이 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 스위칭 모드 파워 서플라이 및 그 구동 방법에 관한 것이다.
이를 위하여 본 발명은, 입력 직류 전압을 변환하는 트랜스포머의 1차측 제1 코일에 커플링되는 스위치를 포함하며, 스위치의 동작에 따라 트랜스포머의 2차측 제2 코일 및 제3 코일에 전력을 공급하는 전력 공급부, 트랜스포머의 2차측 제3 코일에 발생되는 제1 전압에 대응하는 피드백 전압 및 스위치에 흐르는 전류에 대응하는 감지 신호를 입력받아, 스위치의 온/오프를 제어하는 스위칭 제어신호를 생성하는 스위칭 제어부 및 제1 전압과 스위칭 제어신호를 입력받고, 제1 펄스열을 이용하여 제1 전압을 샘플링하며, 제1 펄스열에 포함되는 제1 펄스에 의해 샘플링되는 제1 전압의 레벨에 대응하여 피드백 전압을 생성하는 피드백 신호 생성부를 포함하고, 제1 전압이 샘플링되는 제1 기간에서 제1 펄스열이 토글링되는 시점이 변동되어, 제1 전압을 샘플링하는 시점이 가변되는 스위칭 모드 파워 서플라이를 제공한다.
본 발명에 의하면, 광 커플러 또는 션트 레귤레이터와 같은 소자 없이도 출력부의 직류 출력 전압을 정확하게 추출할 수 있다.
Figure R1020070044959
SMPS, 피드백, 샘플링

Description

스위칭 모드 파워 서플라이 및 그 구동 방법{SWITCHING MODE POWER SUPPLY AND THE DRIVING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 절연형 SMPS의 전체 구성을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 피드백 신호 생성부를 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 피드백 신호 생성을 설명하기 위해 게이트 제어 신호(VGS), Ids 및 ID2의 변화와 이에 대응하여 변화하는 버퍼(504), 비교기(506), 펄스 변환부(510) 및 SR 래치(512) 각각의 출력 신호를 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 피드백 신호 생성부(500)의 제1 및 제2 샘플/홀드 래치(5166, 5168)에 홀드된 신호를 도시한 도면이다.
도 5a는 본 발명의 실시예에 따라 제1 샘플링 펄스열 생성기(5162)에서 생성되는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5164)에서 생성되는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 최소 간격 제약 조건을 설명하기 위한 도면이다.
도 5b는 본 발명의 실시예에 따라 제1 샘플링 펄스열 생성기(5162)에서 생성 되는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5164)에서 생성되는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 최대 간격 제약 조건을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 실시예에 따라 제1 샘플링 펄스열 생성기(5162)가 생성하는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5164)가 생성하는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 간격이 도 5a 및 도 5b를 통해 설명한 최소 및 최대 간격 제약 조건을 만족하는 경우에 샘플링 신호와 VT7전압 간 전압차의 최소값 및 최대값을 도시한 도면이다.
도 7은 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7 전압이 일정한 경우에, 샘플링 신호의 전압 레벨의 급격한 변화 및 이에 대응되는 피드백 신호(Vfb)의 변화를 도시한 것이다.
도 8은 본 발명의 실시예에 따른 신호 지연부(508)를 도시한 블록도이다.
도 9는 본 발명의 실시예에 따른 N 비트 카운터(50842)가 3 비트 카운터일 때의 동작을 설명하기 위한 도면이다.
도 10는 본 발명의 실시예에 따른 신호 지연부(508)의 구동을 설명하기 위한 파형도이다.
도 11은 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7 전압이 일정한 경우에, 본 발명의 실시예에 따른 피드백 신호 생성부(500)가 생성하는 피드백 신호(Vfb)를 도시한 도면이다.
도 12는 본 발명의 실시예에 따른 비절연형 SMPS의 전체 구성을 도시한 도면이다.
도 13은 본 발명의 실시예에 따라 피드백 신호 생성부로부터 출력되는 피드백 신호의 실측 파형을 도시한 도면이다.
본 발명은 스위칭 모드 파워 서플라이(Switching Mode Power Supply: 이하, SMPS라 칭함) 및 그 구동 방법에 관한 것이다.
SMPS는 입력 교류 전압을 입력 직류 전압(DC-Link 전압)으로 정류하고, 입력 직류 전압을 다른 레벨을 갖는 직류 출력 전압으로 변환하는 장치이다. 이때, 직류 출력 전압은 입력 직류 전압보다 크거나 또는 작은 크기를 갖는다. 이와 같은 SMPS는 파워 전자 장치들, 특히 이동 전화, 랩탑 컴퓨터 등과 같은 배터리 파워 공급 장치들에 주로 사용된다.
일반적으로 SMPS는 트랜스포머(Transformer)를 포함하고, 직류 전압을 입력받는 트랜스포머의 1차측에 스위칭 트랜지스터를 구비하여 트랜스포머의 2차측에 연결되는 광 커플러(Opto-Coupler) 또는 션트 레귤레이터(Shunt Regulator) 등의 소자를 통해 출력부의 전압 또는 전류를 트랜스포머의 1차측에 전달하는 피드백 루프(Feedback Loop)를 이용하여 스위칭 트랜지스터의 듀티(Duty)를 제어함으로써 출력부의 직류 출력 전압을 일정하게 유지한다.
그러나, 이와 같은 피드백 루프의 형성은 광 커플러 또는 션트 레귤레이터와 같이 가격이 비싸고, 면적이 큰 소자를 이용하므로 SMPS를 포함하는 회로의 고집적화와 회로 구현 비용의 절감이 어려워 문제가 있었다.
본 발명은 출력부의 직류 출력 전압을 정확하게 검출하는 스위칭 모드 파워 서플라이 및 그 구동 방법을 제공한다.
본 발명의 특징에 따른 스위칭 모드 파워 서플라이는, 입력 직류 전압을 변환하는 트랜스포머의 1차측 제1 코일에 커플링되는 스위치를 포함하며, 상기 스위치의 동작에 따라 상기 트랜스포머의 2차측 제2 코일 및 제3 코일에 전력을 공급하는 전력 공급부, 상기 트랜스포머의 2차측 제3 코일에 발생되는 제1 전압에 대응하는 피드백 전압 및 상기 스위치에 흐르는 전류에 대응하는 감지 신호를 입력받아, 상기 스위치의 온/오프를 제어하는 스위칭 제어부 및 상기 제1 전압과 상기 스위칭 제어신호를 입력받고, 제1 펄스열을 이용하여 상기 제1 전압을 샘플링하며, 상기 제1 펄스열에 포함되는 제1 펄스에 의해 샘플링되는 상기 제1 전압의 레벨에 대응하여 상기 피드백 전압을 생성하는 피드백 신호 생성부를 포함하고, 상기 제1 전압이 샘플링되는 제1 기간에서 상기 제1 펄스열이 토글링되는 시점이 변동되어, 상기 제1 전압을 샘플링하는 시점이 가변되는 것을 특징으로 한다.
또한, 본 발명의 특징에 따른 스위칭 모드 파워 서플라이는, 직류 전압을 변환하여 출력 직류 전압을 생성하는 스위칭 모드 파워 서플라이로서, 상기 직류 전 압의 입력단에 제1단이 연결되는 스위치를 포함하고, 상기 출력 직류 전압에 대응하는 제1 전압의 전압 레벨에 따라 상기 스위치의 구동을 제어하는 제어부, 일단이 상기 스위치의 제2단에 연결되는 인덕터, 일단이 상기 인덕터의 타단에 연결되는 커패시터 및 애노드가 상기 커패시터의 타단에 연결되고 캐소드가 상기 인덕터의 일단에 연결되는 다이오드를 포함하고, 상기 스위치의 온/오프에 따라 상기 출력 직류 전압을 생성하는 출력부 및 상기 인덕터의 양단에 인가되는 전압을 분배하여 상기 제1 전압을 생성하는 전압 분배부를 포함하고, 상기 제어부는, 상기 제1 전압에 대응하는 피드백 전압을 입력 받아, 상기 스위치의 온/오프를 제어하는 스위칭 제어부 및 상기 제1 전압과 상기 스위칭 제어신호를 입력받고, 제1 펄스열을 이용하여 상기 제1 전압을 샘플링하며, 상기 제1 펄스열에 포함되는 제1 펄스에 의해 샘플링되는 상기 제1 전압의 레벨에 대응하여 상기 피드백 전압을 생성하는 피드백 신호 생성부를 포함하며, 상기 제1 전압이 샘플링되는 제1 기간에서 상기 제1 펄스열이 토글링되는 시점이 변동되어, 상기 제1 전압을 샘플링하는 시점이 가변되는 것을 특징으로 한다.
또한, 본 발명의 특징에 따른 스위칭 모드 파워 서플라이의 구동 방법은, 스위치의 동작에 따라 입력 전압을 변환하여 출력 전압을 생성하는 스위칭 모드 파워 서플라이의 구동 방법으로서, 상기 출력 전압에 대응되는 제1 전압을 생성하는 단계, 제1 기간동안, 제1 펄스열에 포함되어 있는 제1 펄스를 이용하여 상기 제1 전압을 샘플링하는 단계 및 상기 샘플링된 상기 제1 전압의 레벨에 대응하여, 상기 스위치의 온/오프를 제어하는 단계를 포함하며, 상기 제1 기간에서 상기 제1 펄스 열이 토글링되는 시점을 변동시켜, 상기 제1 전압의 레벨을 샘플링하는 시점을 가변시키는 것을 특징으로 한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명의 실시예에 따른 스위칭 모드 파워 서플라이 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 절연형 SMPS의 전체 구성을 도시한 도면이다.
도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 절연형(Isolated) SMPS는 전력 공급부(100), 출력부(200), 바이어스 전압 공급부(300), 스위칭 제어부(400) 및 피드백 신호 생성부(500)를 포함한다.
전력 공급부(100)는 교류 입력(AC)을 정류하는 브리지 다이오드(BD), 정류된 전압을 평활화하기 위한 커패시터(Cin), 커패시터(Cin)에 일단이 연결되는 트랜스포머의 1차 코일(L1), 1차 코일에 연결되는 스위칭 트랜지스터(Qsw) 및 센스 저항을 포함한다. 전력 공급부(100)는 브리지 다이오드(BD) 및 커패시터(Cin)에 의해 교류 전압(AC)을 직류 전압(Vin)으로 변환하고, 스위칭 트랜지스터(Qsw)의 스위칭 동작에 따라 트랜스포머의 2차측, 즉 출력부(200)에 전력을 공급한다.
출력부(200)는 트랜스포머의 2차 코일(L2), 트랜스포머의 2차 코일(L2)의 일단에 애노드가 연결되는 다이오드(D1), 다이오드(D1)의 캐소드와 접지 사이에 연결되는 커패시터(C1)를 포함한다. 여기에서, 커패시터(C1)의 양단에 걸리는 전압이 출력 전압(Vo)이다.
바이어스 전압 공급부(300)는 트랜스포머의 2차 코일(L3), 트랜스포머의 2차 코일(L3)의 일단에 애노드가 연결되는 다이오드(D2) 및 다이오드(D2)의 캐소드와 접지 사이에 연결되는 커패시터(C2)를 포함한다. 스위칭 제어부(400)는 일반적으로 IC를 통해 구현가능하며, 바이어스 전압 공급부(300)는 IC를 동작시키기 위한 바이어스 전압(Vcc)을 공급한다. 즉, 스위칭 트랜지스터(Qsw)가 온/오프를 반복하면 트랜스포머의 2차 코일(L3) 및 다이오드(D2)가 동작하여, 커패시터(C2)의 양단에 바이어스 전압(Vcc)이 충전된다.
스위칭 제어부(400)는 피드백 신호 생성부(500)로부터 입력되는 피드백 신호(Vfb) 및 스위칭 트랜지스터(Qsw)를 통해 흐르는 전류(이하, Ids라 칭함)를 감지한 신호(Vsense)를 입력받아 피드백 신호(Vfb)와 Vsense 전압을 비교하고, 이 비교 결과에 따라 펄스폭 변조(Pulse Width Modulation) 신호 혹은 제어신호를 생성하여 스위칭 트랜지스터(Qsw)의 온/오프를 제어하는 게이트 제어신호(VGS)로 출력한다.
피드백 신호 생성부(500)는 트랜스포머의 2차 코일(L3)의 전압(이하, Vwinding 전압)과 게이트 제어신호(VGS)를 입력받아, 피드백 신호(Vfb)를 생성하여 스위칭 제어부(400)로 전달한다. 여기에서, 피드백 신호(Vfb)는 출력 전압(Vo)에 대응하는 정보를 가지는 신호로서 스위칭 트랜지스터(Qsw)의 턴오프 시점을 결정하는데 사용된다.
한편, 본 발명의 실시예에 따른 스위칭 제어부(400), 피드백 신호 생성부(500) 및 스위칭 트랜지스터(Qsw)는 하나의 칩(Chip)으로 구현될 수도 있고, 스위칭 제어부(400)및 피드백 신호 생성부(500)와 스위칭 트랜지스터(Qsw)가 별도의 두 개의 칩으로 구현될 수 있다.
이하, 도 2를 참조하여 본 발명의 실시예에 따른 SMPS에 포함되는 피드백 신호 생성부(500)를 설명한다.
도 2는 본 발명의 실시예에 따른 피드백 신호 생성부를 도시한 도면이다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 피드백 신호 생성부(500)는 전압 분배부(502), 버퍼(504), 비교기(506), 신호 지연부(508), 펄스 변환부(510), SR 래치(Latch)(512), 샘플링 펄스열 생성부(514), 샘플링부(516), 선택 스위치(518), 샘플링 신호 출력 제어부(520) 및 샘플링 신호 출력부(522)를 포함한다.
전압 분배부(502)는 입력 전압에 일측이 연결되는 저항(R1), 일측이 저항(R1)에 연결되고, 타측이 접지 전원과 연결되는 저항(R2) 및 애노드가 접지 전원과 연결되고, 캐소드가 저항(R1) 및 저항(R2)의 접점과 연결되는 다이오드(D3)를 포함한다. 여기에서, 전압 분배부(502)로 입력되는 입력 전압은 트랜스포머 1차 코일(L1)로부터 트랜스포머의 2차 코일(L3)로 유도되는 Vwinding 전압이며, 전압 분배부(502)는 Vwinding 전압을 저항(R1)과 저항(R2)의 비로 분배하여 버퍼(504)의 비반전 입력 단자로 출력한다. 여기에서, 다이오드(D3)는 Vwinding 전압의 레벨이 음(Minus)의 값을 가지더라도 버퍼(504)의 비반전 입력 단자로 다이오드(D3)의 순방향 전압 강하에 해당하는 음(Minus)의 전압만이 인가되게끔 하기 위한 것이다.
버퍼(504)는 입력 신호를 임피던스(Impedance)에 의한 손실 없이 출력하기 위한 것으로, 도 2에 도시한 바와 같이, 버퍼(504)의 비반전 입력 단자는 전압 분배부(502)의 출력단에 연결되고, 반전 입력 단자는 버퍼(504)의 출력단에 연결되어 출력단으로부터 피드백되는 신호를 입력받는 전압 폴로워(Voltage Follower)를 이용할 수 있다. 이하, 버퍼(504)의 출력 신호를 Vwinding' 전압으로 명명한다.
비교기(506)는 비반전 입력 단자(+)의 입력 신호와 반전 입력 단자(-)의 입력 신호의 크기를 비교하여 그 비교 결과에 따라 "1" 또는 "0"의 디지털(Digital) 신호를 출력하는데, 비반전 입력 단자(+)로 입력되는 신호가 반전 입력 단자(-)로 입력되는 신호보다 크면 "1"을 출력하고, 그 반대의 경우 "0"을 출력한다. 비교기(506)의 비반전 입력 단자는 버퍼(504)의 출력단에 연결되고, 반전 입력 단자는 기준 전압에 연결된다. 여기에서, 기준 전압은 접지 전압과 동일한 레벨의 전압 또는 접지 전압 보다 일정 수준 높은 레벨의 전압으로 설정될 수 있다.
신호 지연부(508)는 게이트 제어신호(VGS)를 랜덤(Random)하게 지연시킨 후, 위상을 반전시켜 펄스 변환부(510) 및 샘플링 펄스열 생성부(514)로 전달하는데, 이에 대한 내용은 후술한다.
펄스 변환부(510)는 신호 지연부(508)로부터 입력되는 신호의 라이징 에지(Rising Edge)와 동기하여 짧은 로우 레벨 구간을 갖고, 나머지 구간에서는 하이(High) 레벨로 유지되는 신호를 생성한다.
SR 래치(512)의 리셋 단(R)은 비교기(506)의 출력단에 연결되고, 셋 단(S)은 펄스 변환부(510)의 출력단과 연결된다. SR 래치(512)는 낸드 플립플롭(NAND Flip-Flop)으로 형성되며, 로직 연산을 수행한 결과를 비반전 출력단(Q)을 통해 샘플링부(516) 및 샘플링 신호 출력 제어부(520)로 출력한다.
샘플링 펄스열 생성부(514)는 제1 및 제2 펄스열 생성기(Pulse String Generator)(5142, 5144)를 포함하고, 이를 이용하여 서로 다른 타이밍으로 토글링(Toggling)하는 제1 및 제2 샘플링 펄스열을 생성하여 출력한다.
제1 및 제2 펄스열 생성기(5142, 5144)는 리셋단(Reset)을 통해 입력되는 신호 지연부(508)의 출력 신호가 로우 레벨에서 하이 레벨로 변경되는 라이징 에지(Rising Edge)와 동기하여 리셋된다. 제1 및 제2 펄스열 생성기(5142, 5144)는 리셋된 시점으로부터 서로 다른 타이밍으로 토글링하는 제1 및 제2 샘플링 펄스열을 생성하여 출력하고, 이로 인해 제1 및 제2 샘플링 펄스열의 토글링 시점이 변경 되는데, 이에 대한 내용은 후술한다. 여기에서, 펄스열은 소정의 주파수로 연속적으로 토글링하는 펄스의 군을 의미한다. 또한, 샘플링 펄스열 생성부(514)는 도 2에 도시한 것과는 달리, 셋 이상의 펄스열 생성기를 포함하도록 형성되어 서로 다른 타이밍으로 토글링하는 셋 이상의 샘플링 펄스열을 출력하도록 할 수 있음은 물론이다.
샘플링부(516)는 제1 및 제2 논리곱 게이트(AND Gate)(5162, 5164)와 제1 및 제2 샘플/홀드 래치(Sample & hold Latch)(5166, 5168)를 포함한다. 제1 논리곱 게이트(5162)는 SR 래치(512)의 비반전 출력단(Q)의 출력신호 및 샘플링 펄스열 생성부(514)의 제1 펄스열 생성기(5142)로부터 출력되는 제1 샘플링 펄스열을 입력받아 논리곱 연산을 수행한다. 제2 논리곱 게이트(AND Gate)는 SR 래치(512)의 비반전 출력단(Q)의 출력신호 및 샘플링 펄스열 생성부(514)의 제2 펄스열 생성기(5144)로부터 출력되는 제1 샘플링 펄스열을 입력받아 논리곱 연산을 수행한다.
제1 및 제2 샘플/홀드 래치(5166, 5168)는 각각 제1 및 제2 논리곱 게이트(5162, 5164) 각각의 논리곱 연산 결과를 클록(Clock) 신호 입력단을 통해 입력받는다. 제1 및 제2 샘플/홀드 래치(5166, 5168)는 각각 제1 및 제2 논리곱 게이트(5162, 5164) 각각의 논리곱 연산 결과가 로우(Low) 레벨이면, 이전에 샘플링하여 홀드 중인 샘플링 신호를 지속적으로 출력한다. 반대로, 제1 및 제2 논리곱 게이트(5162, 5164) 각각의 논리곱 연산 결과가 하이(High) 레벨로 변경되면, 제1 및 제2 샘플/홀드 래치(5166, 5168)는 각각 홀드(Hold)하고 있던 샘플링 신호 대신 버 퍼(504)로부터 출력되는 Vwinding' 전압을 샘플링하여 홀드하는 한편, 홀드된 샘플링 신호를 출력한다. 여기에서, 샘플링 신호란 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각이 샘플링한 Vwinding' 전압의 전압 레벨을 의미한다.
한편, 도 2의 샘플링부(516)는 예시적인 것으로, 논리곱 게이트(AND Gate) 및 샘플/홀드 래치(Sample & Hold Latch)는 샘플링 펄스열 생성부(514)에 포함되는 펄스열 생성기의 개수와 동일한 개수로 형성된다.
선택 스위치(518)는 샘플링부(516)의 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각에 홀드된 샘플링 신호 중 하나를 선택적으로 샘플링 신호 출력부(522)로 전달하기 위한 것이다.
선택 스위치(518)의 일단은 샘플링 신호 출력 제어부(520)로부터 입력되는 스위칭 제어신호에 따라 제1 샘플/홀드 래치(5166)의 출력단 또는 제2 샘플/홀드 래치(5168)의 출력단에 선택적으로 연결되고, 타단은 샘플링 신호 출력부(522)의 제3 샘플/홀드 래치(5222)에 연결된다.
샘플링 신호 출력 제어부(520)는 SR 래치(512) 비반전 출력단(Q)의 출력신호 및 샘플링 펄스열 생성부(514)로부터 출력되는 제1 및 제2 샘플링 펄스열을 입력받아 스위칭 제어신호 및 타이밍 신호를 생성한다. 여기에서, 스위칭 제어신호는 선택 스위치(518)를 제어하여 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각이 홀드 중인 샘플링 신호 중 하나를 선택적으로 샘플링 신호 출력부(522)로 전달하기 위한 것이다. 또한, 타이밍 신호는 샘플링 신호 출력부(522)의 구동 타이밍을 제어하기 위한 신호이다.
샘플링 신호 출력부(522)는 제3 샘플/홀드 래치(5222) 및 로우 패스 필터(Low Pass Filter, 5224)를 포함한다.
제3 샘플/홀드 래치(5222)는 샘플링 신호 출력 제어부(520)로부터 출력되는 타이밍 신호를 클록(Clock) 신호 입력단을 통해 입력받는다. 제3 샘플/홀드 래치(5222)는 샘플링 신호 출력 제어부(520)로부터 출력되는 타이밍 신호가 로우 레벨이면, 이전에 샘플링하여 홀드 중인 신호를 로우 패스 필터(5224)로 전달하는 동작을 지속한다. 반대로, 샘플링 신호 출력 제어부(520)로부터 출력되는 타이밍 신호가 하이 레벨로 변경되면, 제3 샘플/홀드 래치(5222)는 홀드(Hold)하고 있던 샘플링 신호 대신 선택 스위치(518)를 통해 입력되는 샘플링 신호를 샘플링하여 홀드하는 한편, 홀드된 샘플링 신호를 로우 패스 필터(5224)로 전달한다.
로우 패스 필터(Low Pass Filter, 5224)는 제3 샘플/홀드 래치(5222)로부터 출력되는 신호의 레벨 변동이 일정 주파수 이상으로 빠르게 이루어지면 이를 필터링(Filtering)하여 선형(Linear)으로 변화하는 신호로 변경시켜 피드백 신호(Vfb)를 생성하고, 이를 스위칭 제어부(도 1의 400)로 전달한다.
이하, 도 1 과 도 2를 통해 설명한 본 발명의 실시예에 따른 SMPS의 피드백 신호(Vfb) 생성을 도 3을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 피드백 신호 생성을 설명하기 위해 게이트 제어 신호(VGS), Ids 및 ID2의 변화와 이에 대응하여 변화하는 버퍼(504), 비교기(506), 펄스 변환부(510) 및 SR 래치(512) 각각의 출력 신호를 도시한 도면이다. 이하에서, ID2 는 바이어스 전압 공급부(300)에 포함되는 트랜스포머의 2차 코일(L3)로 유도되는 전압에 의해 다이오드(D2)로 흐르는 전류를 의미한다.
먼저, T1 시점 이전에 턴 온 되었다가 턴 오프된 스위칭 트랜지스터(Qsw)의 드레인-소스 간의 출력 커패시터(Coss)와 트랜스포머 1차 코일(L1)이 공진을 일으키고, 이로 인해 Vwinding 전압도 공진 파형을 나타낸다. 이로 인해, T1 시점에서, 버퍼(도 2의 504)로 출력되는 신호 또한 공진 파형을 나타낸다. 이때, 스위칭 제어부(도 1의 400)에서 출력되는 게이트 제어 신호(VGS)는 로우(Low) 레벨 상태이고, 버퍼(도 2의 504)의 출력 전압이 기준 전압(Vref) 이하로 하강함에 따라 기준 전압과 버퍼(도 2의 504)의 출력 신호를 비교하는 비교기(도 2의 506)의 출력 신호도 하이(High) 레벨에서 로우(Low) 레벨로 변동된다. 이에 따라, 비교기(도 2의 506)의 출력 신호를 리셋 단(R) 입력 신호, 펄스 변환부(도 2의 510)의 출력 신호를 셋 단(S) 입력 신호로 가지는 SR 래치(도 2의 512)의 비반전 출력단(Q) 출력 신호는 로우(Low) 레벨로 유지된다.
T2 시점에, 스위칭 제어부(도 1의 400)에서 스위칭 트랜지스터(Qsw)로 출력되는 게이트 제어 신호(VGS)가 로우(Low) 레벨에서 하이(High) 레벨로 바뀌면, 스위칭 트랜지스터(Qsw)가 턴 온되고, 이로 인해 버퍼(504)의 출력 전압이 공진을 중단하고, 일정 수준 낮은 전압을 유지하고, Ids는 증가하기 시작한다.
T3 시점에, 턴 온 되었던 스위칭 트랜지스터(Qsw)가 턴 오프 되면, 버퍼(도2의 504)의 출력 전압이 상승하기 시작하고, Ids는 더 이상 흐르지 않는 반면 ID2는 증가하기 시작한다.
T4 시점에, T3 시점부터 상승되기 시작한 버퍼(도 2의 504) 출력 전압이 기준 전압(Vref)을 초과하고, 이로 인해 비교기(도 2의 506) 출력 신호가 로우(Low) 레벨에서 하이(High) 레벨로 변경된다. 이때, 펄스 변환부(도 2의 510)와 SR 래치(도 2의 512) 비반전 출력단(Q)의 출력 신호는 변경되지 않는다.
T5 시점에, 펄스 변환부(도 2의 510)의 출력 신호가 하이(High) 레벨에서 로우(Low) 레벨로 변경되면, SR 래치(도 2의 512)의 비반전 출력단(Q) 출력 신호가 로우(Low) 레벨에서 하이(High) 레벨로 변경된다. 한편, IS는 감소하기 시작한다.
T6 시점에, 펄스 변환부(도 2의 510)의 출력 신호가 로우(Low) 레벨에서 하이(High) 레벨로 변경되어도 SR 래치(도 2의 512)의 비반전 출력단(Q) 출력 신호는 하이(High) 레벨을 유지한다.
T7 시점에, T5 시점부터 감소되기 시작한 출력부(200)에 포함되는 다이오드(D1)로 흐르는 전류 IS의 양은 제로가 되고, 버퍼(도 2의 504)의 출력 전압이 공진을 시작한다.
T8 시점에, 버퍼(도 2의 504)의 출력 전압이 공진의 영향으로 기준 전압(Vref) 이하로 하강한다. 이때, 비교기(도 2의 506)의 출력 신호가 하이(High) 레벨에서 로우(Low) 레벨로 변경되고, 이로 인해 SR 래치(도 2의 512)의 비반전 출력단(Q) 출력 신호도 로우(Low) 레벨로 변경된다.
T8 시점 이후, T9 시점에서 T13 시점까지는 공진의 영향으로 버퍼(도 2의 504)의 출력 전압이 기준 전압(Vref)을 초과하였다가 기준 전압(Vref) 이하로의 하강을 반복하는 구간으로, 비교기(도 2의 506)의 출력 신호가 하이(high) 레벨과 로우(Low) 레벨을 반복한다. 이때, 비교기(도 2의 506)의 출력 신호 레벨 변경에도 SR 래치(도 2의 512)의 비반전 출력단(Q) 출력 신호는 로우(Low) 레벨을 유지한다. 한편, T14 시점 이후는 상술한 T1 시점 이후를 동일하게 반복하므로 부연하여 설명하지 않는다.
이하, T3 시점에서 T8 시점까지의 기간 동안 본 발명의 실시예에 따른 피드백 신호 생성부(도 1의 500)의 피드백 신호(Vfb) 생성에 대하여 상세히 설명한다.
먼저, 스위칭 트랜지스터(Qsw)에 인가되는 전압(이하, Vds 전압)은 전력 공급부(도 1의 100)의 커패시터(Cin)에 인가되는 직류 전압(Vin)과 트랜스포머의 2차 코일(L2)로부터 반사(Reflect)되어 트랜스포머의 1차 코일(L1)에 발생되는 전압의 합과 같다.
스위칭 트랜지스터(Qsw)가 턴 온 되었다가 턴 오프 되면, 스위칭 트랜지스터(Qsw)의 드레인(Drain) 단자와 소스(Source) 단자 사이의 출력 커패시터(Coss)에 차지(Charge)되는 전압이 트랜스포머의 1차 코일(L1)의 누설 인덕턴스(Leakage Inductance)에 흐르는 전류의 방향이 바뀔 때까지 증가한다. 트랜스포머의 1차 코일(L1)의 누설 인덕턴스(Leakage Inductance)에 흐르는 전류의 방향이 바뀌면, 트랜스포머의 1차 코일(L1)의 누설 인덕턴스(Leakage Inductance) 성분과 출력 커패시터(Coss) 간의 공진이 발생하고, 이로 인해 Vds 전압이 일정 기간 소정의 전압 범위 내에서 공진된다.
한편, 스위칭 트랜지스터(Qsw)가 턴 오프 됨에 따라 트랜스 포머의 2차 코일(L2)에 스위칭 트랜지스터(Qsw)가 턴 온 되어 있을 때와는 반대 극성의 전압이 발생된다. 트랜스 포머의 2차 코일(L2)에 발생된 전압은 다이오드(D1)를 경유하여 커패시터(C1)로 형성되는 경로로 전류가 흐름에 따라 흐르는 전류에 비례하는 다이오드(D1) 순방향 전압 강하로 인해 일정 레벨 감압된다.
이로 인해 트랜스포머의 2차 코일(L2)로부터 1차 코일(L1)으로 반사되는 전압 또한 하강되어 Vds 전압이 하강한다. 이때 트랜스포머의 2차 코일(L2)로부터 1차 코일(L1)로 반사되는 전압은 다이오드(D1)에 걸리는 전압과 커패시터(C1)에 인가되는 전압의 합 에 1차측과 2차측의 턴비(turn ratio)를 곱한 값이 된다.
Vds 전압은 다이오드(D1)에 흐르는 전류의 량에 비례하여 하강하다가 다이오드(D1)에 흐르는 전류가 제로가 되면, 트랜스포머의 1차 코일(L1)의 인덕턴스(Inductance) 성분과 출력 커패시터(Coss) 간에 발생하는 공진의 영향으로 공진된다. 도 3에서, Vds 전압이 공진을 시작하는 T7 시점에, 트랜스포머의 2차 코일(L2)로부터 1차 코일(L1)로 반사되는 전압은 커패시터(C1)에 인가되는 전압, 즉 출력 전압과 비례한다. 이를 수학식 1로 나타내었다.
Figure 112007034411228-pat00001
(여기에서,
Figure 112007034411228-pat00002
는 트랜스포머의 1차 코일(L1)의 권선수,
Figure 112007034411228-pat00003
는 트 랜스포머의 2차 코일(L2)의 권선수,
Figure 112007034411228-pat00004
는 출력 전압,
Figure 112007034411228-pat00005
는 트랜스포머의 2차 코일(L2)에서 1차 코일(L1)로 반사되는 전압.)
한편, T7 시점에서 Vds 전압은 직류 전압(Vin)과 출력 전압(Vo')의 합과 같고, 트랜스포머의 2차 코일(L3)로 유도되는 Vwinding 전압은 Vds 전압보다 직류 전압(Vin)만큼 낮다. 이때, Vwinding 전압은 트랜스포머의 2차 코일(L2)과 2차 코일(L3) 간의 권선비에 비례하는데, 이를 수학식 2로 나타내었다.
Figure 112007034411228-pat00006
(여기에서,
Figure 112007034411228-pat00007
는 트랜스포머의 2차 코일(L3)의 권선수,
Figure 112007034411228-pat00008
는 트랜스포머의 2차 코일(L2)의 권선수,
Figure 112007034411228-pat00009
는 출력 전압,
Figure 112007034411228-pat00010
는 트랜스포머의 2차 코일(L3)에서 1차 코일(L1)로 반사되는 전압.)
이때, 트랜스포머의 1차 코일(L1), 2차 코일(L2) 및 2차 코일(L3) 간의 권선비는 기설정된 값이며, T7 시점에서 트랜스포머의 1차 코일(L1)에서 트랜스포머의 2차 코일(L3)로 유도되는 Vwinding 전압을 통해 커패시터(C1)에 인가되는 전압, 즉 출력 전압을 알 수 있다.
본 발명의 실시예에 따른 피드백 신호 생성부(도 1의 500)는 T7 시점의 Vwinding 전압에 대응되는 Vwinding' 전압을 피드백 신호(Vfb)로 출력하고, 스위칭 제어부(도 1의 400)는 피드백 신호(Vfb)를 수신하여 센싱 전압(Vsense)과 비교하여 스위칭 트랜지스터(Qsw)의 듀티(Duty) 또는 온 오프 타이밍을 조절함으로써 출력 전압(Vo)을 제어한다.
한편, T2 시점에서 T14 시점까지, 즉 스위칭 트랜지스터(Qsw)의 1 턴 온 주기 동안에 SR 래치(도 2의 512)의 출력 신호가 하이(High) 레벨로 유지되는 기간은 T5 시점에서 T8 시점까지의 기간이다. 이로 인해, T5 시점에서 T8 시점까지의 기간 동안 제1 샘플/홀드 래치(5166)는 제1 샘플링 펄스열 생성기(5142)로부터 출력되는 샘플링 펄스열의 신호 레벨이 하이(High) 레벨이 될 때마다 버퍼(도 2의 504)의 출력 신호를 샘플링한다. 또한, 제2 샘플/홀드 래치(5168)는 제2 샘플링 펄스열 생성기(5144)로부터 출력되는 제2 샘플링 펄스열의 신호 레벨이 하이(High) 레벨이 될 때마다 버퍼(도 2의 504)의 출력 신호를 샘플링한다. 이하, 제1 및 제2 샘플/홀드 래치(5166, 5168)가 샘플링 동작을 수행할 수 있도록 SR 래치(도 2의 512)의 출력 신호가 하이(High) 레벨로 유지되는 기간을 샘플링 기간이라고 칭한다.
샘플링 기간 동안, 제1 샘플/홀드 래치(5166)는 제1 샘플링 펄스열이 하이 레벨이 될 때마다, 즉 제1 샘플링 펄스열에 포함되는 샘플링 펄스가 입력될 때마다 버퍼(도 2의 504)를 통해 출력되는 Vwinding' 전압을 샘플링한다. 제2 샘플/홀드 래치(5168)는 제2 샘플링 펄스열에 포함되는 샘플링 펄스가 입력될 때마다 버퍼(도 2의 504)를 통해 출력되는 Vwinding' 전압을 샘플링한다.
샘플링 기간 동안, 샘플링 신호 출력 제어부(도 2의 520)는 제3 샘플/홀드 래치(5222)의 클록 신호 입력단으로 인가하는 타이밍 신호를 로우 레벨로 유지하고, 이로 인해 샘플링 신호 출력부(522)로부터 출력되는 피드백 신호(Vfb)는 변경되지 않는다.
T8 시점에, SR 래치(도 2의 512)의 비반전 출력단(Q)의 출력 신호가 하이(High) 레벨에서 로우(Low) 레벨로 변경되면, 샘플링 신호 출력 제어부(도 2의 520)는 샘플링 기간이 종료됨을 감지한다. 샘플링 기간이 종료되면, 샘플링 신호 출력 제어부(도 2의 520)는 선택 스위치(518)를 제어하여 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각에 홀드된 샘플링 신호들 중 어느 하나를 선택적으로 제3 샘플/홀드 래치(5222)로 전달한다. 이와 동시에, 샘플링 신호 출력 제어부(도 2의 520)는 제3 샘플/홀드 래치(5222)의 클록 신호 입력단으로 입력되는 타이밍 신호를 하이 레벨로 변경하고, 이로 인해 제3 샘플/홀드 래치(5222)는 홀드하고 있던 샘플링 신호를 선택 스위치(518)를 통해 입력되는 샘플링 신호로 대체하여 홀드한다. 로우 패스 필터(5224)는 제3 샘플/홀드 래치(5222)로부터 변경된 샘플링 신호를 입력받아 피드백 신호(Vfb)를 생성하고, 이에 따라 피드백 신호(Vfb)가 변경된다.
이하, 샘플링 신호 출력 제어부(도 2의 520)가 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각에 홀드된 샘플링 신호들 중 제3 샘플/홀드 래치(5222)로 전달할 샘플링 신호를 선택하는 방법을 도 4를 참조하여 설명한다. 이하에서, P1 및 P2는 각각 제1 및 제2 샘플링 펄스열을 나타낸다. A 및 C는 제1 샘플링 펄스열에 포함되는 샘플링 펄스를 나타내고, B 및 D는 제2 샘플링 펄스열에 포함되는 샘플링 펄스를 나타낸다. 또한, a, b. c 및 d는 샘플링 펄스 A, B, C 및 D 각각을 이용하여 샘플링되는 Vwinding' 전압의 전압 레벨을 나타낸다. 그리고, T7 시점의 Vwinding' 전압의 전압 레벨을 VT7로 나타내었다. 참고로, 샘플링 펄스 A, B, C 및 D는 제1 및 제2 샘플링 펄스열에 포함되는 샘플링 펄스 중 시간적으로 T7 시점 근처에 위치하는 샘플링 펄스만을 예시적으로 나타낸 것이다. 또한, 제2 샘플링 펄스열(P2)에 포함되는 샘플링 펄스 중 T8 시점에 가장 인접한 샘플링 펄스(D)가 제1 샘플링 펄스열(P1)에 포함되는 샘플링 펄스 중 T8 시점에 가장 인접한 샘플링 펄스(C)보다 T8 시점에 더 가깝게 위치하는 경우를 나타낸 것이다.
도 4는 본 발명의 실시예에 따른 피드백 신호 생성부(500)의 제1 및 제2 샘플/홀드 래치(5166, 5168)에 홀드된 신호를 도시한 도면이다.
샘플링 기간이 종료되는 T8 시점에, 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각이 홀드하고 있는 샘플링 신호는 각각 샘플링 펄스 C 및 D를 이용하여 샘플링된 신호인 c와 d가 된다. 샘플링 신호 출력 제어부(도 2의 520)는 제1 및 제2 샘플링 펄스열에 포함되는 샘플링 펄스 중 T8 시점에 시간적으로 가장 인접한 샘플링 펄스 D의 직전에 위치하는 샘플링 펄스 C를 이용하여 샘플링된 샘플링 신호 c를 샘플링 신호 출력부(522)로 전달한다. 여기에서, 샘플링 신호 출력 제어부(도 2의 520)가 샘플링 신호 d 대신 샘플링 신호 c를 선택하는 것은 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과 가장 근사치를 갖는 Vwinding' 전압을 샘플링하기 위한 것이다. 다이오드(D1)에 흐르는 전류가 제로가 되는 T7 시점에, 출력부(도 1의 200)를 통해 출력되는 출력 전압(Vo)의 전압 레벨은 트랜스포머의 1차 코일(L1)로부터 트랜스포머의 2차 코일(L2)로 유도되는 전압을 가장 정확하게 반영한다는 것은 본 발명의 기술 분야에 종사하는 당업자에게는 주지의 사실이다. 그러나, 다이오드(D1)는 수동 소자로, 다이오드(D1)에 흐르는 전류가 제로가 되는 T7 시점을 검출해내기 위한 방법이 존재하지 않고, 이로 인해 T7 시점에 출력 전압(Vo)에 대응되는 Vwinding' 전압을 샘플링하는 것은 사실상 불가능하다. 한편, T7 시점은 트랜스포머의 1차 코일(L1)의 인덕턴스(Inductance) 성분과 출력 커패시터(Coss) 간에 발생하는 공진이 시작되는 시점으로, 이 공진으로 인해 T7 시점에서 T8 시점까지의 기간 동안 Vwinding' 전압은 급격하게 하강한다. 이로 인해, T7 시점과 T8 시점 사이에 위치하는 샘플링 펄스 D로 샘플링된 샘플링 신호 d와 VT7 간의 전압차는 T7 시점 바로 이전에 위치하는 샘플링 펄스 C로 샘플링된 샘플링 신호 c와 VT7간의 전압차에 비해 현격하게 크다.
도 4의 샘플링 펄스 D와 같이, 제1 및 제2 샘플링 펄스열에 포함되는 샘플링 펄스 중 T8 시점의 바로 직전에 위치하는 샘플링 펄스는 T7 시점과 T8 시점 사이에 위치할 가능성이 상존한다. 이로 인해, 본 발명의 실시에에 따른 샘플링 신호 출력 제어부(520)는 제1 및 제2 샘플/홀드 래치(5166, 5168)에 홀드된 샘플링 신호 중 먼저 샘플링된 샘플링 신호 c를 선택하도록 동작함으로써, T7 시점의 Vwinding' 전압과 현격히 큰 전압차를 가지는 Vwinding' 전압을 샘플링하는 오류를 방지한다.
이와 같은 동작을 구현하기 위하여, 샘플링 신호 출력 제어부(520)는 제1 및 제2 샘플링 펄스열 생성기(5142, 5144) 각각에 제1 및 제2 샘플/홀드 래치(5166, 5168)를 각각 대응시키는 대응 정보를 저장한다. 샘플링 신호 출력 제어부(520)는 제1 및 제2 샘플링 펄스열 생성기(5142, 5144)로부터 각각 입력되는 제1 및 제2 샘플링 펄스열 중 T8 시점의 직전에 입력되는 샘플링 펄스가 어느 샘플링 펄스열에 포함되는지를 판단한다. 만약, 도 4에 나타낸 것과 같이, 제2 샘플링 펄스열에 포함되는 샘플링 펄스 D가 T8 시점의 직전에 입력되면, 샘플링 신호 출력 제어부(520)는 대응 정보를 기반으로 선택 스위치(518)를 제어하여 제1 샘플링 펄스열 생성기(5142)에 대응되는 제1 샘플/홀드 래치(5166)에 홀드된 샘플링 신호 c를 샘플링 신호 출력부(522)로 전달한다.
한편, 본 발명의 실시예에 따른 샘플링 펄스열 생성부(도 2의 514)가 셋 이상의 펄스열 생성기를 포함하는 경우에 상술한 샘플링 동작을 구현하기 위한 방법은 다음과 같다.
샘플링 신호 출력 제어부(도 2의 520)는 샘플링 펄스열 생성기의 개수에 대응하는 샘플링 펄스열 입력단을 구비하고, 각 샘플링 펄스열 생성기로부터 출력되는 샘플링 펄스열을 서로 다른 입력단을 통해 수신하도록 설정된다.
샘플링 신호 출력부는 두 가지 대응 정보를 저장한다. 즉, 복수의 펄스열 생성기 각각에 복수의 펄스열 입력단 각각을 대응시키는 제1 대응 정보 및 복수의 샘플링 펄스열 생성기 각각에 복수의 샘플/홀드 래치 각각을 대응시키는 제2 대응 정보를 저장한다. 샘플링 신호 출력 제어부(도 2의 520)는 각 샘플링 기간마다 복 수의 샘플링 펄스열 입력단을 통해 샘플링 펄스가 입력되는 순서를 저장한다. 샘플링 신호 출력 제어부(도 2의 520)는 저장된 입력 순서를 기반으로 샘플링 기간이 종료되는 T8 시점의 직전에 샘플링 펄스가 입력된 샘플링 펄스열 입력단의 이전 순서에 해당되는 샘플링 펄스열 입력단을 검색한다. 샘플링 신호 출력 제어부(도 2의 520)는 선택 스위치(도 2의 518)를 제어하여 검색된 샘플링 펄스열 입력단에 대응되는 샘플/홀드 래치의 출력단에 홀드된 신호를 샘플링 신호 출력부(도 2의 522)로 전달한다.
도 5a는 본 발명의 실시예에 따라 제1 샘플링 펄스열 생성기(5142)에서 생성되는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5144)에서 생성되는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 최소 간격 제약 조건을 설명하기 위한 도면이다.
도 5a는 샘플링 펄스 D가 샘플링 기간이 종료되는 T8 시점의 직전에 위치하는 경우를 도시한 것이다. 이 경우, T8 시점에 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각이 홀드 중인 샘플링 신호는 샘플링 신호 c 및 d가 되고, 이중 샘플링 신호 출력 제어부(520)의 제어에 따라 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호는 샘플링 신호 c가 된다.
그러나, 샘플링 신호 c와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7 간의 전압차는 샘플링 신호 b와 T7 시점의 Vwinding' 전압의 전압 레벨을 VT7 간의 전압차에 비해 크다. 이로 인해, 샘플링 펄스 C로 샘플링된 샘플링 신호 c에 비해 샘 플링 펄스 B로 샘플링로 샘플링된 샘플링 신호 b가 VT7에 더욱 근사치 값을 갖게 된다. 이러한 오류를 방지하기 위해, 본 발명의 실시예에 따른 제1 샘플링 펄스열 생성기(5142)가 생성하는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5144)가 생성하는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 간격은 T7 시점에서 T8 시점까지의 기간(이하, Tfall이라 칭함)에 비해 크도록 설정된다.
도 5b는 본 발명의 실시예에 따라 제1 샘플링 펄스열 생성기(5142)에서 생성되는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5144)에서 생성되는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 최대 간격 제약 조건을 설명하기 위한 도면이다.
도 5b는 샘플링 펄스 D가 샘플링 기간이 종료되는 T8 시점 직후에 위치하는 경우를 도시한 것이다. 한편, 도 5b에서, 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 간격이 Tfall보다 크므로, 앞서 도 4a를 통해 설명한 샘플링 펄스 간의 최소 간격 제약 조건을 만족한다.
이 경우, T8 시점에 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각이 홀드 중인 샘플링 신호는 샘플링 신호 c 및 b가 되고, 이중 샘플링 신호 출력 제어부(520)의 제어에 따라 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호는 샘플링 신호 b가 된다.
그러나, 도 5b에서, 샘플링 신호 b는 T7 시점의 Vwinding' 전압의 전압 레벨 인 VT7에 비해 일정 수준 이상 큰 전압 레벨을 가지는 문제가 발생한다. 즉, 본 발명의 실시예에 따른 제1 샘플링 펄스열 생성기(5142)가 생성하는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5144)가 생성하는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 간격은 Tfall보다는 크되, Tfall과 매우 근접한 값으로 설정되어야 함을 알 수 있다.
도 6a 및 도 6b는 본 발명의 실시예에 따라 제1 샘플링 펄스열 생성기(5142)가 생성하는 제1 샘플링 펄스열에 포함되는 샘플링 펄스와 제2 샘플링 펄스열 생성기(5144)가 생성하는 제2 샘플링 펄스열에 포함되는 샘플링 펄스 간의 간격이 도 5a 및 도 5b를 통해 설명한 최소 및 최대 간격 제약 조건을 만족하는 경우에 샘플링 신호와 VT7전압 간 전압차의 최소값 및 최대값을 도시한 도면이다.
먼저, 도 6a는 샘플링 펄스 D가 샘플링 기간이 종료되는 T8 시점의 직전에 위치하는 경우를 도시한 것이다. 이때, T8 시점에 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각이 홀드 중인 샘플링 신호는 샘플링 신호 c 및 d가 되고, 이중 샘플링 신호 출력 제어부(520)의 제어에 따라 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호는 샘플링 신호 c가 된다.
도 6a에 나타낸 바와 같이, 샘플링 펄스 D가 샘플링 기간이 종료되는 T8 시점의 직전에 위치하는 경우에, 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과의 전압차(Vdiff1)는 최소가 된다.
한편, 도 6b는 샘플링 펄스 D가 샘플링 기간이 종료되는 T8 시점 직후에 위 치하는 경우를 도시한 것이다. 이때, T8 시점에 제1 및 제2 샘플/홀드 래치(5166, 5168) 각각이 홀드 중인 샘플링 신호는 샘플링 신호 c 및 b가 되고, 이중 샘플링 신호 출력 제어부(520)의 제어에 따라 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호는 샘플링 신호 b가 된다.
도 6b에 나타낸 바와 같이, 샘플링 펄스 D가 샘플링 기간이 종료되는 T8 시점 직후에 위치하는 경우에 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과의 전압차(Vdiff2)는 최대가 된다.
한편, 도 3에 나타낸 T2 시점부터 T3 시점까지의 기간은 전력 공급부(도 1의 100)의 커패시터(Cin)에 인가되는 직류 전압(Vin)의 전압 레벨 및 출력부(도 1의 200)의 출력단 부하(Po)의 크기에 따라 가변된다. 즉, T8 시점의 직전에 위치하는 샘플링 펄스가 제1 및 제2 샘플링 펄스열 중 어느 샘플링 펄스열에 포함되는지를 예측할 수 없다. 이로 인해, 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과의 전압차는 최소값인 Vdiff1 전압에서 최대값인 Vdiff2 전압으로 또는 최대값인 Vdiff2 전압에서 최소값인 Vdiff1 전압으로 급격하게 변동될 가능성이 상존한다. 이하, 샘플링 신호의 전압 레벨이 급격하게 변할 때, 피드백 신호 생성부(500)가 생성하는 피드백 신호(Vfb)의 변동을 도 7을 참조하여 설명한다.
도 7은 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7 전압이 일정한 경우에, 샘플링 신호의 전압 레벨의 급격한 변화 및 이에 대응되는 피드백 신호(Vfb)의 변 화를 도시한 것이다. 참고로, 도 7은 샘플링 신호와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과의 전압차가 최대값인 Vdiff2 전압에서 최소값인 Vdiff1 전압으로 급격하게 변동되는 경우를 나타낸 것이다. 또한, 본 발명의 실시예에 따른 피드백 신호 생성부(500)는 샘플링 신호를 로우 패스 필터(도 2의 5224)를 통해 필터링하여 피드백 신호(Vfb)를 생성하고, 이에 따라 피드백 신호(Vfb)는 선형으로 변하는 곡선으로 나타난다.
도 7에 도시한 바와 같이, T7 시점의 Vwinding' 전압의 전압 레벨인 VT7 전압이 일정함에도 불구하고, 피드백 신호(Vfb)가 Vdiff2 - Vdiff1 전압만큼 변한다. 즉, 출력부(도 1의 200)의 커패시터(C1)의 양단에 인가되는 출력 전압(Vo)이 일정하게 유지됨에도 불구하고, 피드백 신호(Vfb)가 변하게 되어 스위칭 트랜지스터(Qsw)의 턴오프 시점이 바뀌게 될 가능성이 상존한다.
이러한 문제점을 해결하기 위하여, 본 발명의 실시예에 따른 신호 지연부(508)는 입력 신호인 게이트 제어신호(VGS)를 랜덤(Random)하게 가변 지연시켜 출력시키는 데, 이를 도 8을 참조하여 설명한다.
도 8은 본 발명의 실시예에 따른 신호 지연부(508)를 도시한 블록도이다.
도 8에 도시한 바와 같이, 본 발명의 실시예에 따른 신호 지연부(508)는 제3 펄스열 생성기(5082), 가변 지연부(5084), 고정 지연부(5086) 및 인버터(5088)를 포함한다.
제3 펄스열 생성기(5082)는 소정의 주파수로 오실레이팅(oscillating)되는 제3 펄스열을 생성한다.
가변 지연부(5084)는 게이트 제어 신호(VGS)를 랜덤하게 지연시키기 위한 것으로, N 비트 카운터(50842) 및 제1 D 플립플롭(Flip-Flop)(50844)을 포함한다.
N 비트 카운터(50842)는 N 개의 비트를 저장하고, 제3 펄스열 생성기(5082)로부터 생성되어 클록(Clock) 신호 입력단을 통해 입력되는 제3 펄스열이 하이 레벨이 될 때마다 비트값을 "1"씩 증가시키고, N 개의 비트 모두가 "1"이 되면, 캐리(Carry) 신호를 "1"로 변경시켜 출력한다.
N 비트 카운터(50842)의 N은 2 이상의 자연수로 설정된다. 즉, N이 3이면, 본 발명의 실시예에 따른 N 비트 카운터(50842)는 3 비트 카운터로 동작한다. 본 발명의 실시예에 따른 N 비트 카운터(50842)가 3 비트 카운터일 때의 동작을 도 9을 참조하여 설명한다.
도 9는 본 발명의 실시예에 따른 N 비트 카운터(50842)가 3 비트 카운터일 때의 동작을 설명하기 위한 도면이다.
초기에, N 비트 카운터(50842)의 비트값은 "000"으로 설정된다. N 비트 카운터(50842)의 비트값은 제3 펄스열이 하이 레벨이 될 때마다 "1"씩 증가되어 "000"에서 "111"까지의 카운팅을 반복한다. 여기에서, N 비트 카운터(50842)의 캐리 신호는 비트값이 "000"에서 "110"까지 증가되는 기간 동안 로우 레벨로 유지되고, 비트값이 "111"일 때, 로우 레벨에서 하이 레벨로 변경되어 비트값이 "000"으로 바뀔 때까지 유지된다.
제1 D 플립플롭(50844)은 N 비트 카운터(50842)로부터 출력되는 캐리 신호를 클록(Clock) 신호 입력단을 통해 입력받는다. 제1 D 플립플롭(50844)은 N 비트 카운터(50842)로부터 출력되는 캐리 신호가 로우 레벨이면, 이전에 데이터 입력단(D)을 통해 입력된 게이트 제어 신호(VGS)를 비반전 출력단(Q)을 통해 고정 지연부(5086)로 전달하는 동작을 지속한다. 반대로, N 비트 카운터(50842)로부터 출력되는 캐리 신호가 하이 레벨로 변경되면, 제1 D 플립플롭(50844)은 저장 중이던 게이트 제어 신호(VGS) 대신 데이터 입력단(D)을 통해 입력되는 게이트 제어 신호(VGS)를 저장하는 한편, 저장된 게이트 제어 신호(VGS)를 비반전 출력단(Q)을 통해 고정 지연부(5086)로 전달한다.
고정 지연부(5086)는 제2 및 제3 D 플립플롭(Flip-Flop)(50862, 50864)을 포함한다.
제2 D 플립플롭(50862)은 제3 펄스열 생성기(5082)로부터 출력되는 제3 펄스열을 클록(Clock) 신호 입력단을 통해 입력받는다. 제2 D 플립플롭(50862)은 제3 펄스열 생성기(5082)로부터 출력되는 제3 펄스열이 로우 레벨이면, 이전에 데이터 입력단(D)을 통해 입력된 제1 D 플립플롭(50844)의 출력 신호를 비반전 출력단(Q)을 통해 제3 D 플립플롭(50864)로 전달하는 동작을 지속한다. 반대로, 제3 펄스열 생성기(5082)로부터 출력되는 제3 펄스열이 하이 레벨로 변경되면, 제2 D 플립플롭(50862)은 저장 중이던 제1 D 플립플롭(50844)의 출력 신호 대신 데이터 입력단(D)을 통해 입력되는 제1 D 플립플롭(50844)의 출력 신호를 저장하는 한편, 저장 된 제1 D 플립플롭(50844)의 출력 신호를 비반전 출력단(Q)을 통해 제3 D 플립플롭(50864)로 전달한다.
제3 D 플립플롭(50864)은 제3 펄스열 생성기(5082)로부터 출력되는 제3 펄스열을 클록(Clock) 신호 입력단을 통해 입력받는다. 제3 D 플립플롭(50864)은 제3 펄스열 생성기(5082)로부터 출력되는 제3 펄스열이 로우 레벨이면, 이전에 데이터 입력단(D)을 통해 입력된 제2 D 플립플롭(50862)의 출력 신호를 비반전 출력단(Q)을 통해 인버터(5088)로 전달하는 동작을 지속한다. 반대로, 제3 펄스열 생성기(5082)로부터 출력되는 제3 펄스열이 하이 레벨로 변경되면, 제3 D 플립플롭(50864)은 저장 중이던 제2 D 플립플롭(50862)의 출력 신호 대신 데이터 입력단(D)을 통해 입력되는 제2 D 플립플롭(50862)의 출력 신호를 저장하는 한편, 저장된 제2 D 플립플롭(50862)의 출력 신호를 비반전 출력단(Q)을 통해 인버터(5088)로 전달한다.
고정 지연부(5086)는 고정 지연부(5086)에 포함되는 D 플립플롭의 개수에 대응하는 시간만큼 게이트 제어 신호(VGS)를 지연시켜 출력시키기 위한 것으로, 도 8로 나타낸 것과는 다른 개수의 D 플립플롭을 포함할 수 있음은 물론이다.
인버터(5088)는 고정 지연부(5086)의 출력 신호의 위상을 반전시켜 펄스 변환부(510)로 전달한다.
이하, 본 발명의 실시예에 따른 신호 지연부(508)의 구동을 도 10을 참조하여 설명한다.
도 10은 본 발명의 실시예에 따른 신호 지연부(508)의 구동을 설명하기 위한 파형도이다. 참고로, 도 10에서 제1 내지 제3 D 플립 플롭(50844, 50862, 50864) 각각의 출력 신호를 Q1 내지 Q3로 나타내었다.
먼저, N 비트 카운터(50842)로부터 출력되는 캐리 신호가 하이 레벨로 변할 때, 게이트 제어 신호(VGS)는 하이 레벨이므로, 제1 D 플립플롭(50844)에 저장된 신호 레벨은 하이 레벨로 변경되고, 이와 동시에 제1 D 플립플롭(50844)의 출력 신호(Q1) 또한 하이 레벨로 변경된다. 제1 D 플립플롭(50844)의 출력 신호(Q1)가 하이 레벨로 변경되면, 제2 D 플립플롭(50862)에 저장된 신호 레벨은 제3 펄스열이 로우 레벨에서 하이 레벨로 변경되는 상승 에지(Rising Edge)에 동기되어 하이 레벨로 변경되고, 이와 동시에 제2 D 플립플롭(50862)의 출력 신호(Q2) 또한 하이 레벨로 변경된다. 또한, 제2 D 플립플롭(50862)의 출력 신호(Q2)가 하이 레벨로 변경됨에 따라 제3 D 플립플롭(50864)에 저장된 신호 레벨은 제3 펄스열이 로우 레벨에서 하이 레벨로 변경되는 라이징 에지(Rising Edge)에 동기되어 하이 레벨로 변경되고, 이와 동시에 제3 D 플립플롭(50864)의 출력 신호(Q3)가 하이 레벨로 변경된다.
한편, 게이트 제어 신호(VGS)가 로우 레벨로 바뀌면, 캐리 신호가 하이 레벨로 변경되는 순간에 제1 D 플립 플롭(50844)의 출력 신호인 Q1이 로우 레벨로 변경되고, 제2 및 제3 D 플립 플롭(50862, 50864) 각각의 출력 신호인 Q2 및 Q3는 순차적으로 로우 레벨로 변경된다.
인버터(5088)는 제3 D 플립플롭(50864)의 출력 신호의 위상을 반전시켜 펄스 변환부(510)로 전달하고, 펄스 변환부(도 2의 510)는 신호 지연부(508)로부터 입력되는 신호의 라이징 에지(Rising Edge)와 동기하여 짧은 로우 레벨 구간을 갖고, 나머지 구간에서는 하이(High) 레벨로 유지되는 신호를 생성한다. 즉, 제3 D 플립플롭(50864)의 비반전 출력단(Q)을 통해 인버터(5088)로 출력되는 신호(Q3)가 하이 레벨에서 로우 레벨로 변경되는 폴링 에지(Falling Edge)에 인버터(5088)를 통해 신호가 전달되는 시간만큼 지연된 시간에 펄스 변환부(도 2의 510)의 출력 신호가 변화한다.
여기에서, 제3 펄스열 생성기(5082)에서 생성하는 제3 펄스열은 게이트 제어 신호(VGS)의 레벨 변동과는 무관한 소정의 주파수를 가지는 펄스열이므로, 게이트 제어 신호(VGS)가 로우 레벨로 천이된 이후, N 비트 카운터(50842)로부터 출력되는 캐리 신호가 하이 레벨로 변하는 시점은 게이트 제어 신호(VGS)의 관점에서 보면 랜덤(Random)하게 가변된다. 이로 인해, 제3 D 플립플롭(50864)의 출력 신호(Q3)가 로우 레벨로 천이되는 시점 또한 랜덤하게 변하므로, 게이트 제어 신호(VGS)가 로우 레벨로 변경되는 T3시점으로부터 샘플링 기간이 시작되는 T5시점까지의 시간은 제3 D 플립플롭(50864)의 출력 신호(Q3)가 로우 레벨로 천이되는 시점에 대응하여 랜덤하게 가변된다.
또한, 제1 및 제2 펄스열 생성기(도 2의 5142, 5144)는 신호 지연부(508)의 출력 신호가 로우 레벨에서 하이 레벨로 변경되는 라이징 에지(Rising Edge)와 동 기하여 리셋되고, 리셋된 시점으로부터 서로 다른 타이밍으로 토글링하는 제1 및 제2 샘플링 펄스열의 생성을 재시작한다. 여기에서, 제3 D 플립플롭(50864)의 출력 신호(Q3)가 로우 레벨로 천이되는 시점은 게이트 제어 신호(VGS)의 관점에서 보면 랜덤하게 변하므로, 신호 지연부(508)의 출력 신호가 로우 레벨에서 하이 레벨로 변경되는 시점 또한 랜덤하게 가변된다. 이로 인해, 제1 및 제2 펄스열 생성기(도 2의 5142, 5144)가 리셋되는 시점이 랜덤하게 가변되어 제1 및 제2 펄스열 생성기(도 2의 5142, 5144)에서 생성되는 제1 및 제2 샘플링 펄스열의 토글링 시점이 가변된다. 즉, 제1 및 제2 샘플링 펄스열 각각에 포함되는 샘플링 펄스들의 위치가 가변된다. 제1 및 제2 샘플링 펄스열 각각에 포함되는 샘플링 펄스들의 위치 변화는 T8 시점의 직전에 위치하는 샘플링 펄스의 위치를 랜덤하게 변화시키고, 이로 인해 제3 샘플/홀드 래치(5222)로 전달되는 샘플링 신호와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과의 전압차는 지속적으로 변하게 된다. 여기에서, 샘플링 신호와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과의 전압차는 앞서 도 5를 참조하여 설명한 것과 같이, 최소 Vdiff1 전압부터 최대 Vdiff2 전압까지의 범위 내에서 가변될 수 있다. 이하, 샘플링 신호와 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7과의 전압차가 지속적으로 변함에 따라 본 발명의 실시예에 따른 피드백 신호 생성부(500)가 생성하는 피드백 신호(Vfb)의 변동을 도 11을 참조하여 설명한다.
도 11은 T7 시점의 Vwinding' 전압의 전압 레벨인 VT7 전압이 일정한 경우 에, 본 발명의 실시예에 따른 피드백 신호 생성부(500)가 생성하는 피드백 신호(Vfb)를 도시한 도면이다.
도 11에 도시한 바와 같이, 본 발명의 실시예에 따른 피드백 신호 생성부(500)가 생성하는 피드백 신호(Vfb)는 T7 시점의 Vwinding' 전압인 VT7전압에 샘플링 신호 간의 전압차의 평균값인 (Vdiff2 - Vdiff1)/2 전압을 더한 전압인 Vavg전압에 근사한 값을 갖는다. 즉, 도 7에 나타낸 것과는 달리, T7 시점의 Vwinding' 전압의 전압 레벨인 VT7 전압이 일정할 때에, 피드백 신호(Vfb)는 그 변화의 폭이 매우 좁고, Vavg전압에 거의 근사한 전압 레벨을 유지한다. 이로 인해, 본 발명의 실시예에 따른 SMPS는 출력부(도 1의 200)의 커패시터(C1)의 양단에 인가되는 출력 전압(Vo)이 일정하게 유지됨에도 불구하고, 피드백 신호(Vfb)가 변하게 되어 스위칭 트랜지스터(Qsw)의 턴오프 시점이 가변되는 오동작을 방지할 수 있다.
이상 설명한 본 발명의 실시예에 따른 피드백 신호 생성 방법은 도 1에 도시한 것과는 다른 형태의 절연형 SMPS는 물론, 비절연형 SMPS에도 폭 넓게 적용될 수 있다. 이하, 도 12를 참조하여 본 발명의 피드백 신호 생성 방법이 적용되는 비절연형 SMPS의 구조를 설명한다.
도 12는 본 발명의 실시예에 따른 비절연형 SMPS의 전체 구성을 도시한 도면이다.
도 12에 도시한 본 발명의 실시예에 따른 비절연형(Non-Isolated) SMPS는 제어부(610), 출력부(620), 전압 분배부(630), 바이어스 전압 공급부(640)를 포함한 다.
제어부(610)는 하나의 IC로 구현될 수 있으며, 드레인 단자(D), 소스 단자(S), 바이패스 단자(BP) 및 피드백 단자(FB)의 네 개의 입력 단자를 포함한다.
드레인 단자(D)는 비절연형 SMPS의 입력전압(Vin)이 입력되는 단자이다. 소스 단자(S)는 스위칭 트랜지스터(616)의 온/오프에 따른 출력 신호를 출력부(620) 및 바이어스 전압 공급부(640)로 출력한다. 바이패스 단자(BP)는 바이어스 전압 공급부(640)에 연결되어 스위칭 제어부(614)의 구동 전압(Vcc)을 수신하는 단자이다. 피드백 단자(FB)는 전압 분배부(630)로부터 입력되는 Vwinding 전압의 수신을 위한 단자이다.
제어부(610)는 피드백 신호 생성부(612), 스위칭 제어부(614) 및 스위칭 트랜지스터(616) 및 바이어스 전압 생성부(618)를 포함한다.
피드백 신호 생성부(612)는 피드백 단자(FB)를 통해 수신되는 Vwinding 전압 및 스위칭 트랜지스터(616)의 게이트 제어신호(VGS)를 입력받아 피드백 신호(Vfb)를 생성하고, 이를 스위칭 제어부(614)로 전달한다.
스위칭 제어부(614)는 바이패스 단자(BP)를 통해 수신되는 바이어스 전압 및 피드백 신호 생성부(612)의 출력신호인 피드백 신호(Vfb)를 입력받아 스위칭 제어신호(VGS)를 생성하여 스위칭 트랜지스터(616)의 온/오프를 제어한다. 스위칭 제어부(614)는 바이패스 단자(BP)를 통해 커패시터(C1)으로부터 입력되는 Vcc 전압이 설정된 전압 이상인 경우에만 구동된다.
스위칭 트랜지스터(616)는 제어부(610)의 드레인 단자(D)와 연결된 드레인을 통해 입력전압(Vin)을 수신하고, 게이트를 통해 입력되는 스위칭 제어신호(VGS)에 따라 온/오프 구동되어 소스 단자(S)을 통해 신호를 출력한다.
바이어스 전압 생성부(618)는 드레인 단자(D)와 연결되어 스위칭 트랜지스터(616)가 오프되어 있는 동안 드레인 단자(D)를 통해 입력되는 입력전압(Vin)에 의해 구동되어 바이패스 단자(BP)에 연결된 커패시터(C1)를 충전시킨다.
출력부(620)는 제어부(610)의 소스 단자(S)에 캐소드가 연결되는 다이오드(D1), 일단이 다이오드(D1)의 캐소드에 연결되는 인덕터(L1), 일단이 인덕터(L1)의 타단에 연결되고, 타단이 다이오드(D1)의 애노드와 연결되는 커패시터(C2)를 포함한다. 여기서, 커패시터(C2)에 인가되는 전압이 출력전압(Vo)이다.
한편, 다이오드(D1)는 프리휠링 경로(Freewheeling Path)를 형성하기 위한 것으로, 제어부(610)의 스위칭 트랜지스터(616)가 오프되더라도 커패시터(C2) 및 다이오드(D1)를 경유하는 경로를 통해 인덕터(L1)로 전류를 흘려주기 위한 것이다.
전압 분배부(630)는 일단이 출력부(620)에 포함되는 인덕터(L1)의 타단에 연결되는 저항(R1), 일단이 저항(R1)의 타단에 연결되고, 타단이 인덕터(L1)의 일단에 연결되는 저항(R2)를 포함한다.
전압 분배부(630)는 출력부(620)에 포함되는 인덕터(L1)의 양단에 인가되는 전압을 저항(R1)과 저항(R2)으로 분배하여 일정 수준 강압된 전압을 Vwinding 전압으로 제어부(610)의 피드백 단자(PB)로 전달한다.
바이어스 전압 공급부(640)는 일단이 제어부(610)의 소스 단자(S)에 연결되고, 타단이 바이패스 단자(BP)에 연결되는 커패시터(C1)를 포함한다.
여기에서, 제어부(610)에 포함되는 피드백 신호 생성부(612)는 도 2로 나타낸 것과 동일하고, 스위칭 트랜지스터(Qsw)의 온/오프에 따른 신호 파형도 도 3에 도시한 신호 파형과 동일하다.
상술한 본 발명의 실시예에 따른 비절연형 SMPS는 벅 다이렉트(Buck-Direct) 피드백 컨버터 또는 벅 부스트 다이렉트(Buck Boost-Direct) 컨버터와 유사한 구조로, 피드백 루프(Feedback Loop)를 형성하기 위해 이용되는 광 커플러 또는 정전류 LED 드라이버와 같이 가격이 비싸고, 면적이 큰 소자를 사용하지 않는다. 또한, 본 발명의 실시예에 따른 비절연형 SMPS는 벅 다이렉트(Buck-Direct) 피드백 컨버터 또는 벅 부스트 다이렉트(Buck Boost-Direct) 컨버터와는 달리 출력부(620)의 인덕터(L1) 양단에 인가되는 전압을 직접 전압 분배하여 제어부(610)의 피드백 신호 생성부(612)로 전달하고, 이를 이용하여 스위칭 트랜지스터(Qsw)를 제어함으로써 출력부(620)의 직류 출력 전압을 더욱 정확하게 검출할 수 있다.
도 13은 본 발명의 실시예에 따라 피드백 신호 생성부로부터 출력되는 피드백 신호의 실측 파형을 도시한 도면이다.
도 13에 도시한 바와 같이, 본 발명의 실시예에 따른 SMPS의 피드백 신호 생성부(도 1의 500 및 도 12의 612)로부터 출력되는 피드백 신호(Vfb)는 도 11에 나타낸 T7 시점의 Vwinding' 전압인 VT7 전압과 거의 근사한 전압 레벨을 갖는다. 이는 VT7 전압과 Vavg전압 간의 전압차가 매우 작기 때문이다.
한편, 본 발명의 실시예에 따른 스위칭 제어부(도 1의 400 및 도 12의 614)는 센싱 전압(Vsense)을 (Vdiff2 - Vdiff1)/2 전압만큼 상승시키는 센싱 전압 변환부(미도시함)를 포함할 수 있다. 이는, 본 발명의 실시예에 따른 스위칭 제어부(도 1의 400 및 도 12의 614)가 센싱 전압 변환부의 출력 신호와 피드백 신호(Vfb)를 비교하여 펄스폭 변조(Pulse Width Modulation) 신호를 생성하도록 함으로써 VT7 전압과 Vavg전압 간의 전압차를 보상하여 스위칭 트랜지스터(Qsw)의 턴오프 시점을 보다 정밀하게 조절하기 위한 것이다.
상술한 본 발명의 실시예에 따른 SMPS는 출력부(도 1의 200 및 도 12의 620)의 직류 출력 전압을 정확하게 검출할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명의 특징에 따르면, 절연형 SMPS에 포함되는 트랜스포머의 2차측(L3)에 인가되는 전압과 게이트 제어 신호를 이용하여 출력 전압을 감지하고, 이를 통해 스위칭 트랜지스터의 듀티(Duty) 또는 온 타임(On-Time)을 제어함으로써, 출력부의 전압 또는 전류를 트랜스포머의 1차측(L1)에 전달하는 피드백 루프(Feedback Loop)를 형성하기 위해 필요한 광 커플러 또는 션트 레귤레이터와 같이 가격이 비싸고, 면적이 큰 소자를 이용할 필요가 없어 집적도가 높고, 가격이 저렴한 SMPS를 구현할 수 있다.
또한, 비절연형 SMPS에 포함되는 출력부(620)의 인덕터(L1) 양단에 인가되는 전압을 직접 전압 분배하여 제어부(610)의 피드백 신호 생성부(612)로 전달하고, 이를 이용하여 스위칭 트랜지스터(Qsw)를 제어함으로써 출력부(620)의 직류 출력 전압을 더욱 정확하게 검출할 수 있다.

Claims (40)

  1. 입력 직류 전압을 변환하는 트랜스포머의 1차측 제1 코일에 커플링되는 스위치를 포함하며, 상기 스위치의 동작에 따라 상기 트랜스포머의 2차측 제2 코일 및 제3 코일에 전력을 공급하는 전력 공급부;
    상기 트랜스포머의 2차측 제3 코일에 발생되는 제1 전압에 대응하는 피드백 전압 및 상기 스위치에 흐르는 전류에 대응하는 감지 신호를 입력받아, 상기 스위치의 온/오프를 제어하는 스위칭 제어부; 및
    상기 제1 전압과 상기 스위칭 제어신호를 입력받고, 제1 펄스열을 이용하여 상기 제1 전압을 샘플링하며, 상기 제1 펄스열에 포함되는 제1 펄스에 의해 샘플링되는 상기 제1 전압의 레벨에 대응하여 상기 피드백 전압을 생성하는 피드백 신호 생성부를 포함하고,
    상기 제1 전압이 샘플링되는 제1 기간에서 상기 제1 펄스열이 토글링되는 시점이 변동되어, 상기 제1 전압을 샘플링하는 시점이 가변되는 스위칭 모드 파워 서플라이.
  2. 직류 전압을 변환하여 출력 직류 전압을 생성하는 스위칭 모드 파워 서플라이에 있어서,
    상기 직류 전압의 입력단에 제1단이 연결되는 스위치를 포함하고, 상기 출력 직류 전압에 대응하는 제1 전압의 전압 레벨에 따라 상기 스위치의 구동을 제어하 는 제어부;
    일단이 상기 스위치의 제2단에 연결되는 인덕터, 일단이 상기 인덕터의 타단에 연결되는 커패시터 및 애노드가 상기 커패시터의 타단에 연결되고 캐소드가 상기 인덕터의 일단에 연결되는 다이오드를 포함하고, 상기 스위치의 온/오프에 따라 상기 출력 직류 전압을 생성하는 출력부; 및
    상기 인덕터의 양단에 인가되는 전압을 분배하여 상기 제1 전압을 생성하는 전압 분배부를 포함하고,
    상기 제어부는,
    상기 제1 전압에 대응하는 피드백 전압을 입력 받아, 상기 스위치의 온/오프를 제어하는 스위칭 제어부; 및
    상기 제1 전압과 상기 스위칭 제어신호를 입력받고, 제1 펄스열을 이용하여 상기 제1 전압을 샘플링하며, 상기 제1 펄스열에 포함되는 제1 펄스에 의해 샘플링되는 상기 제1 전압의 레벨에 대응하여 상기 피드백 전압을 생성하는 피드백 신호 생성부를 포함하고,
    상기 제1 전압이 샘플링되는 제1 기간에서 상기 제1 펄스열이 토글링되는 시점이 변동되어, 상기 제1 전압을 샘플링하는 시점이 가변되는 스위칭 모드 파워 서플라이.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 전압의 레벨을 샘플링하는 시점은 지속적으로 가변되는 스위칭 모 드 파워 서플라이.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 펄스열이 토글링되는 시점은 불규칙하게 변동되는 스위칭 모드 파워 서플라이.
  5. 제4항에 있어서,
    상기 피드백 신호 생성부는,
    상기 제1 펄스열을 포함하는 둘 이상의 펄스열을 이용하여 상기 제1 전압을 샘플링하고,
    상기 제1 펄스는 상기 둘 이상의 펄스열 각각에 포함되는 복수의 펄스 중 상기 제1 기간 내에서 상기 제1 기간이 종료되는 시점에 가장 인접한 펄스의 직전 펄스인 스위칭 모드 파워 서플라이.
  6. 제5항에 있어서,
    상기 둘 이상의 펄스열은 각기 서로 다른 타이밍으로 토글링하는 스위칭 모드 파워 서플라이.
  7. 제6항에 있어서,
    상기 둘 이상의 펄스열 각각의 토글링 시점이 모두 변동되는 스위칭 모드 파 워 서플라이.
  8. 제7항에 있어서,
    상기 둘 이상의 펄스열 각각의 토글링 시점은 불규칙하게 변동되는 스위칭 모드 파워 서플라이.
  9. 제8항에 있어서,
    상기 둘 이상의 펄스열 각각의 토글링 시점은 지속적으로 변하는 스위칭 모드 파워 서플라이.
  10. 제9항에 있어서,
    상기 피드백 신호 생성부는,
    각각 제1단 및 제2단으로 입력되는 기준 전압과 상기 제1 전압을 비교하고, 상기 비교 결과 상기 기준 전압이 상기 제1 전압보다 높으면 제1 레벨이고, 상기 기준 전압이 상기 제1 전압보다 낮으면 제2 레벨인 제1 신호를 출력하는 비교기;
    상기 스위치의 온/오프를 제어하는 스위칭 제어신호를 랜덤하게 지연시킨 후, 위상을 반전시켜 생성되는 제2 신호를 출력하는 신호 지연부;
    상기 제2 신호가 제3 레벨에서 제4 레벨로 변경되는 제1 시점에 대응하는 제2 기간 동안 제5 레벨을 유지하고, 그 외의 기간에는 제6 레벨인 제3 신호를 출력하는 펄스 변환부;
    상기 제1 신호와 상기 제3 신호를 각각 제3단 및 제4단으로 입력받고, 상기 제1 신호가 상기 제2 레벨을 유지하는 동안 상기 제3 신호가 상기 제5 레벨로 변경되는 제2 시점 및 상기 제2 시점 이후, 상기 제3 신호가 상기 제6 레벨을 유지하는 동안 상기 제1 신호가 최초로 상기 제1 레벨로 변경되는 제3 시점에 직전 상태의 출력 신호를 반전시켜 출력하는 제1 논리 연산부;
    상기 둘 이상의 펄스열을 생성하는 펄스열 생성부;
    상기 제2 시점에서 상기 제3 시점까지의 기간에, 상기 복수의 펄스로 각각 샘플링되는 상기 제1 전압의 레벨을 저장하는 샘플링부; 및
    상기 복수의 펄스로 각각 샘플링되는 상기 제1 전압의 전압 레벨 중 상기 제1 펄스로 샘플링되는 상기 제1 전압의 레벨을 상기 스위칭 제어부로 출력시키는 샘플링 신호 출력 제어부;
    를 포함하는 스위칭 모드 파워 서플라이.
  11. 제10항에 있어서,
    상기 제1 기간은 상기 제2 시점에서 상기 제3 시점까지의 기간인 스위칭 모드 파워 서플라이.
  12. 제10항에 있어서,
    상기 기준 전압은 접지 전압인 스위칭 모드 파워 서플라이.
  13. 제10항에 있어서,
    상기 신호 지연부는,
    상기 스위칭 제어신호를 랜덤하게 지연시키는 가변 지연부;
    상기 가변 지연부의 출력 신호를 설정된 제3 기간 동안 지연시키는 고정 지연부; 및
    상기 고정 지연부의 출력 신호를 위상 반전시켜 생성되는 상기 제2 신호를 출력하는 인버터;
    를 포함하는 스위칭 모드 파워 서플라이.
  14. 제13항에 있어서,
    상기 가변 지연부는,
    복수의 펄스를 포함하는 펄스열을 출력하는 펄스열 생성기;
    N 개의 비트의 비트값을 저장하고, 상기 펄스열 생성기로부터 입력되는 펄스열이 제7 레벨이 될 때마다 상기 비트값을 증가시켜 상기 N 개의 비트의 비트값이 모두 제8 레벨인 때에 제9 레벨인 제4 신호를 출력하는 N 비트 카운터; 및
    상기 제4 신호가 상기 제9 레벨이 될 때마다 상기 스위칭 제어신호를 샘플링하여 출력하고, 상기 제4 신호가 제10 레벨이면 이전 출력 신호를 그대로 출력하는 제2 논리 연산부;
    를 포함하는 스위칭 모드 파워 서플라이.
  15. 제14항에 있어서,
    상기 고정 지연부는,
    상기 제4 신호가 상기 제9 레벨이 될 때마다 상기 제2 논리 연산부의 출력 신호를 샘플링하여 출력하고, 상기 제4 신호가 상기 제10 레벨이면 이전 출력 신호를 그대로 출력하는 하나 이상의 제3 논리 연산부를 포함하는 스위칭 모드 파워 서플라이.
  16. 제10항에 있어서,
    상기 펄스열 생성부는 상기 둘 이상의 펄스열 각각을 생성하는 둘 이상의 펄스열 생성기를 포함하고,
    상기 둘 이상의 펄스열 생성기는 상기 제1 시점에 동시에 리셋되어 상기 둘 이상의 펄스열 각각의 생성을 재시작하는 스위칭 모드 파워 서플라이.
  17. 제16항에 있어서,
    상기 샘플링부는,
    상기 제1 논리 연산부의 출력 신호 및 상기 둘 이상의 펄스열 중 하나를 입력받아, 논리곱 연산을 수행하는 둘 이상의 제2 논리 연산부; 및
    상기 제2 논리 연산부의 출력 신호가 제7 레벨이 될 때마다 상기 제1 전압의 전압 레벨을 샘플링하여 출력하고, 상기 제2 논리 연산부의 출력 신호가 제8 레벨이면 이전 출력 신호를 그대로 출력하는 둘 이상의 제1 래치를 포함하고,
    상기 제2 논리 연산부 및 상기 제1 래치의 개수는 각각 상기 펄스열 생성기의 개수와 동일한 스위칭 모드 파워 서플라이.
  18. 제17항에 있어서,
    상기 피드백 신호 생성부는,
    일단이 상기 샘플링 신호 출력 제어부의 제어에 따라 상기 둘 이상의 제1 래치 중 하나의 출력단에 선택적으로 연결되는 스위치; 및
    상기 스위치의 타단에 연결되어 상기 스위치를 통해 입력되는 상기 제1 전압의 전압 레벨을 상기 스위칭 제어부로 출력하는 샘플링 신호 출력부;
    를 더 포함하는 스위칭 모드 파워 서플라이.
  19. 제18항에 있어서,
    상기 샘플링 신호 출력부는,
    상기 샘플링 신호 출력 제어부로부터 인가되는 구동 제어신호가 제9 레벨이면 이전 출력 신호를 그대로 출력하고, 상기 구동 제어신호가 제10 레벨이 될 때마다 상기 스위치를 통해 입력되는 상기 제1 전압의 전압 레벨을 샘플링하여 출력하는 제2 래치; 및
    상기 제2 래치의 출력 신호를 필터링하여 출력하는 로우 패스 필터(Low Pass Filter);
    를 포함하는 스위칭 모드 파워 서플라이.
  20. 제19항에 있어서,
    상기 샘플링 신호 출력 제어부는,
    상기 펄스열 생성기의 개수와 동일한 개수로 형성되는 둘 이상의 펄스열 입력단을 포함하고, 상기 둘 이상의 펄스열 각각을 서로 다른 펄스열 입력단을 통해 수신하는 스위칭 모드 파워 서플라이.
  21. 제20항에 있어서,
    상기 샘플링 신호 출력 제어부는,
    상기 둘 이상의 펄스열 생성기 각각에 상기 둘 이상의 펄스열 입력단 각각을 대응시키는 제1 대응 정보 및 상기 둘 이상의 펄스열 생성기 각각에 상기 둘 이상의 제1 래치 각각을 대응시키는 제2 대응 정보를 저장하고,
    상기 샘플링 기간에, 상기 둘 이상의 펄스열에 포함되는 복수의 펄스 중 상기 둘 이상의 펄스열 입력단을 통해 최초로 입력되는 펄스의 입력 순서를 저장하며,
    상기 제3 시점에, 저장된 상기 입력 순서를 기반으로 상기 스위치를 제어하여 상기 둘 이상의 제1 래치 중 상기 제1 펄스에 대응되는 제1 래치의 출력단에 상기 스위치의 일단을 연결시키는 스위칭 모드 파워 서플라이.
  22. 제21항에 있어서,
    상기 샘플링 신호 출력 제어부는,
    상기 제3 시점에, 상기 구동 제어 신호를 상기 제10 레벨로 변경시키는 스위칭 모드 파워 서플라이.
  23. 제22항에 있어서,
    상기 제9 레벨은 로우 레벨이고, 상기 제10 레벨은 하이 레벨인 스위칭 모드 파워 서플라이.
  24. 제1항에 있어서,
    상기 스위칭 트랜지스터, 상기 스위칭 제어부 및 상기 피드백 신호 생성부는 하나의 칩으로 형성되는 스위칭 모드 파워 서플라이.
  25. 제1항에 있어서,
    상기 스위칭 제어부 및 상기 피드백 신호 생성부를 하나의 칩으로 형성하고, 상기 스위칭 트랜지스터를 별도의 칩으로 형성하는 스위칭 모드 파워 서플라이.
  26. 제15항에 있어서,
    상기 제1 레벨, 제3 레벨, 제5 레벨 및 제10 레벨은 로우 레벨이고, 상기 제2 레벨, 제4 레벨, 제6 레벨, 제7 레벨, 제8 레벨 및 제9 레벨은 하이 레벨인 스위 칭 모드 파워 서플라이.
  27. 제17항에 있어서,
    상기 제1 레벨, 제3 레벨, 제5 레벨 및 제8 레벨은 로우 레벨이고, 상기 제2 레벨, 제4 레벨, 제6 레벨 및 제7 레벨은 하이 레벨인 스위칭 모드 파워 서플라이.
  28. 스위치의 동작에 따라 입력 전압을 변환하여 출력 전압을 생성하는 스위칭 모드 파워 서플라이의 구동 방법에 있어서,
    상기 출력 전압에 대응되는 제1 전압을 생성하는 단계;
    제1 기간동안, 제1 펄스열에 포함되어 있는 제1 펄스를 이용하여 상기 제1 전압을 샘플링하는 단계; 및
    상기 샘플링된 상기 제1 전압의 레벨에 대응하여, 상기 스위치의 온/오프를 제어하는 단계를 포함하며,
    상기 제1 기간에서 상기 제1 펄스열이 토글링되는 시점을 변동시켜, 상기 제1 전압의 레벨을 샘플링하는 시점을 가변시키는 스위칭 모드 파워 서플라이의 구동 방법.
  29. 제28항에 있어서,
    상기 제1 전압의 전압 레벨을 샘플링하는 시점을 지속적으로 가변시키는 스위칭 모드 파워 서플라이의 구동 방법.
  30. 제28항에 있어서,
    상기 제1 펄스열이 토글링되는 시점은 불규칙하게 변동되는 스위칭 모드 파워 서플라이의 구동 방법.
  31. 제30 항에 있어서,
    상기 제1 전압을 샘플링하는 단계에서,
    상기 제1 펄스열을 포함하는 둘 이상의 펄스열을 이용하여 상기 제1 전압을 샘플링하며,
    상기 제1 펄스는,
    상기 둘 이상의 펄스열 각각에 포함되는 복수의 펄스 중 상기 제1 기간 내에서 상기 제1 기간이 종료되는 시점에 가장 인접한 펄스의 직전 펄스인 스위칭 모드 파워 서플라이의 구동 방법.
  32. 제31항에 있어서,
    상기 둘 이상의 펄스열을 각기 서로 다른 타이밍으로 토글링시키는 스위칭 모드 파워 서플라이의 구동 방법.
  33. 제32항에 있어서,
    상기 둘 이상의 펄스열 각각의 토글링 시점을 모두 변동시키는 스위칭 모드 파워 서플라이의 구동 방법.
  34. 제33항에 있어서,
    상기 둘 이상의 펄스열 각각의 토글링 시점은 불규칙하게 변동되는 스위칭 모드 파워 서플라이의 구동 방법.
  35. 제34항에 있어서,
    상기 둘 이상의 펄스열 각각의 토글링 시점은 지속적으로 변하는 스위칭 모드 파워 서플라이의 구동 방법.
  36. 제35항에 있어서,
    상기 제1 기간은,
    상기 스위치의 온/오프를 제어하는 제어 신호가 제1 레벨에서 제2 레벨로 바뀌는 제1 시점에 대응하는 제2 기간 동안 제3 레벨을 유지하고 그 외의 구간에서는 제4 레벨인 제1 신호 및 상기 제1 전압을 기준 전압과 비교하여 출력되는 제2 신호를 논리 연산하여 설정되는 스위칭 모드 파워 서플라이의 구동 방법.
  37. 제36항에 있어서,
    상기 제2 신호는,
    상기 비교 결과, 상기 제1 전압이 상기 기준 전압보다 크면 제5 레벨이고, 상기 제1 전압이 상기 기준 전압보다 작으면 제6 레벨인 스위칭 모드 파워 서플라이의 구동 방법.
  38. 제37항에 있어서,
    상기 제1 기간은,
    상기 제2 신호가 상기 제1 레벨을 유지하는 동안 상기 제1 신호가 상기 제3 레벨로 변경되는 제2 시점에 시작되고, 상기 제2 시점 이후 상기 제2 신호가 최초로 상기 제6 레벨로 변경되는 제3 시점에 종료되는 스위칭 모드 파워 서플라이의 구동 방법.
  39. 제38항에 있어서,
    상기 제2 시점을 지속적으로 가변시키는 스위칭 모드 파워 서플라이의 구동 방법.
  40. 제38항에 있어서,
    상기 제1 레벨, 제4 레벨 및 제5 레벨은 하이레벨이고, 상기 제2 레벨, 제3 레벨 및 제6 레벨은 로우 레벨인 스위칭 모드 파워 서플라이의 구동 방법.
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