KR101311358B1 - Logic circuit having transistors of the same type and related application circuits - Google Patents

Logic circuit having transistors of the same type and related application circuits Download PDF

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Abstract

단일형 트랜지스터를 포함하는 논리 회로에 있어서, 제1 논리 유닛, 상기 제1 논리 유닛과 동일한 제2 논리 유닛, 상기 제1 논리 유닛의 출력단상의 전압을 변화시키기 위한 승강압 유닛, 상기 제2 논리 유닛의 출력단과 상기 승강압 유닛의 출력단 사이에 연결되는 저항 유닛, 및 전체 진폭 버퍼를 포함한다. 상기 전체 진폭 버퍼의 제1 전원단은 상기 제1 논리 유닛의 전원단에 연결되고, 제2 전원단은 제2 전압원에 연결되며, 입력단은 상기 제1 논리 유닛의 입력단에 연결되며, 제어단은 상기 저항 유닛의 출력단에 연결되어, 전체 논리 진폭 신호를 발생시킨다. 상기 전체 진폭 버퍼에 포함된 트랜지스터는 제1 논리 유닛에 포함된 트랜지스터와 동일한 형태를 가진다.A logic circuit comprising a single transistor, comprising: a first logic unit, a second logic unit identical to the first logic unit, a step-up unit for changing a voltage on an output terminal of the first logic unit, and the second logic unit And a resistance unit connected between the output end of the step-up unit and the output end of the step-up unit, and an overall amplitude buffer. A first power supply terminal of the full amplitude buffer is connected to a power supply terminal of the first logic unit, a second power supply terminal is connected to a second voltage source, an input terminal is connected to an input terminal of the first logic unit, and a control terminal is It is connected to the output of the resistor unit to generate a full logic amplitude signal. The transistor included in the full amplitude buffer has the same shape as the transistor included in the first logic unit.

Description

단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한 회로{LOGIC CIRCUIT HAVING TRANSISTORS OF THE SAME TYPE AND RELATED APPLICATION CIRCUITS}Logic circuit including a single transistor and a circuit using the same {{CICCULAR HAVING TRANSISTORS OF THE SAME TYPE AND RELATED APPLICATION CIRCUITS]

도 1은 단일형 트랜지스터를 포함하는 종래의 논리 회로를 보여주는 회로도이다.1 is a circuit diagram illustrating a conventional logic circuit including a single transistor.

도 2는 도 1에 도시된 논리 회로의 등가 회로도이다.FIG. 2 is an equivalent circuit diagram of the logic circuit shown in FIG. 1.

도 3은 도 1에 도시된 논리 회로의 파형도이다.FIG. 3 is a waveform diagram of the logic circuit shown in FIG. 1.

도 4는 다른 하나의 종래의 논리 회로를 보여주는 회로도이다.4 is a circuit diagram showing another conventional logic circuit.

도 5 및 도 6은 도 4에 도시된 논리 회로의 등가 회로도이다.5 and 6 are equivalent circuit diagrams of the logic circuit shown in FIG.

도 7은 도 4에 도시된 논리 회로의 파형도이다.FIG. 7 is a waveform diagram of the logic circuit shown in FIG. 4.

도 8은 단일형 트랜지스터를 포함하는 종래의 낸드 게이트를 보여주는 회로도이다.8 is a circuit diagram illustrating a conventional NAND gate including a single transistor.

도 9는 도 8에 도시된 낸드 게이트의 파형도이다.FIG. 9 is a waveform diagram of the NAND gate shown in FIG. 8.

도 10는 본 발명에 따른 제1 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.Fig. 10 is a circuit diagram of a logic circuit including the single transistor of the first embodiment according to the present invention.

도 11는 도 10에 도시된 논리 회로의 파형도이다.FIG. 11 is a waveform diagram of the logic circuit shown in FIG. 10.

도 12는 본 발명에 따른 제2 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.12 is a circuit diagram of a logic circuit including the single transistor of the second embodiment according to the present invention.

도 13는 본 발명에 따른 제3 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.13 is a circuit diagram of a logic circuit including the single transistor of the third embodiment according to the present invention.

도 14는 도 13에 도시된 논리 회로의 파형도이다.FIG. 14 is a waveform diagram of the logic circuit shown in FIG. 13.

도 15는 본 발명에 따른 제4 실시예의 단일형 트랜지스터를 포함한 논리 회로의 회로도이다.Fig. 15 is a circuit diagram of a logic circuit including the single transistor of the fourth embodiment according to the present invention.

도 16는 도 15에 도시된 논리 회로의 파형도이다.FIG. 16 is a waveform diagram of the logic circuit shown in FIG. 15.

도 17은 본 발명에 따른 제5 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.17 is a circuit diagram of a logic circuit including the single transistor of the fifth embodiment according to the present invention.

도 18는 다수 레벨의 도 10에 도시된 논리 회로를 포함하는 버퍼 회로도이다.FIG. 18 is a buffer circuit diagram including the logic circuit shown in FIG. 10 at multiple levels.

도 19는 도 10에 도시된 논리 회로를 포함하는 버퍼 회로도이다.FIG. 19 is a buffer circuit diagram including the logic circuit shown in FIG. 10.

본 발명은 논리 회로에 관한 것으로, 특히 단일형 트랜지스터를 포함하는 논리 회로 및 이를 이용한 회로에 관한 것이다.The present invention relates to logic circuits, and more particularly, to a logic circuit including a single transistor and a circuit using the same.

도 1 내지 도 2를 참조하면, 도 1은 단일형 트랜지스터를 포함하는 종래의 논리 회로(10)의 회로도이고, 도 2는 논리 회로(10)의 등가 회로를 보여주는 도면이다. 논리 회로(10)는 제1 P형 MOS 트랜지스터(이하 PMOST)(12)와, 제1 PMOST(12)에 직렬 연결된 제2 PMOST(14)와, 제1 PMOST(12) 및 제2 PMOST(14)에 연결된 출력 콘덴서(16)를 포함한다. 논리 회로(10)는 하나의 인버터(inverter)이다.1 and 2, FIG. 1 is a circuit diagram of a conventional logic circuit 10 including a single transistor, and FIG. 2 is a diagram showing an equivalent circuit of the logic circuit 10. The logic circuit 10 includes a first P-type MOS transistor (hereinafter referred to as PMOST) 12, a second PMOST 14 connected in series with the first PMOST 12, a first PMOST 12 and a second PMOST 14. ) And an output capacitor (16) connected thereto. The logic circuit 10 is one inverter.

논리 회로(10)의 동작 과정은 다음과 같다. 도 3을 참조하면, 도 3은 논리 회로(10)의 파형도이다. 논리 회로(10)의 입력단(IN)에 인가되는 입력 전압(Vin)이 논리 저전압(logic low)(LOW)인 경우에, 논리 회로(10)의 출력단(OUT)상의 출력 전압(Vout)은 VDD*R2/(R1+R2)와 같게 된다. 여기에서 R1은 제1 PMOST(12)의 동작 저항(operation impedance)이고, R2는 제2 PMOST(14)의 동작 저항이다，등가 면에서, 제1 PMOST(12) 및 제2 PMOST(14)는 공통으로 하나의 분압 회로(voltage divider)를 구성한다. 다른 한 측면에서, 입력 전압(Vin)이 논리 고전압(logic high)(HIGH)인 경우에, 출력 전압(Vout)은 Vth와 같게 된다. 여기에서, Vth는 제2 PMOST(14)의 임계 전압(threshold voltage)이다.The operation process of the logic circuit 10 is as follows. Referring to FIG. 3, FIG. 3 is a waveform diagram of the logic circuit 10. When the input voltage Vin applied to the input terminal IN of the logic circuit 10 is a logic low LOW, the output voltage Vout on the output terminal OUT of the logic circuit 10 is VDD. Same as * R2 / (R1 + R2). Where R1 is an operating impedance of the first PMOST 12 and R2 is an operating resistance of the second PMOST 14. In an equivalent aspect, the first PMOST 12 and the second PMOST 14 are Commonly, one voltage divider is formed. In another aspect, when the input voltage Vin is a logic high voltage HIGH, the output voltage Vout becomes equal to Vth. Here, Vth is the threshold voltage of the second PMOST 14.

논리 회로(10)가 등가 면에서 하나의 분압 회로를 구성하므로, 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 출력 전압(Vout)으로 하여금 가능한 VDD(이상적인 고수준값)에 도달하도록 하기 위해서는 제1 PMOST(12)의 동작 저항(R1)을 제2 PMOST(14)의 동작 저항(R2)보다 훨씬 작은 값을 취하도록 해야 한다. 즉, 제1 PMOST(12)의 가로 세로비(breadth length ratio)(W/L)1은 제2 PMOST(14)의 가로 세로비(W/L)2보다 훨씬 커야 한다. 이렇게 되면 논리 회로(10)의 크기는 상당히 크게 된다.Since the logic circuit 10 constitutes one voltage divider circuit in an equivalent aspect, in order to cause the output voltage Vout to reach a possible high VDD (ideal high level value) when the input voltage Vin is a logic low voltage LOW. The operating resistance R1 of the first PMOST 12 should be taken to be much smaller than the operating resistance R2 of the second PMOST 14. That is, the breadth length ratio (W / L) 1 of the first PMOST 12 should be much greater than the aspect ratio (W / L) 2 of the second PMOST 14. This makes the size of the logic circuit 10 quite large.

또한, 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에, 논리 회로(10)의 출력 전압(Vout)은 Vt와 같게 되는데 이는 영보다 큰 값이다(이상적인 저수준값). 이러 한 출력 전압(Vout)은 논리 회로(10) 이후의 기타 논리 회로를 정확하게 구동시키는데 어려움을 조성하게 된다.In addition, when the input voltage Vin is a logic high voltage HIGH, the output voltage Vout of the logic circuit 10 becomes equal to Vt, which is greater than zero (ideal low level value). This output voltage Vout creates a difficulty in driving other logic circuits after the logic circuit 10 correctly.

마지막으로, 입력 전압(Vin)이 논리 저전압(LOW)인 경우에, 논리 회로(10)의 제1 PMOST(12) 및 제2 PMOST(14)간에는 연속적으로 직류 전류가 흐르게 된다. 즉, 논리 회로(10)는 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 상당한 전기 에너지를 소모하게 된다.Finally, when the input voltage Vin is a logic low voltage LOW, a direct current flows continuously between the first PMOST 12 and the second PMOST 14 of the logic circuit 10. That is, the logic circuit 10 consumes considerable electrical energy when the input voltage Vin is a logic low voltage LOW.

도 4 내지 도 7을 참조하면, 도 4는 다른 하나의 종래의 논리 회로(20)의 회로도이고, 도 5는 논리 회로(20)의 입력단(IN)상의 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 논리 회로(20)의 등가 회로를 보여주는 도면이다. 도 6은 논리 회로(20)의 입력단(IN)상의 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 논리 회로(20)의 등가회로를 보여주는 도면이고, 도 7은 논리 회로(20)의 파형도이다. 이 논리 회로(20) 역시 하나의 인버터이다.4 to 7, FIG. 4 is a circuit diagram of another conventional logic circuit 20, and FIG. 5 shows that an input voltage Vin on an input terminal IN of the logic circuit 20 is a logic low voltage LOW. Is an equivalent circuit diagram of the logic circuit 20. FIG. 6 shows an equivalent circuit of the logic circuit 20 when the input voltage Vin on the input terminal IN of the logic circuit 20 is a logic high voltage HIGH. FIG. 7 shows an equivalent circuit of the logic circuit 20. It is a waveform diagram. This logic circuit 20 is also one inverter.

논리 회로(10)가 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 상기 이상적인 저수준값을 출력할 수 없는 단점을 해결하기 위해, 논리 회로(20)는 제1 PMOST(12), 제2 PMOST(14) 및 출력 콘덴서(16)를 포함하는 외에, 제3 PMOST(22) 및 커플링 콘덴서(26)를 더 포함한다.In order to solve the disadvantage that the logic circuit 10 cannot output the ideal low level value when the input voltage Vin is a logic high voltage HIGH, the logic circuit 20 is configured to include the first PMOST 12 and the second PM. In addition to including the PMOST 14 and the output capacitor 16, a third PMOST 22 and a coupling capacitor 26 are further included.

논리 회로(20)의 입력 전압(Vin)이 논리 저전압(LOW)인 경우에, 논리 회로(10)의 출력 전압(Vout) 역시 VDD*R2/(R1+R2)와 같게 된다. 이 경우, 도 5와 같이 커플링 콘덴서(26)의 제1 단자(24)상의 전압 역시 VDD*R2/(R1+R2)와 같게 되며, 커플링 콘덴서(26)의 제2 단자(28)상의 전압은 Vth와 같게 된다. 다른 한 측면에 서, 입력 전압(Vin)이 논리 저전압(LOW)으로부터 논리 고전압(HIGH)으로 전환할 때, 제1 PMOST(12)은 도통되지 않는다. 이 경우, 제2 PMOST(14)가 여전히 도통 상태에 처하므로, 커플링 콘덴서(26)의 제1 단자(24)상의 전압은 Vth로 감소된다. 그러나, 커플링 콘덴서(26)의 제1 단자(24) 및 제2 단자(28)간의 전위차로 인해 여전히 VDD*R2/(R1+R2)-Vth로 유지된다. 따라서, 커플링 콘덴서(26)의 제2 단자(28)상의 전압(Vx)은 Vth- VDD*R2/(R1+R2)로 갑자기 떨어지게 된다. 이렇게 되면, 도 6 및 도 7에서 보여준 바와 같이 논리 회로(20)는 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 상기 이상적인 저수준의 출력 전압(Vout)을 출력하게 된다.When the input voltage Vin of the logic circuit 20 is a logic low voltage LOW, the output voltage Vout of the logic circuit 10 also becomes equal to VDD * R2 / (R1 + R2). In this case, as shown in FIG. 5, the voltage on the first terminal 24 of the coupling capacitor 26 is also equal to VDD * R2 / (R1 + R2), and on the second terminal 28 of the coupling capacitor 26. The voltage becomes equal to Vth. In another aspect, when the input voltage Vin switches from the logic low voltage LOW to the logic high voltage HIGH, the first PMOST 12 is not conducting. In this case, since the second PMOST 14 is still in a conductive state, the voltage on the first terminal 24 of the coupling capacitor 26 is reduced to Vth. However, due to the potential difference between the first terminal 24 and the second terminal 28 of the coupling capacitor 26, it is still maintained at VDD * R2 / (R1 + R2) -Vth. Therefore, the voltage Vx on the second terminal 28 of the coupling capacitor 26 suddenly drops to Vth-VDD * R 2 / (R 1 + R 2). In this case, as shown in FIGS. 6 and 7, the logic circuit 20 outputs the ideal low level output voltage Vout when the input voltage Vin is a logic high voltage HIGH.

다만, 상기 이상적인 고수준의 값을 가진 출력 전압(Vout)을 출력하기 위해서는 논리 회로(20)의 제1 PMOST(12)의 가로 세로비(W/L)1 역시 제2 PMOST(14)의 가로 세로비(W/L)2보다 훨씬 커야 한다. 또한, 논리 회로(20)는 여전히 직류 전류 문제가 존재한다.However, in order to output the output voltage Vout having the ideal high level value, the aspect ratio W / L 1 of the first PMOST 12 of the logic circuit 20 1. It should also be much larger than the aspect ratio (W / L) 2 of the second PMOST 14. In addition, the logic circuit 20 still has a direct current problem.

단일형 트랜지스터를 포함하는 종래의 논리 회로에서, 상기 논리 회로(10, 20)와 같은 인버터 외에도 낸드 게이트(NAND) 및 노아 게이트(NOR)에도 상술한 문제점이 존재한다.In a conventional logic circuit including a single transistor, the above-described problems exist in the NAND gate and the NOR gate NOR in addition to the inverters such as the logic circuits 10 and 20.

도 8 및 도 9를 참조하면, 도 8은 단일형 트랜지스터를 포함하는 종래의 낸드 게이트(30)를 보여주는 회로도이고, 도 9는 낸드 게이트(30)의 파형도이다. 낸드 게이트(30)는 제4 PMOST(32), 제4 PMOST(32)에 직렬 연결되는 제5 PMOST(34), 제5 PMOST(34)에 직렬 연결되는 제6 PMOST(36)와, 제5 PMOST(34) 및 제6 PMOST(36) 에 연결되는 출력 콘덴서(38)를 포함한다.8 and 9, FIG. 8 is a circuit diagram illustrating a conventional NAND gate 30 including a single transistor, and FIG. 9 is a waveform diagram of the NAND gate 30. The NAND gate 30 includes a fourth PMOST 32, a fifth PMOST 34 connected in series to the fourth PMOST 32, a sixth PMOST 36 connected in series with the fifth PMOST 34, and a fifth An output capacitor 38 coupled to the PMOST 34 and the sixth PMOST 36.

상기와 같이, 낸드 게이트(30)에도 크기가 너무 큰 문제점(그 이유는, 제4 PMOST(32)의 가로 세로비(W/L)4 와 제5 PMOST(34)의 가로 세로비(W/L)5는 모두 제6 PMOST(36)의 가로 세로비(W/L)6보다 훨씬 커야 하기 때문이다)과, 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 출력 전압(Vout)이 그 이상적인 저수준값보다 큰 문제점(도 9와 같이 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에, 출력 전압(Vout)은 VSS+제5 PMOST(34)의 임계 전압(Vth5)과 같게 된다)과, 여전히 직류 전류가 존재하여 상당한 전기 에너지를 소모하게 되는 문제점이 존재한다.As described above, the NAND gate 30 also is too large problems (The reason is that, in the fourth aspect of the PMOST (32) ratio (W / L) aspect of the 4 and the 5 PMOST (34) ratio (W / L) 5 are all larger than the aspect ratio (W / L) 6 of the sixth PMOST 36), and the output voltage Vout is lower when the input voltage Vin is a logic high voltage HIGH. Problems larger than the ideal low level value (when the input voltage Vin is a logic high voltage HIGH as shown in FIG. 9, the output voltage Vout becomes equal to the threshold voltage Vth5 of the VSS + fifth PMOST 34) And, there is a problem that there is still a direct current to consume a considerable amount of electrical energy.

본 발명의 주된 목적은 종래 기술에 존재하는 단점을 해결하기 위해, 단일형 트랜지스터를 포함하는 논리 회로 및 이를 이용한 관련 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The main object of the present invention is to provide a logic circuit including a single transistor and related circuits using the same in order to solve the disadvantages existing in the prior art.

본 발명에 따른, 단일형 트랜지스터를 포함하는 논리 회로는,According to the present invention, a logic circuit comprising a single transistor,

제1 전압원과 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;A first logic unit having a power supply terminal connected to the first voltage source and an input terminal for inputting a signal;

상기 제1 전압원과 연결되는 전원단과 상기 제1 논리 유닛의 입력단과 연결되는 입력 단자를 갖춘, 제2 논리 유닛과;A second logic unit having a power supply terminal connected with the first voltage source and an input terminal connected with an input terminal of the first logic unit;

상기 제1 논리 유닛의 출력 단자에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 논리 유닛의 출력단 전압을 변화시키기 위한, 승강압 유닛(boost element)과;A boost element having an input terminal connected to an output terminal of the first logic unit and a power supply terminal connected to a second voltage source, for changing an output terminal voltage of the first logic unit;

상기 승강압 유닛의 출력단에 연결되는 입력단과, 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;A resistance unit having an input connected to an output of the step-up and an output connected to an output of the second logic unit;

상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단과, 상기 제2 전압원에 연결되는 제2 전원단과, 상기 제1 논리 유닛의 입력단에 연결되는 입력단과, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼(full swing buffer)를 포함한다.A first power terminal connected to the power terminal of the first logic unit, a second power terminal connected to the second voltage source, an input terminal connected to the input terminal of the first logic unit, and a control connected to the output terminal of the resistance unit. It has a stage and includes a full swing buffer for generating a full logic amplitude signal.

본 발명에 따른, 단일형 트랜지스터를 포함하는 다른 하나의 논리 회로는,Another logic circuit comprising a single transistor, according to the present invention,

제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;A first logic unit having a power supply terminal connected to the first voltage source and an input terminal for inputting a signal;

상기 제1 논리 유닛의 출력단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;A second logic unit having a power supply terminal connected to an output terminal of the first logic unit and an input terminal connected to an input terminal of the first logic unit;

상기 제1 논리 유닛의 출력단에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며, 상기 제1 논리 유닛의 출력단의 전압을 변화시키기 위한, 승강압 유닛과;A boost unit having an input terminal connected to an output terminal of the first logic unit and a power supply terminal connected to a second voltage source, for changing a voltage at an output terminal of the first logic unit;

상기 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;A resistor unit having an input connected to an output of the step-up and an output connected to an output of the second logic unit;

상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하 기 위한, 전체 진폭 버퍼를 포함한다.A first power terminal connected to a power terminal of the first logic unit, a second power terminal connected to the second voltage source, an input terminal connected to an input terminal of the first logic unit, and a control terminal connected to an output terminal of the resistance unit It includes a full amplitude buffer for generating the full logic amplitude signal.

본 발명에 따른, 단일형 트랜지스터를 포함하는 버퍼는 제1 인버터 및 제2 인버터를 포함한다. 상기 제1 인버터의 입력단은 신호를 입력하며, 상기 제2 인버터의 입력단은 상기 제1 인버터의 출력단에 연결된다.According to the invention, a buffer comprising a single transistor comprises a first inverter and a second inverter. An input terminal of the first inverter inputs a signal, and an input terminal of the second inverter is connected to an output terminal of the first inverter.

상기 제1 인버터는,The first inverter,

제1 전압원에 연결되는 소스 전극과 신호를 입력하기 위한 그리드 전극을 갖춘, 제1 트랜지스터와;A first transistor having a source electrode connected to the first voltage source and a grid electrode for inputting a signal;

상기 제1 전압원에 연결되는 소스 전극과 상기 제1 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제2 트랜지스터와;A second transistor having a source electrode connected to said first voltage source and a grid electrode connected to a grid electrode of said first transistor;

상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제1 승강압 유닛과;A first step-up / down unit having an input terminal connected to the drain electrode of the first transistor and a power supply terminal connected to a second voltage source, for changing a voltage of the drain electrode of the first transistor;

상기 제1 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터에 드레인 전극에 연결되는 출력단을 갖춘, 제1 저항 유닛과;A first resistor unit having an input terminal connected to an output terminal of the first step-down unit and an output terminal connected to a drain electrode of the second transistor;

상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 전체 논리 진폭 신호를 발생하기 위한, 제1 전체 진폭 버퍼를 포함한다. A first power terminal connected to the source electrode of the first transistor, a second power terminal connected to the second voltage source, an input terminal connected to the grid electrode of the first transistor, and a control terminal connected to the output terminal of the resistor unit. And a first full amplitude buffer for generating a full logic amplitude signal.

상기 제2 인버터는,The second inverter,

상기 제1 전압원에 연결되는 소스 전극과 상기 제1 인버터의 제1 전체 진폭 버퍼의 출력단에 연결되는 그리드 전극을 갖추고 상기 제1 전체 논리 진폭 신호를 수신하기 위한, 제3 트랜지스터와;A third transistor having a source electrode connected to said first voltage source and a grid electrode connected to an output terminal of a first full amplitude buffer of said first inverter for receiving said first full logic amplitude signal;

상기 제3 트랜지스터의 드레인 전극에 연결되는 소스 전극과 상기 제3 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제4 트랜지스터와;A fourth transistor having a source electrode connected to the drain electrode of the third transistor and a grid electrode connected to the grid electrode of the third transistor;

상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제2 승강압 유닛과;A second step-up / down unit having an input terminal connected to the drain electrode of the first transistor and a power supply terminal connected to a second voltage source to change the voltage of the drain electrode of the first transistor;

상기 제2 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터의 드레인 전극에 연결되는 출력단을 갖춘, 제2 저항 유닛과;A second resistor unit having an input terminal connected to an output terminal of the second step-down unit and an output terminal connected to a drain electrode of the second transistor;

상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 제2 전체 논리 진폭 신호를 발생하기 위한, 제2 전체 진폭 버퍼를 포함한다.A first power terminal connected to the source electrode of the first transistor, a second power terminal connected to the second voltage source, an input terminal connected to the grid electrode of the first transistor, and a control terminal connected to the output terminal of the resistor unit. And a second full amplitude buffer for generating a second full logic amplitude signal.

아래 도면과 결부하여 본 발명의 실시예를 상세하게 설명하기로 한다.The embodiment of the present invention will be described in detail with reference to the drawings below.

도 10을 참조하면, 도 10은 본 발명에 따른 제1 실시예의 단일형 트랜지스터를 포함하는 논리 회로(50)를 보여주는 회로도이다. 논리 회로(50)는 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(boost Element)(56), 저항 유닛(58) 및 전체 진폭 버퍼(full swing buffer)(60)를 포함한다.Referring to FIG. 10, FIG. 10 is a circuit diagram showing a logic circuit 50 including the single transistor of the first embodiment according to the present invention. The logic circuit 50 includes a first logic unit 52, a second logic unit 54, a boost element 56, a resistor unit 58 and a full swing buffer 60. It includes.

제1 논리 유닛(52)의 전원단(62)은 제1 전압원(VDD)에 연결되고, 입력단(64)은 신호 즉 제1 입력 신호(IN1)를 입력하는데 이용된다. 제1 논리 유닛(52)에는 동 일 형태의 트랜지스터를 포함한다. 구체적으로, 본 발명에 따른 제1 실시예에서 제1 논리 유닛(52)은 제1 PMOST(68)를 포함하는데, 그 소스 전극(70)은 제1 전압원(VDD)에 연결되고, 그리드 전극(72)은 제1 입력 신호(IN1)를 입력하는데 이용된다. 제2 논리 유닛(54)은 제1 논리 유닛(52)과 동일한 바, 다시 말하면 제2 논리 유닛(54) 역시 제2 PMOST(76)를 포함한다. 제2 논리 유닛(54)의 전원단(84)은 제1 논리 유닛(52)의 출력단(66), 즉 제1 PMOST(68)의 드레인 전극(74)에 연결되고, 입력단(86)은 제1 논리 유닛(52)의 입력단(64), 즉 제1 PMOST(68)의 그리드 전극(72)에 연결된다. 이와 유사하게, 제2 PMOST(76)의 소스 전극(78)은 제1 PMOST(68)의 드레인 전극(74)에 연결되고, 그리드 전극(80)은 제1 PMOST(68)의 그리드 전극(72)에 연결된다. 승강압 유닛(56)의 입력단(90)은 제1 논리 유닛(52)의 출력단(66)에 연결되고, 전원단(92)은 제2 전압원(VSS)에 연결된다. 상기 승강압 유닛(56)은 제1 논리 유닛(52)의 출력단(66)상의 전압을 변화시키는 작용을 한다. 승강압 유닛(56)에 포함된 트랜지스터의 형태는 제1 논리 유닛(52)에 포함된 트랜지스터의 형태와 동일하다. 구체적으로, 본 발명에 따른 제1 실시예에서, 승강압 유닛(56)은 제5 PMOST(96), 제6 PMOST(98) 및 승강압 콘덴서(100)를 포함한다. 제5 PMOST(96)의 소스 전극(102)은 제1 논리 유닛(52)의 출력단(66), 즉 제1 PMOST(68)의 드레인 전극(74)에 연결되며, 승강압 콘덴서(100)의 제1 단자(114)는 제5 PMOST(96)의 소스 전극(102)에 연결되고 제2 단자(116)는 제5 PMOST(96)의 그리드 전극(104)에 연결된다. 제6 PMOST(98)의 소스 전극(108)은 승강압 콘덴서(1000의 제2 단자(116)에 연결되고, 그리드 전극(110)은 제2 전압원(VSS)에 연결 되며 드레인 전극(112)은 제6 PMOST(98)의 그리드 전극(110)에 연결된다. 저항 유닛(58)의 입력단(118)은 승강압 유닛(56)의 출력단(94)에 연결되고, 출력단(120)은 제2 논리 유닛(54)의 출력단(88)에 연결된다. 저항 유닛(58)에 포함된 트랜지스터의 형태는 제1 논리 유닛(52)에 포함된 트랜지스터의 형태와 동일하다. 구체적으로, 본 발명의 제1 실시예에서, 저항 유닛(58)은 제4 PMOST(122)를 포함하는데, 그 소스 전극(124)은 승강압 유닛(56)의 출력단(94), 즉 제5 PMOST(96)의 그리드 전극(104)에 연결되고, 그리드 전극(126)은 제4 PMOST의 소스 전극(124)에 연결되며, 드레인 전극(128)은 제2 논리 유닛(54)의 출력단(88), 즉 제2 PMOST(76)의 드레인 전극(82)에 연결된다. 전체 진폭 버퍼(60)의 제1 전원단(130)은 제1 전압원(VDD)에 연결되며, 등가면에서, 제1 전원단(130)은 제1 논리 유닛(52)의 전원단(62)에 연결되고, 제2 전원단(132)은 제2 전압원(VSS)에 연결된다. 등가면에서, 제2 전원단(132)은 승강압 유닛(56)의 전원단(92)에 연결되고, 입력단(134)은 제1 논리 유닛(52)의 입력단(64)에 연결되며, 제어단(136)은 저항 유닛(58)의 출력단(120)에 연결된다. 전체 진폭 버퍼(60)는 전체 논리 진폭(full logic swing) 신호를 발생하기 위한 것으로, 전체 진폭 버퍼(60)에 포함된 트랜지스터의 형태도 제1 논리 유닛(52)에 포함된 트랜지스터의 형태와 동일하다. 구체적으로, 본 발명의 제1 실시예에서, 전체 진폭 버퍼(60)는 제7 PMOST(138) 및 제7 PMOST(138)에 직렬 연결된 제3 PMOST(146)를 포함한다. 제3 PMOST(146)의 그리드 전극(150)은 저항 유닛(58)의 출력단(120), 즉 제4 PMOST(122)의 드레인 전극(128)에 연결되고, 드레인 전극(152)은 제2 전압원(VSS)에 연결된다. 등가면에서, 제4 PMOST(146)의 드레인 전 극(152)은 승강압 유닛(56)의 제6 PMOST(98)의 드레인 전극(112)에 연결되고, 제7 PMOST(138)의 소스 전극(140)은 제1 전압원(VDD)에 연결된다. 등가면에서, 제7 PMOST(138)의 소스 전극(140)은 제1 PMOST(68)의 소스 전극(70)에 연결되고, 그리드 전극(142)은 제2 논리 유닛(54)의 입력단(86), 즉 제2 PMOST(76)의 그리드 전극(80)에 연결되며, 드레인 전극(144)은 제3 PMOST(146)의 소스 전극(148)에 연결된다. 제7 PMOST(138)는 제1 논리 유닛(52)(또는 제2 논리 유닛(54))과 동일한 제3 논리 유닛(154)으로 볼 수 있는 바, 그 전원단(156)은 제1 전압원(VDD)에 연결되고, 입력단(158)은 제1 논리 유닛(52)의 입력단(64)에 연결됨으로써 제1 입력 신호(IN1)를 입력하며, 출력단(160)은 제3 PMOST(146)의 소스 전극(148)에 연결된다. 전체 진폭 버퍼(60)가 발생한 전체 논리 진폭 신호는 출력단(160)에 출력된다.The power supply terminal 62 of the first logic unit 52 is connected to the first voltage source VDD, and the input terminal 64 is used to input a signal, that is, the first input signal IN1. The first logic unit 52 includes transistors of the same type. Specifically, in the first embodiment according to the present invention, the first logic unit 52 includes a first PMOST 68, the source electrode 70 of which is connected to the first voltage source VDD, and the grid electrode ( 72 is used to input the first input signal IN1. The second logic unit 54 is the same as the first logic unit 52, that is, the second logic unit 54 also includes a second PMOST 76. The power supply terminal 84 of the second logic unit 54 is connected to the output terminal 66 of the first logic unit 52, that is, the drain electrode 74 of the first PMOST 68, and the input terminal 86 It is connected to the input terminal 64 of one logic unit 52, that is, the grid electrode 72 of the first PMOST 68. Similarly, the source electrode 78 of the second PMOST 76 is connected to the drain electrode 74 of the first PMOST 68, and the grid electrode 80 is the grid electrode 72 of the first PMOST 68. ) The input terminal 90 of the step-up unit 56 is connected to the output terminal 66 of the first logic unit 52, and the power supply terminal 92 is connected to the second voltage source VSS. The step-down unit 56 serves to change the voltage on the output terminal 66 of the first logic unit 52. The shape of the transistor included in the step-up unit 56 is the same as that of the transistor included in the first logic unit 52. Specifically, in the first embodiment according to the present invention, the step-up unit 56 includes a fifth PMOST 96, a sixth PMOST 98 and a step-down condenser 100. The source electrode 102 of the fifth PMOST 96 is connected to the output terminal 66 of the first logic unit 52, that is, the drain electrode 74 of the first PMOST 68, of the step-down capacitor 100. The first terminal 114 is connected to the source electrode 102 of the fifth PMOST 96 and the second terminal 116 is connected to the grid electrode 104 of the fifth PMOST 96. The source electrode 108 of the sixth PMOST 98 is connected to the second terminal 116 of the step-down capacitor 1000, the grid electrode 110 is connected to the second voltage source VSS, and the drain electrode 112 is Is connected to the grid electrode 110 of the sixth PMOST 98. The input terminal 118 of the resistance unit 58 is connected to the output terminal 94 of the boost unit 56, and the output terminal 120 is connected to the second logic. It is connected to the output terminal 88 of the unit 54. The shape of the transistor included in the resistance unit 58 is the same as that of the transistor included in the first logic unit 52. Specifically, the first of the present invention In an embodiment, the resistance unit 58 includes a fourth PMOST 122, the source electrode 124 of which is the output terminal 94 of the step-down unit 56, that is, the grid electrode of the fifth PMOST 96. 104, the grid electrode 126 is connected to the source electrode 124 of the fourth PMOST, and the drain electrode 128 is the output terminal 88 of the second logic unit 54, i.e., the second PMOST 76; ) Is connected to the drain electrode 82. The first power supply terminal 130 of the width buffer 60 is connected to the first voltage source VDD, and in an equivalent aspect, the first power supply terminal 130 is connected to the power supply terminal 62 of the first logic unit 52. And a second power source 132 is connected to a second voltage source VSS .. In an equivalent aspect, the second power source 132 is connected to a power source terminal 92 of the step-down unit 56, and an input terminal. 134 is connected to the input terminal 64 of the first logic unit 52, and the control terminal 136 is connected to the output terminal 120 of the resistance unit 58. The full amplitude buffer 60 is the full logic amplitude For generating a full logic swing signal, the shape of the transistor included in the full amplitude buffer 60 is the same as that of the transistor included in the first logic unit 52. Specifically, the first embodiment of the present invention. In an embodiment, the full amplitude buffer 60 includes a seventh PMOST 138 and a third PMOST 146 connected in series with the seventh PMOST 138. The grid electrode 150 of the third PMOST 146 is The output terminal 120 of the resistance unit 58, that is, the fourth PMOST 122 ) Is connected to the drain electrode 128, and the drain electrode 152 is connected to the second voltage source VSS. In an equivalent aspect, the drain electrode 152 of the fourth PMOST 146 is connected to the drain electrode 112 of the sixth PMOST 98 of the step-down unit 56, and the source electrode of the seventh PMOST 138. 140 is connected to the first voltage source VDD. In an equivalent aspect, the source electrode 140 of the seventh PMOST 138 is connected to the source electrode 70 of the first PMOST 68, and the grid electrode 142 is an input terminal 86 of the second logic unit 54. ), That is, the grid electrode 80 of the second PMOST 76, and the drain electrode 144 is connected to the source electrode 148 of the third PMOST 146. The seventh PMOST 138 can be viewed as the same third logic unit 154 as the first logic unit 52 (or the second logic unit 54), the power stage 156 of which is a first voltage source ( VDD), the input terminal 158 is connected to the input terminal 64 of the first logic unit 52 to input the first input signal IN1, and the output terminal 160 is a source of the third PMOST 146. Is connected to the electrode 148. The full logic amplitude signal generated by the full amplitude buffer 60 is output to the output terminal 160.

논리 회로(50)의 동작 과정은 다음과 같다.The operation process of the logic circuit 50 is as follows.

도 11을 참조하면, 도 11은 논리 회로(50)의 파형도을 보여준다. 논리 회로(50)의 입력단(64)에 입력된 제1 입력 신호(IN1)가 논리 저전압(LOW)인 경우에, 제1 , 제2 및 제7 PMOST(68, 76 및 138)은 모두 도통되며, 또한 제6, 제5 및 제4 PMOST(98, 96 및 122) 역시 도통되고 있는 이유로, 제1 논리 유닛(52)의 출력단(66), 제2 논리 유닛(54)의 출력단(88) 및 승강압 콘덴서(100)의 제2 단자(116)상의 제1 전압(V1), 제2 전압(V2) 및 제3 전압(V3)은 도 11의 제1 부분 1에 표시된 바와 같이 모두 VDD보다 작다. 그러나, 제3 PMOST(146)의 그리드 전극(150)상의 제2 전압(V2)이 논리 고전압(HIGH)에 근접한 이유로 제3 PMOST(146)가 도통되지 않기 때문에, 논리 회로(50)의 출력단(160)상의 출력 전압(OUT)은 VDD와 같게 된다. 다 른 한 측면에서, 제1 입력 신호(IN1)가 논리 저전압(LOW)으로부터 논리 고전압(HIGH)으로 전환된 경우에, 제1 , 제2 및 제7 PMOST(68, 76 및 138)는 모두 도통되지 않는다. 이 경우에, 제6, 제5 및 제4 PMOST(98, 96 및 122)는 여전히 도통되기 때문에, 승강압 콘덴서(100)의 제2 단자(116)상의 제3 전압(V3)은 갑자기 떨어지게 된다. 이렇게 되면, 도 11의 제2 부분 2에서 보여준 바와 같이 제3 PMOST(146)는 충분하게 도통되어 논리 회로(50)의 출력단(160)에서 상기 이상적인 저수준값에 근접하는 출력 전압(OUT)을 출력할 수 있다.Referring to FIG. 11, FIG. 11 shows a waveform diagram of the logic circuit 50. When the first input signal IN1 input to the input terminal 64 of the logic circuit 50 is a logic low voltage LOW, the first, second and seventh PMOSTs 68, 76, and 138 are all conductive. Also, the sixth, fifth and fourth PMOSTs 98, 96 and 122 are also conducting, so that the output terminal 66 of the first logic unit 52, the output terminal 88 of the second logic unit 54 and The first voltage V1, the second voltage V2, and the third voltage V3 on the second terminal 116 of the step-down capacitor 100 are all smaller than VDD as indicated in the first part 1 of FIG. 11. . However, since the third PMOST 146 does not conduct because the second voltage V2 on the grid electrode 150 of the third PMOST 146 is close to the logic high voltage HIGH, the output terminal of the logic circuit 50 ( The output voltage OUT on 160 is equal to VDD. In another aspect, when the first input signal IN1 is switched from a logic low voltage LOW to a logic high voltage HIGH, the first, second and seventh PMOSTs 68, 76 and 138 are all conducting. It doesn't work. In this case, since the sixth, fifth and fourth PMOSTs 98, 96 and 122 are still conducting, the third voltage V3 on the second terminal 116 of the step-down capacitor 100 suddenly drops. . In this case, as shown in the second part 2 of FIG. 11, the third PMOST 146 is sufficiently conducted to output an output voltage OUT close to the ideal low level value at the output terminal 160 of the logic circuit 50. can do.

간략하게 말하면, 논리 회로(50)에서 제1 논리 유닛(52)의 입력단(64)에 입력된 신호의 전압이 논리 고전압(HIGH)과 같은 경우, 출력단(160)에서 출력된 전체 논리 진폭 신호의 전압은 논리 저전압(LOW)과 같게 되며, 제1 논리 유닛(52)의 입력단(64)에 입력된 신호의 전압이 논리 저전압(LOWH)과 같은 경우, 출력단(160)에서 출력된 전체 논리 진폭 신호의 전압은 논리 고전압(HIGH)과 같게 된다.In short, when the voltage of the signal input to the input terminal 64 of the first logic unit 52 in the logic circuit 50 is equal to the logic high voltage HIGH, the total logic amplitude signal output from the output terminal 160 The voltage becomes equal to the logic low voltage LOW, and when the voltage of the signal input to the input terminal 64 of the first logic unit 52 is equal to the logic low voltage LOWH, the entire logic amplitude signal output from the output terminal 160. Is equal to the logic high voltage (HIGH).

본 발명의 제1 실시예에서, 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56) 및 저항 유닛(58)의 주된 임무는 제3 논리 유닛(154)의 제3 PMOST(146)가 제3 전압(V3)을 충분하게 도통시킬 수 있도록 확보하는 것이나, 도 11의 제2 부분 2에 표시된 바와 같이 논리 회로(50) 이후의 기타 논리 회로를 구동시키는 실제 중책은 제3 논리 유닛(154)이 감당하게 된다. 따라서 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56) 및 저항 유닛(58)의 크기는 아주 작아도 된다. 이렇게 되면 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56) 및 저항 유닛(58) 사이에 흐르는 직류 전류는 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유 닛(56) 및 저항 유닛(58) 모두가 작은 크기 및 높은 저항을 갖고 있는 이유로 아주 작게 되며, 논리 회로(50)는 단지 소량의 전기 에너지만을 소모하게 된다.In the first embodiment of the present invention, the main task of the first logic unit 52, the second logic unit 54, the step-up unit 56 and the resistance unit 58 is the first task of the third logic unit 154. 3 The PMOST 146 ensures that the third voltage V3 can be sufficiently conducted, but the actual responsibility for driving other logic circuits after the logic circuit 50 as shown in the second part 2 of FIG. The third logical unit 154 is afforded. Therefore, the magnitude | size of the 1st logic unit 52, the 2nd logic unit 54, the step-up / down unit 56, and the resistance unit 58 may be very small. In this case, the direct current flowing between the first logic unit 52, the second logic unit 54, the step-up unit 56, and the resistance unit 58 is obtained by the first logic unit 52 and the second logic unit 54. ), The step-up unit 56 and the resistance unit 58 are all very small because of their small size and high resistance, and the logic circuit 50 consumes only a small amount of electrical energy.

본 발명의 제1 실시예에서, 논리 회로(50)에 포함된 모든 트랜지스터는 PMOST이나, 본 발명에 따른 단일형 트랜지스터를 포함하는 논리 회로는 NMOS 트랜지스터를 포함할 수도 있다.In the first embodiment of the present invention, all transistors included in the logic circuit 50 are PMOST, but a logic circuit including a single transistor according to the present invention may include an NMOS transistor.

도 12를 참조하면, 도 12는 본 발명에 따른 제2 실시예의 단일형 트랜지스터를 포함하는 논리 회로(250)를 보여주는 회로도이다. 논리 회로(250)는 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(60)를 포함한다. 상기와 유사하게, 저항 유닛(258)의 입력단(218)은 승강압 유닛(56)의 출력단(94)에 연결되고, 출력단(220)은 제2 논리 유닛(54)의 출력단(88)에 연결된다.Referring to FIG. 12, FIG. 12 is a circuit diagram showing a logic circuit 250 including a single transistor of a second embodiment according to the present invention. The logic circuit 250 includes a first logic unit 52, a second logic unit 54, a step-up unit 56, a resistance unit 258, and a full amplitude buffer 60. Similarly, the input terminal 218 of the resistance unit 258 is connected to the output terminal 94 of the step-up unit 56, and the output terminal 220 is connected to the output terminal 88 of the second logic unit 54. do.

논리 회로(50)에서 제2 논리 유닛(54)의 전원단(84)이 제1 논리 유닛(52)의 출력단(66)에 연결되는 것과 달리, 논리 회로(250)의 제2 논리 유닛(54)의 전원단(84)은 제1 전압원(VDD)에 연결된다. 제1 입력 전압(IN1)이 논리 저전압(LOW)인 경우에 제1 논리 유닛(52)의 출력단(66)상의 전압은 VDD와 같게 된다. 이와 같은 이유로, 제2 논리 유닛(54)의 전원단(84) 역시 제1 논리 유닛(52)의 출력단(66)에 연결되지 않고, 제1 전압원(VDD)에 직접 연결된다. 또한, 논리 회로(50)의 저항회로(58)의 제4 PMOST(122)가 단지 저항으로만 이용되므로, 논리 회로(250)의 저항회로(258)는 제4 PMOST(58)를 포함하지 않으며 대신 저항(222)을 포함한다. 저항(222)의 제1 단자(224)도 승강압 유닛(56)의 출력단(94)에 연결되고, 제2 단 자(228)도 제2 논리 유닛(54)의 출력단(88)에 연결된다.In the logic circuit 50, unlike the power supply terminal 84 of the second logic unit 54 is connected to the output terminal 66 of the first logic unit 52, the second logic unit 54 of the logic circuit 250 is connected. Is connected to the first voltage source VDD. When the first input voltage IN1 is the logic low voltage LOW, the voltage on the output terminal 66 of the first logic unit 52 becomes equal to VDD. For this reason, the power supply terminal 84 of the second logic unit 54 is also not directly connected to the output terminal 66 of the first logic unit 52 but directly to the first voltage source VDD. Also, since the fourth PMOST 122 of the resistance circuit 58 of the logic circuit 50 is used only as a resistor, the resistance circuit 258 of the logic circuit 250 does not include the fourth PMOST 58. Instead it includes a resistor 222. The first terminal 224 of the resistor 222 is also connected to the output terminal 94 of the boost unit 56, and the second terminal 228 is also connected to the output terminal 88 of the second logic unit 54. .

도 12에 표시된 논리 회로(250)의 동작 방식은 도 10에 표시된 논리 회로(50)의 동작 방식과 동일하므로 더 설명하지 않겠다. 한편, 논리 회로(250)의 직류 전류를 아주 작게 하려면 저항(222)의 저항값을 아주 크게 하여야 한다는 점을 주의해야 한다.The operation method of the logic circuit 250 shown in FIG. 12 is the same as the operation method of the logic circuit 50 shown in FIG. 10 and will not be further described. On the other hand, it should be noted that in order to make the DC current of the logic circuit 250 very small, the resistance value of the resistor 222 must be very large.

도 13을 참조하면, 도 13은 본 발명에 따른 제3 의 실시예의 단일형 트랜지스터를 포함하는 논리 회로(350)의 회로도이다. 논리 회로(350)는 제4 논리 유닛(352), 제5 논리 유닛(354), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(360)를 포함한다. 논리 회로(350)에서 제4 논리 유닛(352), 제5 논리 유닛(354), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(360)간의 연결 방식은 논리 회로(50)의 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56), 저항 유닛(58) 및 전체 진폭 버퍼(60) 간의 연결 방식과 유사하므로 더 설명하지 않겠다.Referring to FIG. 13, FIG. 13 is a circuit diagram of a logic circuit 350 including a single transistor of a third embodiment according to the present invention. The logic circuit 350 includes a fourth logic unit 352, a fifth logic unit 354, a step-up unit 56, a resistance unit 258, and a full amplitude buffer 360. In the logic circuit 350, the connection between the fourth logic unit 352, the fifth logic unit 354, the step-up unit 56, the resistance unit 258, and the full amplitude buffer 360 is performed by the logic circuit 50. It is similar to the connection method between the first logic unit 52, the second logic unit 54, the step-up unit 56, the resistance unit 58, and the full amplitude buffer 60 in the description thereof.

논리 회로(50)의 제1 논리 유닛(52)이 제1 PMOST(68)만을 포함하는 것과 달리, 논리 회로(350)의 제4 논리 유닛(352)은 제1 PMOST(68)를 포함하는 외에, 제1 PMOST(68)에 직렬 연결된 제11의 PMOST(368)를 더 포함한다. 그 소스 전극(370)은 제1 PMOST(68)의 드레인 전극(74)에 연결되고, 그리드 전극(372)은 제2 입력 신호(IN2)를 입력하며, 드레인 전극(374)은 승강압 유닛(56)의 입력단(90)에 연결된다. 등가면에서 제4 논리 유닛(352)은 낸드 게이트(NAND)이다.Unlike the first logic unit 52 of the logic circuit 50 including only the first PMOST 68, the fourth logic unit 352 of the logic circuit 350 may, in addition to including the first PMOST 68. And an eleventh PMOST 368 serially connected to the first PMOST 68. The source electrode 370 is connected to the drain electrode 74 of the first PMOST 68, the grid electrode 372 inputs the second input signal IN2, and the drain electrode 374 is a step-down unit ( To an input terminal 90 of 56). In an equivalent aspect, the fourth logic unit 352 is a NAND gate NAND.

논리 회로(350)에서, 제5 논리 유닛(354)과 전체 진폭 버퍼(360)내의 제6 논 리 유닛(454)이 제4 논리 유닛(352)과 동일해야 하므로, 제5 논리 유닛(354)은 제2 PMOST(76)외에 제2 PMOST(76)에 직렬 연결되는 제12 PMOST(376)를 더 포함한다. 그리고, 제6 논리 유닛(454)은 제7 PMOST(138)외에 제7 PMOST(138)에 직렬 연결되는 제17 PMOST(438)를 더 포함한다. 여기에서 제12 PMOST(376) 및 제17 PMOST(438)의 그리드 전극(380, 442)은 모두 제11 PMOST(368)의 그리드 전극(372)에 연결되며 역시 제2 입력 신호(IN2)를 수신하는 작용을 한다.In the logic circuit 350, the fifth logic unit 354 is the fifth logic unit 354 and the sixth logic unit 454 in the full amplitude buffer 360 must be the same as the fourth logic unit 352. In addition to the second PMOST 76 further includes a twelfth PMOST 376 connected in series to the second PMOST 76. In addition to the seventh PMOST 138, the sixth logic unit 454 further includes a seventeenth PMOST 438 connected in series to the seventh PMOST 138. Here, the grid electrodes 380 and 442 of the twelfth PMOST 376 and the seventeenth PMOST 438 are both connected to the grid electrode 372 of the eleventh PMOST 368 and also receive the second input signal IN2. It works.

도 14를 참조하면, 도 14는 논리 회로(350)의 파형도을 보여주는 도면이다. 제4 논리 유닛(352), 제5 논리 유닛(354) 및 전체 진폭 버퍼(360)내의 제6 논리 유닛(454)이 등가면에서 하나의 낸드 게이트를 구성하므로, 논리 회로(350)의 출력단(160)은 제1 입력 신호(IN1) 및 제2 입력 신호(IN2)가 모두 논리 저전압(LOW)인 경우에만 논리 고전압(HIGH)을 출력한다.Referring to FIG. 14, FIG. 14 is a diagram illustrating a waveform of the logic circuit 350. Since the fourth logic unit 352, the fifth logic unit 354, and the sixth logic unit 454 in the full amplitude buffer 360 constitute one NAND gate in an equivalent plane, the output terminal of the logic circuit 350 ( The 160 outputs a logic high voltage HIGH only when both the first input signal IN1 and the second input signal IN2 are logic low voltages LOW.

도 15를 참조하면, 도 15는 본 발명에 따른 제4 실시예의 단일형 트랜지스터를 포함하는 논리 회로(550)의 회로도이다. 논리 회로(550)는 제7 논리 유닛(552), 제8 논리 유닛(554), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(560)를 포함한다. 논리 회로(550)에서 제7 논리 유닛(552), 제8 논리 유닛(554), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(560) 간의 연결 방식은 논리 회로(50)의 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56), 저항 유닛(58) 및 전체 진폭 버퍼(60) 간의 연결 방식과 유사하므로 더 설명하지 않겠다.Referring to FIG. 15, FIG. 15 is a circuit diagram of a logic circuit 550 including a single transistor of a fourth embodiment according to the present invention. The logic circuit 550 includes a seventh logic unit 552, an eighth logic unit 554, a step-up unit 56, a resistance unit 258, and a full amplitude buffer 560. In the logic circuit 550, the connection between the seventh logic unit 552, the eighth logic unit 554, the step-up unit 56, the resistance unit 258, and the full amplitude buffer 560 is connected to the logic circuit 50. It is similar to the connection method between the first logic unit 52, the second logic unit 54, the step-up unit 56, the resistance unit 58, and the full amplitude buffer 60 in the description thereof.

논리 회로(50)의 제1 논리 유닛(52)이 제1 PMOST(68)만을 포함하는 것과 달 리, 논리 회로(550)의 제7 논리 유닛(552)은 제1 PMOST(68)를 포함하는 외에 제1 PMOST(68)에 병렬 연결된 제14 PMOST(568)를 포함한다. 그 소스 전극(570)은 제1 PMOST(68)의 소스 전극(70)에 연결되고, 그리드 전극(572)은 제2 입력 신호(IN2)를 입력하며, 드레인 전극(574)은 승강압 유닛(56)의 입력단(90)에 연결된다. 등가면에서 제7 논리 유닛(552)은 노아 게이트(NOR)이다.Unlike the first logic unit 52 of the logic circuit 50 includes only the first PMOST 68, the seventh logic unit 552 of the logic circuit 550 includes the first PMOST 68. In addition, a fourteenth PMOST 568 connected in parallel with the first PMOST 68 is included. The source electrode 570 is connected to the source electrode 70 of the first PMOST 68, the grid electrode 572 inputs the second input signal IN2, and the drain electrode 574 is a step-down unit ( To an input terminal 90 of 56). In an equivalent aspect, the seventh logic unit 552 is a NOR gate NOR.

논리 회로(550)에서, 제8 논리 유닛(554)과 전체 진폭 버퍼(560) 중 제9 논리 유닛(654)이 반드시 제7 논리 유닛(552)과 같아야 하는 이유로, 제8 논리 유닛(554)은 제2 PMOST(76)를 포함하는 외에, 제2 PMOST(76)에 병렬 연결된 제15 PMOST(576)를 더 포함한다. 그리고, 제6 논리 유닛(654)은 제7 PMOST(138)를 포함하는 외에 제7 PMOST(138)에 병렬 연결된 제16 PMOST(638)를 더 포함한다. 여기에서 제15 PMOST(576) 및 제16 PMOST(638)의 그리드 전극(580, 642)은 모두 제14 PMOST(568)의 그리드 전극(572)에 연결되며 마찬가지로 제2 입력 신호(IN2)를 수신하는 작용을 한다.In the logic circuit 550, the eighth logic unit 554, for the reason that the ninth logic unit 654 of the eighth logic unit 554 and the full amplitude buffer 560 must be the same as the seventh logic unit 552. In addition to including a second PMOST 76, the device further includes a fifteenth PMOST 576 connected in parallel to the second PMOST 76. In addition to the seventh PMOST 138, the sixth logic unit 654 further includes a sixteenth PMOST 638 connected in parallel to the seventh PMOST 138. Here, the grid electrodes 580 and 642 of the fifteenth PMOST 576 and the sixteenth PMOST 638 are both connected to the grid electrodes 572 of the fourteenth PMOST 568, and similarly receive the second input signal IN2. It works.

도 16을 참조하면, 도 16은 논리 회로(550)의 파형도이다. 제7 논리 유닛(552), 제8 논리 유닛(554) 및 전체 진폭 버퍼(560)의 제9 논리 유닛(654)이 등가면에서 노아 게이트를 구성하므로, 논리 회로(550)의 출력단(160)은 제1 입력 신호(IN1) 또는 제2 입력 신호(IN2)가 논리 저전압(LOW)인 경우에 모두 논리 고전압(HIGH)을 출력할 수 있다.Referring to FIG. 16, FIG. 16 is a waveform diagram of the logic circuit 550. Since the seventh logic unit 552, the eighth logic unit 554, and the ninth logic unit 654 of the full amplitude buffer 560 constitute a Noah gate in an equivalent plane, the output terminal 160 of the logic circuit 550 is provided. When the first input signal IN1 or the second input signal IN2 is a logic low voltage LOW, both of the logic high voltages HIGH may be output.

본 발명에 따른 제1 실시예 내지 제4 실시예에서, 저항 유닛(58)(저항 유닛(258)도 마찬가지임)은 모두 승강압 유닛(56) 외측에 설치되었으나, 본 발명에 따른 논리 회로의 저항 유닛(58)은 승강압 유닛(56)내에 설치할 수도 있다. 도 17을 참조하면, 도 17은 본 발명에 따른 제5 실시예의 논리 회로(750)의 회로도이다. 논리 회로(750)는 제1 논리 유닛(52), 제2 논리 유닛(54), 전체 진폭 버퍼(60)를 포함하는 외에 승강압 유닛(756)을 더 포함한다.In the first to fourth embodiments according to the present invention, all of the resistance unit 58 (also the resistance unit 258) are provided outside the step-down unit 56, but the The resistance unit 58 may be provided in the step-up / down unit 56. Referring to FIG. 17, FIG. 17 is a circuit diagram of a logic circuit 750 of a fifth embodiment according to the present invention. The logic circuit 750 further includes a boosting unit 756 in addition to including the first logic unit 52, the second logic unit 54, and the full amplitude buffer 60.

본 발명에 따른 제5 실시예에서, 승강압 유닛(756)은 제5 PMOST(96), 제6 PMOST(98), 승강압 콘덴서(100) 외에 저항 유닛(58)(또는 저항 유닛(258))을 더 포함하며, 저항 유닛(58)의 입력단(118)은 여전히 제6 PMOST(98)의 소스 전극(108)에 연결된다. 다만, 제5 PMOST(96)의 그리드 전극(104)은 제6 PMOST(98)의 소스 전극(108)에 연결되던 원래의 형식(도 10 참조)으로부터 저항 유닛(58)의 출력단(120)에 연결되는 형식으로 변화되었다. 또한, 승강압 유닛(56)의 출력단(94)은 저항 유닛(58)의 입력단(118)에 연결되던 원래 형식(도 10 참조)으로부터 전체 진폭 버퍼(60)의 제어단(136)에 직접 연결되는 형식으로 변화되었다. 본 발명에 따른 제5 실시예의 논리 회로(750)의 동작 과정은 제1 실시예에 따른 논리 회로(50)의 동작 과정과 유사하므로 더 설명하지 않겠다.In the fifth embodiment according to the present invention, the step-up unit 756 is a resistor unit 58 (or resistor unit 258) in addition to the fifth PMOST 96, the sixth PMOST 98, and the step-down capacitor 100. And an input terminal 118 of the resistance unit 58 is still connected to the source electrode 108 of the sixth PMOST 98. However, the grid electrode 104 of the fifth PMOST 96 is connected to the output terminal 120 of the resistance unit 58 from the original type (see FIG. 10) that was connected to the source electrode 108 of the sixth PMOST 98. Changed to the form of linking. In addition, the output terminal 94 of the step-up unit 56 is directly connected to the control terminal 136 of the full amplitude buffer 60 from the original type (see FIG. 10) that was connected to the input terminal 118 of the resistance unit 58. The format has changed. The operation process of the logic circuit 750 of the fifth embodiment according to the present invention is similar to the operation process of the logic circuit 50 according to the first embodiment and will not be further described.

본 발명에 따른 논리 회로는 여러가지 실제 회로에 이용할 수 있다. 도 18을 참조하면, 도 18은 N급으로 직렬 연결된 논리 회로(50)를 포함하는 버퍼(850) 회로도이다. 버퍼(850)는 N을 변화시키고 논리 회로(50)의 전체 진폭 버퍼(60) 크기를 변화시키는 방식으로 적절한 위상과 구동 능력을 제공한다. 본 발명의 논리 회로는 래치 회로(latch circuit) 및 시프트 레지스터(Shift Register)에 이용할 수 있는 것은 물론이다.The logic circuit according to the present invention can be used for various actual circuits. Referring to FIG. 18, FIG. 18 is a circuit diagram of a buffer 850 including a logic circuit 50 connected in series with an N class. The buffer 850 provides appropriate phase and drive capability in a manner that varies N and changes the size of the overall amplitude buffer 60 of the logic circuit 50. It goes without saying that the logic circuit of the present invention can be used for a latch circuit and a shift register.

상기 실시예에서, 논리 회로(50, 250, 350, 550, 750)는 모두 전체 진폭 버퍼(60, 360, 560)를 포함하나, 전체 진폭 버퍼(60)는 도 19에 도시된 버퍼(850)와 같이 그 어떤 버퍼의 형식도 가능하다.In this embodiment, logic circuits 50, 250, 350, 550, 750 all include full amplitude buffers 60, 360, 560, while full amplitude buffer 60 is buffer 850 shown in FIG. Any buffer format can be used.

선행기술에 비하여, 본 발명에 따른 단일형 트랜지스터를 포함하는 논리 회로는 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛, 저항 유닛 및 전체 진폭 버퍼를 포함한다. 본 발명에 따른 논리 회로에서 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛의 주된 임무는 상기 전체 진폭 버퍼 내의 제3 논리 유닛의 트랜지스터가 전압을 충분하게 도통할 수 있도록 확보하는 것이나, 실제로 상기 논리 회로 이후의 기타 논리 회로를 구동시키는 중책은 상기 제3 논리 유닛이 감당하게 된다. 따라서, 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛의 크기는 아주 작아도 된다. 이렇게 되면, 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛 사이에 흐르는 직류 전류는 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛 모두가 작은 크기 및 높은 저항을 갖고 있는 이유로 아주 작아지며, 상기 논리 회로는 단지 소량의 전기 에너지만을 소모하게 된다. 또한, 상기 전체 진폭 버퍼의 설치는 상기 논리 회로가 전체 논리 진폭 신호를 출력할 수 있도록 한다.In comparison to the prior art, a logic circuit comprising a single transistor according to the invention comprises a first logic unit, a second logic unit, a step-up unit, a resistance unit and a full amplitude buffer. The main task of the first logic unit, the second logic unit, the step-up unit and the resistance unit in the logic circuit according to the present invention is to ensure that the transistors of the third logic unit in the full amplitude buffer can sufficiently conduct the voltage. In other words, the third logic unit is responsible for driving other logic circuits after the logic circuit. Therefore, the size of the first logic unit, the second logic unit, the step-up unit and the resistance unit may be very small. In this case, the direct current flowing between the first logic unit, the second logic unit, the step-up unit, and the resistance unit is smaller than the first logic unit, the second logic unit, the step-down unit, and the resistor unit. They become very small because of their high resistance, and the logic circuit consumes only a small amount of electrical energy. In addition, the installation of the full amplitude buffer allows the logic circuit to output a full logic amplitude signal.

상기는 본 발명의 바람직한 실시예에 불과하며, 본 발명의 특허 청구 범위에서 진행한 모든 균등 변화는 모두 본 발명의 보호 범위에 해당된다.The above is only a preferred embodiment of the present invention, and all equivalent changes made in the claims of the present invention all fall within the protection scope of the present invention.

Claims (27)

제1 전압원과 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;A first logic unit having a power supply terminal connected to the first voltage source and an input terminal for inputting a signal; 상기 제1 전압원과 연결되는 전원단과 상기 제1 논리 유닛의 입력단과 연결되는 입력 단자를 갖춘, 제2 논리 유닛과;A second logic unit having a power supply terminal connected with the first voltage source and an input terminal connected with an input terminal of the first logic unit; 상기 제1 논리 유닛의 출력 단자에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 논리 유닛의 출력단 전압을 변화시키기 위한, 승강압 유닛(boost element)과;A boost element having an input terminal connected to an output terminal of the first logic unit and a power supply terminal connected to a second voltage source, for changing an output terminal voltage of the first logic unit; 상기 승강압 유닛의 출력단에 연결되는 입력단과, 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;A resistance unit having an input connected to an output of the step-up and an output connected to an output of the second logic unit; 상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단과, 상기 제2 전압원에 연결되는 제2 전원단과, 상기 제1 논리 유닛의 입력단에 연결되는 입력단과, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼(full swing buffer)A first power terminal connected to the power terminal of the first logic unit, a second power terminal connected to the second voltage source, an input terminal connected to the input terminal of the first logic unit, and a control connected to the output terminal of the resistance unit. Full swing buffer with stage, for generating full logic amplitude signal 를 포함하는 것을 특징으로 하는, 단일형 트랜지스터를 포함하는 논리 회로.A logic circuit comprising a single transistor, characterized in that it comprises a. 제1항에 있어서,The method of claim 1, 상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 승강압 유닛, 상기 저항 유닛과 상기 전체 진폭 버퍼는 단일형 트랜지스터로 구성되는 것을 특징으로 하는 논 리 회로.And said first logic unit, said second logic unit, said step-up unit, said resistor unit and said full amplitude buffer are comprised of a single transistor. 제1항에 있어서,The method of claim 1, 상기 전체 진폭 버퍼는,The full amplitude buffer, 상기 제1 논리 유닛의 전원단에 연결되는 전원단과, 상기 제1 논리 유닛의 입력단에 연결되는 입력단과, 상기 전체 논리 진폭 신호를 출력하기 위한 출력단을 갖춘, 제3 논리 유닛과;A third logic unit having a power supply terminal connected to a power supply terminal of the first logic unit, an input terminal connected to an input terminal of the first logic unit, and an output terminal for outputting the full logic amplitude signal; 상기 저항 유닛의 출력단에 연결되는 그리드 전극과, 상기 제3 논리 유닛의 출력단에 연결되는 소스 전극과, 상기 제2 전압원에 연결되는 드레인 전극을 갖춘 제3 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a third transistor having a grid electrode connected to the output terminal of the resistance unit, a source electrode connected to the output terminal of the third logic unit, and a drain electrode connected to the second voltage source. 제1항에 있어서,The method of claim 1, 상기 제1 논리 유닛의 입력단에 입력되는 신호의 전압이 상기 제1 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제2 전압원의 전압과 동일하게 되는 것을 특징으로 하는 논리 회로.And when the voltage of the signal input to the input terminal of the first logic unit is equal to the voltage of the first voltage source, the voltage of the entire logic amplitude signal is equal to the voltage of the second voltage source. 제1항에 있어서,The method of claim 1, 상기 제1 논리 유닛의 입력단에 입력되는 신호의 전압이 상기 제2 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제1 전압원의 전압과 동일하게 되는 것을 특징으로 하는 논리 회로.And when the voltage of the signal input to the input terminal of the first logic unit is equal to the voltage of the second voltage source, the voltage of the entire logic amplitude signal is equal to the voltage of the first voltage source. 제1항에 있어서,The method of claim 1, 상기 제1 논리 유닛은,The first logic unit, 상기 제1 전압원과 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단과 연결되는 드레인 전극을 갖춘, 제1 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a first MOS transistor having a source electrode connected to the first voltage source, a grid electrode for inputting a signal, and a drain electrode connected to an input terminal of the boost unit. 제6항에 있어서,The method of claim 6, 상기 제1 논리 유닛은, 상기 제1 전압원과 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단과 연결되는 드레인 전극을 갖춘, 제2 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 논리 회로.The first logic unit further includes a second MOS transistor having a source electrode connected to the first voltage source, a grid electrode for inputting a signal, and a drain electrode connected to an input terminal of the boost unit. Logic circuit. 제1항에 있어서,The method of claim 1, 상기 제1 논리 유닛은,The first logic unit, 상기 제1 전압원에 연결되는 소스 전극과 신호가 입력되는 그리드 전극을 갖춘 제1 MOS 트랜지스터; 및A first MOS transistor having a source electrode connected to the first voltage source and a grid electrode to which a signal is input; And 상기 제1 MOS 트랜지스터의 드레인 전극에 연결되는 소스 전극, 신호가 입력되는 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖춘 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a second MOS transistor having a source electrode connected to the drain electrode of the first MOS transistor, a grid electrode to which a signal is input, and a drain electrode connected to an input terminal of the boost unit. 제1항에 있어서,The method of claim 1, 상기 저항 유닛은, The resistance unit, 상기 승강압 유닛의 출력단에 연결되는 제1 단자와 상기 제2 논리 유닛의 출력단에 연결되는 제2 단자를 갖춘, 저항을 포함하는 것을 특징으로 하는 논리 회로.And a resistor having a first terminal connected to the output end of said step-up unit and a second terminal connected to the output end of said second logic unit. 제1항에 있어서,The method of claim 1, 상기 저항 유닛은,The resistance unit, 상기 승강압 유닛의 출력단에 연결되는 소스 전극，제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전극을 갖춘, 제4 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a fourth transistor having a source electrode connected to the output terminal of the step-down unit, a grid electrode connected to the source electrode of the fourth transistor, and a drain electrode connected to the output terminal of the second logic unit. Circuit. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;A first logic unit having a power supply terminal connected to the first voltage source and an input terminal for inputting a signal; 상기 제1 논리 유닛의 출력단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;A second logic unit having a power supply terminal connected to an output terminal of the first logic unit and an input terminal connected to an input terminal of the first logic unit; 상기 제1 논리 유닛의 출력단에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며, 상기 제1 논리 유닛의 출력단의 전압을 변화시키기 위한, 승강압 유닛과;A boost unit having an input terminal connected to an output terminal of the first logic unit and a power supply terminal connected to a second voltage source, for changing a voltage at an output terminal of the first logic unit; 상기 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 논리 유닛의 출력 단에 연결되는 출력단을 갖춘, 저항 유닛과;A resistance unit having an input connected to an output of the step-up and an output connected to an output of the second logic unit; 상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼A first power terminal connected to a power terminal of the first logic unit, a second power terminal connected to the second voltage source, an input terminal connected to an input terminal of the first logic unit, and a control terminal connected to an output terminal of the resistance unit Full amplitude buffer for generating full logic amplitude signals 를 포함하는 것을 특징으로 하는, 단일형 트랜지스터를 포함하는 논리 회로.A logic circuit comprising a single transistor, characterized in that it comprises a. 제11항에 있어서,12. The method of claim 11, 상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 승강압 유닛, 상기 저항 유닛과 상기 전체 진폭 버퍼는 단일형 트랜지스터로 구성되는 것을 특징으로 하는 논리 회로.And said first logic unit, said second logic unit, said step-up unit, said resistor unit and said full amplitude buffer are comprised of a single transistor. 제11항에 있어서,12. The method of claim 11, 상기 전체 진폭 버퍼는,The full amplitude buffer, 상기 제1 논리 유닛의 전원단에 연결되는 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 전체 논리 진폭 신호를 출력하기 위한 출력단을 갖춘, 제3 논리 유닛과;A third logic unit having a power supply terminal connected to a power supply terminal of the first logic unit, an input terminal connected to an input terminal of the first logic unit, and an output terminal for outputting the entire logic amplitude signal; 상기 저항 유닛의 출력단에 연결되는 그리드 전극, 상기 제3 논리 유닛의 출력단에 연결되는 소스 전극, 상기 제2 전압원에 연결되는 드레인 전극을 갖춘, 제3 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a third transistor having a grid electrode connected to the output terminal of the resistance unit, a source electrode connected to the output terminal of the third logic unit, and a drain electrode connected to the second voltage source. 제11항에 있어서,12. The method of claim 11, 상기 제1 논리 유닛의 입력단에 입력된 신호의 전압이 상기 제1 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제2 전압원의 전압과 동일한 것을 특징으로 하는 논리 회로.And when the voltage of the signal input to the input terminal of the first logic unit is equal to the voltage of the first voltage source, the voltage of the entire logic amplitude signal is equal to the voltage of the second voltage source. 제11항에 있어서,12. The method of claim 11, 상기 제1 논리 유닛의 입력단에 입력된 신호의 전압이 상기 제2 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제1 전압원의 전압과 동일한 것을 특징으로 하는 논리 회로.And when the voltage of the signal input to the input terminal of the first logic unit is equal to the voltage of the second voltage source, the voltage of the entire logic amplitude signal is equal to the voltage of the first voltage source. 제11항에 있어서,12. The method of claim 11, 상기 제1 논리 유닛은,The first logic unit, 상기 제1 전압원과 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖춘, 제1 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a first MOS transistor having a source electrode connected to the first voltage source, a grid electrode for inputting a signal, and a drain electrode connected to an input terminal of the boosting unit. 제16항에 있어서,17. The method of claim 16, 상기 제1 논리 유닛은, 상기 제1 전압원에 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖 춘, 제2 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 논리 회로.The first logic unit further includes a second MOS transistor having a source electrode connected to the first voltage source, a grid electrode for inputting a signal, and a drain electrode connected to an input terminal of the boost unit. Logic circuit. 제11항에 있어서,12. The method of claim 11, 상기 제1 논리 유닛은,The first logic unit, 상기 제1 전압원에 연결되는 소스 전극과 신호를 입력하기 위한 그리드 전극을 갖춘, 제1 MOS 트랜지스터; 및A first MOS transistor having a source electrode connected to the first voltage source and a grid electrode for inputting a signal; And 상기 제1 MOS 트랜지스터의 드레인 전극에 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖춘, 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a second MOS transistor having a source electrode connected to the drain electrode of the first MOS transistor, a grid electrode for inputting a signal, and a drain electrode connected to an input terminal of the step-up / down unit. 제11항에 있어서,12. The method of claim 11, 상기 저항 유닛은,The resistance unit, 상기 승강압 유닛의 출력 단자에 연결되는 제1 단자와 상기 제2 논리 유닛의 출력단에 연결되는 제2 단자를 갖춘, 저항을 포함하는 것을 특징으로 하는 논리 회로.And a resistor having a first terminal connected to an output terminal of said step-up unit and a second terminal connected to an output terminal of said second logic unit. 제11항에 있어서,12. The method of claim 11, 상기 저항 유닛은,The resistance unit, 상기 승강압 유닛의 출력단에 연결되는 소스 전극, 제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전 극을 갖춘, 제4 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.And a fourth transistor having a source electrode connected to the output terminal of the step-down unit, a grid electrode connected to the source electrode of the fourth transistor, and a drain electrode connected to the output terminal of the second logic unit. Logic circuit. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;A first logic unit having a power supply terminal connected to the first voltage source and an input terminal for inputting a signal; 상기 제1 전압원에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;A second logic unit having a power supply terminal connected to the first voltage source and an input terminal connected to an input terminal of the first logic unit; 상기 제1 논리 유닛의 출력단에 연결되는 소스 전극을 갖춘, 제5 트랜지스터와;A fifth transistor having a source electrode connected to an output terminal of the first logic unit; 상기 제5 트랜지스터의 소스 전극에 연결되는 제1 단자와，상기 제5 트랜지스터의 그리드 전극에 연결되는 제2 단자를 갖춘, 승강압 콘덴서와;A boost capacitor having a first terminal connected to a source electrode of the fifth transistor and a second terminal connected to a grid electrode of the fifth transistor; 제6 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 제2 전압원에 연결되는 그리드 전극, 상기 제6 트랜지스터의 그리드 전극에 연결되는 드레인 전극을 갖춘, 상기 제6 트랜지스터와;A sixth transistor comprising: a sixth transistor having a source electrode connected to a second terminal of the step-down capacitor, a grid electrode connected to a second voltage source, and a drain electrode connected to a grid electrode of the sixth transistor; 제4 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 상기 제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전극을 갖춘, 상기 제4 트랜지스터와;A fourth transistor having a source electrode connected to a second terminal of the step-down capacitor, a grid electrode connected to a source electrode of the fourth transistor, and a drain electrode connected to an output terminal of the second logic unit; A transistor; 상기 제1 논리 유닛의 전원단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제3 논리 유닛과;A third logic unit having a power supply terminal connected to the power supply terminal of the first logic unit and an input terminal connected to the input terminal of the first logic unit; 상기 제3 논리 유닛의 출력단에 연결되는 소스 전극, 상기 제4 트랜지스터의 드레인 전극에 연결되는 그리드 전극, 상기 제5 트랜지스터의 드레인 전극에 연결되는 드레인 전극을 갖춘, 제3 트랜지스터A third transistor having a source electrode connected to the output terminal of the third logic unit, a grid electrode connected to the drain electrode of the fourth transistor, and a drain electrode connected to the drain electrode of the fifth transistor 를 포함하는 것을 특징으로 하는 단일형 트랜지스터를 포함하는 논리 회로.Logic circuit comprising a single transistor comprising a. 제21항에 있어서,22. The method of claim 21, 상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제4 트랜지스터, 상기 제3 논리 유닛과 상기 제3 트랜지스터는 단일형 트랜지스터로 구성되는 것을 특징으로 하는 논리 회로.And the first logic unit, the second logic unit, the fifth transistor, the sixth transistor, the fourth transistor, the third logic unit and the third transistor are composed of a single transistor. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;A first logic unit having a power supply terminal connected to the first voltage source and an input terminal for inputting a signal; 상기 제1 논리 유닛의 출력 소스에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;A second logic unit having a power supply terminal connected to the output source of the first logic unit and an input terminal connected to the input terminal of the first logic unit; 상기 제1 논리 유닛의 출력단에 연결되는 소스 전극을 갖춘, 제5 트랜지스터와;A fifth transistor having a source electrode connected to an output terminal of the first logic unit; 상기 제5 트랜지스터의 소스 전극에 연결되는 제1 단자와 상기 제5 트랜지스터의 그리드 전극에 연결되는 제2 단자를 갖춘, 승강압 콘덴서와;A step-up and condenser having a first terminal connected to the source electrode of the fifth transistor and a second terminal connected to the grid electrode of the fifth transistor; 제6 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 제2 전압원에 연결되는 그리드 전극, 상기 제6 트랜지스터의 그리드 전극에 연결되는 드레인 전극을 갖춘, 상기 제6 트랜지스터와;A sixth transistor comprising: a sixth transistor having a source electrode connected to a second terminal of the step-down capacitor, a grid electrode connected to a second voltage source, and a drain electrode connected to a grid electrode of the sixth transistor; 제4 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 상기 제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전극을 갖춘, 상기 제4 트랜지스터와;A fourth transistor having a source electrode connected to a second terminal of the step-down capacitor, a grid electrode connected to a source electrode of the fourth transistor, and a drain electrode connected to an output terminal of the second logic unit; A transistor; 상기 제1 논리 유닛의 전원단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제3 논리 유닛과;A third logic unit having a power supply terminal connected to the power supply terminal of the first logic unit and an input terminal connected to the input terminal of the first logic unit; 상기 제3 논리 유닛의 출력단에 연결되는 소스 전극, 상기 제4 트랜지스터의 드레인 전극에 연결되는 그리드 전극, 상기 제5 트랜지스터의 드레인 전극에 연결되는 드레인 전극을 갖춘, 제3 트랜지스터A third transistor having a source electrode connected to the output terminal of the third logic unit, a grid electrode connected to the drain electrode of the fourth transistor, and a drain electrode connected to the drain electrode of the fifth transistor 를 포함하는 것을 특징으로 하는 단일형 트랜지스터를 포함하는 논리 회로.Logic circuit comprising a single transistor comprising a. 제23항에 있어서,24. The method of claim 23, 상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제4 트랜지스터, 상기 제3 논리 유닛과 상기 제3 트랜지스터는 단일형 트랜지스터로 구성된 것을 특징으로 하는 논리 회로.And the first logic unit, the second logic unit, the fifth transistor, the sixth transistor, the fourth transistor, the third logic unit and the third transistor are composed of a single transistor. 신호를 입력하기 위한 입력단을 갖춘 제1 인버터와;A first inverter having an input terminal for inputting a signal; 상기 제1 인버터의 출력단에 연결되는 입력단을 갖춘 제2 인버터A second inverter having an input coupled to an output of the first inverter 를 포함하고,Including, 상기 제1 인버터는,The first inverter, 제1 전압원에 연결되는 소스 전극과 신호를 입력하기 위한 그리드 전극을 갖춘, 제1 트랜지스터와;A first transistor having a source electrode connected to the first voltage source and a grid electrode for inputting a signal; 상기 제1 전압원에 연결되는 소스 전극과 상기 제1 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제2 트랜지스터와;A second transistor having a source electrode connected to said first voltage source and a grid electrode connected to a grid electrode of said first transistor; 상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제1 승강압 유닛과;A first step-up / down unit having an input terminal connected to the drain electrode of the first transistor and a power supply terminal connected to a second voltage source, for changing a voltage of the drain electrode of the first transistor; 상기 제1 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터의 드레인 전극에 연결되는 출력단을 갖춘, 제1 저항 유닛과;A first resistor unit having an input terminal connected to an output terminal of the first step-down unit and an output terminal connected to a drain electrode of the second transistor; 상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 제1 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 전체 논리 진폭 신호를 발생하기 위한, 제1 전체 진폭 버퍼A first power terminal connected to the source electrode of the first transistor, a second power terminal connected to the second voltage source, an input terminal connected to the grid electrode of the first transistor, and a control connected to the output terminal of the first resistor unit A first full amplitude buffer having a stage and for generating a full logic amplitude signal 를 포함하며,/ RTI > 상기 제2 인버터는,The second inverter, 상기 제1 전압원에 연결되는 소스 전극과 상기 제1 인버터의 제1 전체 진폭 버퍼의 출력단에 연결되는 그리드 전극을 갖추고 상기 제1 전체 논리 진폭 신호를 수신하기 위한, 제3 트랜지스터와;A third transistor having a source electrode connected to said first voltage source and a grid electrode connected to an output terminal of a first full amplitude buffer of said first inverter for receiving said first full logic amplitude signal; 상기 제3 트랜지스터의 드레인 전극에 연결되는 소스 전극과 상기 제3 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제4 트랜지스터와;A fourth transistor having a source electrode connected to the drain electrode of the third transistor and a grid electrode connected to the grid electrode of the third transistor; 상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제2 승강압 유닛과;A second step-up / down unit having an input terminal connected to the drain electrode of the first transistor and a power supply terminal connected to a second voltage source to change the voltage of the drain electrode of the first transistor; 상기 제2 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터의 드레인 전극에 연결되는 출력단을 갖춘, 제2 저항 유닛과;A second resistor unit having an input terminal connected to an output terminal of the second step-down unit and an output terminal connected to a drain electrode of the second transistor; 상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 제2 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 제2 전체 논리 진폭 신호를 발생하기 위한, 제2 전체 진폭 버퍼A first power terminal connected to the source electrode of the first transistor, a second power terminal connected to the second voltage source, an input terminal connected to the grid electrode of the first transistor, and a control connected to the output terminal of the second resistor unit A second full amplitude buffer having a stage and for generating a second full logic amplitude signal 를 포함하는 것을 특징으로 하는 버퍼.A buffer comprising a. 제25항에 있어서,26. The method of claim 25, 상기 제2 트랜지스터, 상기 제1 승강압 유닛, 상기 제1 저항 유닛, 상기 제1 전체 진폭 버퍼, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제2 승강압 유닛, 상기 제2 저항 유닛 및 상기 제2 전체 진폭 버퍼 내에 포함되는 트랜지스터의 형태는 상기 제1 트랜지스터 형태와 동일한 것을 특징으로 하는 버퍼.The second transistor, the first step-up unit, the first resistor unit, the first full amplitude buffer, the third transistor, the fourth transistor, the second step-up unit, the second resistor unit, and the first 2 is a buffer, characterized in that the shape of the transistor included in the full amplitude buffer is the same as the first transistor type. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;A first logic unit having a power supply terminal connected to the first voltage source and an input terminal for inputting a signal; 상기 제1 전압원에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;A second logic unit having a power supply terminal connected to the first voltage source and an input terminal connected to an input terminal of the first logic unit; 상기 제1 논리 유닛의 출력단에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며, 상기 제1 논리 유닛의 출력단 전압을 변화시키기 위한, 승강압 유닛과;A boost unit having an input terminal connected to an output terminal of the first logic unit and a power supply terminal connected to a second voltage source, for changing an output terminal voltage of the first logic unit; 상기 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;A resistor unit having an input connected to an output of the step-up and an output connected to an output of the second logic unit; 상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼A first power terminal connected to a power terminal of the first logic unit, a second power terminal connected to the second voltage source, an input terminal connected to an input terminal of the first logic unit, and a control terminal connected to an output terminal of the resistance unit Full amplitude buffer for generating full logical amplitude signals 를 포함하는 것을 특징으로 하는 논리 회로.Logic circuit comprising a.
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