KR101310911B1 - Method of fabricating of poly silicon thin film transistor substrate for flat panel display - Google Patents

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Abstract

본 발명은 폴리실리콘 박막 트랜지스터 기판의 제조방법에 관한 것으로, 네거티브 포토레지스트를 디포커스 노광 방식으로 노광하는 단계; 및 상기 네거티브 포토레지스트를 현상하여 액티브 패턴의 채널 영역 및 엘디디 영역을 덮는 네거티브 포토레지스트 패턴을 형성하는 단계를 포함한다. 상기 네거티브 포토레지스트 패턴은 상기 게이트 금속층과 접하는 하면의 폭이 상면의 폭 보다 작은 역테이퍼 형태를 가지며, 상기 역테이퍼 형태를 이용하여 상기 게이트 전극과 엘디디 영역의 크기를 함께 정의한다.The present invention relates to a method for manufacturing a polysilicon thin film transistor substrate, comprising: exposing a negative photoresist by a defocus exposure method; And developing the negative photoresist to form a negative photoresist pattern covering the channel region and the LED region of the active pattern. The negative photoresist pattern has an inverse taper shape in which a width of a lower surface contacting the gate metal layer is smaller than a width of an upper surface, and defines the sizes of the gate electrode and the LED region using the inverse taper shape.

게이트 전극, 엘디디, 네거티브 포토레지스트, 디포커스, 역상 Gate Electrode, LED, Negative Photoresist, Defocus, Reverse Phase

Description

평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법{METHOD OF FABRICATING OF POLY SILICON THIN FILM TRANSISTOR SUBSTRATE FOR FLAT PANEL DISPLAY}Method for manufacturing polysilicon thin film transistor substrate for flat panel display device {METHOD OF FABRICATING OF POLY SILICON THIN FILM TRANSISTOR SUBSTRATE FOR FLAT PANEL DISPLAY}

도 1은 구동회로가 내장된 폴리실리콘 박막 트랜지스터 기판을 개략적으로 나타낸 평면도이다.1 is a plan view schematically illustrating a polysilicon thin film transistor substrate having a driving circuit.

도 2a 및 도 2b는 9 매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 p+ 불순물 도핑 공정을 설명하기 위한 단면도이다.2A and 2B are cross-sectional views illustrating a p + impurity doping step in a fourth mask step in a process of manufacturing a polysilicon thin film transistor substrate using nine masks.

도 3a 및 도 3b는 9매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제5 마스크 공정 중 n+ 불순물 도핑 공정을 설명하기 위한 단면도이다.3A and 3B are cross-sectional views illustrating an n + impurity doping step in a fifth mask step in a process of manufacturing a polysilicon thin film transistor substrate using nine masks.

도 4a 및 도 4b는 9매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제5 마스크 공정 중 n- 불순물 도핑 공정을 설명하기 위한 단면도이다.4A and 4B are cross-sectional views illustrating an n- impurity doping process in a fifth mask process in a process of manufacturing a polysilicon thin film transistor substrate using nine masks.

도 5는 본 발명의 실시예에 따라 대칭적인 엘디디 영역 형성 시 사용되는 네거티브 포토레지스트 패턴의 형상을 설명하기 위한 단면도이다.5 is a cross-sectional view illustrating the shape of a negative photoresist pattern used when forming a symmetrical LED region according to an embodiment of the present invention.

도 6은 도 5의 A를 확대한 단면도이다.FIG. 6 is an enlarged cross-sectional view of part A of FIG. 5.

도 7은 도 5의 네거티브 포토레지스트 패턴을 형성하기 위해 사용되는 디포커스 노광 방식을 개략적으로 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view schematically illustrating a defocus exposure method used to form the negative photoresist pattern of FIG. 5.

도 8은 도 7의 디포커스 노광 방식에서 노광 장비의 렌즈의 포커스 값을 달리 하였을 때 현상 후 각 포커스 값에 따른 네거티브 포토레지스트 패턴의 형상을 개략적으로 나타낸 단면도이다.8 is a cross-sectional view schematically illustrating the shape of a negative photoresist pattern according to each focus value after development when the focus value of the lens of the exposure apparatus is changed in the defocus exposure method of FIG. 7.

도 9는 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판에서 한 서브 화소 영역을 나타낸 평면도이다.FIG. 9 is a plan view illustrating one sub pixel area in a polysilicon thin film transistor substrate according to an exemplary embodiment of the present invention.

도 10은 도 9의 X-X'선을 따라 절단한 단면도이다.FIG. 10 is a cross-sectional view taken along the line X-X 'of FIG. 9.

도 11은 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판에서 CMOS 폴리실리콘 박막 트랜지스터를 나타낸 단면도이다.11 is a cross-sectional view illustrating a CMOS polysilicon thin film transistor in a polysilicon thin film transistor substrate according to an exemplary embodiment of the present invention.

도 12a 및 도 12b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제1 마스크 공정을 설명하기 위한 단면도이다.12A and 12B are cross-sectional views illustrating a first mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 13a 및 도 13b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제2 마스크 공정을 설명하기 위한 단면도이다.13A and 13B are cross-sectional views illustrating a second mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 14a 및 도 14b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제3 마스크 공정 중 사진 공정을 설명하기 위한 단면도이다.14A and 14B are cross-sectional views illustrating a photographic process during a third mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 15a 및 도 15b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제3 마스크 공정 중 식각 공정을 설명하기 위한 단면도이다.15A and 15B are cross-sectional views illustrating an etching process of a third mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 16a 및 도 16b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제3 마스크 공정 중 p+ 불순물 도핑 공정을 설명하기 위한 단면도이다.16A and 16B are cross-sectional views illustrating a p + impurity doping step in a third mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 17a 및 도 17b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 노광 공정을 설명하기 위한 단면도이다.17A and 17B are cross-sectional views illustrating an exposure process during a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 18a 및 도 18b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 현상 공정을 설명하기 위한 단면도이다.18A and 18B are cross-sectional views illustrating a developing process during a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 19a 및 도 19b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 n+ 불순물 도핑 공정을 설명하기 위한 단면도이다.19A and 19B are cross-sectional views illustrating an n + impurity doping step in a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 20a 및 도 20b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 n- 불순물 도핑 공정을 설명하기 위한 단면도이다.20A and 20B are cross-sectional views illustrating an n- impurity doping process during a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 21a 및 도 21b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제5 마스크 공정을 설명하기 위한 단면도이다.21A and 21B are cross-sectional views illustrating a fifth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 22a 및 도 22b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제6 마스크 공정을 설명하기 위한 단면도이다.22A and 22B are cross-sectional views illustrating a sixth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 23a 및 도 23b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제7 마스크 공정을 설명하기 위한 단면도이다.23A and 23B are cross-sectional views illustrating a seventh mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

도 24a 및 도 24b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제8 마스크 공정을 설명하기 위한 단면도이다.24A and 24B are cross-sectional views illustrating an eighth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

{도면의 주요부분에 대한 부호의 설명}DESCRIPTION OF THE REFERENCE NUMERALS OF THE DRAWINGS FIG.

NMOS TFT1, NMOS TFT2 : N형 폴리실리콘 박막 트랜지스터NMOS TFT1, NMOS TFT2: N-type polysilicon thin film transistor

PMOS TFT : P형 폴리실리콘 박막 트랜지스터PMOS TFT: P-type Polysilicon Thin Film Transistor

STG : 스토리지 커패시터 110 : 절연 기판STG: Storage Capacitor 110: Insulated Substrate

120 : 버퍼막 132, 134, 136 : 액티브 패턴120: buffer film 132, 134, 136: active pattern

132S, 134S, 136S : 소스 영역 132D, 134D, 136D : 드레인 영역132S, 134S, 136S: source region 132D, 134D, 136D: drain region

132C, 134C, 136C : 채널 영역 132L, 134L : 엘디디 영역132C, 134C, 136C: Channel Area 132L, 134L: LED Area

132STG : 스토리지 영역 140 : 게이트 절연막132STG: storage area 140: gate insulating film

150 : 게이트선 152a, 152b, 152c : 게이트 전극150: gate lines 152a, 152b, 152c: gate electrode

154 : 스토리지선 160 : 층간 절연막154 storage line 160 interlayer insulating film

170 : 데이터선 172S, 174S, 176S : 소스 전극170: data lines 172S, 174S, 176S: source electrode

172D, 174D, 176D : 드레인 전극 180 : 보호막172D, 174D, 176D: Drain electrode 180: Protective film

190 : 화소 전극 214 : 네거티브 포토레지스트 패턴190 pixel electrode 214 negative photoresist pattern

본 발명은 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a polysilicon thin film transistor substrate for a flat panel display.

액정 표시장치(liquid crystal display; LCD) 및 유기전계 발광소자(organic light emitting diodes; OLED) 등과 같은 평판 표시장치(flat panel display; FPD)는 능동 행렬(active matrix; AM) 구동을 위하여 스위칭 소자인 박막 트랜지스터(thin film transistor; TFT)가 형성된 박막 트랜지스터 기판을 포함한다. 여기서, 박막 트랜지스터로는 비정질실리콘(amorphous silicon) 박막 트랜지스터 및 폴리실리콘(poly silicon) 박막 트랜지스터 중 어느 하나가 사용된다.Flat panel displays (FPDs), such as liquid crystal displays (LCDs) and organic light emitting diodes (OLEDs), are switching elements for driving an active matrix (AM). And a thin film transistor substrate on which a thin film transistor (TFT) is formed. In this case, any one of an amorphous silicon thin film transistor and a polysilicon thin film transistor is used as the thin film transistor.

비정질실리콘 박막 트랜지스터의 비정질실리콘층에는 무질서한 실리콘 원자 배열에 기인한 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재한다. 광 조사 또는 전기장 인가 시 비정질실리콘층이 준 안정상태로 변화되므로 안정성 측면에서 문제가 될 수 있다. 또한, 비정질실리콘층의 낮은 전계 효과 이동도로 인해 비정질실리콘 박막 트랜지스터는 표시 영역을 구동하는 구동회로로 사용하기 어렵다 라는 문제점이 있다.In the amorphous silicon layer of the amorphous silicon thin film transistor, there are weak Si-Si bonds and dangling bonds due to disordered arrangement of silicon atoms. When the light irradiation or the electric field is applied, the amorphous silicon layer is changed to a quasi-stable state, which may be a problem in terms of stability. In addition, due to the low field effect mobility of the amorphous silicon layer, there is a problem that the amorphous silicon thin film transistor is difficult to use as a driving circuit for driving the display area.

반면, 폴리실리콘 박막 트랜지스터의 폴리실리콘층은 비정질실리콘층에 비하여 상당히 높은 전계 효과 이동도를 가진다. 폴리실리콘 박막 트랜지스터는 그 소자의 고집적화가 가능하므로 절연 기판 상에 내장되어 표시 영역을 구동하는 구동회로로 사용될 수 있다라는 장점이 있다.On the other hand, the polysilicon layer of the polysilicon thin film transistor has a considerably higher field effect mobility than the amorphous silicon layer. Since the polysilicon thin film transistor is highly integrated with the device, it can be used as a driving circuit embedded in an insulating substrate to drive a display area.

상술한 바와 같이, 액정 표시장치 및 유기전계 발광소자 각각은 능동 행렬 구동을 위하여 폴리실리콘 박막 트랜지스터 기판을 포함하나, 이하에서는 폴리실리콘 박막 트랜지스터 기판을 예로 들어 설명한다.As described above, each of the liquid crystal display and the organic light emitting diode includes a polysilicon thin film transistor substrate for active matrix driving. Hereinafter, the polysilicon thin film transistor substrate will be described as an example.

도 1은 구동회로가 내장된 폴리실리콘 박막 트랜지스터 기판을 개략적으로 나타낸 평면도이다.1 is a plan view schematically illustrating a polysilicon thin film transistor substrate having a driving circuit.

도 1을 참조하면, 구동회로가 내장된 폴리실리콘 박막 트랜지스터 기판(1)은 표시 영역(DA) 및 비표시 영역(NDA)으로 구분된다.Referring to FIG. 1, a polysilicon thin film transistor substrate 1 having a driving circuit is divided into a display area DA and a non-display area NDA.

표시 영역(DA)은 화상이 실제적으로 표시되는 영역이다. 이 표시 영역(DA)에는 층간 절연막을 사이에 두고 교차된 게이트선(50) 및 데이터선(70)에 의해 정의된 다수의 서브 화소 영역(PA)이 매트릭스 형태로 배열된다. 각 서브 화소 영역(PA)에는 N형 폴리실리콘 박막 트랜지스터, 화소 전극(90) 및 스토리지 커패시터 등이 형성되어 있다. 여기서, N형 폴리실리콘 박막 트랜지스터는 액티브 패턴(폴리실리콘층이 식각되어 형성된 패턴), 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 여기서, 액티브 패턴은 채널 영역, 소스 영역, 드레인 영역, 엘디디(LDD; lightly doped drain) 영역 및 스토리지 영역을 포함한다.The display area DA is an area where an image is actually displayed. In the display area DA, a plurality of sub pixel areas PA defined by the gate line 50 and the data line 70 intersecting the interlayer insulating film are interposed in a matrix form. An N-type polysilicon thin film transistor, a pixel electrode 90, a storage capacitor, and the like are formed in each sub pixel area PA. Here, the N-type polysilicon thin film transistor includes an active pattern (pattern formed by etching the polysilicon layer), a gate electrode, a source electrode, and a drain electrode. In this case, the active pattern includes a channel region, a source region, a drain region, a lightly doped drain (LDD) region, and a storage region.

비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역을 말하며, 표시 영역(DA)을 둘러싸도록 형성된다. 이 비표시 영역(NDA)에는 게이트 구동회로(GIC), 데이터 구동회로(DIC) 및 외부 신호 입력단(OA) 등이 형성되어 있다.The non-display area NDA refers to the remaining area except the display area DA and is formed to surround the display area DA. In the non-display area NDA, a gate driving circuit GIC, a data driving circuit DIC, an external signal input terminal OA, and the like are formed.

게이트 구동회로(GIC)는 외부 신호 입력선(OL)에 의해 외부 신호 입력단(OA)과 접속됨과 아울러 게이트선(50)과 접속된다. 게이트 구동회로(GIC)는 외부 신호 입력단(OA)을 통해 입력되는 게이트 제어신호에 응답하여 게이트 온/오프 전압을 게이트선(50)에 순차적으로 제공한다.The gate driving circuit GIC is connected to the external signal input terminal OA by the external signal input line OL and to the gate line 50. The gate driving circuit GIC sequentially provides a gate on / off voltage to the gate line 50 in response to a gate control signal input through the external signal input terminal OA.

데이터 구동회로(DIC)는 외부 신호 입력선(OL)에 의해 외부 신호 입력단(OA)과 접속됨과 아울러 데이터선(70)과 접속된다. 데이터 구동회로(DIC)는 외부 신호 입력단(OA)을 통해 입력되는 데이터 제어신호에 응답하여 데이터 전압을 데이터선(70)에 제공한다.The data driving circuit DIC is connected to the external signal input terminal OA by an external signal input line OL and to the data line 70. The data driving circuit DIC provides a data voltage to the data line 70 in response to a data control signal input through the external signal input terminal OA.

이를 위해 게이트 및 데이터 구동회로(GIC, DIC) 각각은 N형 및 P형 폴리실리콘 박막트랜지스터로 이루어진 CMOS 폴리실리콘 박막 트랜지스터를 포함한다. 여기서, N형 폴리실리콘 박막 트랜지스터는 액티브 패턴, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 여기서, 액티브 패턴은 채널 영역, 소스 영역, 드레인 영역 및 엘디디 영역을 포함한다. P형 폴리실리콘 박막 트랜지스터는 액티브 패턴, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 여기서, 액티브 패턴은 채널 영역, 소스 영역 및 드레인 영역을 포함한다.For this purpose, each of the gate and data driving circuits GIC and DIC includes a CMOS polysilicon thin film transistor including N-type and P-type polysilicon thin film transistors. Here, the N-type polysilicon thin film transistor includes an active pattern, a gate electrode, a source electrode and a drain electrode. Here, the active pattern includes a channel region, a source region, a drain region, and an LED region. The P-type polysilicon thin film transistor includes an active pattern, a gate electrode, a source electrode, and a drain electrode. Here, the active pattern includes a channel region, a source region and a drain region.

상기의 구성을 갖는 종래의 구동회로가 내장된 폴리실리콘 박막 트랜지스터 기판(1)은 일반적으로 9매의 마스크를 사용하는 제1 내지 제9 마스크 공정을 통해 제조된다. 여기서, 각 마스크는 각 마스크 공정에 사용된다.The polysilicon thin film transistor substrate 1 incorporating the conventional driving circuit having the above structure is generally manufactured through the first to ninth mask processes using nine masks. Here, each mask is used for each mask process.

그러나, 상기 폴리실리콘 박막 트랜지스터 기판(1)을 제조하기 위해 사용되는 마스크수가 많으면 많을수록 폴리실리콘 박막 트랜지스터 기판(1)의 제조 공정은 복잡해지는 문제점이 있다.However, as the number of masks used for manufacturing the polysilicon thin film transistor substrate 1 increases, the manufacturing process of the polysilicon thin film transistor substrate 1 becomes complicated.

또한, 이로 인해 상기 폴리실리콘 박막 트랜지스터 기판(1)의 제조 단가가 상승하는 문제점이 있다.In addition, there is a problem that the manufacturing cost of the polysilicon thin film transistor substrate (1) increases.

상기 제1 내지 제9 마스크 공정 중 제4 마스크 공정은 P형 폴리실리콘 박막트랜지스터의 소스 영역 및 드레인 영역에 p+ 불순물을 도핑하는 공정을 포함하며, 제5 마스크 공정은 N형 폴리실리콘 박막 트랜지스터의 소스 영역 및 드레인 영역에 n+ 불순물을 도핑하는 공정 및 N형 폴리실리콘 박막 트랜지스터의 엘디디 영역에 n- 불순물을 도핑하는 공정을 포함한다.Among the first to ninth mask processes, the fourth mask process includes doping p + impurities in the source region and the drain region of the P-type polysilicon thin film transistor, and the fifth mask process includes the source of the N-type polysilicon thin film transistor. And a step of doping the n + impurity in the region and the drain region and a step of doping the n− impurity in the LED region of the N-type polysilicon thin film transistor.

도 2a 및 도 2b는 종래의 9매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 p+ 불순물 도핑 공정을 설명하기 위한 단면도이고, 도 3a 및 도 3b는 종래의 9매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제5 마스크 공정 중 n+ 불순물 도핑 공정을 설명하기 위한 단면도이고, 도 4a 및 도 4b는 종래의 9매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제5 마스크 공정 중 n- 불순물 도핑 공정을 설명하기 위한 단면도이다. 여기서, 도 2a, 도 3a 및 도 4a 각각은 한 서브 화소 영역에 형성된 N형 폴리실리콘 박막 트랜지스터의 제조 공정을 설명하기 위한 도면이고, 도 2b, 도 3b 및 도 4b 각각은 구동회로에 포함된 CMOS 폴리실리콘 박막 트랜지스터의 제조 공정을 설명하기 위한 도면이다.2A and 2B are cross-sectional views illustrating a p + impurity doping process during a fourth mask process in a polysilicon thin film transistor substrate manufacturing process using nine conventional masks, and FIGS. 3A and 3B illustrate nine conventional sheets. 4A and 4B are cross-sectional views illustrating an n + impurity doping step in a fifth mask process in a process of manufacturing a polysilicon thin film transistor substrate using a mask of FIG. Sectional drawing for demonstrating the n- impurity doping process of the 5th mask process in the manufacturing process of this. 2A, 3A, and 4A are views for explaining a manufacturing process of an N-type polysilicon thin film transistor formed in one sub-pixel region, and each of FIGS. 2B, 3B, and 4B is a CMOS included in a driving circuit. It is a figure for demonstrating the manufacturing process of a polysilicon thin film transistor.

P형 폴리실리콘 박막 트랜지스터의 소스 영역 및 드레인 영역에 p+ 불순물을 도핑하기 위해 먼저, 도 2a 및 도2b에 도시된 바와 같이, 제1 마스크 공정을 통해 버퍼막(20)이 형성됨과 아울러 스토리지 영역(32STG)에 n+ 불순물이 도핑되고, 제2 마스크 공정을 통해 액티브 패턴(32, 34, 36)이 형성되고, 제3 마스크 공정을 통해 게이트 절연막(40), 게이트 전극(52a, 52b, 52c) 및 스토리지선(54)이 형성된 절연 기판(10) 상에 포지티브 포토레지스트를 형성한 후, 노광 및 현상 공정을 진행하여 포지티브 포토레지스트 패턴(94)을 형성한다. 여기서, 포지티브 포토레지스트 패턴(94)은 N형 폴리실리콘 박막 트랜지스터의 액티브 패턴(32, 34)을 덮도록 형성된다. 이는 상기 액티브 패턴(32, 34)에 p+ 불순물이 도핑되지 않도록 하기 위함이다.In order to dope p + impurities in the source region and the drain region of the P-type polysilicon thin film transistor, first, as shown in FIGS. 2A and 2B, a buffer layer 20 is formed through a first mask process and a storage region ( NST impurity is doped into the 32STG, the active patterns 32, 34, and 36 are formed through the second mask process, and the gate insulating film 40, the gate electrodes 52a, 52b, and 52c are formed through the third mask process. After forming the positive photoresist on the insulating substrate 10 on which the storage line 54 is formed, the exposure and development processes are performed to form the positive photoresist pattern 94. In this case, the positive photoresist pattern 94 is formed to cover the active patterns 32 and 34 of the N-type polysilicon thin film transistor. This is to prevent the p + impurities from being doped into the active patterns 32 and 34.

이후, P형 폴리실리콘 박막 트랜지스터의 게이트 전극(52c)을 마스크로 하여 P형 폴리실리콘 박막 트랜지스터의 소스 영역(36S) 및 드레인 영역(36D)에 p+ 불순물을 도핑한 후, 포지티브 포토레지스트 패턴(94)을 제거한다.Thereafter, p + impurities are doped into the source region 36S and the drain region 36D of the P-type polysilicon thin film transistor using the gate electrode 52c of the P-type polysilicon thin film transistor as a mask, and then the positive photoresist pattern 94 ).

다음으로, 도 3a 및 도 3b에 도시된 바와 같이, 절연 기판(10) 상에 포지티브 포토레지스트를 형성한 후, 노광 및 현상 공정을 진행하여 포지티브 포토레지스트 패턴(95)을 형성한다. 여기서, 포지티브 포토레지스트 패턴(95)은 P형 폴리실리콘 박막 트랜지스터의 액티브 패턴(36), N형 폴리실리콘 박막 트랜지스터의 엘디디 영역(32L, 34L)을 덮도록 형성된다. 이는 상기 액티브 패턴(36) 및 엘디디 영역(32L, 34L)에 n+ 불순물이 도핑되지 않도록 하기 위함이다.Next, as shown in FIGS. 3A and 3B, after forming the positive photoresist on the insulating substrate 10, the exposure and development processes are performed to form the positive photoresist pattern 95. The positive photoresist pattern 95 is formed to cover the active patterns 36 of the P-type polysilicon thin film transistors and the LED regions 32L and 34L of the N-type polysilicon thin film transistors. This is to prevent n + impurities from being doped into the active pattern 36 and the LED areas 32L and 34L.

이후, 포지티브 포토레지스트 패턴(95)을 마스크로 하여 N형 폴리실리콘 박막 트랜지스터의 소스 영역(32S, 34S) 및 드레인 영역(32D, 34D)에 n+ 불순물을 도핑한 후, 포지티브 포토레지스트 패턴(95)을 제거한다.Thereafter, n + impurities are doped into the source regions 32S and 34S and the drain regions 32D and 34D of the N-type polysilicon thin film transistor using the positive photoresist pattern 95 as a mask, and then the positive photoresist pattern 95 Remove it.

상기 엘디디 영역(32L, 34L)은 포지티브 포토레지스트 패턴(95)의 하면의 폭 및 게이트 전극(52a, 52b)의 하면의 폭의 차에 의해 각각 정의된다. 그런데, 상기 포지티브 포토레지스트 패턴(95)은 상술한 바와 같이, 게이트 전극(52a, 52b) 형성 시와는 다른 마스크 공정을 통해 형성되기 때문에 게이트 전극(52a, 52b)과 포지티브 포토레지스트 패턴(95) 간에는 정렬 오차가 발생될 수 있다. 이로 인해 비대칭적인 엘디디 영역(32L, 34L)이 정의될 수 있다.The LED areas 32L and 34L are defined by the difference between the width of the bottom surface of the positive photoresist pattern 95 and the width of the bottom surface of the gate electrodes 52a and 52b, respectively. However, since the positive photoresist pattern 95 is formed through a mask process different from that of forming the gate electrodes 52a and 52b, as described above, the gate electrodes 52a and 52b and the positive photoresist pattern 95 are formed. An alignment error may occur in the liver. As a result, asymmetrical LED areas 32L and 34L may be defined.

도 4a 및 도 4b에 도시된 바와 같이, 게이트 전극(52a, 52b)을 마스크로 하여 N형 폴리실리콘 박막 트랜지스터의 엘디디 영역(32L, 34L)에 n- 불순물이 도핑한다 하더라도, 상기 공정들을 통해 제조되는 폴리실리콘 박막 트랜지스터 기판(1)의 신뢰성이 저하될 수 있다.As shown in Figs. 4A and 4B, even though n- impurities are doped into the LED regions 32L and 34L of the N-type polysilicon thin film transistor using the gate electrodes 52a and 52b as masks, the above processes are performed. Reliability of the polysilicon thin film transistor substrate 1 may be degraded.

본 발명이 이루고자 하는 기술적 과제는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판을 제조하기 위해 사용되는 마스크 수를 줄일 수 있는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a polysilicon thin film transistor substrate for a flat panel display device which can reduce the number of masks used to manufacture the polysilicon thin film transistor substrate for a flat panel display device.

본 발명이 이루고자 하는 다른 기술적 과제는 대칭적인 엘디디 영역을 형성할 수 있는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device capable of forming symmetrical LED regions.

본 발명이 이루고자 하는 또 다른 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Further technical problems to be achieved by the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned above are clearly understood by those skilled in the art from the following description. It can be understood.

본 발명에 따른 폴리실리콘 박막 트랜지스터 기판의 제조방법은 절연 기판 상의 버퍼막 상의 액티브 패턴을 덮는 게이트 절연막 상에 게이트 금속층을 형성하는 단계; 상기 게이트 금속층 상에 네거티브 포토레지스트를 형성하는 단계; 상기 네거티브 포토레지스트를 디포커스 노광 방식으로 노광하는 단계; 상기 네거티브 포토레지스트를 현상하여 상기 액티브 패턴의 채널 영역 및 엘디디 영역을 덮는 네거티브 포토레지스트 패턴을 형성하는 단계; 상기 게이트 금속층을 식각하여 게이트 전극을 형성하는 단계를 포함한다.
상기 네거티브 포토레지스트 패턴은 상기 게이트 금속층과 접하는 하면의 폭이 상면의 폭 보다 작은 역테이퍼 형태를 가지며, 상기 역테이퍼 형태를 이용하여 상기 게이트 전극과 엘디디 영역의 크기를 함께 정의한다.
본 발명에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법은 (a) 표시 영역을 구동하는 절연 기판 상의 구동회로에 포함된 P형 폴리실리콘 박막 트랜지스터의 게이트 전극 형성, 및 상기 P형 폴리실리콘 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 p+ 불순물 도핑을 1회의 마스크 공정을 통해 진행하는 단계; 및 (b) 상기 구동회로에 포함된 N형 폴리실리콘 박막 트랜지스터의 게이트 전극 형성, 상기 N형 폴리실리콘 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 n+ 불순물 도핑, 및 상기 N형 폴리실리콘 박막 트랜지스터의 액티브 패턴의 엘디디 영역에 n- 불순물 도핑을 역상의 네거티브 포토레지스트 패턴을 사용하는 1회의 마스크 공정을 통해 진행하는 단계를 포함한다.A method of manufacturing a polysilicon thin film transistor substrate according to the present invention includes forming a gate metal layer on a gate insulating film covering an active pattern on a buffer film on an insulating substrate; Forming a negative photoresist on the gate metal layer; Exposing the negative photoresist by defocus exposure; Developing the negative photoresist to form a negative photoresist pattern covering the channel region and the LED region of the active pattern; Etching the gate metal layer to form a gate electrode.
The negative photoresist pattern has an inverse taper shape in which the width of the bottom surface contacting the gate metal layer is smaller than the width of the top surface, and defines the size of the gate electrode and the LED region using the inverse taper shape.
A method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device according to the present invention includes (a) forming a gate electrode of a P-type polysilicon thin film transistor included in a driving circuit on an insulating substrate for driving a display area, and the P-type polysilicon Performing p + impurity doping in the source region and the drain region of the active pattern of the thin film transistor through one mask process; And (b) forming a gate electrode of an N-type polysilicon thin film transistor included in the driving circuit, doping n + impurities in a source region and a drain region of an active pattern of the N-type polysilicon thin film transistor, and the N-type polysilicon thin film transistor N- impurity doping into the LED area of the active pattern of the photoresist pattern is performed through a one-time mask process using a reversed negative photoresist pattern.

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기타 실시예들의 구체적인 사항들은 후술되는 상세한 설명 및 이와 연관된 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Specific details of other embodiments are included in the following detailed description and the accompanying drawings. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. Like reference numerals refer to like elements throughout.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

먼저, 도 5 내지 도 8을 참조하여 본 발명의 실시예에 따른 대칭적인 엘디디 영역 형성에 대해 설명한다.First, a symmetrical LED region formation according to an embodiment of the present invention will be described with reference to FIGS. 5 to 8.

도 5는 본 발명의 실시예에 따라 대칭적인 엘디디 영역 형성 시 사용되는 네거티브 포토레지스트 패턴의 형상을 설명하기 위한 단면도이고, 도 6은 도 5의 A를 확대한 단면도이고, 도 7은 도 5의 네거티브 포토레지스트 패턴을 형성하기 위해 사용되는 디포커스 노광 방식을 개략적으로 설명하기 위한 단면도이고, 도 8은 도 7의 디포커스 노광 방식에서 노광 장비의 렌즈의 포커스 값을 달리 하였을 때 현상 후 각 포커스 값에 따른 네거티브 포토레지스트 패턴의 형상을 개략적으로 나타낸 단면도이다.FIG. 5 is a cross-sectional view illustrating a shape of a negative photoresist pattern used when forming a symmetrical LED region according to an embodiment of the present invention, FIG. 6 is an enlarged cross-sectional view of FIG. 5A, and FIG. 7 is FIG. 5. FIG. 8 is a cross-sectional view schematically illustrating a defocus exposure method used to form a negative photoresist pattern of FIG. A cross-sectional view schematically showing the shape of the negative photoresist pattern according to the value.

도 5 내지 도 8을 참조하면, 본 발명의 실시예에 따라 대칭적인 엘디디 영역 형성 시 사용되는 네거티브 포토레지스트 패턴(214)은 게이트 전극(152b) 상에 형성되어 있으며, 액티브 패턴(134)의 채널 영역(134C) 및 엘디디 영역(134L)을 덮도록 형성되어 있다. 여기서, 게이트 전극(152b) 및 액티브 패턴(134) 각각은 N형 폴리실리콘 박막 트랜지스터의 게이트 전극(152b) 및 액티브 패턴(134)일 수 있다.5 to 8, the negative photoresist pattern 214 used to form the symmetrical LED region according to the exemplary embodiment of the present invention is formed on the gate electrode 152b and the active pattern 134 It is formed to cover the channel region 134C and the LED region 134L. Here, each of the gate electrode 152b and the active pattern 134 may be the gate electrode 152b and the active pattern 134 of the N-type polysilicon thin film transistor.

이를 위해, 먼저, 절연 기판(110) 상의 버퍼막(120) 상의 액티브 패턴(134)을 덮는 게이트 절연막(140) 상에 게이트 금속층을 형성한 후, 게이트 금속층 상에 네거티브 포토레지스트 패턴(214)을 형성한다. 이후, 네거티브 포토레지스트 패턴(214)을 마스크로 하여 게이트 금속층을 식각함으로써 게이트 전극(152b)을 형성한다.To this end, first, a gate metal layer is formed on the gate insulating layer 140 covering the active pattern 134 on the buffer layer 120 on the insulating substrate 110, and then a negative photoresist pattern 214 is formed on the gate metal layer. Form. Thereafter, the gate metal layer is etched using the negative photoresist pattern 214 as a mask to form the gate electrode 152b.

상기 네거티브 포토레지스트 패턴(214)은 자신의 상면의 폭(B)이 자신의 하면의 폭(C)보다 더 큰 역상의 형태를 갖는다. 이를 위해, 네거티브 포토레지스트 패턴(214)은 게이트 금속층 상에 형성된 네거티브 포토레지스트(211)가 디포커스(defocus) 노광 방식으로 노광된 후 후속되는 현상 공정을 통해 형성된다.The negative photoresist pattern 214 has an inverted shape in which the width B of its upper surface is larger than the width C of its lower surface. To this end, the negative photoresist pattern 214 is formed through a subsequent development process after the negative photoresist 211 formed on the gate metal layer is exposed in a defocus exposure method.

일반적으로 디포커스 노광 방식이란 노광을 위해 사용되는 노광 장비의 렌즈(220)의 포커스를 네거티브(또는, 포지티브) 포토레지스트의 상면의 위 또는 아래에 맞추어 노광하는 방식을 말한다. 이러한 디포커스 노광 방식을 일반적인 노광 방식과 대비하여 설명한다.In general, the defocus exposure method refers to a method of exposing the focus of the lens 220 of an exposure apparatus used for exposure to the upper or lower surface of a negative (or positive) photoresist. This defocus exposure method will be described in comparison with a general exposure method.

일반적인 노광 방식은 렌즈(220)의 포커스를 네거티브(또는, 포지티브) 포토레지스트의 상면에 맞춰 노광하는 방식이다.(포커스 값 = 0) 이 때, 해상도가 높아 네거티브(또는, 포지티브) 포토레지스트를 원하고자 하는 패턴으로 정확히 형성할 수 있는 장점이 있다.The general exposure method is a method in which the focus of the lens 220 is exposed to the upper surface of the negative (or positive) photoresist. (Focus value = 0) In this case, a high resolution is used to obtain a negative (or positive) photoresist. There is an advantage that can be formed accurately in the desired pattern.

하지만, 역상을 갖는 네거티브(또는, 포지티브) 포토레지스트 패턴을 형성할 수 없다라는 단점이 있다. 즉, 일반적인 노광 방식으로 형성된 네거티브(또는, 포지티브) 포토레지스트 패턴은 정상만을 갖도록 형성된다.However, there is a disadvantage in that a negative (or positive) photoresist pattern having a reverse phase cannot be formed. That is, the negative (or positive) photoresist pattern formed by the general exposure method is formed to have only normal.

반면, 디포커스 노광 방식은 렌즈(220)의 포커스를 네거티브(또는, 포지티브) 포토레지스트의 상면의 위(포커스 값 = 임의의 양의 값) 또는 아래(포커스 값 = 임의의 음의 값)에 맞춰 노광하므로 일반적인 노광 방식에 비해 해상도가 낮아 네거티브(또는, 포지티브) 포토레지스트를 원하고자 하는 패턴으로 정확히 형성할 수 없다라는 단점이 있다.On the other hand, the defocusing exposure method adjusts the focus of the lens 220 to be above (focus value = any positive value) or below (focus value = any negative value) of the upper surface of the negative (or positive) photoresist. Since the exposure is lower than the conventional exposure method, there is a disadvantage in that the negative (or positive) photoresist cannot be accurately formed in a desired pattern.

하지만, 포커스 값에 따라 정상 또는 역상의 네거티브 포토레지스트 패턴을 구현할 수 있다라는 장점이 있다.However, there is an advantage in that a negative photoresist pattern of normal or reverse phase can be implemented according to a focus value.

구체적으로, 디포커스 노광 방식으로 네거티브 포토레지스트(211)를 노광하되 렌즈(220)의 포커스를 네거티브 포토레지스트(211)의 상면(포커스 값 = 0)에 맞추거나 상면의 위(포커스 값 = 임의의 양의 값)에 맞춰 노광할 경우, 후속되는 현상 공정에 의해 네거티브 포토레지스트 패턴(212, 213)이 정상을 갖도록 형성할 수 있다.Specifically, the negative photoresist 211 is exposed by the defocus exposure method, but the focus of the lens 220 is set to the upper surface (focus value = 0) of the negative photoresist 211 or the upper surface (focus value = arbitrary). In the case of exposure according to a positive value), the negative photoresist patterns 212 and 213 may be formed to have a normal state by a subsequent development process.

그리고, 디포커스 노광 방식으로 네거티브 포토레지스트(211)를 노광하되 렌즈(220)의 포커스를 네거티브 포토레지스트(211)의 아래(포커스 값 = 임의의 음의 값)에 맞춰 노광할 경우, 후속되는 현상 공정에 의해 네거티브 포토레지스트 패 턴(214)이 역상을 갖도록 형성할 수 있다.Subsequently, when the negative photoresist 211 is exposed by the defocus exposure method, but the focus of the lens 220 is exposed below the negative photoresist 211 (focus value = any negative value), the following phenomenon occurs. By the process, the negative photoresist pattern 214 may be formed to have a reversed phase.

상기와 같은 디포커스 노광 방식으로 포지티브 포토레지스트를 노광한다 하더라도, 이에 후속되는 현상 공정에 의해 포지티브 포토레지스트 패턴이 역상을 갖도록 형성하기는 매우 힘들다.Even if the positive photoresist is exposed by the defocus exposure method as described above, it is very difficult to form the positive photoresist pattern to have a reversed phase by a subsequent development process.

일반적인 노광 방식 뿐만 아니라 디포커스 노광 방식으로 노광, 및 현상 후 형성된 포지티브 포토레지스트 패턴을 사용하여 게이트 전극(152b) 형성 및 충분한 폭을 갖는 엘디디 영역(134L) 형성을 동시에 수행하는 데에는 많은 어려움이 따른다.It is difficult to simultaneously form the gate electrode 152b and the formation of the LED region 134L having a sufficient width by using the positive photoresist pattern formed after the exposure and development by the defocus exposure method as well as the general exposure method. .

이러한 이유로 인해 본 발명의 실시예에 대칭적인 엘디디 영역 형성 시에는 포지티브 포토레지스트를 사용하지 않고 네거티브 포토레지스트(211)를 사용한다.For this reason, the negative photoresist 211 is used instead of the positive photoresist when forming the LED region symmetrical to the embodiment of the present invention.

상술한 바와 같이, 네거티브 포토레지스트(211)를 디포커스 노광 방식으로 노광하되 렌즈(220)의 포커스를 네거티브 포토레지스트(211)의 상면의 아래(포커스 값 = 임의의 음의 값)에 맞춰 노광한 후, 후속되는 현상 공정을 통해 네거티브 포토레지스트 패턴(214)이 역상을 갖도록 한다. 여기서, 네거티브 포토레지스트 패턴(214)의 역테이퍼각(E)은 45도 내지 85도 사이의 값을 가질 수 있으나 이에 한정되지 않는다.As described above, the negative photoresist 211 is exposed by the defocus exposure method, but the focus of the lens 220 is exposed to the bottom of the upper surface of the negative photoresist 211 (focus value = any negative value). Subsequently, the subsequent development process causes the negative photoresist pattern 214 to have a reversed phase. Here, the reverse taper angle E of the negative photoresist pattern 214 may have a value between 45 degrees and 85 degrees, but is not limited thereto.

상기 역상을 갖는 네거티브 포토레지스트 패턴(214)을 사용하여 게이트 전극(152b) 형성, 및 소스 영역(134S) 및 드레인 영역(134D) 각각에 n+ 불순물 도핑을 수행할 수 있다. 이러한 네거티브 포토레지스트 패턴(214)은 소스 영역(134S) 및 드레인 영역(134D) 각각에 n+ 불순물이 도핑된 후 제거되며, 후속되는 공정에 의해 엘디디 영역(134L)에 n- 불순물이 도핑되게 된다.The negative photoresist pattern 214 having the reverse phase may be used to form the gate electrode 152b and to do n + impurity doping to each of the source region 134S and the drain region 134D. The negative photoresist pattern 214 is removed after n + impurities are doped into each of the source region 134S and the drain region 134D, and n− impurities are doped into the LED region 134L by a subsequent process. .

상기 역상을 갖는 네거티브 포토레지스트 패턴(214)을 이용하여 대칭적인 엘디디 영역(134L)이 정의될 수 있다. 즉, 역상을 갖는 네거티브 포토레지스트 패턴(214)을 이용하여 게이트 전극(152b)과 엘디디 영역(134L)의 크기를 동시에 정의할 수 있으므로 대칭적 및 자기 정렬된 엘디디 영역(134L)을 형성할 수 있다. 여기서, 엘디디 영역(134L)은 네거티브 포토레지스트 패턴(214)의 상면의 폭(B) 및 게이트 전극(152b)의 하면의 폭(D)의 차에 의해 정의된다.A symmetrical LED region 134L may be defined using the negative photoresist pattern 214 having the reversed phase. That is, since the sizes of the gate electrode 152b and the LED area 134L may be simultaneously defined using the negative photoresist pattern 214 having a reversed phase, the symmetrical and self-aligned LED areas 134L may be formed. Can be. Here, the LED region 134L is defined by the difference between the width B of the upper surface of the negative photoresist pattern 214 and the width D of the lower surface of the gate electrode 152b.

네거티브 포토레지스트 패턴(214)의 상면의 일측에서부터 네거티브 포토레지스트 패턴(214)의 하면의 일측까지의 폭((B-C)/2)은 소정 값(예를 들어, 0.1㎛ 내지 3㎛ 사이의 값)을 가지도록 형성되며, 이 폭((B-C)/2)에 의해 의해 엘디디 영역(134L) 중 하나가 대략적으로 정의될 수 있다. 보다 구체적으로, 예를 들어, 네거티브 포토레지스트 패턴(214)의 두께가 2㎛이고 역테이퍼각(E)이 70도라면 네거티브 포토레지스트 패턴(214)의 상면의 일측에서부터 네거티브 포토레지스트 패턴(214)의 하면의 일측까지의 폭((B-C)/2)은 0.73㎛ 정도가 된다. 즉, 엘디디 영역(134L) 중 하나는 0.73㎛ 정도의 길이를 갖도록 대략적으로 정의된다.The width (BC) / 2 from one side of the top surface of the negative photoresist pattern 214 to one side of the bottom surface of the negative photoresist pattern 214 is a predetermined value (for example, a value between 0.1 μm and 3 μm). It is formed to have, and by this width (BC) / 2, one of the LED areas 134L may be roughly defined. More specifically, for example, when the thickness of the negative photoresist pattern 214 is 2 μm and the inverse taper angle E is 70 degrees, the negative photoresist pattern 214 from one side of the upper surface of the negative photoresist pattern 214. The width ((BC) / 2) up to one side of the lower surface becomes about 0.73 µm. That is, one of the LED areas 134L is roughly defined to have a length of about 0.73 μm.

그러나, 상기 네거티브 포토레지스트 패턴(214)의 상면의 일측에서부터 네거티브 포토레지스트 패턴(214)의 하면의 일측까지의 폭((B-C)/2)은 렌즈(220)의 포커스 값(포커스 값 = 임의의 음의 값), 역테이퍼각(E) 및 네거티브 포토레지스트 패턴(214)의 두께(T) 등에 의해 달라질 수 있으므로 상술한 바에 한정되지 않는다. 여기서, 상기 엘디디 영역(134L) 중 다른 하나는 이와 동일하므로 그 상세한 설명 은 생략한다.However, the width (BC / 2) from one side of the top surface of the negative photoresist pattern 214 to one side of the bottom surface of the negative photoresist pattern 214 is the focus value of the lens 220 (focus value = arbitrary). Negative value), the inverse taper angle E, the thickness T of the negative photoresist pattern 214, and the like, and the like, but are not limited thereto. Herein, the other one of the LED areas 134L is the same, and thus a detailed description thereof will be omitted.

게이트 전극(152b)은 네거티브 포토레지스트 패턴(214)을 마스크로 하여 게이트 전극(152b)이 형성될 게이트 금속층을 식각함으로써 형성된다. 이 때, 게이트 금속층을 식각하기 위해 습식 식각 방법이 사용될 경우에는 습식 식각의 등방성 식각 특성에 기인하여 게이트 전극(152b)의 하면의 폭(D)이 네거티브 포토레지스트 패턴(214)의 하면의 폭(C)보다 작게 형성될 수 있다. 이로 인해, 게이트 전극(152b)의 하면의 일측에서부터 네거티브 포토레지스트 패턴(214)의 하면의 일측까지의 폭((C-D)/2)이 소정값 이상을 갖도록 형성되므로 엘디디 영역(134L) 중 하나는 더욱 큰 폭을 갖도록 정의될 수 있다. 여기서, 상기 엘디디 영역(134L) 중 다른 하나는 이와 동일하므로 그 상세한 설명은 생략한다.The gate electrode 152b is formed by etching the gate metal layer on which the gate electrode 152b is to be formed using the negative photoresist pattern 214 as a mask. At this time, when the wet etching method is used to etch the gate metal layer, the width D of the lower surface of the gate electrode 152b is the width of the lower surface of the negative photoresist pattern 214 due to the isotropic etching characteristic of the wet etching. It can be formed smaller than C). Thus, the width (CD) / 2 from one side of the bottom surface of the gate electrode 152b to one side of the bottom surface of the negative photoresist pattern 214 is formed to have a predetermined value or more, so that one of the LED regions 134L is formed. Can be defined to have a greater width. Herein, the other one of the LED areas 134L is the same, and thus a detailed description thereof will be omitted.

본 발명의 실시예에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법에서는 상술한 역상의 네거티브 포토레지스트 패턴(214)을 이용하는 마스크 공정을 포함한다. 이러한 본 발명의 실시예에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법을 설명하기에 앞서 본 발명의 실시예에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판에 대해 설명한다.A method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device according to an embodiment of the present invention includes a mask process using the negative photoresist pattern 214 described above. Before describing a method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device according to an exemplary embodiment of the present invention, a polysilicon thin film transistor substrate for a flat panel display device according to an embodiment of the present invention will be described.

도 9는 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판에서 한 서브 화소 영역을 나타낸 평면도이고, 도 10은 도 9의 X-X'선을 따라 절단한 단면도이고, 도 11은 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판에서 CMOS 폴리실리콘 박막 트랜지스터를 나타낸 단면도이다. 도 9 내지 도 11은 폴리실리콘 박막 트랜지스터 기판을 설명하기 위한 도면들이다. 이는 본 발명의 실시예에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판을 설명하기 위한 것이므로 본 발명이 여기에 한정되지 않는다. 따라서, 본 발명의 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법은 유기전계 발광소자용 폴리실리콘 박막 트랜지스터 기판의 제조방법에도 적용 가능하다. 또한, 도 9 및 도 10에서는 N형 폴리실리콘 박막 트랜지스터가 도시되어 있으나 본 발명이 여기에 한정되지 않는다. 따라서, 본 발명은 한 서브 화소 영역에 P형 폴리실리콘 박막 트랜지스터가 형성되어 있는 경우에도 적용 가능하다.FIG. 9 is a plan view illustrating one sub pixel area in a polysilicon thin film transistor substrate according to an exemplary embodiment of the present invention, FIG. 10 is a cross-sectional view taken along the line X-X 'of FIG. 9, and FIG. 11 is an embodiment of the present invention. A cross-sectional view illustrating a CMOS polysilicon thin film transistor in a polysilicon thin film transistor substrate according to an example. 9 to 11 are diagrams for describing a polysilicon thin film transistor substrate. This is to explain the polysilicon thin film transistor substrate for a flat panel display device according to an embodiment of the present invention, the present invention is not limited thereto. Therefore, the manufacturing method of the polysilicon thin film transistor substrate for flat panel display devices of this invention is applicable also to the manufacturing method of the polysilicon thin film transistor substrate for organic electroluminescent elements. 9 and 10 illustrate an N-type polysilicon thin film transistor, but the present invention is not limited thereto. Therefore, the present invention is also applicable to a case where a P-type polysilicon thin film transistor is formed in one sub pixel region.

도 9 및 도 10을 참조하면, 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판에서 표시 영역(DA)의 한 서브 화소 영역(PA)에는 N형 폴리실리콘 박막 트랜지스터(NMOS TFT1), 화소 전극(190) 및 스토리지 커패시터(STG) 등이 형성되어 있다.9 and 10, an N-type polysilicon thin film transistor NMOS TFT1 and a pixel electrode may be formed in one sub pixel area PA of the display area DA in a polysilicon thin film transistor substrate according to an exemplary embodiment of the present invention. 190, a storage capacitor STG, and the like are formed.

상기 N형 폴리실리콘 박막 트랜지스터(NMOS TFT1)는 액티브 패턴(132), 게이트 전극(152a), 소스 전극(172S) 및 드레인 전극(172D)을 포함한다.The N-type polysilicon thin film transistor (NMOS TFT1) includes an active pattern 132, a gate electrode 152a, a source electrode 172S, and a drain electrode 172D.

액티브 패턴(132)은 절연 기판(110) 상의 버퍼막(120) 상에 형성되어 있으며, 채널 영역(132C), 소스 영역(132S), 드레인 영역(132D), 엘디디 영역(132L) 및 스토리지 영역(132STG)을 포함한다.The active pattern 132 is formed on the buffer layer 120 on the insulating substrate 110, and has a channel region 132C, a source region 132S, a drain region 132D, an LED region 132L, and a storage region. 132STG.

채널 영역(132C)은 게이트 절연막(140)을 사이에 두고 게이트 전극(152a)과 중첩된다.The channel region 132C overlaps the gate electrode 152a with the gate insulating layer 140 interposed therebetween.

소스 영역(132S)은 채널 영역(132C)을 기준으로 액티브 패턴(132)의 일측에 형성된다. 이 소스 영역(132S)에는 n+ 불순물이 도핑되어 있다.The source region 132S is formed at one side of the active pattern 132 based on the channel region 132C. The source region 132S is doped with n + impurities.

드레인 영역(132D)은 채널 영역(132C)을 기준으로 액티브 패턴(132)의 타측에 형성된다. 이 드레인 영역(132D)에는 n+ 불순물이 도핑되어 있다.The drain region 132D is formed at the other side of the active pattern 132 based on the channel region 132C. The drain region 132D is doped with n + impurities.

엘디디 영역(132L)은 채널 영역(132C) 및 소스 영역(132S) 사이, 및 채널 영역(132C) 및 드레인 영역(132D) 사이 각각에 형성된다. 이 엘디디 영역(132L)에는 n- 불순물이 도핑되어 있다.The LED region 132L is formed between the channel region 132C and the source region 132S, and between the channel region 132C and the drain region 132D, respectively. N- impurity is doped into the LED region 132L.

스토리지 영역(132STG)은 게이트 절연막(140)을 사이에 두고 스토리지선(154)과 중첩된다. 이 스토리지 영역(132STG)에는 n+ 불순물이 도핑되어 있다.The storage region 132STG overlaps the storage line 154 with the gate insulating layer 140 interposed therebetween. The storage region 132STG is doped with n + impurities.

게이트 전극(152a)은 게이트선(150)과 접속되어 있으며 게이트 절연막(140) 상에 형성된다.The gate electrode 152a is connected to the gate line 150 and is formed on the gate insulating layer 140.

소스 전극(172S)은 데이터선(170)과 접속됨과 아울러 층간 절연막(160) 및 게이트 절연막(140)을 관통하는 콘택홀(162a)을 통해 소스 영역(132S)과 접속된다.The source electrode 172S is connected to the data line 170 and is connected to the source region 132S through the contact hole 162a penetrating through the interlayer insulating layer 160 and the gate insulating layer 140.

드레인 전극(172D)은 게이트 전극(152a)을 기준으로 소스 전극(172S)과 대향하도록 형성되며, 층간 절연막(160) 및 게이트 절연막(140)을 관통하는 콘택홀(162b)을 통해 드레인 영역(132D)과 접속된다.The drain electrode 172D is formed to face the source electrode 172S with respect to the gate electrode 152a, and the drain region 132D through the contact hole 162b penetrating through the interlayer insulating layer 160 and the gate insulating layer 140. ) Is connected.

화소 전극(190)은 보호막(180) 상에 형성되며 보호막(180)을 관통하는 비아(via)(182)를 통해 드레인 전극(172D)과 접속된다.The pixel electrode 190 is formed on the passivation layer 180 and is connected to the drain electrode 172D through a via 182 penetrating the passivation layer 180.

스토리지 커패시터(STG)는 스토리지 영역(132STG)을 제1 스토리지 전극으로 하고, 스토리지선(154)을 제2 스토리지 전극으로 하고, 상기 제1 및 제2 스토리지 전극 사이의 게이트 절연막(140)을 유전체로 하여 형성된다. 여기서, 스토리지 선(154)은 게이트선(150)과 나란하게 형성되어 층간 절연막(160)을 사이에 두고 데이터선(170)과 교차한다.The storage capacitor STG uses the storage region 132STG as the first storage electrode, the storage line 154 as the second storage electrode, and the gate insulating layer 140 between the first and second storage electrodes as the dielectric. Is formed. The storage line 154 may be formed to be parallel to the gate line 150 to cross the data line 170 with the interlayer insulating layer 160 therebetween.

도 11을 참조하면, 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판에서 비표시 영역(NDA)의 구동회로에 포함된 CMOS 폴리실리콘 박막 트랜지스터는 N형 및 P형 폴리실리콘 박막 트랜지스터(NMOS TFT2, PMOS TFT)를 포함한다. 여기서, 보호막(180)이 N형 및 P형 폴리실리콘 박막 트랜지스터(NMOS TFT2, PMOS TFT) 각각을 덮도록 형성된다.Referring to FIG. 11, CMOS polysilicon thin film transistors included in a driving circuit of a non-display area NDA in a polysilicon thin film transistor substrate according to an exemplary embodiment of the present invention are N-type and P-type polysilicon thin film transistors (NMOS TFT2; PMOS TFT). Here, the passivation layer 180 is formed to cover each of the N-type and P-type polysilicon thin film transistors (NMOS TFT2 and PMOS TFT).

상기 N형 폴리실리콘 박막 트랜지스터(NMOS TFT2)는 액티브 패턴(134), 게이트 전극(152b), 소스 전극(174S) 및 드레인 전극(174D)을 포함한다.The N-type polysilicon thin film transistor (NMOS TFT2) includes an active pattern 134, a gate electrode 152b, a source electrode 174S and a drain electrode 174D.

액티브 패턴(134)은 절연 기판(110) 상의 버퍼막(120) 상에 형성되어 있으며, 채널 영역(134C), 소스 영역(134S), 드레인 영역(134D) 및 엘디디 영역(134L)을 포함한다.The active pattern 134 is formed on the buffer layer 120 on the insulating substrate 110 and includes a channel region 134C, a source region 134S, a drain region 134D, and an LED region 134L. .

채널 영역(134C)은 게이트 절연막(140)을 사이에 두고 게이트 전극(152b)과 중첩된다.The channel region 134C overlaps the gate electrode 152b with the gate insulating layer 140 interposed therebetween.

소스 영역(134S)은 채널 영역(134C)을 기준으로 액티브 패턴(134)의 일측에 형성된다. 이 소스 영역(134S)에는 n+ 불순물이 도핑되어 있다.The source region 134S is formed at one side of the active pattern 134 based on the channel region 134C. The source region 134S is doped with n + impurities.

드레인 영역(134D)은 채널 영역(134C)을 기준으로 액티브 패턴(134)의 타측에 형성된다. 이 드레인 영역(134D)에는 n+ 불순물이 도핑되어 있다.The drain region 134D is formed at the other side of the active pattern 134 based on the channel region 134C. The drain region 134D is doped with n + impurities.

엘디디 영역(134L)은 채널 영역(134C) 및 소스 영역(134S) 사이, 및 채널 영역(134C) 및 드레인 영역(134D) 사이 각각에 형성된다. 이 엘디디 영역(134L)에는 n- 불순물이 도핑되어 있다.The LED region 134L is formed between the channel region 134C and the source region 134S, and between the channel region 134C and the drain region 134D, respectively. This LED region 134L is doped with n- impurity.

게이트 전극(152b)은 게이트 절연막(140) 상에 형성된다.The gate electrode 152b is formed on the gate insulating layer 140.

소스 전극(174S)은 층간 절연막(160) 및 게이트 절연막(140)을 관통하는 콘택홀(162c)을 통해 소스 영역(134S)과 접속된다.The source electrode 174S is connected to the source region 134S through the contact hole 162c penetrating through the interlayer insulating layer 160 and the gate insulating layer 140.

드레인 전극(174D)은 게이트 전극(152b)을 기준으로 소스 전극(174S)과 대향하도록 형성되며, 층간 절연막(160) 및 게이트 절연막(140)을 관통하는 콘택홀(162d)을 통해 드레인 영역(134D)과 접속된다.The drain electrode 174D is formed to face the source electrode 174S with respect to the gate electrode 152b, and the drain region 134D is formed through the interlayer insulating layer 160 and the contact hole 162d penetrating through the gate insulating layer 140. ) Is connected.

상기 P형 폴리실리콘 박막 트랜지스터(PMOS TFT)는 액티브 패턴(136), 게이트 전극(152c), 소스 전극(176S) 및 드레인 전극(176D)을 포함한다.The P-type polysilicon thin film transistor (PMOS TFT) includes an active pattern 136, a gate electrode 152c, a source electrode 176S, and a drain electrode 176D.

액티브 패턴(136)은 절연 기판(110) 상의 버퍼막(120) 상에 형성되어 있으며, 채널 영역(136C), 소스 영역(136S) 및 드레인 영역(136D)을 포함한다.The active pattern 136 is formed on the buffer film 120 on the insulating substrate 110 and includes a channel region 136C, a source region 136S, and a drain region 136D.

채널 영역(136C)은 게이트 절연막(140)을 사이에 두고 게이트 전극(152c)과 중첩된다.The channel region 136C overlaps the gate electrode 152c with the gate insulating layer 140 interposed therebetween.

소스 영역(136S)은 채널 영역(136C)을 기준으로 액티브 패턴(136)의 일측에 형성된다. 이 소스 영역(136S)에는 n+ 불순물이 도핑되어 있다.The source region 136S is formed at one side of the active pattern 136 based on the channel region 136C. The source region 136S is doped with n + impurities.

드레인 영역(136D)은 채널 영역(136C)을 기준으로 액티브 패턴(136)의 타측에 형성된다. 이 드레인 영역(136D)에는 n+ 불순물이 도핑되어 있다.The drain region 136D is formed at the other side of the active pattern 136 based on the channel region 136C. The drain region 136D is doped with n + impurities.

게이트 전극(152c)은 게이트 절연막(140) 상에 형성된다.The gate electrode 152c is formed on the gate insulating layer 140.

소스 전극(176S)은 층간 절연막(160) 및 게이트 절연막(140)을 관통하는 콘택홀(162e)을 통해 소스 영역(136S)과 접속된다.The source electrode 176S is connected to the source region 136S through the contact hole 162e penetrating through the interlayer insulating layer 160 and the gate insulating layer 140.

드레인 전극(176D)은 게이트 전극(152c)을 기준으로 소스 전극(176S)과 대향하도록 형성되며, 층간 절연막(160) 및 게이트 절연막(140)을 관통하는 콘택홀(162f)을 통해 드레인 영역(136D)과 접속된다.The drain electrode 176D is formed to face the source electrode 176S with respect to the gate electrode 152c, and the drain region 136D through the contact hole 162f penetrating through the interlayer insulating layer 160 and the gate insulating layer 140. ) Is connected.

상기의 구성을 가지는 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판은 8매의 마스크를 사용하는 제1 내지 제8 마스크 공정을 통해 제조될 수 있으나 이에 한정되지 않는다.The polysilicon thin film transistor substrate according to the exemplary embodiment of the present invention having the above structure may be manufactured through the first to eighth mask processes using eight masks, but is not limited thereto.

도 12a 및 도 12b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제1 마스크 공정을 설명하기 위한 단면도이다.12A and 12B are cross-sectional views illustrating a first mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판을 제조하기 위해 먼저, 도 12a 및 도 12b에 도시된 바와 같이, 제1 마스크 공정을 통해 절연 기판(110) 상에 버퍼막(120)을 형성하고, 비정질실리콘층을 형성한 후 이를 결정화하여 폴리실리콘층(130)을 형성한 다음, 스토리지 영역(132STG)이 형성될 영역에 n+ 불순물을 도핑한다.In order to manufacture a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention, first, as shown in FIGS. 12A and 12B, a buffer on an insulating substrate 110 is formed through a first mask process. The film 120 is formed, an amorphous silicon layer is formed, and then crystallized to form the polysilicon layer 130, and then n + impurities are doped in the region where the storage region 132STG is to be formed.

구체적으로, 예를 들어, 유리나 플라스틱 등과 같은 절연 기판(110)의 전면에 소정의 두께(예를 들어, 수십Å 내지 수천Å)를 갖는 버퍼막(120)을 형성한다. 버퍼막(120)은 SiNx, SiO2 등과 같은 무기 물질로 적어도 1층 이상으로 형성될 수 있다. 여기서, 버퍼막(120)의 형성을 위해 스퍼터링(sputtering) 등의 방법이 사용될 수 있다. 이러한 버퍼막(120)은 절연 기판(110) 내에 포함되어 있는 불순물이 액티브 패턴(132, 134, 136)으로 확산되는 것을 방지하기 위해 형성된다.Specifically, for example, the buffer film 120 having a predetermined thickness (for example, tens of thousands to thousands of microns) is formed on the entire surface of the insulating substrate 110 such as glass or plastic. The buffer layer 120 may be formed of at least one layer of an inorganic material such as SiNx, SiO 2, or the like. Here, a method such as sputtering may be used to form the buffer film 120. The buffer layer 120 is formed to prevent impurities contained in the insulating substrate 110 from being diffused into the active patterns 132, 134, and 136.

이어서, 버퍼막(120) 상에 소정의 두께(예를 들어, 수십Å 내지 수천Å)를 갖는 비정질실리콘층을 형성한다. 여기서, 비정질실리콘층의 형성을 위해 PECVD(plasma enhanced chemical vapor deposition) 및 LPCVD(low pressure chemical vapor deposition) 등을 포함하는 CVD 등의 방법이 사용될 수 있다.Subsequently, an amorphous silicon layer having a predetermined thickness (for example, tens of thousands to thousands of micrometers) is formed on the buffer film 120. Here, a method such as CVD including plasma enhanced chemical vapor deposition (PECVD) and low pressure chemical vapor deposition (LPCVD) may be used to form the amorphous silicon layer.

이어서, 비정질실리콘층을 결정화하여 폴리실리콘층(130)을 형성한다. 여기서, 비정질실리콘층을 결정화하는 방법으로는 엑시머 레이저 어닐링(eximer laser annealing; ELA), 순차적 측면 결정화(sequential lateral solidification; SLS) 방법 등이 사용될 수 있다. 비정질실리콘층을 결정화하기 이전에 비정질실리콘층 내에 존재하는 수소를 제거하기 위한 탈수소화(dehydrogenation) 공정이 진행될 수 있다.Next, the amorphous silicon layer is crystallized to form the polysilicon layer 130. Here, as a method of crystallizing the amorphous silicon layer, excimer laser annealing (ELA), sequential lateral solidification (SLS) method, or the like may be used. Prior to crystallizing the amorphous silicon layer, a dehydrogenation process may be performed to remove hydrogen present in the amorphous silicon layer.

이어서, 포지티브 포토레지스트를 폴리실리콘층(130) 상에 형성한 후, 노광 및 현상 공정을 통해 스토리지 영역(132STG)이 형성될 영역을 노출시키는 포지티브 포토레지스트 패턴(203)을 형성한다. 여기서, 포지티브 포토레지스트의 형성을 위해 스핀 코팅, 슬릿 코팅, 스핀 앤드(and) 슬릿 코팅, 스핀리스(spinless) 코팅 등의 방법 중 어느 하나가 사용될 수 있다. 이하, 후술되는 포지티브(또는, 네거티브) 포토레지스트의 형성에 상기 방법들 중 어느 하나가 사용될 수 있다. 포지티브 포토레지스트 대신 네거티브 포토레지스트를 사용할 수 있다.Subsequently, after the positive photoresist is formed on the polysilicon layer 130, the positive photoresist pattern 203 is formed through the exposure and development process to expose the region where the storage region 132STG is to be formed. Herein, any one of spin coating, slit coating, spin and slit coating, and spinless coating may be used to form the positive photoresist. Hereinafter, any one of the above methods may be used to form a positive (or negative) photoresist described below. Negative photoresist may be used instead of positive photoresist.

이어서, 포지티브 포토레지스트 패턴(203)을 마스크로 하여 스토리지 영역(132STG)이 형성될 영역에 n+ 불순물을 도핑한다. 여기서, n+ 불순물의 도핑을 위해 이온 주입(ion implanting) 방식 또는 이온 샤워(ion shower) 방식 등이 사용될 수 있다. 이 때, 스토리지 영역(132STG)이 형성될 영역을 제외한 나머지 영역에는 잔존하는 포지티브 포토레지스트 패턴(203)에 의해 n+ 불순물이 도핑되지 않는다.Next, n + impurity is doped into a region where the storage region 132STG is to be formed using the positive photoresist pattern 203 as a mask. Here, an ion implantation method or an ion shower method may be used for the doping of the n + impurity. At this time, n + impurities are not doped by the remaining positive photoresist pattern 203 in the remaining regions except for the region where the storage region 132STG is to be formed.

스토리지 영역(132STG)이 형성될 영역에 n+ 불순물이 도핑되지 않으면 스토리지 영역(132STG)에 제공되는 스토리지 전압을 다소 높게 설정해야 하므로 소비 전력 측면에서 불리해진다. 이러한 이유로 스토리지 영역(132STG)이 형성될 영역에 n+ 불순물을 도핑한다.If the n + impurity is not doped in the region where the storage region 132STG is to be formed, the storage voltage provided to the storage region 132STG must be set somewhat higher, which is disadvantageous in terms of power consumption. For this reason, n + impurities are doped into the region where the storage region 132STG is to be formed.

이어서, 포지티브 포토레지스트 패턴(203)을 폴리실리콘층(130)으로부터 제거한다. <제1 마스크 공정>Next, the positive photoresist pattern 203 is removed from the polysilicon layer 130. <1st mask process>

도 13a 및 도 13b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제2 마스크 공정을 설명하기 위한 단면도이다.13A and 13B are cross-sectional views illustrating a second mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 13a 및 도 13b에 도시된 바와 같이, 제2 마스크 공정을 통해 액티브 패턴(132, 134, 136)을 형성한다.Next, as shown in FIGS. 13A and 13B, the active patterns 132, 134, and 136 are formed through the second mask process.

구체적으로, 예를 들어, 포지티브 포토레지스트를 폴리실리콘층(130) 상에 형성한 후, 노광 및 현상 공정을 통해 포지티브 포토레지스트 패턴을 형성한다. 이어서, 포지티브 포토레지스트 패턴을 마스크로하여 폴리실리콘층(130)을 식각함으로써 액티브 패턴(132, 134, 136)을 형성한 다음, 포지티브 포토레지스트 패턴을 액티브 패턴(132, 134, 136)으로부터 제거한다. 여기서, 포지티브 포토레지스트 대신 네거티브 포토레지스트를 사용할 수 있다. <제 2 마스크 공정>Specifically, for example, after forming a positive photoresist on the polysilicon layer 130, a positive photoresist pattern is formed through an exposure and development process. Next, the polysilicon layer 130 is etched using the positive photoresist pattern as a mask to form the active patterns 132, 134, and 136, and then the positive photoresist patterns are removed from the active patterns 132, 134, and 136. . Here, a negative photoresist may be used instead of the positive photoresist. <2nd mask process>

도 14a 및 도 14b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제3 마스크 공정 중 사진 공정을 설명하기 위한 단면도이다.14A and 14B are cross-sectional views illustrating a photographic process during a third mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 14a 및 도 14b에 도시된 바와 같이, 게이트 절연막(140), 및 게이트 전극(152a, 152b, 152c) 및 스토리지선(154)을 포함하는 게이트 패턴이 형성될 게이트 금속층(148)을 형성한 후, 게이트 금속층(148) 상에 포지티브 포토레지스트를 형성한 후, 노광 및 현상 공정을 통해 액티브 패턴(132, 134) 및 P형 폴리실리콘 박막 트랜지스터(PMOS TFT)의 게이트 전극(152c)이 형성될 영역(또는, 채널 영역(136C))을 덮는 포지티브 포토레지스트 패턴(204)을 형성한다.Next, as shown in FIGS. 14A and 14B, the gate metal layer 148 on which the gate insulating layer 140 and the gate pattern including the gate electrodes 152a, 152b, and 152c and the storage line 154 are formed is formed. After the formation, a positive photoresist is formed on the gate metal layer 148, and then the active patterns 132 and 134 and the gate electrode 152c of the P-type polysilicon thin film transistor (PMOS TFT) are formed through an exposure and development process. A positive photoresist pattern 204 is formed to cover the region to be formed (or the channel region 136C).

구체적으로, 예를 들어, 액티브 패턴(132, 134, 136)을 덮도록 절연 기판(110)의 전면에 소정의 두께(예를 들어, 수십Å 내지 수천Å)를 갖는 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 SiNx, SiO2, TEOS(tetraethyl orthosilicate) 등과 같은 무기 물질로 적어도 1층 이상으로 형성될 수 있다. 여기서, 게이트 절연막(140)의 형성을 위해 CVD 등의 방법이 사용될 수 있다.Specifically, for example, the gate insulating layer 140 having a predetermined thickness (for example, several tens of thousands to thousands) is formed on the entire surface of the insulating substrate 110 to cover the active patterns 132, 134, and 136. do. The gate insulating layer 140 may be formed of at least one layer of an inorganic material such as SiNx, SiO 2, and tetraethyl orthosilicate (TEOS). Here, a method such as CVD may be used to form the gate insulating layer 140.

이어서, 게이트 절연막(140) 상의 전면에 게이트 금속층(148)을 소정의 두께(예를 들어, 수십Å 내지 수천Å)로 형성한다. 게이트 금속층(148)은 Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 물질로 적어도 1층 이상으로 형성될 수 있다. 여기서, 게이트 금속층(148)의 형성을 위해 스퍼터링 등의 방법이 사용될 수 있다.Subsequently, the gate metal layer 148 is formed on the entire surface of the gate insulating layer 140 to have a predetermined thickness (for example, several tens of microseconds to several thousand micrometers). The gate metal layer 148 is formed of at least one layer of a material such as Cr or Cr alloy, Al or Al alloy, Mo or Mo alloy, Ag or Ag alloy, Cu or Cu alloy, Ti or Ti alloy, Ta or Ta alloy, etc. Can be. Here, a method such as sputtering may be used to form the gate metal layer 148.

이어서, 포지티브 포토레지스트를 게이트 금속층(148) 상에 형성한 후, 노광 및 현상 공정을 통해 액티브 패턴(132, 134) 및 P형 폴리실리콘 박막 트랜지스터(PMOS TFT)의 게이트 전극(152c)이 형성될 영역(또는, 채널 영역(136C))을 덮는 포지티브 포토레지스트 패턴(204)을 형성한다. 여기서, 포지티브 포토레지스트 대신 네거티브 포토레지스트를 사용할 수 있다.Subsequently, after the positive photoresist is formed on the gate metal layer 148, the active patterns 132 and 134 and the gate electrode 152c of the P-type polysilicon thin film transistor (PMOS TFT) are formed through an exposure and development process. A positive photoresist pattern 204 is formed to cover the region (or channel region 136C). Here, a negative photoresist may be used instead of the positive photoresist.

도 15a 및 도 15b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제3 마스크 공정 중 식각 공정을 설명하기 위한 단면도이다.15A and 15B are cross-sectional views illustrating an etching process of a third mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 15a 및 도 15b에 도시된 바와 같이, 게이트 전극(152c), 및 게이트 전극(152a, 152b) 및 스토리지선(154)이 형성될 차폐 게이트 패턴(149)을 형성한다. 여기서, 차폐 게이트 패턴(149)은 액티브 패턴(132, 134)을 덮도록 형성된다.Next, as shown in FIGS. 15A and 15B, the gate electrode 152c, and the shielding gate pattern 149 on which the gate electrodes 152a and 152b and the storage line 154 are to be formed are formed. Here, the shielding gate pattern 149 is formed to cover the active patterns 132 and 134.

구체적으로, 예를 들어, 포지티브 포토레지스트 패턴(205)을 마스크로 하여 게이트 금속층(148)을 식각함으로써 P형 폴리실리콘 박막 트랜지스터(PMOS TFT)의 게이트 전극(152c)을 형성한다. 여기서, 게이트 금속층(148)을 식각하기 위해 습식 식각 방법 등이 사용될 수 있다. 포지티브 포토레지스트 패턴(205)이 N형 폴리실리콘 박막 트랜지스터(NMOS TFT1, NMOS TFT2)의 액티브 패턴(132, 134) 및 스토리지선(154)을 덮도록 형성되어 있기 때문에 상기 식각 공정에 의해 N형 폴리실리콘 박막 트랜지스터(NMOS TFT1, NMOS TFT2)의 게이트 전극(152a, 152b) 및 스토리지선(154)은 형성되지 않는다. 즉, 상기 식각 공정에 의해 게이트 전극(152a, 152b) 및 스토리지선(154)이 형성될 차폐 게이트 패턴(149)이 형성되며, 이 차폐 게이트 패턴(149)은 액티브 패턴(132, 134)을 덮도록 형성된다.Specifically, for example, the gate metal layer 148 is etched using the positive photoresist pattern 205 as a mask to form the gate electrode 152c of the P-type polysilicon thin film transistor (PMOS TFT). Here, a wet etching method or the like may be used to etch the gate metal layer 148. Since the positive photoresist pattern 205 is formed to cover the active patterns 132 and 134 and the storage lines 154 of the N-type polysilicon thin film transistors (NMOS TFT1 and NMOS TFT2), the N-type poly is formed by the etching process. The gate electrodes 152a and 152b and the storage line 154 of the silicon thin film transistors NMOS TFT1 and NMOS TFT2 are not formed. That is, the etching process forms a shielding gate pattern 149 on which the gate electrodes 152a and 152b and the storage line 154 are to be formed, and the shielding gate pattern 149 covers the active patterns 132 and 134. It is formed to.

도 16a 및 도 16b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제3 마스크 공정 중 p+ 불순물 도핑 공정을 설명하기 위한 단면도이다.16A and 16B are cross-sectional views illustrating a p + impurity doping step in a third mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 16a 및 도 16b에 도시된 바와 같이, 도 15a 및 도 15b에 도시된 포지티브 포토레지스트 패턴(205)을 차폐 게이트 패턴(149) 및 게이트 전극(152c)으로부터 제거한 후, 소스 영역(136S) 및 드레인 영역(136D)에 p+ 불순물을 도핑한다. 여기서, p+ 불순물의 도핑을 위해 이온 주입 방식 또는 이온 샤워 방식 등이 사용될 수 있다. N형 폴리실리콘 박막 트랜지스터(NMOS TFT1, NMOS TFT2)의 액티브 패턴(132, 134)에는 차폐 게이트 패턴(149)에 의해 p+ 불순물이 도핑되지 않는다.Next, as shown in FIGS. 16A and 16B, after removing the positive photoresist pattern 205 shown in FIGS. 15A and 15B from the shield gate pattern 149 and the gate electrode 152c, the source region 136S. ) And the drain region 136D is doped with p + impurities. Here, an ion implantation method or an ion shower method may be used for the doping of p + impurities. The active patterns 132 and 134 of the N-type polysilicon thin film transistors NMOS TFT1 and NMOS TFT2 are not doped with p + impurities by the shielding gate pattern 149.

그런데, 포지티브 포토레지스트 패턴(205)을 게이트 전극(152c)으로부터 제거하지 않고 p+ 불순물을 도핑하면, 소스 영역(136S) 및 드레인 영역(136D) 중 채널 영역(136C)과 인접한 영역에는 p+ 불순물이 도핑되지 않게 된다. 이는 도 15b에 도시된 바와 같이, 습식 식각의 등방성 식각 특성에 기인하여 게이트 전극(152c)의 폭이 자신의 상부에 형성된 포지티브 포토레지스트 패턴(205)의 하면의 폭보다 작게 형성되기 때문에 발생한다.However, when the positive photoresist pattern 205 is doped without removing the p + impurity from the gate electrode 152c, the p + impurity is doped in the region adjacent to the channel region 136C among the source region 136S and the drain region 136D. Will not be. This occurs because the width of the gate electrode 152c is smaller than the width of the lower surface of the positive photoresist pattern 205 formed on the upper portion thereof due to the isotropic etching characteristic of the wet etching, as shown in FIG. 15B.

이로 인해, 채널 영역(136C)의 폭은 포지티브 포토레지스트 패턴(205)의 하면의 폭 및 게이트 전극(152c)의 폭의 차만큼 길어지게 된다. 즉, 게이트 전극(152c)과 중첩되지 않는 채널 영역(136C)이 발생하게 된다. 이는 P형 폴리실리콘 박막 트랜지스터의 특성을 저하시키는 원인이 된다. 이 때문에, 포지티브 포토레지스트 패턴(205)을 게이트 전극(152c)으로부터 제거한 후에 p+ 불순물을 도핑하는 것이 바람직하다. As a result, the width of the channel region 136C becomes longer by the difference between the width of the bottom surface of the positive photoresist pattern 205 and the width of the gate electrode 152c. That is, the channel region 136C does not overlap the gate electrode 152c. This causes a decrease in the characteristics of the P-type polysilicon thin film transistor. For this reason, it is preferable to dop p + impurity after removing the positive photoresist pattern 205 from the gate electrode 152c.

상술한 바와 같이, 게이트 전극(152c) 형성, 및 소스 영역(136S) 및 드레인 영역(136D)에 p+ 불순물 도핑을 1회의 마스크 공정을 통해 진행할 수 있다. < 제3 마스크 공정>As described above, the gate electrode 152c may be formed and the p + impurity doping may be performed in the source region 136S and the drain region 136D through one mask process. <3rd mask process>

도 17a 및 도 17b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 노광 공정을 설명하기 위한 단면도이다.17A and 17B are cross-sectional views illustrating an exposure process during a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 17a 및 도 17b에 도시된 바와 같이, 네거티브 포토레지스트(211)를 절연 기판(110)의 전면에 형성한 후, 디포커스 노광 방식으로 노광한다.Next, as shown in FIGS. 17A and 17B, the negative photoresist 211 is formed on the entire surface of the insulating substrate 110 and then exposed by a defocus exposure method.

구체적으로, 예를 들어, 네거티브 포토레지스트(211)를 차폐 게이트 패턴(149) 및 게이트 전극(152c)을 덮도록 절연 기판(110)의 전면에 형성한다. 이어서, 네거티브 포토레지스트(211)를 디포커스 노광 방식으로 노광하되 렌즈(220)의 포커스를 네거티브 포토레지스트(211)의 아래(포커스 값 = 임의의 음의 값)에 맞춰 노광한다. 이러한 디포커스 노광 방식은 도 5 내지 도 8의 상세한 설명과 동일하므로 그 상세한 설명은 생략한다.Specifically, for example, a negative photoresist 211 is formed on the entire surface of the insulating substrate 110 to cover the shielding gate pattern 149 and the gate electrode 152c. Subsequently, the negative photoresist 211 is exposed by the defocus exposure method, but the focus of the lens 220 is exposed to the bottom of the negative photoresist 211 (focus value = any negative value). Since the defocus exposure method is the same as the detailed description of FIGS. 5 to 8, the detailed description thereof will be omitted.

도 18a 및 도 18b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 현상 공정을 설명하기 위한 단면도이다.18A and 18B are cross-sectional views illustrating a developing process during a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 18a 및 도 18b에 도시된 바와 같이, 현상액을 사용한 현상 공정을 진행함으로써 역상을 가지는 네거티브 포토레지스트 패턴(214)을 형성한다. 여기서, 역상을 가지는 네거티브 포토레지스트 패턴(214)은 N형 폴리실리콘 박막 트랜지스터(NMOS TFT1, NMOS TFT2)의 액티브 패턴(132, 134)의 채널 영역(132C, 134C) 및 엘디디 영역(132L, 134L), 스토리지 영역(132STG), 및 P형 폴리실리콘 박막 트랜지스터(PMOS TFT)의 액티브 패턴(136)을 덮도록 형성된다. 이러한 역상을 갖는 네거티브 포토레지스트 패턴(214)은 도 5 내지 도 8의 상세한 설명과 동일하므로 그 상세한 설명은 생략한다.Next, as shown in FIGS. 18A and 18B, a negative photoresist pattern 214 having a reverse phase is formed by performing a developing process using a developing solution. Here, the negative photoresist pattern 214 having the reverse phase is formed of the channel regions 132C and 134C and the LED regions 132L and 134L of the active patterns 132 and 134 of the N-type polysilicon thin film transistors (NMOS TFT1 and NMOS TFT2). ), The storage region 132STG, and the active pattern 136 of the P-type polysilicon thin film transistor (PMOS TFT). Since the negative photoresist pattern 214 having such a reverse phase is the same as the detailed description of FIGS. 5 to 8, the detailed description thereof will be omitted.

도 19a 및 도 19b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 n+ 불순물 도핑 공정을 설명하기 위한 단면도이다.19A and 19B are cross-sectional views illustrating an n + impurity doping step in a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 19a 및 도 19b에 도시된 바와 같이, 상기 네거티브 포토레지스트 패턴(214)을 마스크로 하여 차폐 게이트 패턴(149)을 식각함으로써 게이트 전극(152a, 152b) 및 스토리지선(154)을 형성한다.Next, as shown in FIGS. 19A and 19B, the gate gates 152a and 152b and the storage line 154 are formed by etching the shielding gate pattern 149 using the negative photoresist pattern 214 as a mask. do.

이어서, 네거티브 포토레지스트 패턴(214)을 마스크로 하여 n+ 불순물을 액티브 패턴(132, 134)의 소스 영역(132S, 134S) 및 드레인 영역(132D, 134D)에 도핑한다. 여기서, n+ 불순물의 도핑을 위해 이온 주입 방식 또는 이온 샤워 방식 등이 사용될 수 있다. 이후, 네거티브 포토레지스트 패턴(214)을 제거한다.Subsequently, n + impurities are doped into the source regions 132S and 134S and the drain regions 132D and 134D of the active patterns 132 and 134 using the negative photoresist pattern 214 as a mask. Here, an ion implantation method or an ion shower method may be used for the doping of n + impurities. Thereafter, the negative photoresist pattern 214 is removed.

도 20a 및 도 20b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제4 마스크 공정 중 n- 불순물 도핑 공정을 설명하기 위한 단면도이다.20A and 20B are cross-sectional views illustrating an n- impurity doping process during a fourth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 20a 및 도 20b에 도시된 바와 같이, n- 불순물을 엘디디 영역(132L, 134L)에 도핑한다.Next, as shown in FIGS. 20A and 20B, n- impurity is doped into the LED regions 132L and 134L.

구체적으로, 게이트 전극(152a, 152b)을 마스크로 하여 엘디디 영역(132L, 134L)에 n- 불순물을 도핑한다. 여기서, n- 불순물의 도핑을 위해 이온 주입 방식 또는 이온 샤워 방식 등이 사용될 수 있다.Specifically, n- impurities are doped into the LED areas 132L and 134L using the gate electrodes 152a and 152b as masks. Here, an ion implantation method or an ion shower method may be used for the doping of n- impurity.

엘디디 영역(132L, 134L)만을 n- 불순물 도핑하기 위한 별다른 마스크가 없으므로 소스 영역(132S, 134S, 136S) 및 드레인 영역(132D, 134D, 136D)에도 n- 불순물이 도핑된다. 그러나, n- 불순물이 저농도로 도핑되기 때문에 소스 영역(132S, 134S, 136S) 및 드레인 영역(132D, 134D, 136D)은 n- 불순물로 인한 영향은 거의 없게 된다.Since there are no masks for doping n- impurity only in the LED areas 132L and 134L, the n- impurity is also doped in the source regions 132S, 134S and 136S and the drain regions 132D, 134D and 136D. However, since the n- impurities are lightly doped, the source regions 132S, 134S, and 136S and the drain regions 132D, 134D, and 136D have little effect due to the n- impurities.

이러한 엘디디 영역(132L, 134L)은 소스 영역(132S, 134S) 및 드레인 영역(132D, 134D)에 비해 도핑 농도가 상당히 낮기 때문에 게이트 오프 전압이 인가되는 구간 동안 발생하는 누설 전류를 감소시키는 역할을 한다.Since the LED areas 132L and 134L have a significantly lower doping concentration than the source areas 132S and 134S and the drain areas 132D and 134D, the LED areas 132L and 134L reduce leakage current generated during a period where a gate-off voltage is applied. do.

이어서, n+ 불순물이 소스 영역(132S, 134S) 및 드레인 영역(132D, 134D)에서 확산되고, n- 불순물이 엘디디 영역(132L, 134L)에서 확산되고, p+ 불순물이 소스 영역(136S) 및 드레인 영역(136D)에서 확산되도록 하는 활성화 공정을 진행한다. 여기서, 활성화 공정을 위해 포커스드 램프(focused lamp)를 이용하여 짧은 시간 동안 소정의 온도(예를 들어, 500 ℃)로 가열시키는 RTA(Rapid Thermal Annealing) 방법 등이 사용될 수 있다.Subsequently, n + impurities are diffused in the source regions 132S and 134S and the drain regions 132D and 134D, n− impurities are diffused in the LED regions 132L and 134L, and p + impurities are diffused in the source region 136S and the drain. An activation process is performed to diffuse in the region 136D. In this case, a rapid thermal annealing (RTA) method for heating a predetermined temperature (eg, 500 ° C.) for a short time using a focused lamp may be used for the activation process.

상술한 바와 같이, 게이트 전극(152a, 152b) 형성, 소스 영역(132S, 134S) 및 드레인 영역(132D, 134D)에 n+ 불순물 도핑, 및 엘디디 영역(132L, 134L)에 n- 불순물 도핑을 역상의 네거티브 포토레지스트 패턴(214)을 사용하는 1회의 마스크 공정을 통해 진행할 수 있다. <제4 마스크 공정>As described above, the formation of the gate electrodes 152a and 152b, the n + impurity doping in the source regions 132S and 134S and the drain regions 132D and 134D, and the n− impurity doping in the LED regions 132L and 134L are reversed. It can proceed through a single mask process using the negative photoresist pattern 214 of. <4th mask process>

도 21a 및 도 21b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제5 마스크 공정을 설명하기 위한 단면도이다.21A and 21B are cross-sectional views illustrating a fifth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 21a 및 도 21b에 도시된 바와 같이, 제5 마스크 공정을 통해 층간 절연막(160)을 형성한 후, 콘택홀(162a, 162b, 162c, 162d, 162e, 162f)을 형성한다.Next, as shown in FIGS. 21A and 21B, after forming the interlayer insulating layer 160 through a fifth mask process, contact holes 162a, 162b, 162c, 162d, 162e, and 162f are formed.

구체적으로, 예를 들어, 게이트 전극(152a, 152b, 152c) 및 스토리지선(154)을 덮도록 절연 기판(110)의 전면에 소정의 두께(예를 들어, 수십Å 내지 수천Å)를 갖는 층간 절연막(160)을 형성한다. 층간 절연막(160)은 SiNx, SiO2, TEOS 등과 같은 무기 물질로 적어도 1층 이상으로 형성될 수 있다. 여기서, 층간 절연막(160)의 형성을 위해 CVD 등의 방법이 사용될 수 있다.Specifically, for example, an interlayer having a predetermined thickness (for example, several tens of thousands to several thousand micrometers) on the entire surface of the insulating substrate 110 to cover the gate electrodes 152a, 152b, and 152c and the storage line 154. The insulating film 160 is formed. The interlayer insulating layer 160 may be formed of at least one layer of an inorganic material such as SiNx, SiO 2, TEOS, or the like. Here, a method such as CVD may be used to form the interlayer insulating layer 160.

이어서, 층간 절연막(160) 상에 포지티브 포토레지스트를 형성한 후, 노광, 현상 및 사진 식각 공정을 통해 콘택홀(162a, 162b, 162c, 162d, 162e, 162f)을 형성한다. 여기서, 콘택홀(162a, 162b, 162c, 162d, 162e, 162f)의 형성을 위해 건식 식각, 또는 습식 식각, 또는 이들이 조합된 방법이 사용될 수 있다. 예를 들어, 건식 식각을 한 후에 습식 식각을 하여 콘택홀(162a, 162b, 162c, 162d, 162e, 162f)을 형성할 수 있다. 이 경우에는 습식 식각의 식각 선택비가 건식 식각의 식각 선택비보다 크므로 습식 식각을 통해 액티브 패턴(132, 134, 136)이 식각되지 않을 수 있다라는 장점이 있다. 포지티브 포토레지스트 대신 네거티브 포토레지스트를 사용할 수 있다. <제5 마스크 공정>Subsequently, after the positive photoresist is formed on the interlayer insulating layer 160, the contact holes 162a, 162b, 162c, 162d, 162e, and 162f are formed through exposure, development, and photolithography processes. Here, dry etching, wet etching, or a combination thereof may be used to form the contact holes 162a, 162b, 162c, 162d, 162e, and 162f. For example, the contact holes 162a, 162b, 162c, 162d, 162e and 162f may be formed by wet etching after the dry etching. In this case, since the etching selectivity of the wet etching is greater than that of the dry etching, the active patterns 132, 134, and 136 may not be etched through wet etching. Negative photoresist may be used instead of positive photoresist. <5th mask process>

도 22a 및 도 22b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제6 마스크 공정을 설명하기 위한 단면도이다.22A and 22B are cross-sectional views illustrating a sixth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 22a 및 도 22b에 도시된 바와 같이, 제6 마스크 공정을 통해 데이터선(170), 소스 전극(172S, 174S, 176S) 및 드레인 전극(172D, 174D, 176D)을 포함하는 데이터 패턴을 형성한다.Next, as illustrated in FIGS. 22A and 22B, a data pattern including the data line 170, the source electrodes 172S, 174S, and 176S and the drain electrodes 172D, 174D, and 176D through a sixth mask process may be used. To form.

구체적으로, 예를 들어, 데이터 패턴이 형성될 데이터 금속층을 절연 기판(110)의 전면에 소정의 두께(예를 들어, 수십Å 내지 수천Å)로 형성한다. 데이터 금속층은 Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 물질로 적어도 1층 이상으로 형성될 수 있다. 여기서, 데이터 금속층의 형성을 위해 스퍼터링 등의 방법이 사용될 수 있다.Specifically, for example, the data metal layer on which the data pattern is to be formed is formed on the entire surface of the insulating substrate 110 to have a predetermined thickness (for example, several tens of millimeters to several thousand millimeters). The data metal layer may be formed of at least one layer of a material such as Cr or Cr alloy, Al or Al alloy, Mo or Mo alloy, Ag or Ag alloy, Cu or Cu alloy, Ti or Ti alloy, Ta or Ta alloy, or the like. . Here, a method such as sputtering may be used to form the data metal layer.

이어서, 포지티브 포토레지스트를 데이터 금속층 상에 형성한 후, 노광, 현상 및 식각 공정 등을 진행하여 데이터 패턴을 형성한다. 여기서, 식각 공정은 건식 식각, 또는 습식 식각, 또는 이들이 조합된 방법이 사용될 수 있다. <제6 마스크 공정>Subsequently, after forming the positive photoresist on the data metal layer, exposure, development, and etching processes are performed to form a data pattern. Here, the etching process may be a dry etching, or wet etching, or a combination thereof. <The sixth mask process>

도 23a 및 도 23b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제7 마스크 공정을 설명하기 위한 단면도이다.23A and 23B are cross-sectional views illustrating a seventh mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 23a 및 도 23b에 도시된 바와 같이, 제7 마스크 공정을 통해 보호막(180)을 형성한 후, 비아(182)를 형성한다.Next, as shown in FIGS. 23A and 23B, after the passivation layer 180 is formed through the seventh mask process, the vias 182 are formed.

구체적으로, 예를 들어, 데이터 패턴을 덮도록 절연 기판(110)의 전면에 소정의 두께(예를 들어, 수십Å 내지 수만Å)를 갖는 보호막(180)을 형성한다. 보호막(180)은 BCB(benzocyclobutene), 폴리이미드(polyimide), 아크릴(acryl) 계열의 유기 물질로 적어도 1층 이상으로 형성할 수 있다. 또는, 보호막(180)은 SiNx, SiO2, TEOS 등과 같은 무기 물질로 적어도 1층 이상으로 형성할 수 있다. 또는, 보호막(180)은 유기 물질 및 무기 물질의 조합으로 적어도 1층 이상으로 형성할 수 있다. 여기서, 보호막(180)의 형성을 위해 스퍼터링, 스핀 코팅, 슬릿 코팅, 스핀 앤드 슬릿 코팅 및 스핀리스 코팅 방법 중 어느 하나가 사용될 수 있다.Specifically, for example, the passivation layer 180 having a predetermined thickness (for example, several tens of thousands to tens of thousands) is formed on the entire surface of the insulating substrate 110 to cover the data pattern. The passivation layer 180 may be formed of at least one layer of a benzocyclobutene (BCB), a polyimide, or an acryl-based organic material. Alternatively, the passivation layer 180 may be formed of at least one layer of an inorganic material such as SiNx, SiO 2, TEOS, or the like. Alternatively, the passivation layer 180 may be formed of at least one layer using a combination of an organic material and an inorganic material. Here, any one of sputtering, spin coating, slit coating, spin and slit coating, and spinless coating methods may be used to form the passivation layer 180.

이어서, 보호막(180)을 노광 및 현상함으로써 보호막(180)을 관통하는 비아(182)를 형성한다. <제7 마스크 공정>Subsequently, the via 182 penetrating the passivation layer 180 is formed by exposing and developing the passivation layer 180. <7th mask process>

도 24a 및 도 24b는 본 발명의 실시예에 따른 8매의 마스크를 사용하는 폴리실리콘 박막 트랜지스터 기판의 제조 공정에서 제8 마스크 공정을 설명하기 위한 단면도이다.24A and 24B are cross-sectional views illustrating an eighth mask process in a process of manufacturing a polysilicon thin film transistor substrate using eight masks according to an embodiment of the present invention.

다음으로, 도 28a 및 도 28b에 도시된 바와 같이, 화소 전극(190)을 포함하는 투명 도전 패턴을 형성한다.Next, as illustrated in FIGS. 28A and 28B, a transparent conductive pattern including the pixel electrode 190 is formed.

구체적으로, 예를 들어, 보호막(180)을 덮도록 절연 기판(110)의 전면에 소정의 두께(예를 들어, 수십Å 내지 수천Å)의 두께를 갖는 투명 도전 금속층을 형성한다. 투명 도전 금속층은 ITO(indium tin oxide), IZO(indium zinc oxide), TO(tin oxide), IZTO(indium tin zinc oxide) 등으로 형성할 수 있다.Specifically, for example, a transparent conductive metal layer having a predetermined thickness (for example, several tens of thousands to thousands) is formed on the entire surface of the insulating substrate 110 to cover the passivation layer 180. The transparent conductive metal layer may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), tin oxide (TO), or indium tin zinc oxide (IZTO).

이어서, 사진 식각 공정을 진행하여 화소 전극(190)을 포함하는 투면 도전 패턴을 형성한다. <제8 마스크 공정>Subsequently, a photolithography process is performed to form a transmissive conductive pattern including the pixel electrode 190. <Eighth mask process>

이상 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand.

따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Therefore, it should be understood that the above-described embodiments are provided so that those skilled in the art can fully understand the scope of the present invention. Therefore, it should be understood that the embodiments are to be considered in all respects as illustrative and not restrictive, The invention is only defined by the scope of the claims.

상기한 바와 같이 이루어진 본 발명에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조 방법을 통해 마스크 수를 줄일 수 있는 효과가 있다.The number of masks can be reduced through the manufacturing method of the polysilicon thin film transistor substrate for a flat panel display device according to the present invention made as described above.

또한, 상기한 바와 같이 이루어진 본 발명에 따른 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조 방법 대칭적인 엘디디 영역을 형성할 수 있는 효 과가 있다.In addition, the method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device according to the present invention made as described above has an effect that can form a symmetrical LED area.

Claims (13)

절연 기판 상의 버퍼막 상의 액티브 패턴을 덮는 게이트 절연막 상에 게이트 금속층을 형성하는 단계;Forming a gate metal layer on the gate insulating film covering the active pattern on the buffer film on the insulating substrate; 상기 게이트 금속층 상에 네거티브 포토레지스트를 형성하는 단계;Forming a negative photoresist on the gate metal layer; 상기 네거티브 포토레지스트를 디포커스 노광 방식으로 노광하는 단계; Exposing the negative photoresist by defocus exposure; 상기 네거티브 포토레지스트를 현상하여 상기 액티브 패턴의 채널 영역 및 엘디디 영역을 덮는 네거티브 포토레지스트 패턴을 형성하는 단계; 및 Developing the negative photoresist to form a negative photoresist pattern covering the channel region and the LED region of the active pattern; And 상기 게이트 금속층을 식각하여 게이트 전극을 형성하는 단계를 포함하고,Etching the gate metal layer to form a gate electrode; 상기 네거티브 포토레지스트 패턴은,The negative photoresist pattern, 상기 게이트 금속층과 접하는 하면의 폭이 상면의 폭 보다 작은 역테이퍼 형태를 가지며,A width of the lower surface of the lower surface in contact with the gate metal layer is smaller than that of the upper surface; 상기 역테이퍼 형태를 이용하여 상기 게이트 전극과 상기 엘디디 영역의 크기를 함께 정의하는 것을 특징으로 하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.The method of manufacturing a polysilicon thin film transistor substrate for a flat panel display according to claim 1, wherein the size of the gate electrode and the LED area is defined together using the inverse taper shape. 삭제delete 제1 항에 있어서,The method according to claim 1, 상기 디포커스 노광 방식은The defocus exposure method 노광 장비의 렌즈의 포커스를 상기 네거티브 포토레지스트의 상면 아래에 맞춰 노광하는 것을 특징으로 하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.A method of manufacturing a polysilicon thin film transistor substrate for a flat panel display, characterized in that to expose the focus of the lens of the exposure equipment in accordance with the upper surface of the negative photoresist. 제1 항에 있어서,The method according to claim 1, 상기 네거티브 포토레지스트 패턴의 역테이퍼각은The reverse taper angle of the negative photoresist pattern is 45도 내지 85도 사이의 값을 갖는 것을 특징으로 하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.A method for manufacturing a polysilicon thin film transistor substrate for a flat panel display, characterized in that it has a value between 45 degrees and 85 degrees. 제1 항에 있어서,The method according to claim 1, 상기 액티브 패턴의 소스 영역 및 드레인 영역에 n+ 불순물을 도핑하는 단계; Doping n + impurities in the source region and the drain region of the active pattern; 상기 네거티브 포토레지스트 패턴을 제거하는 단계; 및 Removing the negative photoresist pattern; And 상기 엘디디 영역에 n- 불순물을 도핑하는 단계를 더 포함하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.The method of manufacturing a polysilicon thin film transistor substrate for a flat panel display further comprising the step of doping the n- impurity in the LED area. 삭제delete (a) 표시 영역을 구동하는 절연 기판 상의 구동회로에 포함된 P형 폴리실리콘 박막 트랜지스터의 게이트 전극 형성, 및 상기 P형 폴리실리콘 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 p+ 불순물 도핑을 1회의 마스크 공정을 통해 진행하는 단계; 및(a) forming a gate electrode of a P-type polysilicon thin film transistor included in a driving circuit on an insulating substrate for driving a display region, and p + impurity doping in a source region and a drain region of an active pattern of the P-type polysilicon thin film transistor 1 Proceeding through a conference mask process; And (b) 상기 구동회로에 포함된 N형 폴리실리콘 박막 트랜지스터의 게이트 전극 형성, 상기 N형 폴리실리콘 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 n+ 불순물 도핑, 및 상기 N형 폴리실리콘 박막 트랜지스터의 액티브 패턴의 엘디디 영역에 n- 불순물 도핑을 1회의 마스크 공정을 통해 진행하는 단계를 포함하고,(b) forming a gate electrode of an N-type polysilicon thin film transistor included in the driving circuit, doping n + impurities in a source region and a drain region of an active pattern of the N-type polysilicon thin film transistor, and of the N-type polysilicon thin film transistor Performing n- impurity doping to the LED area of the active pattern through a single mask process, 상기 (b) 단계는,In step (b), 상기 (a) 및 (b) 단계 각각의 액티브 패턴을 덮는 게이트 절연막 상에 게이트 금속층을 형성하는 단계;Forming a gate metal layer on the gate insulating film covering the active pattern of each of the steps (a) and (b); 상기 게이트 금속층 상에 네거티브 포토레지스트를 형성하는 단계;Forming a negative photoresist on the gate metal layer; 상기 네거티브 포토레지스트를 디포커스 노광 방식으로 노광하는 단계; 및 Exposing the negative photoresist by defocus exposure; And 상기 네거티브 포토레지스트를 현상하여 상기 (a) 단계의 액티브 패턴과, 상기 (b) 단계의 액티브 패턴의 채널 영역 및 엘디디 영역을 덮는 네거티브 포토레지스트 패턴을 형성하는 단계를 포함하고,Developing the negative photoresist to form a negative photoresist pattern covering the active pattern of step (a) and the channel region and the LED region of the active pattern of step (b), 상기 네거티브 포토레지스트 패턴은,The negative photoresist pattern, 상기 게이트 금속층과 접하는 하면의 폭이 상면의 폭 보다 작은 역테이퍼 형태를 가지며,A width of the lower surface of the lower surface in contact with the gate metal layer is smaller than that of the upper surface; 상기 역테이퍼 형태를 이용하여 상기 (b) 단계의 게이트 전극과 엘디디 영역의 크기를 함께 정의하는 것을 특징으로 하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.The method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device, characterized in that the size of the gate electrode and the LED region of step (b) are defined together using the inverse taper shape. 제7 항에 있어서,8. The method of claim 7, 상기 (a) 단계는The step (a) 상기 게이트 금속층 상에 상기 (a) 단계의 액티브 패턴의 채널 영역 및 상기 (b) 단계의 액티브 패턴을 덮는 포토레지스트 패턴을 형성하는 단계; Forming a photoresist pattern on the gate metal layer to cover the channel region of the active pattern of step (a) and the active pattern of step (b); 상기 게이트 금속층을 식각하여 상기 (a) 단계의 게이트 전극, 및 상기 (b) 단계의 액티브 패턴을 덮는 차폐 게이트 패턴을 형성하는 단계;Etching the gate metal layer to form a shielding gate pattern covering the gate electrode of step (a) and the active pattern of step (b); 상기 포토레지스트 패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 p+ 불순물을 도핑하는 단계를 더 포함하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.The method of manufacturing a polysilicon thin film transistor substrate for a flat panel display device further comprising the step of doping the p + impurities. 삭제delete 삭제delete 제8 항에 있어서,9. The method of claim 8, 상기 디포커스 노광 방식은The defocus exposure method 상기 노광을 위해 사용되는 노광 장비의 렌즈의 포커스를 상기 네거티브 포토레지스트의 상면의 아래에 맞춰 노광하는 것을 특징으로 하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.And exposing the focus of the lens of the exposure equipment used for the exposure to be below the upper surface of the negative photoresist. 제8 항에 있어서,9. The method of claim 8, 상기 네거티브 포토레지스트 패턴의 역테이퍼각은The reverse taper angle of the negative photoresist pattern is 45도 내지 85도 사이의 값을 갖는 것을 특징으로 하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.A method for manufacturing a polysilicon thin film transistor substrate for a flat panel display, characterized in that it has a value between 45 degrees and 85 degrees. 제12 항에 있어서,13. The method of claim 12, 상기 (b) 단계는Step (b) is 상기 차폐 게이트 패턴을 식각하여 상기 (b) 단계의 게이트 전극을 형성하는 단계;Etching the shielding gate pattern to form a gate electrode of step (b); 상기 n+ 불순물을 도핑하는 단계;Doping the n + impurity; 상기 네거티브 포토레지스트 패턴을 제거하는 단계; 및Removing the negative photoresist pattern; And 상기 n- 불순물을 도핑하는 단계를 더 포함하는 평판 표시장치용 폴리실리콘 박막 트랜지스터 기판의 제조방법.A method of manufacturing a polysilicon thin film transistor substrate for a flat panel display further comprising the step of doping the n- impurity.
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