KR101307945B1 - 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

데이터 신호 라인을 3중 메탈 라인으로 형성함으로써, 데이터 신호 라인의 지연 현상을 방지할 수 있고, 웨이비 노이즈를 저감시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법이 제공된다. 박막트랜지스터 어레이 기판은, 투명한 절연 기판 상에 일방향으로 형성된 게이트 라인; 게이트 라인과 전기적으로 분리되어 게이트 라인에 수직한 방향으로 형성된 제1 데이터 라인; 제1 데이터 라인과 동일선 상에 게이트 라인과 교차 배열되는 제2 데이터 라인; 게이트 라인과 제2 데이터 라인의 교차부에 형성된 박막트랜지스터; 박막트랜지스터의 소스 전극과 드레인 전극의 하부에 형성된 반도체막; 제1 및 제2 데이터 라인을 전기적으로 연결시키도록 제2 데이터 라인 및 반도체막을 관통하는 콘택홀 상에 투명 전극 메탈을 증착하여 형성되며, 게이트 라인과 교차 배열되어 화소 영역을 정의하는 제3 데이터 라인; 및 화소 영역에 형성된 화소 전극 및 공통 전극을 포함하여 구성된다.
액정 표시장치, 데이터 라인, 3중 메탈, IPS, 웨이비 노이즈,

Description

박막트랜지스터 어레이 기판 및 그 제조 방법 {THIN FILM TRANSISTOR ARRAY SUBSTRATE, AND MANUFACTURING METHOD THEREOF}
도 1은 일반적인 액정 표시장치의 사시도이다.
도 2는 종래의 기술에 따른 액정 표시패널의 단위 픽셀 구조를 나타내는 도면이다.
도 3은 도 2의 A-A'를 절단선으로 하는 박막트랜지스터 어레이 기판의 수직 단면도 및 도 1의 I-I'를 절단선으로 하는 박막트랜지스터의 수직 단면도이다.
도 4는 종래의 기술에 따른 액정 표시패널의 단위 픽셀 구조를 나타내는 도면이다.
도 5는 도 4의 B-B'를 절단선으로 하는 박막트랜지스터 어레이 기판의 수직 단면도 및 도 1의 I-I'를 절단선으로 하는 박막트랜지스터의 수직 단면도이다.
도 6은 본 발명의 실시예에 따른 액정 표시패널의 단위 픽셀 구조를 나타내는 도면이다.
도 7은 도 6의 C-C'를 절단선으로 하는 박막트랜지스터 어레이 기판의 수직 단면도 및 도 1의 I-I'를 절단선으로 하는 박막트랜지스터의 수직 단면도이다.
도 8은 도 6의 D-D'를 절단선으로 하는 박막트랜지스터 어레이 기판의 수직 단면도이다.
도 9a 내지 도 9e는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 제조 공정의 흐름도이다.
<도면의 주요 부분에 관한 부호의 설명>
11: 투명 기판 12a: 게이트 전극
12b, 12b': 게이트 라인(제1 데이터 메탈) 13: 게이트 절연막
14: 액티브층 15: 오믹콘택층
16a: 소스 전극 16b: 드레인 전극
16c: 데이터 라인(제2 데이터 메탈) 17: 패시베이션막
18: 화소 전극 라인 19, 19': 공통 전극 라인(제3 데이터 메탈)
본 발명은 액정 표시패널에 관한 것으로, 보다 구체적으로, 인-플레인 스위칭(IN-Plain Switching: IPS) 모드 적용시 웨이비 노이즈(Wavy noise)를 저감하기 위한 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 액정 표시장치는 액정 분자의 광학적 이방성과 복굴절 특성을 이용하여 화상을 표현하는 장치이다. 액정 표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고, 두 기판 사이에 액정 물질을 주입하며, 이후, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 상기 액정 분자 배열을 변경시키고, 이를 통하여 투명 절연 기판에 투 과되는 빛의 양을 조절함으로써, 원하는 화상을 표현하게 된다.
이러한 액정 표시장치로는 박막 트랜지스터(Thin Film Transistor: TFT)를 스위칭 소자로 이용하는 박막 트랜지스터 액정 표시장치(TFT LCD)가 주로 사용되고 있다. TFT LCD는 백색광인 백라이트가 액정 화소를 통과하면서 광투과율이 조절된 후, 각 액정 화소 상에 1:1로 배치된 적색(R), 녹색(G) 및 청색(B)의 컬러필터층을 투과해 나오는 빛의 가법 혼색을 통해 TFT-LCD의 컬러 화면이 만들어진다.
도 1은 일반적인 액정 표시장치의 사시도이다.
도 1을 참조하면, 액정 표시장치 내에 구비된 액정 패널은, 일정 공간을 갖고 합착된 제1 기판(10), 제2 기판(20), 및 상기 제1 기판(10)과 제2 기판 (20) 사이에 주입된 액정층(30)으로 구성된다. 이때, 제1 기판(10)은 스위칭 영역인 TFT 영역(TFT), 화소 영역(Pixel) 및 스토리지 영역(CST)으로 정의된다.
제1 기판(10)에는 투명한 글래스 기판(11) 상에 일정한 간격을 갖고 일 방향으로 복수개의 게이트 라인(12)이 배열되고, 또한 게이트 라인(12)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(16)이 배열됨으로써, 화소 영역(Pixel)을 정의하게 된다.
그리고 각 화소 영역(Pixel)에는 화소 전극(18)이 형성되고, 각각의 게이트 라인(12)과 데이터 라인(16)이 교차하는 부분에 박막 트랜지스터(TFT)가 형성되어, 박막 트랜지스터가 상기 게이트 라인(12)을 통해 인가되는 스캔 신호에 따라 데이터 라인(16)의 데이터 신호를 각각의 화소 전극(18)에 인가한다.
그리고 제2 기판(20)에는 투명한 글래스 기판(21) 상에 화소 영역(Pixel)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(22)이 형성되고, 각각의 화소 영역에 대응되는 부분에는 색상을 표현하기 위한 R, G, B 칼라 필터층(23)이 형성되며, 칼라 필터층(23) 위에는 공통 전극(24)이 형성된다.
화소 전극(18)과 병렬로 연결된 충전 커패시터(CST)가 게이트 라인(12)의 상부에 구성되며, 충전 커패시터(CST)의 제1 전극으로는 게이트 라인(12)의 일부를 사용하고, 제2 전극으로는 소스 및 드레인 전극과 동일층 동일 물질로 형성된 섬(island) 형상의 금속 패턴을 사용한다.
이러한 액정 표시장치는 상기 화소 전극(18)과 공통 전극(24) 사이의 전계에 의해 상기 제1 기판(10) 및 제2 기판(20) 사이에 형성된 액정층(30)이 배향되고, 액정층(30)의 배향 정도에 따라 액정층(30)을 투과하는 빛의 양을 조절함으로써 원하는 화상을 표현할 수 있다.
한편, 도 2는 종래의 기술에 따른 IPS 모드를 적용한 액정 표시패널에서의 단위 픽셀 구조로서, 4 마스크 공정을 적용하여 형성된 구조이다. 도 3은 종래의 기술에 따른 IPS 모드를 적용한 액정 표시패널에서, A-A'를 절단선으로 하는 데이터 메탈 라인의 수직 단면을 나타낸다. 도 3에서, 설명을 돕기 위해, 도 1의 I-I'를 절단선으로 하는 박막트랜지스터의 수직 단면을 함께 도시한다.
도 2 및 도 3을 참조하면, 종래의 기술에 따른 IPS 모드를 적용한 액정 표시패널은, 투명 기판(11), 게이트 전극(12a), 게이트 메탈 라인(12b), 게이트 절연 막(13), 액티브층인 반도체막(14), 오믹 콘택층(15), 소스 전극(16a), 드레인 전극(16b), 데이터 메탈 라인(16c), 패시베이션막(17), 화소전극(18) 및 제3 데이터 라인(19)으로 이루어지는데, 이때, A-A'를 절단선으로 하는 데이터 메탈 라인의 경우, 4 마스크 공정 적용으로 인하여 데이터 메탈 라인(16c) 아래 부분은 반도체막(14)이 남아 있게 된다.
이때, 백라이트 유닛의 광의 세기 변화에 따라 상기 반도체막(14)의 저항값이 변하게 되고, 이로 인해 웨이비 노이즈가 발생되어, 액정 표시패널에는 전체적인 화질 열화 현상이 발생하게 된다.
또한, 상기 데이터 메탈 라인(16c)은 단일 데이터 메탈을 적용하기 때문에 데이터 메탈 라인의 전체 저항은 크게 나타나며, 이로 인해 액정 표시패널 하측부에 데이터 신호의 지연 현상이 발생한다는 문제점이 있다.
한편, 도 4는 종래의 기술에 따라, 웨이비 노이즈를 저감하기 위해서 IPS 모드를 적용한 액정 표시패널에서의 단위 픽셀 구조로서, 4 마스크 공정을 적용하여 형성된 구조를 나타낸다. 도 5는 도 4의 B-B'를 절단선으로 하는 박막트랜지스터 어레이 기판에서, 데이터 메탈 라인의 수직 단면도이다.
도 4 및 도 5를 참조하면, 백라이트 유닛의 광의 세기 변화에 의한 반도체막(14)의 저항값 변화로 인한 웨이비 노이즈를 차단하기 위하여, 박막트랜지스터의 게이트 라인(12a) 형성시에 동일한 공정으로 데이터 메탈 라인(16c) 아래 일부 영역에 전기적으로 연결되지 않은 게이트 메탈(12b')을 형성하며, 이때, 게이트 메탈(12b')은 제1 데이터 메탈 라인이 된다. 도 5를 전술한 도 3과 비교하면, 게이 트 메탈(12b')이 추가로 형성하는 것 이외에는 동일하다.
이후, 상기 제1 데이터 메탈 라인(12b') 상측에 데이터 메탈로 제2 데이터 메탈 라인(16c)을 형성한다.
하지만, 이 경우에도, 4 마스크 공정 적용으로 인하여 데이터 메탈 라인(16c) 아래 부분은 반도체막(14)이 남아 있게 된다.
이때, 데이터 메탈 라인의 전체 저항은 제2 데이터 메탈 라인(16c)만으로 이루어지므로, 기존과 동일하며, 이로 인해 액정 표시패널 하측부에서 데이터 신호의 지연 현상을 일으킨다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 웨이비 노이즈를 저감시킬 수 있는 데이터 라인 구조를 갖는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 데이터 신호 라인을 3중 메탈 라인으로 형성함으로써, 데이터 신호 라인의 지연 현상을 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판 은, 투명한 절연 기판 상에 일방향으로 형성된 게이트 라인; 상기 게이트 라인과 전기적으로 분리되어 상기 게이트 라인에 수직한 방향으로 형성된 제1 데이터 라인; 상기 제1 데이터 라인과 동일선 상에 상기 게이트 라인과 교차 배열되는 제2 데이터 라인; 상기 게이트 라인과 상기 제2 데이터 라인의 교차부에 형성된 박막트랜지스터; 상기 박막트랜지스터의 소스 전극과 드레인 전극의 하부에 형성된 반도체막; 상기 제1 및 제2 데이터 라인을 전기적으로 연결시키도록 상기 제2 데이터 라인 및 상기 반도체막을 관통하는 콘택홀 상에 투명 전극 메탈을 증착하여 형성되며, 상기 게이트 라인과 교차 배열되어 화소 영역을 정의하는 제3 데이터 라인; 및 상기 화소 영역에 형성된 화소 전극 및 공통 전극을 포함하여 구성된다.
여기서, 상기 제1 데이터 라인은 상기 게이트 라인과 동일층 상에 동시에 형성되는 것을 특징으로 한다.
여기서, 상기 제3 데이터 라인은 상기 공통 전극과 동일층 상에 동시에 형성되고, 상기 공통 전극과 전기적으로 분리된 것을 특징으로 한다.
여기서, 상기 제1 데이터 라인의 라인폭은 상기 제2 데이터 라인의 라인폭보다 넓게 형성되는 것을 특징으로 한다.
여기서 상기 제3 데이터 라인의 라인폭은 상기 제2 데이터 라인의 라인폭보다 넓게 형성되는 것을 특징으로 한다.
여기서, 상기 제2 데이터 라인 및 상기 제 3 데이터 라인은 데이터 신호 전달을 위해서 상기 화소 전극과 평행한 일부 영역에 형성되는 것을 특징으로 한다.
여기서, 상기 제1 데이터 라인 상에 형성되는 게이트 절연막; 및 상기 제2 데이터 라인 상에 형성되는 패시베이션막을 추가로 포함할 수 있다.
여기서, 상기 콘택홀은 상기 패시베이션막, 상기 데이터 라인, 상기 반도체막 및 상기 게이트 절연막을 관통하여 상기 제1 데이터 라인 상부에 형성되는 것을 특징으로 한다.
여기서, 상기 콘택홀은, 상기 제1 데이털 라인과 제2 데이터 라인을 연결하기 위하여, 상기 제2 데이터 라인에 형성되는 적어도 1개 이상의 제1 콘택홀; 및 상기 패시베이션막에 상기 제1 콘택홀보다 넓게 형성되는 제2 콘택홀을 포함할 수 있다.
여기서, 상기 제1 콘택홀은 습식 식각으로 형성되고, 상기 제2 콘택홀은 건식 식각으로 형성되는 것을 특징으로 한다.
여기서, 상기 제3 데이터 라인은 공통 전극용 인듐주석산화물(Indium Tin Oxide: ITO), 주석산화물(Tin Oxide: TO) 또는 인듐아연산화물(Indium Zinc Oxide: IZO)의 투명 전극 물질로 형성되는 것을 특징으로 한다.
한편, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조 방법은, a) 투명한 절연 기판 상에 게이트 전극을 구비한 게이트 라인, 및 상기 게이트 라인과 전기적으로 분리되어 상기 게이트 라인에 수직한 방향으로 제1 데이터 라인을 형성하는 단계; b) 상기 게이트 라인과 제1 데이터 라인을 포함한 전면에 게이트 절연막을 형성하고, 반도체막과 금속층을 순차적으로 증착하는 단계; c) 상기 반도체막과 금속층을 패터닝하여 상기 제1 데이터 라인과 동일선 상에 상기 게이트 라인과 교차 배열되도록 소스/드레인 전극을 구비한 제2 데이터 라인을 형성하는 단계; d) 상기 데이터 라인 상에 패시베이션막을 형성하고, 상기 패시베이션막, 상기 제2 데이터 라인, 상기 반도체막 및 상기 게이트 절연막을 관통하는 콘택홀을 형성하는 단계; 및 e) 상기 제1 및 제2 데이터 라인을 전기적으로 연결시키도록 상기 콘택홀 상에 투명 전극 메탈을 증착하여 제3 데이터 라인을 형성하는 단계를 포함하여 이루어진다.
여기서, 상기 d) 단계는, 상기 게이트 메탈 라인과 데이터 라인을 연결하기 위하여, 상기 데이터 라인에 적어도 1개 이상의 작은 제1 콘택홀을 형성하는 단계; 및 상기 패시베이션막에 상기 제1 콘택홀보다 넓은 제2 콘택홀을 형성하는 단계를 포함할 수 있다.
여기서, 상기 제1 콘택홀은 습식 식각으로 형성되고, 상기 제2 콘택홀은 건식 식각으로 형성되는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조 방법을 상세히 설명한다.
먼저, 전술한 바와 같이, 4 마스크 공정을 적용하는 액정 표시패널의 픽셀 어레이 구조에 있어서, 데이터 라인의 아래쪽에 존재하는 비정질실리콘(a-Si) 반도체막이 백라이트 유닛의 광의 세기의 변화에 따라서 웨이비 노이즈가 발생한다.
따라서, 본 발명의 실시예는 데이터 신호 라인을 게이트 메탈, 데이터 메탈 및 ITO 메탈의 3중 라인으로 구성한다.
구체적으로, 본 발명의 실시예는, 게이트 메탈 라인을 사용하여 픽셀과 평행한 일부 영역에 데이터 신호 전달을 목적으로 제1 데이터 메탈 라인을 형성하고, 다음으로 데이터 메탈을 사용하여 제2 데이터 메탈 라인을 기존과 동일하게 형성하며, 다음으로, ITO 메탈과 같은 제3 데이터 메탈 라인을 사용하여 상기 제1 데이터 메탈 라인과 제2 데이터 메탈 라인을 콘택홀을 통하여 연결시킨다. 이때, 제3 데이터 메탈 라인은 제2 데이터 메탈 라인과 마찬가지로 픽셀과 평행하게 형성한다.
따라서, 3중 라인의 데이터 메탈 라인을 형성함으로써, 데이터 신호 라인의 지연 현상을 방지할 수 있고, 4 마스크 공정 적용으로 인해 발생하는 웨이비 노이즈 현상을 해결하게 된다.
한편, 도 6은 본 발명의 실시예에 따른 액정 표시패널의 단위 픽셀 구조를 나타내는 도면이으로서, 웨이비 노이즈를 저감하기 위한 IPS 모드를 적용한 액정 표시패널의 단위 픽셀 구조로서, 4 마스크 공정을 적용하여 형성된 구조를 나타낸다. 도 7은 도 6의 C-C'를 절단선으로 하는 박막트랜지스터 어레이 기판의 수직 단면도로서, 데이터 신호 라인의 단면을 나타낸다.
도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은, 투명 기판(11), 게이트 전극(12a), 게이트 메탈 라인(12b'), 게이트 절연막(13), 액티브층인 반도체막(14), 오믹 콘택층(15), 소스 전극(16a), 드레인 전극(16b), 데이터 메탈 라인(16c), 패시베이션막(17), 화소전극(18) 및 제3 데이터 라인(19')으로 이루어질 수 있다. 편의상, 게이트 메탈 라인(12b')을 제1 데이터 라인으로, 데이터 메탈 라인(16c)을 제2 데이터 라인으로 칭한다.
실질적으로, 상기 게이트 전극(12a)과 함께 형성되는 게이트 라인은 투명한 절연 기판(11) 상에 일방향으로 형성된다.
상기 게이트 라인과 전기적으로 분리되어 상기 게이트 라인에 수직한 방향으로 제1 데이터 라인(12b')이 형성된다. 여기서 상기 제1 데이터 라인은 게이트 메탈 라인(12b')이다.
또한, 상기 제1 데이터 라인(12b')과 동일선 상에 상기 게이트 라인과 교차 배열되는 제2 데이터 라인(16c)이 형성된다. 여기서, 제2 데이터 라인(16c)은 데이터 메탈 라인이다.
상기 게이트 라인과 상기 제2 데이터 라인(16c)의 교차부에 박막트랜지스터가 형성된다.
상기 박막트랜지스터의 소스 전극(16a)과 드레인 전극(16b)의 하부에 반도체막(14)이 형성되어 있다.
상기 제1 데이터 라인(12b') 및 제2 데이터 라인(16c)을 전기적으로 연결시 키도록 상기 제2 데이터 라인(16c) 및 상기 반도체막(14)을 관통하는 콘택홀 상에 투명 전극 메탈을 증착하여 제3 데이터 라인(19')이 형성된다. 상기 제3 데이터 라인(19')은 상기 게이트 라인과 교차 배열되어 화소 영역을 정의하게 된다.
상기 제3 데이터 라인은 공통 전극용 인듐주석산화물(Indium Tin Oxide: ITO), 주석산화물(Tin Oxide: TO) 또는 인듐아연산화물(Indium Zinc Oxide: IZO)의 투명 전극 물질로 형성된다.
다시 도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은, 픽셀과 평행한 일부 영역에 데이터 신호 전달을 목적으로 게이트 메탈 라인(12b')인 제1 데이터 메탈 라인을 형성하고, 다음으로, 데이터 메탈을 사용하여 제2 데이터 메탈 라인(16c)을 기존과 동일하게 형성하며, 다음으로, ITO 메탈과 같은 제3 데이터 메탈 라인(19')을 사용하여 제1 데이터 메탈 라인(12b')과 제2 데이터 메탈 라인(16c)을 콘택홀(도시되지 않음)을 통하여 연결시키고, 이때 제3 데이터 메탈 라인(19')은 제2 데이터 메탈 라인(16c)과 마찬가지로 픽셀과 평행하게 형성한다.
다시 말하면, 백라이트 유닛의 광의 세기 변화에 의한 반도체막(14)의 저항값 변화로 인한 웨이비 노이즈를 차단하기 위하여, 박막트랜지스터의 게이트 전극(12a) 형성시에 동일한 공정으로 데이터 신호 라인(16c) 아래 일부 영역에 전기적으로 연결되는 게이트 메탈 라인(12b')을 형성한다. 전술한 바와 같이, 상기 게이트 메탈 라인(12b')은 제1 데이터 메탈 라인이 된다.
다음으로, 상기 제1 데이터 메탈 라인 상측에 기존의 데이터 메탈로 제2 데 이터 메탈 라인(16c)을 형성한다.
이 경우, 4 마스크 공정에서 상하 메탈간 연결을 위하여 제2 데이터 메탈 라인(16c) 형성 공정에서, 그 연결부에 콘택홀 패턴(도시되지 않음)을 형성한다.
전술한 바와 같이, 4 마스크 공정 적용으로 인하여 제2 데이터 메탈 라인(16c) 아래 부분은 반도체막(14)이 남아 있게 된다.
다음으로, ITO 메탈 등의 제3 데이터 메탈 라인(19')으로 제1 데이터 메탈 라인(12b')과 제2 데이터 메탈 라인(16c)을 패시베이션막(17)의 콘택홀(도시되지 않음)을 통하여 연결한다.
이 경우, 데이터 메탈 라인의 전체 저항은 제1 데이터 메탈 라인(12b'), 제2 데이터 메탈 라인(16c) 및 제3 데이터 메탈 라인(19')으로 형성된 3중 라인이기 때문에 전체 저항은 크게 줄어들게 되고, 이로 인해 액정 표시패널 하측부에서의 데이터 신호 지연 현상을 줄일 수 있게 된다.
한편, 도 8은 도 6의 D-D'를 절단선으로 하는 박막트랜지스터 어레이 기판의 수직 단면도이다.
도 8은 본 발명의 실시예에 따른 IPS 모드를 적용한 액정 표시패널에서, ITO 메탈 등의 제3 데이터 메탈 라인(19')으로 제1 데이터 메탈 라인(12b')과 제2 데이터 메탈 라인(16c)을 패시베이션막(17)의 콘택홀(41)을 통하여 연결하는 것을 나타낸다.
또한, 제1 데이터 메탈 라인(12b')과 제2 데이터 메탈 라인(16c)을 연결하기 위하여, 상기 제2 데이터 메탈 라인(16c)에 1개 이상의 작은 콘택홀을 설치하고, 이를 연결하기 위하여 상기 패시베이션막(17)에 1개 이상의 큰 콘택홀을 형성한 후, ITO 메탈과 같은 투명한 제3 데이터 메탈 라인(19')을 형성한다.
이때, 상기 제2 데이터 라인(16c) 라인폭보다 넓은 제3 데이터 메탈 라인(19')에 의하여 제1 내지 제3 커패시턴스(Cdc1, Cdc2, Cd3)로 이루어지는 전체 커패시턴스가 증가하게 되고, 이로 인해 전술한 백라이트 유닛의 램프의 전기장 변화에 따른 커플링(Coupling) 현상인 웨이비 노이즈(Wavy noise) 현상을 줄일 수 있게 된다.
결국, 본 발명의 실시예는 백라이트 유닛의 광의 세기에 대한 차단과 데이터 메탈 라인의 저저항화가 실현되어 고화질의 액정 표시패널을 구현할 수 있다.
한편, 도 9a 내지 도 9e는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 제조 공정의 흐름도이다. 편의상, 박막트랜지스터의 수직 단면도는 도시하지 않고, 도 8의 D-D'를 절단선으로 하는 데이터 라인의 수직 단면만을 도시하여 설명한다.
다시 말하면, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조 방법은, 투명한 절연 기판 상에 게이트 전극을 구비한 게이트 라인, 및 상기 게이트 라인과 전기적으로 분리되어 상기 게이트 라인에 수직한 방향으로 제1 데이터 라인을 형성하는 단계; 상기 게이트 라인과 제1 데이터 라인을 포함한 전면에 게이트 절연막을 형성하고, 반도체막과 금속층을 순차적으로 증착하는 단계; 상기 반도체막과 금속층을 패터닝하여 상기 제1 데이터 라인과 동일선 상에 상기 게이트 라인과 교차 배열되도록 소스/드레인 전극을 구비한 제2 데이터 라인을 형성하는 단계; 상기 데이 터 라인 상에 패시베이션막을 형성하고, 상기 패시베이션막, 상기 제2 데이터 라인, 상기 반도체막 및 상기 게이트 절연막을 관통하는 콘택홀을 형성하는 단계; 및 상기 제1 및 제2 데이터 라인을 전기적으로 연결시키도록 상기 콘택홀 상에 투명 전극 메탈을 증착하여 제3 데이터 라인을 형성하는 단계를 포함하여 이루어지게 되지만, 편의상 데이터 라인의 형성 방법을 기준으로 설명하기로 한다. 또한, 전술한 바와 같이, 게이트 메탈 라인(12b')을 제1 데이터 라인으로, 데이터 메탈 라인(16c)을 제2 데이터 라인으로 칭한다.
도 9a를 참조하면, 투명한 절연 기판(11) 상에 제1 게이트 메탈 라인(12b) 및 제2 게이트 메탈 라인(12b')을 형성한다. 후속적으로 상기 제2 게이트 메탈 라인(12b') 상에 반도체막과 데이터 신호 라인이 형성되며, 상기 제2 게이트 메탈 라인(12b')은 제1 데이터 메탈 라인이 된다.
도 9b를 참조하면, 상기 제1 게이트 메탈 라인(12b) 및 제2 게이트 메탈 라인(12b') 상에 게이트 절연막(13)을 형성하게 되는데, 이때, 상기 제2 게이트 메탈 라인(12b')의 상측에는 4 마스크 공정 적용으로 인해 액티브층인 반도체막(14)이 남아 있게 된다.
도 9c를 참조하면, 상기 반도체막(14) 상에 제2 데이터 라인(16c)이 형성되고, 다음으로, 도 9d를 참조하면, 상기 제2 데이터 라인(16c) 상에 패시베이션막(17)을 형성한 후, 상기 패시베이션막(17)부터 상기 제1 데이터 메탈 라인(12b')의 상부까지 콘택홀(41)을 형성하되, 상기 제1 데이터 메탈 라인(12b')과 제2 데이터 메탈 라인(16c)을 연결하기 위하여, 상기 제2 데이터 메탈 라인(16c)에 적어도 1개 이상의 작은 제1 콘택홀을 설치하고, 이를 연결하기 위하여 상기 패시베이션막(17)에 상기 제1 콘택홀보다 넓은 1개 이상의 콘택홀을 형성한다. 이때, 상기 제1 콘택홀은 습식 식각으로 형성되고, 상기 제2 콘택홀은 건식 식각으로 형성될 수 있다.
도 9e를 참조하면, 상기 콘택홀(41) 상에 공통 전극용 ITO 메탈(19')을 증착함으로써, 상기 제1 데이터 메탈 라인(12b')과 제2 데이터 메탈 라인(16c)을 연결하게 되는데, 상기 ITO 메탈(19')은 제3 데이터 메탈 라인이 된다. 결국, 데이터 라인은 제1 데이터 메탈 라인(12b'), 제2 데이터 메탈 라인(16c) 및 ITO 메탈(19')로 이루어지는 3중 메탈라인이 된다.
여기서, 상기 제1 데이터 라인(12b')은 상기 게이트 라인과 동일층 상에 동시에 형성되고, 상기 제3 데이터 라인(19')은 상기 공통 전극과 동일층 상에 동시에 형성되며, 상기 공통 전극과 전기적으로 분리되어 있다.
또한, 상기 제1 데이터 라인(12b') 및 상기 제3 데이터 라인(19')의 라인폭은 라인폭은 상기 제2 데이터 라인(16c)의 라인폭보다 넓게 형성된다.
따라서, 상기 제2 데이터 라인(16c) 라인폭보다 넓은 제3 데이터 메탈 라인(19')에 의하여 제1 내지 제3 커패시턴스(Cdc1, Cdc2, Cd3)로 이루어지는 전체 커패시턴스가 증가하게 되고, 이로 인해 전술한 백라이트 유닛의 램프의 전기장 변화에 따른 커플링(Coupling) 현상인 웨이비 노이즈(Wavy noise) 현상을 줄일 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
본 발명에 따르면, 데이터 신호 라인을 게이트 메탈, 데이터 메탈 및 ITO 메탈로 3중 라인으로 구성함으로써, 데이터 메탈 라인의 신호 지연을 저감하고, 또한, 4 마스크 공정으로 인해 발생하는 웨이비 노이즈 현상을 해결할 수 있다.

Claims (20)

  1. 투명한 절연 기판 상에 일방향으로 형성된 게이트 라인;
    상기 게이트 라인과 전기적으로 분리되어 상기 게이트 라인에 수직한 방향으로 형성된 제1 데이터 라인;
    상기 제1 데이터 라인과 동일선 상에 상기 게이트 라인과 교차 배열되는 제2 데이터 라인;
    상기 게이트 라인과 상기 제2 데이터 라인의 교차부에 형성된 박막트랜지스터;
    상기 박막트랜지스터의 소스 전극과 드레인 전극의 하부에 형성된 반도체막;
    상기 제1 및 제2 데이터 라인을 전기적으로 연결시키도록 상기 제2 데이터 라인 및 상기 반도체막을 관통하는 콘택홀 상에 투명 전극 메탈을 증착하여 형성되며, 상기 게이트 라인과 교차 배열되어 화소 영역을 정의하는 제3 데이터 라인; 및
    상기 화소 영역에 형성된 화소 전극 및 공통 전극을 포함하고, 상기 제1 데이터 라인의 라인폭은 상기 제2 데이터 라인의 라인폭보다 넓게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 데이터 라인은 상기 게이트 라인과 동일층 상에 동시에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 제3 데이터 라인은 상기 공통 전극과 동일층 상에 동시에 형성되고, 상기 공통 전극과 전기적으로 분리된 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 삭제
  5. 제1항에 있어서,
    상기 제3 데이터 라인의 라인폭은 상기 제2 데이터 라인의 라인폭보다 넓게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 제2 데이터 라인 및 상기 제 3 데이터 라인은 데이터 신호 전달을 위해서 상기 제 3 데이터 라인과 동일층에 형성되어 있는 상기 화소 전극과 평행한 일부 영역에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 제1 데이터 라인 상에 형성되는 게이트 절연막; 및
    상기 제2 데이터 라인 상에 형성되는 패시베이션막
    을 추가로 포함하는 박막트랜지스터 어레이 기판.
  8. 제7항에 있어서,
    상기 콘택홀은 상기 패시베이션막, 상기 제2 데이터 라인, 상기 반도체막 및 상기 게이트 절연막을 관통하여 상기 제1 데이터 라인 상부에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  9. 제7항에 있어서, 상기 콘택홀은,
    상기 제1 데이터 라인과 제2 데이터 라인을 연결하기 위하여, 상기 제2 데이터 라인에 형성되는 적어도 1개 이상의 제1 콘택홀; 및
    상기 패시베이션막에 상기 제1 콘택홀보다 넓게 형성되는 제2 콘택홀
    을 포함하는 박막트랜지스터 어레이 기판.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제1 콘택홀은 습식 식각으로 형성되고, 상기 제2 콘택홀은 건식 식각으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  11. 제1항에 있어서,
    상기 제3 데이터 라인은 공통 전극용 인듐주석산화물(Indium Tin Oxide: ITO), 주석산화물(Tin Oxide: TO) 또는 인듐아연산화물(Indium Zinc Oxide: IZO)의 투명 전극 물질로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  12. a) 투명한 절연 기판 상에 게이트 전극을 구비한 게이트 라인, 및 상기 게이트 라인과 전기적으로 분리되어 상기 게이트 라인에 수직한 방향으로 제1 데이터 라인을 형성하는 단계;
    b) 상기 게이트 라인과 제1 데이터 라인을 포함한 전면에 게이트 절연막을 형성하고, 반도체막과 금속층을 순차적으로 증착하는 단계;
    c) 상기 반도체막과 금속층을 패터닝하여 상기 제1 데이터 라인과 동일선 상에 상기 게이트 라인과 교차 배열되도록 소스/드레인 전극을 구비한 제2 데이터 라인을 형성하는 단계;
    d) 상기 제2 데이터 라인 상에 패시베이션막을 형성하고, 상기 패시베이션막, 상기 제2 데이터 라인, 상기 반도체막 및 상기 게이트 절연막을 관통하는 콘택홀을 형성하는 단계; 및
    e) 상기 제1 및 제2 데이터 라인을 전기적으로 연결시키도록 상기 콘택홀 상에 투명 전극 메탈을 증착하여 제3 데이터 라인을 형성하는 단계
    를 포함하고, 상기 제1 데이터 라인의 라인폭은 상기 제2 데이터 라인의 라인폭보다 넓게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1 데이터 라인은 상기 게이트 라인과 동일층 상에 동시에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제3 데이터 라인은 공통 전극과 동일층 상에 동시에 형성되고, 상기 공통 전극과 전기적으로 분리된 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  15. 삭제
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제3 데이터 라인의 라인폭은 상기 제2 데이터 라인의 라인폭보다 넓게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제2 데이터 라인 및 상기 제 3 데이터 라인은 데이터 신호 전달을 위해서 상기 제 3 데이터 라인과 동일층에 형성되어 있는 상기 화소 전극과 평행한 일부 영역에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 d) 단계는,
    상기 제1 데이터 라인과 상기 제2 데이터 라인을 연결하기 위하여, 상기 제2 데이터 라인에 적어도 1개 이상의 작은 제1 콘택홀을 형성하는 단계; 및
    상기 패시베이션막에 상기 제1 콘택홀보다 넓은 제2 콘택홀을 상기 제1 콘택홀 상부에 형성하는 단계
    를 포함하는 박막트랜지스터 어레이 기판의 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 제1 콘택홀은 습식 식각으로 형성되고, 상기 제2 콘택홀은 건식 식각으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제3 데이터 라인은 공통 전극용 인듐주석산화물(Indium Tin Oxide: ITO), 주석산화물(Tin Oxide: TO) 또는 인듐아연산화물(Indium Zinc Oxide: IZO)의 투명 전극 물질로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
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