KR101297484B1 - Method for modeling error of system on chip - Google Patents

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KR101297484B1
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이승은
정영섭
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Abstract

PURPOSE: An error modeling method for a system on chip reduces an error modeling time as well as an error verification time of a system on chip error verification platform realized by an error model. CONSTITUTION: A first error rate is calculated to indicate those errors taking place in output signals of an internal block due to errors within the internal block (S501). A second error rate is calculated to indicate those errors taking place in the output signals due to the errors of the internal block after passing through the internal block (S503). The internal error rate is calculated by summing up the first error rate and the second error rate (S505). The entire error rate of all the internal blocks constituting a system on chip (SoC) is calculated by calculating the error rates of the remaining internal blocks (S507). [Reference numerals] (AA) Start; (BB) End; (S501) Calculate a first error rate; (S503) Calculate a second error rate; (S505) Calculate an error rate of an internal block; (S507) Calculate an error rate regarding all the internal blocks of a SoC

Description

ＳｏＣ에서의 오류 모델링 방법 {Method for modeling error of System on Chip}Error modeling method in SOC {Method for modeling error of System on Chip}

본 발명은 SoC의 오류 모델링 방법에 관한 것으로서, 더욱 상세하게는 SoC의 설계 및 검증에 필수적인 오류 모델을 개발하는데 있어서, 대상 시스템 반도체의 오류 모델을 수행하는 방법과 신뢰성을 확보하기 위하여 대상시스템에 적용된 오류 회피 및 복구 방법의 효율성을 검증하기 위한 시스템과 오류 검증 플랫폼의 구현 방법에 관한 것이다.
The present invention relates to an error modeling method of a SoC, and more particularly, in developing an error model essential for designing and verifying an SoC, a method of performing an error model of a target system semiconductor and an application of the target system to secure reliability. The present invention relates to a system and an implementation method of an error verification platform for verifying the effectiveness of an error avoidance and recovery method.

반도체 제조 공정 기술의 발전으로 고집적도 구현이 가능해짐에 따라 여러 가지 반도체 부품, 예를 들어, 프로세서, 메모리, 주변 장치 등을 하나의 칩에 구현하는 시스템 온 칩(System on Chip, SoC)이 제안되고 있다. As the development of semiconductor manufacturing process technology enables high integration, System on Chip (SoC), which implements various semiconductor components, for example, a processor, memory, and peripheral devices, is proposed. It is becoming.

SoC는 전체 시스템을 칩 하나에 담은 반도체를 말하는 것으로서, 연산 기억 데이터 전환 소자 등 주요 반도체 소자가 하나의 칩에 구현되는 기술을 의미한다. 즉, 컴퓨터 중앙처리장치(CPU), 디지털 신호처리 칩(DSP), 마이크로 컨트롤러(MCU) 등을 하나의 반도체 다이에 통합하여, 칩 자체가 하나의 시스템이 되도록 하는 것이다. 이처럼 여러가지 기능을 가진 반도체가 하나의 칩으로 통합되면 보드 공간이 크게 줄어들어 시스템 몸집이 대폭 줄어들게 되어서, 각종 전자시스템들의 크기를 축소시킬 수 있다. 또한 여러개의 반도체를 별도로 만드는 것에 비해 반도체 제조비용이 훨씬 저렴해지고 전체 시스템 가격도 낮아진다. SoC refers to a semiconductor in which the entire system is contained on a single chip, and refers to a technology in which major semiconductor devices such as an operation memory data conversion device are implemented on a single chip. That is, a computer central processing unit (CPU), a digital signal processing chip (DSP), a microcontroller (MCU), and the like are integrated into one semiconductor die so that the chip itself is a system. When the semiconductors with various functions are integrated into one chip, the board space is greatly reduced and the system size is greatly reduced, thereby reducing the size of various electronic systems. In addition, the cost of manufacturing a semiconductor is much lower and the overall system price is lower than making several semiconductors separately.

따라서 모든 부품 기능을 하나의 칩에 집적하는 SoC 기술은 고성능·저비용·소형화로 집약되는 첨단 디지털시대의 핵심 부품기술로 떠오르고 있다. 이러한 SoC에 대한 지속적인 성능 향상으로 하나의 칩에 포함되는 반도체 부품의 수가 점차적으로 증가하고 있어서, SoC의 결함 여부를 검출하기 위한 테스트의 중요성이 대두되고 있다.Therefore, SoC technology, which integrates all component functions on one chip, has emerged as a core component technology in the high-tech digital era, which is concentrated on high performance, low cost, and miniaturization. Due to the continuous performance improvement of the SoC, the number of semiconductor components included in one chip is gradually increasing, and thus the importance of testing to detect whether the SoC is defective is emerging.

SoC는 Cosmic Ray Particle, 전원 잡음, crosstalk, 등의 환경 변화에 의해 고장을 초래할 수 있으며, 디지털 회로를 파괴하지 않으면서 일시적으로 정상 동작을 방해하는 오류를 소프트 오류(Soft Error)라 한다. SoCs can be damaged by environmental changes such as cosmic ray particles, power noise, crosstalk, etc. Soft errors are errors that temporarily disrupt normal operation without destroying digital circuits.

1962년 cosmic ray particle이 회로에 오류를 일으킬 수 있다고 예견되었으며, 1975년 처음으로 cosmic ray에 의한 회로의 오동작(failure)이 보고되었다. 1978년 지표면에서 SRAM의 오류가 관측되어 이를 해결하고자 하는 연구와, 오류 모델링이 시작되었다. In 1962, it was predicted that cosmic ray particles could cause circuit failure, and in 1975, the failure of a circuit caused by cosmic ray was reported for the first time. In 1978, SRAM errors were observed on the Earth's surface, and studies to solve them began, and error modeling began.

SoC에 있어서, 전원 잡음 (Voltage Drop)은 radiation에 기인하는 오류율을 증가시키는데 상당히 기여하고 있으며, 온도 잡음 (Thermal Noise) 또한 회로의 정상 동작을 저해하는 오류의 원인이다. 이외 다양한 외부 환경의 변화는 SoC 반도체의 정상 동작을 저해하며 오류를 발생시킨다. In SoCs, voltage drop contributes significantly to increasing the error rate due to radiation, and thermal noise is also a source of error that hinders normal operation of the circuit. In addition, changes in various external environments can hinder the normal operation of SoC semiconductors and cause errors.

이와 같이 다양한 원인에 기인한 회로의 오류는 SoC의 정상 동작을 방해하여 실제 고장(failure)으로 나타날 수도 있으며, 또는 회로 내부에서 차폐되어 정상동작될 수도 있다.As described above, a circuit error due to various causes may interfere with the normal operation of the SoC and may appear as a failure, or may be shielded inside the circuit to operate normally.

도 1은 SoC에서 회로 내부의 차폐(Masking) 관련 회로를 보여주는 도면이다. 도 1에서 (a)는 Logic Masking이고, (b)는 Temporal Masking이고, (c)는 Electrical Masking이다. 1 is a diagram illustrating a masking related circuit inside a circuit in an SoC. In FIG. 1, (a) is Logic Masking, (b) is Temporal Masking, and (c) is Electrical Masking.

도 1에서 보는 바와 같이, SoC에서 발생하는 회로의 오류는 회로 내부에서 Logic Masking, Temporal Masking, 또는 Electrical Masking 으로 차폐되어 정상 동작될 수도 있다. As shown in FIG. 1, an error of a circuit generated in the SoC may be shielded by Logic Masking, Temporal Masking, or Electrical Masking in the circuit to operate normally.

이에, SoC에 오류가 발생하는 빈도, 위치, 및 시간에 대한 모델링 뿐만 아니라, 단일 또는 다수의 오류로 인하여 SoC에서 발생하는 고장(failure) 여부에 대한 모델링이 요구된다. Accordingly, modeling of the frequency, location, and time at which an error occurs in the SoC, as well as modeling of a failure occurring in the SoC due to a single or multiple errors, is required.

회로(Circuit) 레벨에서의 모델링은 상용 시뮬레이터를 사용하여 오류 모델링을 수행하기 용이하며, 시뮬레이션 환경에서 회로 내부의 노드 값들을 변경 및 모니터링하는데 용이한 반면, 회로 레벨의 오류 모델을 기반으로 상대적으로 복잡한 SoC의 내고장형 설계 방법의 효율성을 검증하는데 시간이 많이 요구된다. Modeling at the circuit level makes it easy to perform error modeling using off-the-shelf simulators, and to change and monitor node values within the circuit in a simulation environment, while relatively complex based on circuit-level error models. Time-consuming verification of the effectiveness of the SoC's fault-tolerant design method is required.

게이트 레벨에서의 오류 모델링은 SoC에 사용되는 게이트의 종류별로 오류 모델링을 수행하여, 각각의 게이트의 오류 모델링을 시뮬레이션할 때 사용하거나, 분석적인 방법으로 도출하는데 용이하며, SoC의 넷리스트(netlist)에 적용하여 fault injection 플랫폼 개발이 상대적으로 쉬운 편이나, SoC 레벨에서 내고장형 설계 방법의 효율성을 검증하는데 시간이 오래 걸린다.Error modeling at the gate level is used to simulate the error modeling of each gate by performing the error modeling for each gate type used in the SoC, or it is easy to derive it in an analytical method, and the netlist of the SoC. It is relatively easy to develop fault injection platforms, but it takes a long time to verify the effectiveness of fault-tolerant design methods at SoC level.

칩 레벨에서의 오류 모델링은 상위 레벨에서의 모델링을 수행함으로 분석적인 방법을 기반으로 하여 상위 레벨에서의 시뮬레이션으로 모델링이 가능하고, 또한 도출된 모델이 상대적으로 간단하여 오류검증 플랫폼의 개발 및 내고장형 설계 방법의 검증 시간이 적게 걸리는 반면, 칩 레벨에서의 오류 유무를 판단하여 SoC를 구성하는 내부 블록들의 오류에 대한 동작을 분석하기에는 어려움이 있다.
Error modeling at the chip level can be modeled at higher level simulation based on analytical methods by performing modeling at a higher level, and the derived model is relatively simple. While it takes less time to verify the design method, it is difficult to analyze the error behavior of the internal blocks of the SoC by determining whether there is an error at the chip level.

한국공개특허 10-2011-0071254Korea Patent Publication 10-2011-0071254

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, SoC 설계 및 검증에 필수적인 오류 모델을 개발하는데 있어서, 대상 시스템 반도체의 효율적인 오류 모델을 수행하는 방법과 신뢰성을 확보하기 위하여 대상시스템에 적용된 오류 회피 및 복구 방법의 효율성을 검증하기 위한 시스템의 오류 검증 플랫폼의 구현 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and in developing an error model essential for SoC design and verification, an error applied to a target system to secure reliability and a method of performing an efficient error model of a target system semiconductor. The object of the present invention is to provide a method for implementing an error verification platform of a system for verifying the effectiveness of the avoidance and recovery method.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

이와 같은 목적을 달성하기 위한 본 발명은 하나 이상의 내부 블록으로 구성되는 SoC(System on Chip)에서의 오류 모델링 방법에 있어서, 어느 한 내부 블록의 내부에서 발생하는 오류로 인하여 해당 내부 블록의 출력신호에 발생하는 오류인 제1 오류율을 산출하는 단계, 해당 내부 블록에 입력되는 입력신호에서 발생한 오류가 해당 내부 블록을 통과하여 출력신호에 발생시키는 오류인 제2 오류율을 산출하는 단계, 상기 제1 오류율과 제2 오류율을 합하여 해당 내부 블록에서 발생하는 오류율을 산출하는 단계 및 나머지 내부 블록에서 발생하는 오류율을 산출하여, SoC를 구성하는 전체 내부 블록에서 발생하는 오류율을 산출하는 단계를 포함한다.In order to achieve the above object, the present invention provides an error modeling method in a system on chip (SoC) composed of one or more internal blocks. Calculating a first error rate that is an error that occurs; calculating a second error rate that is an error generated in an input signal input to the inner block passing through the inner block and generating an output signal; Calculating an error rate occurring in the corresponding inner block by adding the second error rate and calculating an error rate occurring in the remaining inner block, and calculating an error rate occurring in all the inner blocks constituting the SoC.

상기 제1 오류율을 산출하는 단계는 해당 내부 블록에 입력되는 다수의 입력 중에서 오류가 없는 정상 상태의 해당 내부 블록의 출력신호 결과값을 저장하는 단계, 해당 내부 블록에 오류가 있는 입력신호가 인가된 경우의 해당 내부 블록의 출력신호 결과값과, 상기 정상 상태의 출력신호 결과값을 비교하는 방식으로 모델링을 수행하는 단계를 포함하여 이루어질 수 있다.The calculating of the first error rate may include storing an output signal result value of a corresponding internal block in a normal state without an error among a plurality of inputs input to the corresponding internal block, and applying an input signal having an error to the corresponding internal block. And performing modeling by comparing the output signal result value of the corresponding inner block with the output signal result value of the steady state.

상기 제2 오류율을 산출하는 단계는 해당 내부 블록에 오류가 인가된 경우의 해당 내부 블록의 출력신호 결과값을 저장하는 단계, 해당 내부 블록의 정상 동작 시의 출력신호 결과값과 상기 오류가 인가된 경우의 해당 내부 블록의 출력신호 결과값을 비교하는 방식으로 모델링을 수행하는 단계를 포함하여 이루어질 수 있다.The calculating of the second error rate may include storing an output signal result value of the inner block when an error is applied to the inner block, and outputting an output signal result value when the inner block is normally operated and applying the error. And performing modeling by comparing output signal result values of corresponding inner blocks in a case.

해당 내부 블록과 동일한 제2 내부 블록을 마련하고, 해당 내부 블록과, 제2 내부 블록 중에서 어느 하나의 블록은 정상 동작을 수행하도록 하고, 나머지 하나의 블록은 오류 상황에서의 동작을 수행하도록 하는 방식으로 상기 제1 오류율 및 제2 오류율을 산출할 수 있다.
A method of providing a second inner block identical to the corresponding inner block, allowing one of the inner block and the second inner block to perform a normal operation, and the other block to perform an operation in an error situation. The first error rate and the second error rate can be calculated.

본 발명에 의하면 SoC 설계 및 검증에 필수적인 오류 모델을 개발하는데 있어서, 효율적인 SoC의 오류 모델링 방법을 제안함으로써, 오류 모델링 수행 시간의 단축과, 완성된 오류 모델을 이용하여 구현되는 SoC의 오류 검증 플랫폼의 검증 시간을 단축할 수 있는 효과가 있다. According to the present invention, in developing an error model essential for SoC design and verification, an efficient SoC error modeling method is proposed, thereby reducing error modeling execution time and implementing an error verification platform of a SoC implemented using a completed error model. This can shorten the verification time.

본 발명에서는 대상 SoC에 적용된 오류 회피 및 복구 방법의 효율성을 검증하기 위하여 시스템의 오류 검증 플랫폼이 사용되는데, 본 발명의 오류 모델링 방법은 각 블록과 SoC의 출력단에서의 오류율 정보를 제공하는 효과가 있다. In the present invention, the error verification platform of the system is used to verify the efficiency of the error avoidance and recovery method applied to the target SoC. The error modeling method of the present invention has an effect of providing error rate information at each block and the output of the SoC. .

또한, 블록의 출력단에서의 오류율 정보를 내장한 오류 검증 플랫폼 개발은 내부 블록의 오류율을 포함한 모의 실험이 필요하지 않기 때문에, 검증 모의실험 시간을 단축할 수 있을 뿐 아니라, 플랫폼의 개발 시간도 단축할 수 있는 효과가 있다.
In addition, the development of an error verification platform incorporating error rate information at the output of the block does not require a simulation including the error rate of the internal block, thereby reducing the simulation simulation time and reducing the development time of the platform. It can be effective.

도 1은 SoC에서 회로 내부의 차폐(Masking) 관련 회로를 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 SoC의 구성을 보여주는 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 SoC의 구성을 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 내부 블록들과 연결망 정보를 이용하여 도 2에 도시된 SoC의 오류 모델링을 수행하는 방법을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 SoC에서의 오류 모델링 방법을 보여주는 흐름도이다. 1 is a diagram illustrating a masking related circuit inside a circuit in an SoC.
2 is a block diagram showing a configuration of an SoC according to an embodiment of the present invention.
3 is a block diagram showing a configuration of a SoC according to another embodiment of the present invention.
4 is a diagram illustrating a method of performing error modeling of the SoC illustrated in FIG. 2 using internal blocks and network information according to an embodiment of the present invention.
5 is a flowchart illustrating an error modeling method in an SoC according to an embodiment of the present invention.

이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 명세서 전반에 걸쳐서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used for the same reference numerals even though they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. Also, throughout this specification, when a component is referred to as "comprising ", it means that it can include other components, aside from other components, .

본 발명은 시스템 온 칩(System on Chip, SoC)에서의 오류 모델링 방법에 관한 것이다. The present invention relates to an error modeling method in a system on chip (SoC).

본 발명은 SoC를 구성하는 내부 블록 레벨에서의 오류 모델링을 수행하고, 이들 블록들의 연결망 정보를 이용하여 분석적인 방법을 이용하여 전체 SoC의 오류 모델을 완성한다. The present invention performs error modeling at the internal block level constituting the SoC, and completes an error model of the entire SoC using an analytical method using the network information of these blocks.

도 2는 본 발명의 일 실시예에 따른 SoC의 구성을 보여주는 블록도이다.2 is a block diagram showing a configuration of an SoC according to an embodiment of the present invention.

도 2를 참조하면, SoC(100)에 입력신호는 I1과 I2이다. 본 발명에서 I1과 I2는 여러 비트 또는 단일 비트로 이루어질 수 있다. 설명의 편의상 내부 블록 A로의 입력을 I1, 내부 블록 D로의 입력을 I2로 나타낸다.Referring to FIG. 2, input signals to the SoC 100 are I1 and I2. In the present invention, I1 and I2 may consist of several bits or a single bit. For convenience of explanation, the input to the inner block A is denoted by I1, and the input to the inner block D is denoted by I2.

내부 블록은 A, B, C, D의 블록이 있으며, 각 블록 사이는 a, b, c, d의 연결망으로 연결되어 있다. 본 발명에서 a, b, c, d의 연결망은 여러 비트 또는 단일 비트로 이루어질 수 있다.The inner block has blocks of A, B, C, and D, and each block is connected by a, b, c, d connection network. In the present invention, the connection network of a, b, c, d may consist of several bits or a single bit.

SoC의 출력신호는 O1과 O2 이며, 내부 블록 C로부터의 출력을 O1, 내부 블록 D로부터의 출력을 O2로 나타낸다.The output signals of the SoC are O1 and O2, and the output from the internal block C is represented by O1 and the output from the internal block D is represented by O2.

도 2의 실시예에서 4개의 내부 블록과 2세트의 입력을 사용하여 설명하지만, 본 발명은 이에 한정되는 것은 아니며, 실시예에 따라 블록의 개수와 입출력 세트의 개수는 제한되지 않음은 당연하다.Although the embodiment of FIG. 2 is described using four internal blocks and two sets of inputs, the present invention is not limited thereto, and the number of blocks and the number of input / output sets are not limited according to embodiments.

내부 블록 A, B, C, D 중에서 내부 블록 A에 대하여 오류 모델링 과정을 설명하면 다음과 같다. The error modeling process for the inner block A among the inner blocks A, B, C, and D will be described as follows.

내부 블록 A는 I1의 입력과 a 와 b의 출력을 가지고 있다. 즉, 내부 블록 A의 오류 모델은 다음의 4가지 경우로 기술될 수 있다.Internal block A has inputs of I1 and outputs of a and b. That is, the error model of the inner block A can be described in the following four cases.

1. PA(I1,a) : 입력 I1에서 발생한 오류가 A 블록을 통과하여 출력 a에 오류를 발생시키는 경우.1.P A (I1, a): When an error in input I1 passes through the A block and causes an error in output a.

2. PA(I1,b) : 입력 I1에서 발생한 오류가 A 블록을 통과하여 출력 b에 오류를 발생시키는 경우.2. P A (I1, b): When an error in input I1 passes through the A block and causes an error in output b.

3. PA(A,a) : 내부 블록 A의 내부에서 발생한 오류가 출력 a에 오류를 발생시키는 경우.3. P A (A, a): When an error inside the internal block A causes an error in output a.

4. PA(A,b) : 내부 블록 A의 내부에서 발생한 오류가 출력 b에 오류를 발생시키는 경우.
4. P A (A, b): When an error occurred inside the inner block A causes an error in the output b.

본 발명에서는 위 4가지 경우의 오류 모델을 완성하기 위하여 A 블록에 오류를 인가하고 출력의 변화를 수집하여 오류 모델을 완성한다. In the present invention, in order to complete the error model of the above four cases, error is applied to the A block, and the change of the output is collected to complete the error model.

1. I1에 다수의 입력을 인가하며, 오류가 없을 때의 A 블록의 출력 결과를 저장한다.1. Apply a number of inputs to I1, and store the output result of the A block when there is no error.

2. I1에 동일한 다수의 입력과 함께, 오류를 인가하여 출력 a와 b의 결과 값을 정상 동작시의 결과 값과 비교하여 PA(I1,a) 와 PA(I1,b)의 모델링을 수행한다.2. Modeling P A (I1, a) and P A (I1, b) by applying an error with the same number of inputs to I1 and comparing the output values of outputs a and b with those in normal operation. Perform.

3. I1에 다수의 입력을 인가하고 A블록 내부에 오류를 인가하여 출력 a와 b의 결과 값을 정상 동작시의 결과 값과 비교하여 PA(A,a) 와 PA(A,b)의 모델링을 수행한다.
3. Apply a large number of inputs to I1, and apply an error inside the A block to compare the output values of outputs a and b with those of normal operation. P A (A, a) and P A (A, b) Perform modeling of

도 3은 본 발명의 다른 실시예에 따른 SoC의 구성을 보여주는 블록도이다.3 is a block diagram showing a configuration of a SoC according to another embodiment of the present invention.

도 3은 도 2의 실시예에서 설명된 SoC에서의 오류 모델링 시간을 단축하기 위한 실시 예이다. FIG. 3 is an embodiment for shortening error modeling time in the SoC described in the embodiment of FIG. 2.

도 3의 실시예는 A블록과 같은 A* 블록를 이용하는 것으로서, 상단의 A블록은 정상 동작을 수행하고, A*블록은 오류 상황에서의 동작을 수행하여 출력 a와 a*, b와 b*를 비교하여 A 블록의 오류율을 분석하는 방식이다. 구체적인 오류율 분석 방식은 다음과 같다. 3 illustrates the use of an A * block, such as an A block, in which the upper A block performs a normal operation, and the A * block performs an operation in an error situation, thereby outputting the outputs a and a *, b and b *. By comparing the error rate of the A block. The specific error rate analysis method is as follows.

1. I1에 정상 동작시의 입력을 인가하고, I1*에는 I1에 오류를 투입한 입력을 인가하여 A와 A*의 출력 결과인 a와 a*, b와 b*를 비교하여 PA(I1,a)와 PA(I1,b)의 모델링을 수행한다.1.Apply input during normal operation to I1, and input with error input to I1 to I1 *, and compare a and a *, b and b * output results of A and A * to compare P A (I1 Perform modeling of, a) and P A (I1, b).

2. I1과 I1*에 정상 동작시의 입력을 인가하고, A*블록에 오류를 투입하여 A와 A*의 출력 결과인 a와 a*, b와 b*를 비교하여 PA(A,a) 와 PA(A,b)의 모델링을 수행한다.2. Apply the input of normal operation to I1 and I1 *, input error to A * block, compare a and a *, b and b * output result of A and A *, and compare P A (A, a ) And P A (A, b).

비교기(310)는 a와 a*를 비교하여 PA(I1,a) 또는 PA(A,a)의 모델링을 수행한다. Comparator 310 compares a and a * to perform modeling of P A (I1, a) or P A (A, a).

그리고, 비교기(320)는 b와 b*를 비교하여 PA(I1,b) 또는 PA(A,b)의 모델링을 수행한다.
Then, the comparator 320 compares the b and b * and performs modeling of P A (I1, b) or A P (A, b).

도 4는 본 발명의 일 실시예에 따른 내부 블록들과 연결망 정보를 이용하여 도 2에 도시된 SoC의 오류 모델링을 수행하는 방법을 나타낸 도면이다. 도 4는 내부 블록들의 오류 모델과 연결망 정보를 이용하여 도 2에 도시된 SoC의 오류 모델링을 수행하는 방법을 그래프로 표시한 도면이다.4 is a diagram illustrating a method of performing error modeling of the SoC illustrated in FIG. 2 using internal blocks and network information according to an embodiment of the present invention. FIG. 4 is a graph illustrating a method of performing error modeling of the SoC shown in FIG. 2 using an error model and connection network information of internal blocks.

도 4에서 노드는 각 내부 블록에서 생성되는 오류율을 나타내며, 화살표는 내부 블록들의 연결망 정보와 함께 연결망을 통해 전파되는 오류율을 나타낸다.In FIG. 4, a node represents an error rate generated in each internal block, and an arrow represents an error rate propagated through the connection network together with connection network information of the internal blocks.

도 4를 참조하면, A, B, C, D 각 블록의 오류 모델은 각 블록 내부에서 발생하는 오류율과 입력된 오류가 출력으로 전파되는 오류율의 합으로 표현된다.Referring to FIG. 4, an error model of each of blocks A, B, C, and D is expressed as a sum of an error rate occurring inside each block and an error rate at which an input error is propagated to an output.

예를 들면, A블록의 출력 a의 오류율 P(a)은 A블록 내부에서 발생한 오류가 출력 a에 나타나는 오류율 PA(A,a)와 입력 I1에서의 오류가 A블록을 통과하여 출력 a에 전파되는 오류율 PA(I1,a)의 합으로 나타낼 수 있다. For example, the error rate P (a) of output a of block A is that error rate P A (A, a) in which an error occurred inside output block A appears at output a and the error at input I1 passes through block A to output a. It can be expressed as the sum of the propagation error rates P A (I 1, a).

마찬가지로, A블록의 출력 b의 오류율 P(b)는 A블록 내부에서 발생한 오류가 출력 b에 나타나는 오류율 PA(A,b)와 입력 I1에서의 오류가 A블록을 통과하여 출력 b에 전파되는 오류율 PA(I1,b)의 합으로 나타낼 수 있다. Similarly, the error rate P (b) of the output b of the A block is such that the error rate P A (A, b) in which the error occurring inside the A block appears at the output b and the error at the input I1 are propagated to the output b through the A block. It can be expressed as the sum of the error rates P A (I1, b).

B블록의 출력 c의 오류율 P(c)는 B블록 내부에서 발생한 오류가 출력 c에 나타나는 오류율 PB(B,c)와 출력 a에서의 오류가 B블록을 통과하여 출력 c에 전파되는 오류율 PB(a,c)의 합으로 나타낼 수 있다. The error rate P (c) of the output c of the B block is the error rate P B (B, c) in which the error occurring inside the B block appears at the output c and the error rate P at which the error at the output a passes through the B block and propagates to the output c. It can be represented by the sum of B (a, c).

D블록의 출력 d의 오류율 P(d)는 D블록 내부에서 발생한 오류가 출력 d에 나타나는 오류율 PD(D,d)와, 입력 I2에서의 오류가 D블록을 통과하여 출력 d에 전파되는 오류율 PD(I2,d)과, 출력 b에서의 오류가 D블록을 통과하여 출력 d에 전파되는 오류율 PD(b,d)의 합으로 나타낼 수 있다. The error rate P (d) of the output d of the D block is the error rate P D (D, d) in which the error occurring inside the D block appears at the output d, and the error rate at which the error at the input I2 propagates to the output d through the D block. It can be expressed as the sum of P D (I2, d) and the error rate P D (b, d) propagated to the output d through the D block.

출력 O1의 오류율 P(O1)은 C블록 내부에서 발생한 오류가 출력 O1에 나타나는 오류율 PC(C,O1)와, 출력 c에서의 오류가 C블록을 통과하여 출력 O1에 전파되는 오류율 PC(c,O1)과, 출력 d에서의 오류가 C블록을 통과하여 출력 O1에 전파되는 오류율 PC(d,O1)의 합으로 나타낼 수 있다. Error rate of the output O1 P (O1) is an error rate which is the error in the error rate, an error occurred inside the C block appears on the output O1 P C (C, O1), and an output c through a C block propagate to the output O1 P C ( c, O1) and the error at the output d can be represented by the sum of the error rates P C (d, O1) propagating through the C block to the output O1.

출력 O2의 오류율 P(O2)은 D블록 내부에서 발생한 오류가 출력 O2에 나타나는 오류율 PD(D,O2)와, 입력 I2에서의 오류가 D블록을 통과하여 출력 O2에 전파되는 오류율 PD(I2,O2)와, 출력 b에서의 오류가 D블록을 통과하여 출력 O2에 전파되는 오류율 PD(b,O2)의 합으로 나타낼 수 있다. Error rate of the output O2 P (O2) is an error rate, an error has occurred within the D blocks that appear on the output O2 P D (D, O2), and error rate, an error at the input I2 which passes through the D block propagate to the output O2 P D ( I 2, O 2) and the error at output b can be represented by the sum of the error rates P D (b, O 2) propagating through the D block to the output O 2.

본 발명에서는 이러한 방법으로 내부 블록들의 오류 모델을 이용하여 전체 SoC의 오류 모델링을 수행한다.
In the present invention, the error modeling of the entire SoC is performed using the error model of the internal blocks in this manner.

이제 이상에서 설명한 본 발명의 실시예에 따른 오류 모델링 방법을 일반화하여 정리하면 다음과 같다.Now, the error modeling method according to the embodiment of the present invention described above is generalized and summarized as follows.

도 5는 본 발명의 일 실시예에 따른 SoC에서의 오류 모델링 방법을 보여주는 흐름도이다. 5 is a flowchart illustrating an error modeling method in an SoC according to an embodiment of the present invention.

도 5를 참조하면, 하나 이상의 내부 블록으로 구성되는 SoC(System on Chip)에서의 오류 모델링 방법에 있어서, 어느 한 내부 블록의 내부에서 발생하는 오류로 인하여 해당 내부 블록의 출력신호에 발생하는 오류인 제1 오류율을 산출한다(S501).Referring to FIG. 5, in an error modeling method in a system on chip (SoC) including one or more internal blocks, an error occurring in an output signal of the corresponding internal block due to an error occurring inside one of the internal blocks. The first error rate is calculated (S501).

다음, 해당 내부 블록에 입력되는 입력신호에서 발생한 오류가 해당 내부 블록을 통과하여 출력신호에 발생시키는 오류인 제2 오류율을 산출한다(S503).Next, a second error rate that is an error generated in an input signal input to the corresponding inner block passes through the corresponding inner block and is generated in the output signal (S503).

다음, 제1 오류율과 제2 오류율을 합하여 해당 내부 블록에서 발생하는 오류율을 산출한다(S505).Next, the error rate occurring in the corresponding inner block is calculated by adding the first error rate and the second error rate (S505).

이와 같은 방식(S501~S505)으로 나머지 내부 블록에서 발생하는 오류율을 산출하여, SoC를 구성하는 전체 내부 블록에서 발생하는 오류율을 산출한다(S507).In this manner (S501 to S505) by calculating the error rate occurring in the remaining internal blocks, the error rate occurring in all the internal blocks constituting the SoC (S507).

S501 단계에서 제1 오류율을 산출하는 단계는 해당 내부 블록에 입력되는 다수의 입력 중에서 오류가 없는 정상 상태의 해당 내부 블록의 출력신호 결과값을 저장하는 단계와, 해당 내부 블록에 오류가 있는 입력신호가 인가된 경우의 해당 내부 블록의 출력신호 결과값과, 정상 상태의 출력신호 결과값을 비교하는 방식으로 모델링을 수행하는 단계를 포함하여 이루어질 수 있다.The calculating of the first error rate in operation S501 includes storing an output signal result value of a corresponding inner block in a normal state without an error among a plurality of inputs input to the corresponding inner block, and an input signal having an error in the corresponding inner block. The modeling may be performed by comparing the output signal result value of the corresponding internal block and the output signal result value of the steady state when is applied.

S503 단계에서 제2 오류율을 산출하는 단계는 해당 내부 블록에 오류가 인가된 경우의 해당 내부 블록의 출력신호 결과값을 저장하는 단계와, 해당 내부 블록의 정상 동작 시의 출력신호 결과값과 상기 오류가 인가된 경우의 해당 내부 블록의 출력신호 결과값을 비교하는 방식으로 모델링을 수행하는 단계를 포함하여 이루어질 수 있다. The calculating of the second error rate in operation S503 includes storing an output signal result value of the inner block when an error is applied to the inner block, output signal result value and the error during normal operation of the inner block. The modeling may be performed by comparing the output signal result values of the corresponding inner block in the case where is applied.

도 3에서 설명한 바와 같이, 본 발명에서는 오류 모델링 시간을 단축하기 위하여, 해당 내부 블록과 동일한 제2 내부 블록을 마련하고, 해당 내부 블록과, 제2 내부 블록 중에서 어느 하나의 블록은 정상 동작을 수행하도록 하고, 나머지 하나의 블록은 오류 상황에서의 동작을 수행하도록 하는 방식으로 제1 오류율 및 제2 오류율을 산출할 수 있다.
As described with reference to FIG. 3, in the present invention, in order to shorten an error modeling time, a second inner block identical to the corresponding inner block is provided, and one of the inner block and the second inner block performs a normal operation. And the other one block may calculate the first error rate and the second error rate in such a manner as to perform an operation in an error situation.

이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
While the present invention has been described with reference to several preferred embodiments, these embodiments are illustrative and not restrictive. It will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit of the invention and the scope of the appended claims.

100 SoC 310, 320 비교기100 SoC 310, 320 Comparators

Claims (4)

하나 이상의 내부 블록으로 구성되는 SoC(System on Chip)에서의 오류 모델링 방법에 있어서,
어느 한 내부 블록의 내부에서 발생하는 오류로 인하여 해당 내부 블록의 출력신호에 발생하는 오류인 제1 오류율을 산출하는 단계;
해당 내부 블록에 입력되는 입력신호에서 발생한 오류가 해당 내부 블록을 통과하여 출력신호에 발생시키는 오류인 제2 오류율을 산출하는 단계;
상기 제1 오류율과 제2 오류율을 합하여 해당 내부 블록에서 발생하는 오류율을 산출하는 단계; 및
나머지 내부 블록에서 발생하는 오류율을 산출하여, SoC를 구성하는 전체 내부 블록에서 발생하는 오류율을 산출하는 단계를 포함하되,
상기 제1 오류율을 산출하는 단계는, 해당 내부 블록에 오류가 인가된 경우의 해당 내부 블록의 출력신호 결과값을 저장하는 단계 및 해당 내부 블록의 정상 동작 시의 출력신호 결과값과 상기 오류가 인가된 경우의 해당 내부 블록의 출력신호 결과값을 비교하는 방식으로 모델링을 수행하는 단계를 포함하고,
상기 제2 오류율을 산출하는 단계는, 해당 내부 블록에 입력되는 다수의 입력 중에서 오류가 없는 정상 상태의 해당 내부 블록의 출력신호 결과값을 저장하는 단계 및 해당 내부 블록에 오류가 있는 입력신호가 인가된 경우의 해당 내부 블록의 출력신호 결과값과, 상기 정상 상태의 출력신호 결과값을 비교하는 방식으로 모델링을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 하는 SoC에서의 오류 모델링 방법.
In the error modeling method in a System on Chip (SoC) composed of one or more internal blocks,
Calculating a first error rate that is an error occurring in an output signal of the corresponding inner block due to an error occurring inside one of the inner blocks;
Calculating a second error rate that is an error generated in an input signal input to the inner block to pass through the inner block to the output signal;
Calculating an error rate occurring in the corresponding inner block by adding the first error rate and the second error rate; And
Calculating an error rate occurring in the remaining internal blocks, and calculating an error rate occurring in all internal blocks constituting the SoC,
The calculating of the first error rate may include storing an output signal result value of the inner block when an error is applied to the inner block, and applying an output signal result value and the error during normal operation of the inner block. And performing modeling by comparing output signal result values of the corresponding inner block in the case where the
The calculating of the second error rate may include storing an output signal result value of a corresponding internal block in a normal state without an error among a plurality of inputs input to the corresponding internal block, and applying an input signal having an error to the internal block. And performing modeling by comparing the output signal result value of the corresponding internal block with the output signal result value of the steady state.
삭제delete 삭제delete 하나 이상의 내부 블록으로 구성되는 SoC(System on Chip)에서의 오류 모델링 방법에 있어서,
어느 한 내부 블록의 내부에서 발생하는 오류로 인하여 해당 내부 블록의 출력신호에 발생하는 오류인 제1 오류율을 산출하는 단계;
해당 내부 블록에 입력되는 입력신호에서 발생한 오류가 해당 내부 블록을 통과하여 출력신호에 발생시키는 오류인 제2 오류율을 산출하는 단계;
상기 제1 오류율과 제2 오류율을 합하여 해당 내부 블록에서 발생하는 오류율을 산출하는 단계; 및
나머지 내부 블록에서 발생하는 오류율을 산출하여, SoC를 구성하는 전체 내부 블록에서 발생하는 오류율을 산출하는 단계를 포함하되,
해당 내부 블록과 동일한 제2 내부 블록을 마련하고,
해당 내부 블록은 정상 동작을 수행하도록 하고, 제2 내부 블록은 오류 상황에서의 동작을 수행하도록 하며, 해당 내부 블록과 제2 내부 블록에 정상적인 입력신호를 인가하여 해당 내부 블록의 출력 결과와 제2 내부 블록의 출력 결과를 비교하는 방식으로 제1 오류율을 산출하고,
해당 내부 블록에 정상적인 입력신호를 인가하고, 제2 내부 블록에는 오류가 발생한 입력신호를 인가하여 해당 내부 블록의 출력 결과와 제2 내부 블록의 출력 결과를 비교하는 방식으로 제2 오류율을 산출하는 것을 특징으로 하는 SoC에서의 오류 모델링 방법.In the error modeling method in a System on Chip (SoC) composed of one or more internal blocks,
Calculating a first error rate that is an error occurring in an output signal of the corresponding inner block due to an error occurring inside one of the inner blocks;
Calculating a second error rate that is an error generated in an input signal input to the inner block to pass through the inner block to the output signal;
Calculating an error rate occurring in the corresponding inner block by adding the first error rate and the second error rate; And
Calculating an error rate occurring in the remaining internal blocks, and calculating an error rate occurring in all internal blocks constituting the SoC,
Prepare a second inner block equal to the inner block,
The inner block performs a normal operation, the second inner block performs an operation in an error situation, and a normal input signal is applied to the inner block and the second inner block to output an output result of the inner block and the second. The first error rate is calculated by comparing the output result of the inner block,
The second error rate is calculated by applying a normal input signal to the inner block and applying an input signal in which the error occurs to the second inner block to compare the output result of the inner block with the output result of the second inner block. Error modeling method in SoC.
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