KR101297085B1 - Apparatus of variable fast furier transform and method thereof - Google Patents
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Abstract
본 발명에 의한 가변 고속 푸리에 변환 장치 및 그 방법이 개시된다.
본 발명에 따른 가변 고속 푸리에 변환 장치는 N개 단위로 들어오는 시간 영역의 입력 데이터에 대한 특성을 분석하고 그 분석한 결과로 그 크기가 최대값을 갖는 입력 데이터와 이에 상응하는 정밀도 비트를 출력하는 데이터 특성분석기; 상기 입력 데이터와 상기 정밀도 비트를 이용하여 FFT 연산을 수행하는 다수의 푸리에 변환 스테이지; 및 상기 FFT 연산을 수행한 주파수 영역의 출력 데이터를 주파수 순서에 맞추어 재정렬하는 출력샘플 순서 정렬기를 포함하는 것을 특징으로 한다.
이를 통해, 본 발명은 최대 성능을 보장할 수 있고, 시스템 간 상호 호환성, 및 다양한 신호해석을 지원할 수도 있다.Disclosed are a variable fast Fourier transform device and a method thereof.
The variable fast Fourier transform apparatus according to the present invention analyzes the characteristics of the input data in the time domain in units of N and outputs the input data having the maximum value and the precision bits corresponding thereto as a result of the analysis. Characteristic analyzer; A plurality of Fourier transform stages for performing an FFT operation using the input data and the precision bits; And an output sample order sorter for rearranging the output data of the frequency domain in which the FFT operation is performed according to the frequency order.
Through this, the present invention can guarantee the maximum performance, can support the inter-system compatibility, and various signal analysis.
Description
본 발명은 고속 푸리에 변환 장치에 관한 것으로, 특히, 데이터 특성인 입력 신호의 크기 범위와 부동 소수점 정밀도에 따라 최대 성능을 보장하기 위하여 자동으로 구조 변경이 가능하고, 시스템 간 상호 호환성, 및 다양한 신호해석을 지원하기 위하여 다중 포인트 연산이 가능한 가변 고속 푸리에 변환 장치 및 그 방법에 관한 것이다.BACKGROUND OF THE
고속 푸리에 변환(Fast Fourier Transform; FFT) 장치는 모든 시간 및 주파수 영역의 신호를 분석 처리하기 위해 사용된다. 일반적인 장치 예로는 유무선 통신시스템, 음향분석, 영상 시스템 등 디지털 시스템 전 분야에 걸쳐 두루 사용된다. 최근 반도체 공정기술과 디지털 산업의 융, 복합 기술 발전에 힘입어 다양하고 복잡한 신호처리가 가능한 방법들이 소개되고 있다.Fast Fourier Transform (FFT) devices are used to analyze signals in all time and frequency domains. Typical devices are widely used in all fields of digital systems such as wired and wireless communication systems, acoustic analysis, and imaging systems. Recently, due to the convergence of semiconductor process technology, digital industry, and complex technology, various and complex signal processing methods are introduced.
실제, 고속 푸리에 변환 장치를 구현하기 위해서는 응용 시스템에서 처리하고자 하는 데이터 특성, 연산에 따른 지연시간, 동작속도, H/W 복잡도 그리고 신호정밀도에 따른 장치의 성능 등을 고려해서 고속 푸리에 변환 장치의 구조를 설계해야만 한다. 고속 푸리에 변환 장치의 연산 속도를 높이기위한 대표적인 방법으로는 최소한의 클럭 시간주기를 갖도록 임계 패스를 설계하여 실시간 처리나 순차적인 입력에 대해 연속적인 출력이 가능한 고속화 파이프라이닝 구조방법과 데이터의 포인트 수 증가에 따른 메모리 복잡도를 해결하기 위한 메모리 궤환 구조 방법, 또한 고속 푸리에 변환 장치 내 나비연산기의 공유 방안과 곱셈기의 단순화 방법 등이 있다.In order to implement a fast Fourier transform device, the structure of the fast Fourier transform device is considered in consideration of data characteristics to be processed in an application system, delay time according to operation, operation speed, H / W complexity, and performance of the device according to signal precision. Must be designed. Representative methods to increase the computational speed of the fast Fourier transform system include designing a critical path to have a minimum clock time period to increase the number of points of data and the structure of a high speed pipelining that enables continuous output for real-time processing or sequential input. The memory feedback structure method for solving the memory complexity according to the present invention, the sharing method of the butterfly operator in the fast Fourier transform device and the simplification method of the multiplier.
그러나 최근 시스템간 융 복합화 및 하나의 H/W스펙으로 다양한 신호처리사양의 요구가 이슈화되면서 기존 시스템과의 상호 호환성 및 공존성 문제, 그리고 각기 다른 시스템에서의 개별적 이종 신호 해석이 요구되고 있는 실정이며, 이때 기존의 방식인 특정 스펙인 데이터 신호 특성에 맞추어 설계된 고정된 구조를 갖는 고속 푸리에 변환 장치에 대하여 다른 데이터 신호 특성을 갖는 데이터 샘플 입력 푸리에 변환 처리 결과 그 성능이 매우 나쁘거나 상황에 따라 원천적으로 신호 해석을 할 수 없게 된다는 문제점을 갖는다.However, due to the convergence between systems and the demand of various signal processing specifications due to one H / W specification, interoperability and coexistence with existing systems and individual heterogeneous signal analysis in different systems are required. In this case, the result of the data sample input Fourier transform processing having different data signal characteristics for the fast Fourier transform device having a fixed structure designed to the data signal characteristic, which is a specific specification, is very bad or the source is inherently different depending on the situation. It has a problem that it cannot be interpreted.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 데이터 특성인 입력 신호의 크기 범위와 부동 소수점 정밀도에 따라 최대 성능을 보장하기 위하여 자동으로 구조 변경이 가능한 가변 고속 푸리에 변환 장치 및 그 방법을 제공하는데 있다.
Accordingly, an object of the present invention was devised to solve the above problems, and a variable fast Fourier transform apparatus capable of automatically changing the structure to ensure maximum performance according to the size range and floating point precision of an input signal, which is a data characteristic, and To provide that method.
본 발명의 다른 목적은 시스템 간 상호 호환성, 및 다양한 신호해석을 지원하기 위하여 다중 포인트 연산이 가능한 가변 고속 푸리에 변환 장치 및 그 방법을 제공하는데 있다.Another object of the present invention is to provide a variable fast Fourier transform apparatus and a method capable of multi-point operation in order to support inter-system compatibility and various signal analysis.
이를 위하여, 본 발명의 다른 한 관점에 따른 가변 고속 푸리에 변환 장치는 N개 단위로 들어오는 시간 영역의 입력 데이터에 대한 특성을 분석하고 그 분석한 결과로 그 크기가 최대값을 갖는 입력 데이터와 이에 상응하는 정밀도 비트를 출력하는 데이터 특성분석기; 상기 입력 데이터와 상기 정밀도 비트를 이용하여 FFT 연산을 수행하는 다수의 푸리에 변환 스테이지; 및 상기 FFT 연산을 수행한 주파수 영역의 출력 데이터를 주파수 순서에 맞추어 재정렬하는 출력샘플 순서 정렬기를 포함하는 것을 특징으로 한다.To this end, the variable fast Fourier transform apparatus according to another aspect of the present invention analyzes the characteristics of the input data in the time domain that is input in N units, and as a result of the analysis, the input data having a maximum value corresponding thereto A data characteristic analyzer for outputting precision bits; A plurality of Fourier transform stages for performing an FFT operation using the input data and the precision bits; And an output sample order sorter for rearranging the output data of the frequency domain in which the FFT operation is performed according to the frequency order.
바람직하게, 상기 데이터 특성분석기는 상기 입력 데이터와 상기 정밀도 비트수에 대한 기 설정된 상관관계를 근거로 정밀도 비트를 출력하는 것을 특징으로 한다.Preferably, the data characteristic analyzer outputs precision bits based on a predetermined correlation between the input data and the number of precision bits.
바람직하게, 상기 푸리에 변환 스테이지는 상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산을 수행하되, 상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산의 변형이 가능하도록 파이프라이닝 구조로 구현되는 것을 특징으로 한다.Preferably, the Fourier transform stage may perform an FFT operation using the input data and the precision bits, and may be implemented as a pipelining structure to enable modification of the FFT operation using the input data and the precision bits.
필요에 따라, 상기 데이터 특성분석기는 제1 정밀도 비트를 출력하는 제1 어댑터; 및 제2 정밀도 비트를 출력하는 제2 어댑터를 포함하는 것을 특징으로 한다.If necessary, the data characterizer comprises: a first adapter outputting a first precision bit; And a second adapter for outputting a second precision bit.
필요에 따라, 상기 푸리에 변환 스테이지는 직렬의 입력 데이터를 4개의 병렬 복소수 데이터로 순서대로 정렬시키는 지연 변환기; 4개의 복소수 데이터를 입력 받아 나비 연산을 수행하는 나비 연산기; 상기 나비 연산을 수행한 복소수 데이터에 대하여 상기 제1 정밀도 비트에 따라 곱셉 연산하는 가변 복소수 곱셈기; 기 저장된 회전 인자에 대하여 상기 제2 정밀도 비트에 따라 선택된 값을 출력하는 가변 회전인자 생성기를 포함하는 것을 특징으로 한다.
If necessary, the Fourier transform stage includes a delay converter for aligning serial input data into four parallel complex data in order; A butterfly operator configured to receive four complex data and perform butterfly operations; A variable complex multiplier for multiplying the complex data on which the butterfly operation is performed according to the first precision bit; And a variable rotation factor generator configured to output a value selected according to the second precision bit with respect to a previously stored rotation factor.
본 발명의 다른 한 관점에 따른 가변 고속 푸리에 변환 방법은 (a) 데이터 특성분석기에서 N개 단위로 들어오는 시간 영역의 입력 데이터에 대한 특성을 분석하고 그 분석한 결과로 그 크기가 최대값을 갖는 입력 데이터와 이에 상응하는 정밀도 비트를 출력하는 단계; (b) 다수의 푸리에 변환 스테이지에서 상기 입력 데이터와 상기 정밀도 비트를 이용하여 FFT 연산을 수행하는 단계; 및 (c) 출력샘플 순서 정렬기에서 상기 FFT 연산을 수행한 주파수 영역의 출력 데이터를 주파수 순서에 맞추어 재정렬하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a variable fast Fourier transform method includes (a) analyzing a characteristic of input data in a time domain that is input in N units in a data characterizer, and inputting the maximum value as a result of the analysis. Outputting data and corresponding precision bits; (b) performing an FFT operation using the input data and the precision bits in a plurality of Fourier transform stages; And (c) rearranging the output data of the frequency domain in which the FFT operation is performed in the output sample order sorter according to the frequency order.
바람직하게, 상기 (a) 단계는 상기 입력 데이터와 상기 정밀도 비트수에 대한 기 설정된 상관관계를 근거로 정밀도 비트를 출력하는 것을 특징으로 한다.Preferably, the step (a) is characterized in that to output a precision bit on the basis of a predetermined correlation between the input data and the number of precision bits.
바람직하게, 상기 (b) 단계는 상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산을 수행하되, 상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산의 변형이 가능하도록 파이프라이닝 구조로 구현되는 것을 특징으로 한다.Preferably, in the step (b), the FFT operation is performed using the input data and the precision bits, and the pipelining structure is implemented so that the FFT operation can be modified using the input data and the precision bits. .
이를 통해, 본 발명은 데이터 특성인 입력 신호의 크기 범위와 부동 소수점 정밀도에 따라 자동으로 구조 변경이 가능함으로써, 최대 성능을 보장할 수 있는 효과가 있다.
Through this, the present invention can automatically change the structure according to the size range and the floating point precision of the input signal, which is a data characteristic, there is an effect that can ensure the maximum performance.
또한, 본 발명은 해석 샘플 포인트 수의 가변으로 인한 다중 포인트 연산이 가능함으로써, 시스템 간 상호 호환성, 및 다양한 신호해석을 지원할 수 있는 효과가 있다.In addition, the present invention is capable of multi-point operation due to the variation of the number of analysis sample points, there is an effect that can support the inter-system compatibility, and various signal analysis.
도 1은 본 발명의 실시예에 따른 가변 고속 푸리에 변환 장치를 나타내는 예시도이다.
도 2는 도 1에 도시된 데이터 특성분석기(110)의 상세한 구성을 나타내는 예시도이다.
도 3은 본 발명의 실시예에 따른 입력 데이터의 크기와 정밀도 비트수에 대한 상관관계를 나타내는 그래프이다.
도 4는 도 1에 도시된 푸리에 변환 스테이지(120)의 상세한 구성을 나타내는 예시도이다.
도 5는 도 4에 도시된 지연 변환기(122)의 상세한 구성을 나타내는 예시도이다.
도 6은 도 4에 도시된 나비 연산기(123)의 상세한 구성을 나타내는 예시도이다.
도 7은 도 4에 도시된 가변복소수 곱셈기(125)의 상세한 구성을 나타내는 예시도이다.
도 8은 도 4에 도시된 가변회전인자 생성기(124)의 상세한 구성을 나타내는 예시도이다.1 is an exemplary diagram illustrating a variable fast Fourier transform device according to an embodiment of the present invention.
FIG. 2 is an exemplary view showing a detailed configuration of the
3 is a graph showing a correlation between the size of input data and the number of precision bits according to an embodiment of the present invention.
4 is an exemplary diagram illustrating a detailed configuration of the
5 is an exemplary view showing a detailed configuration of the
6 is an exemplary view showing a detailed configuration of the
7 is an exemplary view showing a detailed configuration of the
8 is an exemplary view showing a detailed configuration of the variable rotation factor generator 124 shown in FIG.
이하에서는, 본 발명의 실시예에 따른 가변 고속 푸리에 변환 장치 및 그 방법을 첨부된 도 1 내지 도 8을 참조하여 상세히 설명한다.Hereinafter, a variable fast Fourier transform device and a method thereof according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 8.
특히, 본 발명은 데이터 특성인 입력 신호의 크기 범위와 부동 소수점 정밀도에 따라 최대 성능을 보장하기 위하여 자동으로 구조 변경이 가능하고, 시스템 간 상호 호환성, 및 다양한 신호해석을 지원하기 위하여 다중 포인트 연산이 가능한 가변 고속 푸리에 변환 장치 및 그 방법을 제안하고자 한다.
In particular, the present invention can automatically change the structure in order to ensure the maximum performance according to the size range of the input signal and the floating-point precision, which is a data characteristic, multi-point operation is required to support the inter-system compatibility and various signal interpretation A variable fast Fourier transform device and a method thereof are proposed.
먼저, 본 발명을 도출하기 위해 적용되어진 N-포인트 푸리에 변환의 전형적인 DIF(Decimation In Frequency) FFT(Fast Fourier Transform) 알고리즘을 간략히 설명한다.First, a brief description will be given of a typical DIF (Decimation In Frequency) Fast Fourier Transform (FFT) algorithm of the N-point Fourier transform applied to derive the present invention.
일반적인 DFT(Discrete Fourier Transform) 수식은 다음의 [수학식 1]과 같다.A general formula of Discrete Fourier Transform (DFT) is shown in
[수학식 1][Equation 1]
본 발명에 따른 Radix-4의 DIF FFT 알고리즘은 위의 DFT 수식으로부터 다음과 같이 전개된다. 주파수영역에서 4개의 그룹으로 decimation하는 방식으로 output sequence에 대해 4개의 group으로 decompose하면, 다음의 [수학식 2]와 같다.Radix-4's DIF FFT algorithm according to the present invention is developed as follows from the above DFT equation. Decompose the output sequence into four groups by deciding into four groups in the frequency domain, as shown in
[수학식 2]&Quot; (2) "
[수학식 3]&Quot; (3) "
여기서, g_i[n]은 radix-4 나비 연산을 담당하는 변수값들로 다음의 [수학식 4]와 같다.Here, g_i [n] is a variable value that is responsible for the radix-4 butterfly operation, as shown in
[수학식 4]&Quot; (4) "
도 1은 본 발명의 실시예에 따른 가변 고속 푸리에 변환 장치를 나타내는 예시도이다.1 is an exemplary diagram illustrating a variable fast Fourier transform device according to an embodiment of the present invention.
도 1에 도시한 바와 같이, 본 발명에 따른 가변 고속 푸리에 변환 장치는 데이터 특성분석기(110), 다수의 푸리에 변환 스테이지(120), 출력샘플 순서 정렬기(이하, 순서 정렬기라 한다)(130), 및 N-FFT 선택기(140) 등을 포함하여 구성될 수 있다.As shown in FIG. 1, the variable fast Fourier transform apparatus according to the present invention includes a
이러한 가변 고속 푸리에 변환 장치는 시간 영역의 복소수값 형태 또는 리얼값 형태의 이산데이터 x[n]을 입력 받아, 시간 영역에서의 푸리에 변환한 결과 값인 주파수 영역의 복소수값 형태의 이산데이터 X[k]를 출력하게 된다.
Such a variable fast Fourier transform device receives discrete data x [n] in the form of a complex value or real value in the time domain, and discrete data X [k] in the form of a complex value in the frequency domain which is a result of Fourier transform in the time domain. Will print
데이터 특성분석기(110)는 N개 단위로 들어오는 입력 데이터 중 그 크기가 최대값을 갖는 입력 데이터, 및 이에 상응하는 제어 비트 또는 정밀도 비트 fr을 출력할 수 있는데, 이를 도 2 내지 도 3을 참조하여 설명한다.The
도 2는 도 1에 도시된 데이터 특성분석기(110)의 상세한 구성을 나타내는 예시도이다.FIG. 2 is an exemplary view showing a detailed configuration of the
도 2에 도시된 바와 같이 데이터 특성 분석기(110)는 입력 신호의 데이터 특성을 분석하기 위한 것으로 2N개의 복소수 버퍼(111), Mul(곱셈 연산기) 어댑터(112), 및 twiddle(회전 계수기) 어댑터(113) 등을 포함하여 구성될 수 있고, Mul 어댑터와 twiddle 어댑터는 정밀도 비트 fr1, fr2를 각각 생성할 수 있다.
이때, 복소수 버퍼(111)는 입력 신호의 워드 길이(wl)로 데이터를 표현할 수 있고 N개의 real항과 N개의 imaginary 항으로 구성될 수 있으며, Search Max.Value 블록에서 2N개의 복소수 버퍼(111)로부터 입력되는 2N개의 입력신호 데이터의 샘플들 중에서 최대값을 찾아낸 후 미리 결정된 입력 데이터의 크기와 integer 비트 수의 상관관계에 따라 입력 데이터의 크기에 대응되는 integer 비트 수를 선택하게 되며, 선택된 integer 비트 수 및 각 항의 이진 데이터 중 양의 값과 음이 값을 표현하는 부호 비트에 해당하는 첫 번째 비트(도 2의 S)에 따라 적절한 정밀도 비트 fr1, fr2가 Mul 어댑터와 twiddle 어댑터를 통해 출력될 수 있는데, 이를 이하 도 3 및 표 1을 참조하여 보다 상세하게 설명하도록 한다.As shown in FIG. 2, the
In this case, the
도 3은 본 발명의 실시예에 따른 입력 데이터의 크기와 정밀도 비트수에 대한 상관관계를 나타내는 그래프이다.3 is a graph showing a correlation between the size of input data and the number of precision bits according to an embodiment of the present invention.
도 3의 그래프는 최적의 성능을 위한 정규화된 입력 데이터의 크기와 integer 비트수에 대한 상관 관계를 나타내고 있는데, 그래프의 세로축은 FFT 입력값 즉 s(n)의 최대 정규화된 값을 의미하고 가로축은 FFT의 입력데이터의 고정 소수점으로 표현될 수 있는 숫자를 의미한다.
이때, 상기 FFT의 입력데이터의 고정 소수점으로 표현될 수 있는 숫자는 입력 데이터(sign비트(부호 비트로서 비트 수가 1임)+integer비트+fraction비트)의 integer 비트 수로써 이에 따라 fraction의 비트 수는 자동으로 결정될 수 있다.
예를 들어, 도 3의 그래프에서 입력 데이터 크기가 max(s[n])=1 이라면 워드 길이가 16비트인 경우 integer 비트 수는 12가 될 수 있고, sine 비트 수는 1로 고정이므로 fraction 비트 수는 3이 될 수 있다.
또한, 입력 데이터의 크기가 16비트인 경우 정밀도 비트를 출력하기 위하여 데이터 특성 분석기 상에 기 설정되는 입력 데이터와 정밀도 비트수에 대한 상관관계인 진리표는 다음의 [표 1]과 같이 나타낼 수 있는데, [표 1]에서 확인할 수 있듯이 입력 데이터의 크기([표 1]의 Input Data)가 16비트이고, sign 비트 1비트, integer 4비트, fraction 11비트로 구성되는 경우 출력 제어신호인 정밀도 비트 fr은 부호 비트값과 integer 비트값에 의해서만 결정될 수 있다.
또한, 부호 비트 S=0인 경우 즉 입력 데이터 신호가 모두 양인 경우 입력 신호이 데이터 샘플이 0에서 24-1까지 단조증가 순으로 크기가 증가할 때 출력 제어신호 fr은 반대로 단조감소 형태로 제어값이 생성될 수 있고, 부호 비트 S=1인 경우 즉 입력 데이터 신호가 양과 음의 값을 가진 경우 입력 신호의 데이터 샘플이 0에서 24-1까지 단조증가 순으로 크기가 증가할 때 S=0인 경우의 출력제어 신호값과 마찬가지로 단조감소를 하며, 입력 신호의 데이터 샘플이 7에서 24-1까지 단조증가 순으로 크기가 증가하는 형태의 출력 제어신호인 정밀도 비트 fr을 생성하게 된다.
따라서, 상기 [표 1]과 같은 입력 데이터와 정밀도 비트수에 대한 기 설정된 상관관계를 이용하여 출력 제어신호인 정밀도 비트 fr을 얻을 수 있도록 데이터 특성 분석기를 구성할 수 있다.
이와 같이, 입력 데이터와 정밀도 비트수에 대한 기 설정된 상관관계를 근거로 정밀도 비트를 출력하는 이유는 설계하고자 하는 FFT 구조에 따라 SQNR(Signal Quantized Noise Ratio)에 최적인 정밀도 비트가 존재하게 되므로 입력 신호의 최대 크기에 따라 결정되는 정밀도 비트 수에 최적인 SQNR의 성능을 지닌 FFT 구조를 설계할 수 있는데, 매번 해당입력 신호의 최대 크기에 맞는 구조를 구현할 수 없으므로 이를 선택적으로 FFT 구조 내 산술 연산 장치의 복소 곱셈기의 파라미터와 회전 계수의 파라미터를 제어하여 가변할 수 있도록 하기 위함이다.The graph of FIG. 3 shows the correlation between the number of normalized input data and the number of integer bits for optimal performance. The vertical axis of the graph indicates the maximum normalized value of the FFT input, that is, s (n), and the horizontal axis is A number that can be expressed as a fixed point of the input data of the FFT.
In this case, the number that can be represented as a fixed point of the input data of the FFT is the number of integer bits of the input data (sign bit (sign bit is 1 bit) + integer bit + fraction bit), so that the number of bits of fraction is Can be determined automatically.
For example, in the graph of FIG. 3, if the input data size is max (s [n]) = 1, if the word length is 16 bits, the number of integer bits may be 12, and the number of sine bits is fixed at 1, thus fraction bits. The number can be three.
In addition, when the size of the input data is 16 bits, a truth table that is a correlation between the number of precision bits and the input data preset on the data characteristic analyzer for outputting precision bits may be represented as shown in [Table 1] below. As shown in Table 1, when the size of the input data (Input Data in [Table 1]) is 16 bits and consists of
In addition, when the sign bit S = 0, that is, when the input data signals are all positive, when the input signal increases in magnitude in the order of monotone increase from 0 to 24-1, the output control signal fr is in the form of monotonic decrease, on the contrary. When sign bit S = 1, i.e., when the input data signal has a positive and negative value, when S = 0 when the data sample of the input signal increases in monotonic order from 0 to 24-1 Like the output control signal value of, monotonic reduction is performed, and the data bit of the input signal generates the precision bit fr, which is an output control signal in the form of increasing in monotone increment from 7 to 24-1.
Accordingly, the data characteristic analyzer may be configured to obtain the precision bit fr, which is an output control signal, by using a predetermined correlation between the input data and the number of precision bits as shown in [Table 1].
As such, the reason for outputting the precision bits based on a predetermined correlation between the input data and the number of precision bits is that the precision bits optimal for the signal quantized noise ratio (SQNR) are present according to the FFT structure to be designed. We can design an FFT structure with SQNR performance that is optimal for the number of bits of precision determined by the maximum size of. However, it is not possible to implement a structure that meets the maximum size of the input signal each time. This is to control and vary the parameters of the complex multiplier and the parameters of the rotation coefficient.
[표 1][Table 1]
푸리에 변환 스테이지(120)는 입력 데이터와 정밀도 비트를 이용하여 FFT 연산을 수행하고 그 FFT 연산의 변형이 가능하도록 파이프라이닝(pipelining) 구조로 구현된다.The
도 4는 도 1에 도시된 푸리에 변환 스테이지(120)의 상세한 구성을 나타내는 예시도이다.4 is an exemplary diagram illustrating a detailed configuration of the
도 4에 도시한 바와 같이, 본 발명에 따른 푸리에 변환 스테이지(120)는 제어기(121), 지연 변환기(122), 100% 이용효율을 갖는 나비 연산기(123), 입력 데이터의 특성에 따라 가변이 가능한 가변회전인자 생성기(124)와 가변복소수 곱셈기(125), 및 푸리에 변환 포인트의 가변을 위한 선택기(126) 등을 포함하여 구성될 수 있다.As shown in FIG. 4, the
본 발명에 따른 푸리에 변환 스테이지(120)는 이처럼 단순하고 규칙적이며 일관적인 반복 구조를 채택하여 구현하였기 때문에 실체 장치를 반도체회로설계로 임베디드할 때 회로 배치의 이점과 초고속의 연산을 제공할 수 있다.Since the
또한, 본 발명은 최근 유무선 통신 및 디스플레이 연산을 위해 필요로 하는 다양한 푸리에 변환 장치 시스템의 구현 스펙을 쉽게 프로그래밍할 수 있으며, 본 장치를 엔진으로 사용하는 고속 통신 및 신호 처리 시스템의 이종간 상호 공존성, 호환성 제공, 다매체 또는 다채널 응용 시스템에 요구되는 멀티 고속 푸리에 변환 장치에도 적용할 수 있다.
In addition, the present invention can easily program implementation specifications of various Fourier transform device systems required for wired and wireless communication and display operations, and the heterogeneous coexistence of high-speed communication and signal processing systems using the device as an engine, It can also be applied to multi-speed Fourier transform devices required for compatibility, multi-media or multi-channel application systems.
지연 변환기(122)는 푸리에 변환 스테이지의 첫 모듈로 직렬(serial) 입력 데이터에 대하여 제어 신호 c1, c2, c3에 의해 4개의 병렬 출력으로 순서에 맞추어 정렬시킬 수 있다.
도 5는 도 4에 도시된 지연 변환기(122)의 상세한 구성을 나타내는 예시도이다.5 is an exemplary view showing a detailed configuration of the
도 5에 도시한 바와 같이, 본 발명에 따른 지연 변환기(122)는 각 푸리에 변환 스테이지에 따라 N_i 사이즈를 갖는 i번째 푸리에 변환 스테이지에서 6개의 복소수 버퍼가 있다.As shown in FIG. 5, the
여기서, N_i = N/(4^i), where i=1, 2, …, k., k=log(N)/log(r), r=4를 나타낼 수 있다.
Where N_i = N / (4 ^ i), where i = 1, 2,... , k., k = log (N) / log (r), and r = 4.
도 6은 도 4에 도시된 나비 연산기(123)의 상세한 구성을 나타내는 예시도이다.6 is an exemplary view showing a detailed configuration of the
도 6에 도시한 바와 같이, 본 발명에 따른 나비 연산기(123)는 제어 신호 c4, c5에 의해 4개의 복소수 데이터를 입력으로 받는 두 단의 고속 복소수 덧셈기로 구성될 수 있다.As shown in FIG. 6, the
제어 신호에 따른 나비 연산기의 복소수 덧셈 및 뺄셈 연산식은 다음의 [표 2]와 같다.The complex addition and subtraction equations of the butterfly operator according to the control signal are shown in Table 2 below.
[표 2][Table 2]
도 7은 도 4에 도시된 가변복소수 곱셈기(125)의 상세한 구성을 나타내는 예시도이다.7 is an exemplary view showing a detailed configuration of the variable
도 7에 도시한 바와 같이, 본 발명에 따른 가변복소수 곱셈기(125)는 최적의 정밀도를 갖는 제어 신호 fr1에 의해 최종적으로 고속으로 곱셈 연산된 값들 중에서 워드 길이(word length) 16비트를 선택하여 곱셈 결과를 출력할 수 있다.As shown in FIG. 7, the variable
본 발명의 가변복소수 곱셈기는 이미 파이프라이닝 또는 병렬처리 방식 등 다양한 방법이 존재하고 전형적으로 잘 알려져 있으므로 이하에서는 생략한다.
The variable complex multiplier of the present invention already exists in a variety of methods, such as pipelining or parallel processing schemes and are typically well known and will be omitted below.
도 8은 도 4에 도시된 가변회전인자 생성기(124)의 상세한 구성을 나타내는 예시도이다.8 is an exemplary view showing a detailed configuration of the variable rotation factor generator 124 shown in FIG.
도 8에 도시한 바와 같이, 본 발명에 따른 가변회전인자 생성기(124)는 입력 주소, 및 어드레스 신호에 일대일로 ROM(read only memory)에 저장된 회전인자에 대하여 그 값을 fr2의 제어 신호에 의해 최적의 워드 길이 16비트를 선택하여 최종 결과를 출력할 수 있다.
As shown in FIG. 8, the variable rotation factor generator 124 according to the present invention uses the control signal of fr2 to input the value and the rotation factor stored in the read only memory (ROM) one-to-one to the address signal. The final result can be output by selecting an optimal word length of 16 bits.
그리고 출력샘플 순서 정렬기(130)는 고속 푸리에 변환 장치의 전체 출력을 얻기 위해서는 마지막 푸리에 변환 스테이지에서 얻어지는 결과물을 주파수 순서에 맞게 재정렬이 필요하며, r=4의 경우 출력샘플 순서 정렬기는 N-FFT 선택기에 의해 원하는 포인트 수에 맞게 N/(4^i) 번, where i=1, 2, …, k., k=log(N)/log(r), 선택기를 통하여 bit-reversing연산을 수행한다. 여기서 사용되는 일반적인 Bit-reversing 연산방법은 일반적인 방법으로 본 발명에서는 생략한다.
In order to obtain the entire output of the fast Fourier transform device, the output
이와 같이, 본 발명은 데이터 특성인 입력 신호의 크기 범위와 부동 소수점 정밀도에 따라 자동으로 구조 변경이 가능함으로써, 최대 성능을 보장할 수 있고, 해석 샘플 포인트 수의 가변으로 인한 다중 포인트 연산이 가능함으로써, 시스템 간 상호 호환성, 및 다양한 신호해석을 지원할 수도 있다.
As described above, the present invention can automatically change the structure according to the size range of the input signal and the floating point precision, which are data characteristics, thereby ensuring the maximum performance, and by performing the multi-point operation due to the variation of the number of analysis sample points. It can also support interoperability between systems, and various signal interpretations.
본 발명에 의한, 가변 고속 푸리에 변환 장치 및 그 방법은 본 발명의 기술적 사상의 범위 내에서 다양한 형태로 변형, 응용 가능하며 상기 실시예에 한정되지 않는다. 또한, 상기 실시 예와 도면은 발명의 내용을 상세히 설명하기 위한 목적일 뿐, 발명의 기술적 사상의 범위를 한정하고자 하는 목적은 아니며, 이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형, 및 변경이 가능하므로 상기 실시 예 및 첨부된 도면에 한정되는 것은 아님은 물론이며, 후술하는 청구범위뿐만이 아니라 청구범위와 균등 범위를 포함하여 판단되어야 한다.The variable fast Fourier transform device and the method thereof according to the present invention can be modified and applied in various forms within the scope of the technical idea of the present invention, and are not limited to the above embodiments. In addition, the embodiments and drawings are merely for the purpose of describing the contents of the invention in detail, not intended to limit the scope of the technical idea of the invention, the present invention described above is common knowledge in the technical field to which the present invention belongs As those skilled in the art can have various substitutions, modifications, and changes without departing from the technical spirit of the present invention, it is not limited to the above embodiments and the accompanying drawings, of course, and not only the claims to be described below but also claims Judgment should be made including scope and equivalence.
110: 데이터 특성분석기
111: 복소수 버퍼
112: Mul 어댑터
113: twiddle 어댑터
120: 푸리에 변환 스테이지
121: 제어기
122: 지연 변환기
123: 나비 연산기
124: 가변회전인자 생성기
125: 가변복소수 곱셈기
126: 선택기
130: 출력샘플 순서 정렬기
140: N-FFT 선택기110: data characterizer
111: complex buffer
112: Mul adapter
113: twiddle adapter
120: Fourier transform stage
121: controller
122: delay converter
123: butterfly operator
124 variable variable generator
125: variable complex multiplier
126: selector
130: output sample order sorter
140: N-FFT selector
Claims (8)
상기 입력 데이터와 상기 정밀도 비트를 이용하여 FFT 연산을 수행하는 다수의 푸리에 변환 스테이지; 및
상기 FFT 연산을 수행한 주파수 영역의 출력 데이터를 주파수 순서에 맞추어 재정렬하는 출력샘플 순서 정렬기를 포함하고,
상기 데이터 특성분석기는 상기 입력 데이터와 상기 정밀도 비트수에 대한 기 설정된 상관관계를 근거로 정밀도 비트를 출력하는 것을 특징으로 하는 가변 고속 푸리에 변환 장치.A data characteristic analyzer configured to analyze characteristics of input data in the time domain in units of N and output the input data having the maximum value and the precision bits corresponding thereto as a result of the analysis;
A plurality of Fourier transform stages for performing an FFT operation using the input data and the precision bits; And
An output sample order sorter for rearranging output data of a frequency domain in which the FFT operation is performed according to a frequency order;
And the data characteristic analyzer outputs precision bits based on a predetermined correlation between the input data and the number of precision bits.
상기 푸리에 변환 스테이지는,
상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산을 수행하되,
상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산의 변형이 가능하도록 파이프라이닝 구조로 구현되는 것을 특징으로 하는 가변 고속 푸리에 변환 장치.The method according to claim 1,
The Fourier transform stage,
Perform an FFT operation using the input data and precision bits,
And a pipelining structure configured to modify the FFT operation using the input data and the precision bits.
상기 데이터 특성분석기는,
제1 정밀도 비트를 출력하는 제1 어댑터; 및
제2 정밀도 비트를 출력하는 제2 어댑터를 포함하는 것을 특징으로 하는 가변 고속 푸리에 변환 장치.The method according to claim 1,
The data characterizer,
A first adapter for outputting a first precision bit; And
And a second adapter for outputting a second precision bit.
상기 푸리에 변환 스테이지는,
직렬의 입력 데이터를 4개의 병렬 복소수 데이터로 순서대로 정렬시키는 지연 변환기;
4개의 복소수 데이터를 입력 받아 나비 연산을 수행하는 나비 연산기;
상기 나비 연산을 수행한 복소수 데이터에 대하여 상기 제1 정밀도 비트에 따라 곱셉 연산하는 가변 복소수 곱셈기;
기 저장된 회전 인자에 대하여 상기 제2 정밀도 비트에 따라 선택된 값을 출력하는 가변 회전인자 생성기를 포함하는 것을 특징으로 하는 가변 고속 푸리에 변환 장치.5. The method of claim 4,
The Fourier transform stage,
A delay converter for aligning serial input data into four parallel complex data in order;
A butterfly operator configured to receive four complex data and perform butterfly operations;
A variable complex multiplier for multiplying the complex data on which the butterfly operation is performed according to the first precision bit;
And a variable rotation factor generator for outputting a value selected according to the second precision bit with respect to a previously stored rotation factor.
(b) 다수의 푸리에 변환 스테이지에서 상기 입력 데이터와 상기 정밀도 비트를 이용하여 FFT 연산을 수행하는 단계; 및
(c) 출력샘플 순서 정렬기에서 상기 FFT 연산을 수행한 주파수 영역의 출력 데이터를 주파수 순서에 맞추어 재정렬하는 단계를 포함하고,
상기 (a) 단계는 상기 입력 데이터와 상기 정밀도 비트수에 대한 기 설정된 상관관계를 근거로 정밀도 비트를 출력하는 것을 특징으로 하는 가변 고속 푸리에 변환 방법.(a) analyzing, by the data characterizer, characteristics of the input data of the time domain coming in N units and outputting the input data having the maximum value and the precision bits corresponding thereto as a result of the analysis;
(b) performing an FFT operation using the input data and the precision bits in a plurality of Fourier transform stages; And
(c) rearranging the output data of the frequency domain in which the FFT operation is performed in the output sample order sorter according to the frequency order;
The step (a) of the variable fast Fourier Transform method, characterized in that for outputting the precision bits based on a predetermined correlation between the input data and the number of precision bits.
상기 (b) 단계는,
상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산을 수행하되,
상기 입력 데이터와 정밀도 비트를 이용하여 FFT 연산의 변형이 가능하도록 파이프라이닝 구조로 구현되는 것을 특징으로 하는 가변 고속 푸리에 변환 방법.The method of claim 6,
The step (b)
Perform an FFT operation using the input data and precision bits,
And a pipelining structure configured to transform the FFT operation using the input data and the precision bits.
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