KR101291896B1 - Method for making Thin Film Transistor for Display Apparatus - Google Patents

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Abstract

본 발명은 박막트랜지스터 액정표시방법의 제조방법에 관한 것으로, 게이트 전극이 형성된 유리기판 상에 게이트 절연막, 비도핑된 비정질 실리콘막, 도핑된 비정질 실리콘막 및 금속막을 차례로 증착하고, 상기 금속막 상에 감광막을 도포하는 단계; 상기 감광막을 노광 및 현상하여 소스 전극 및 드레인 전극이 형성될 영역의 두께에 비해 그 사이 영역의 두께가 상대적으로 얇은 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 금속막을 1차 습식식각하여 금속막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 비도핑된 비정질 실리콘막 및 상기 도핑된 비정질 실리콘막을 1차 건식식각하여 각각 채널층형성패턴 및 오믹컨택층형성패턴을 형성하는 단계; 상기 소스 전극 및 드레인 전극이 형성될 영역의 사이 영역에서 상기 금속막 패턴이 노출되도록, 상기 감광막 패턴을 에싱하는 단계; 상기 에싱된 감광막 패턴 및 상기 금속막 패턴을 이용하여 상기 채널층형성패턴 및 오믹컨택층형성패턴을 2차 건식식각하는 단계; 상기 에싱된 감광막 패턴을 식각마스크로 이용하여 상기 금속막 패턴을 2차 습식식각하여 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극과 드레인 전극의 사이 영역에서, 상기 2차 건식식각된 채널층형성패턴의 상부 일부와 상기 2차 건식식각된 오믹컨택층형성패턴의 전부를 3차 건식식각으로 제거하여, 채널층과 오믹컨택층을 각각 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 의하여 액티브 테일의 발생을 최소화 할 수 있는 박막트랜지스터 액정표시장치의 제조방법이 제공된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor liquid crystal display method, comprising depositing a gate insulating film, an undoped amorphous silicon film, a doped amorphous silicon film, and a metal film on a glass substrate on which a gate electrode is formed, Applying a photosensitive film; Exposing and developing the photoresist to form a photoresist pattern having a thickness relatively thinner than that of a region where a source electrode and a drain electrode are to be formed; Forming a metal film pattern by first wet etching the metal film using the photoresist pattern as an etching mask; Forming a channel layer forming pattern and an ohmic contact layer forming pattern by first dry etching the undoped amorphous silicon layer and the doped amorphous silicon layer using the photoresist pattern as an etching mask; Ashing the photoresist pattern so that the metal film pattern is exposed between a region where the source electrode and the drain electrode are to be formed; Performing second dry etching of the channel layer forming pattern and the ohmic contact layer forming pattern using the ashed photoresist pattern and the metal layer pattern; Forming a source electrode and a drain electrode by second wet etching the metal layer pattern by using the ashed photoresist layer pattern as an etching mask; In the region between the source electrode and the drain electrode, a portion of the upper portion of the secondary dry etched channel layer forming pattern and all of the secondary dry etched ohmic contact layer forming pattern are removed by tertiary dry etching, thereby removing the channel layer and And forming each of the ohmic contact layers. As a result, a method of manufacturing a thin film transistor liquid crystal display device capable of minimizing generation of an active tail is provided.

Description

표시장치용 박막트랜지스터 제조방법 {Method for making Thin Film Transistor for Display Apparatus}Manufacturing Method for Thin Film Transistor for Display Device {Method for making Thin Film Transistor for Display Apparatus}

본 발명은 표시장치용 박막트랜지스터의 제조방법으로서, 보다 구체적으로 하프톤마스크(Half-tone Mask) 공정을 이용하여 박막트랜지스터를 형성하는 경우 발생하는 액티브테일(Active tail)을 최소화할 수 있는 표시장치용 박막트랜지스터 제조방법에 관한 것이다.The present invention is a method of manufacturing a thin film transistor for a display device, and more particularly, a display device capable of minimizing an active tail generated when a thin film transistor is formed using a half-tone mask process. The present invention relates to a thin film transistor manufacturing method.

일반적으로 표시장치 등에 형성되는 박막트랜지스터는 다수의 마스크 공정을 통해 제조되고 있다. 하지만, 마스크 공정 수와 표시장치의 제조단가는 밀접한 관계가 있으므로 표시장치의 제조 단가를 낮추기 위해 마스크 공정 수를 줄이는 다양한 방법이 제안되고 있다. 그 중 마스크 공정 수를 줄이는 공정인 4-마스크 공정은 하프톤마스크 공정을 이용하여 박막트랜지스터의 액티브층과 소스/드레인 전극을 하나의 마스크공정으로 형성할 수 있도록 한 것이다. In general, thin film transistors formed in display devices are manufactured through a plurality of mask processes. However, since the number of mask processes is closely related to the manufacturing cost of the display device, various methods for reducing the number of mask processes have been proposed to reduce the manufacturing cost of the display device. The four-mask process, which is a process of reducing the number of mask processes, uses a half-tone mask process to form the active layer and the source / drain electrodes of the thin film transistor as one mask process.

이하, 종래기술에 따른 표시장치용 박막트랜지스터의 제조방법에 대해서 설명한다. 도 1a 내지 도 1e는 종래기술에 따른 표시장치용 박막트랜지스터의 제조방법을 나탄낸 것이다. 도 1a에 도시된 바와 같이, 유리기판상에 게이트전극(10), 게이트절연막(20), 비도핑된 비정질 실리콘막(30), 도핑된 비정질 실리콘막(40) 및 금속막(50)을 차례로 형성한다. 이어, 금속막(50) 상에 감광막을 도포한 후 하프톤마스크로 감광막을 노광하여 채널층 상부가 상대적으로 얇은 두께가 되도록 감광막 패턴(60)을 형성한다. Hereinafter, a method of manufacturing a thin film transistor for a display device according to the prior art will be described. 1A to 1E illustrate a method of manufacturing a thin film transistor for a display device according to the prior art. As shown in FIG. 1A, a gate electrode 10, a gate insulating film 20, an undoped amorphous silicon film 30, a doped amorphous silicon film 40, and a metal film 50 are sequentially formed on a glass substrate. do. Subsequently, after the photoresist is coated on the metal film 50, the photoresist is exposed using a halftone mask to form a photoresist pattern 60 so that the upper portion of the channel layer has a relatively thin thickness.

이어, 도 1b에 도시된 바와 같이, 감광막 패턴(60)을 이용하여 금속막(50)을 1차 습식식각하여 금속막 패턴(50')을 형성하고, 비도핑된 비정질 실리콘막(30)과 도핑된 비정질 실리콘막(40)을 1차 습식식각하여 채널층(30')과 오믹컨택층(40')을 형성한다. 다음으로 도 1c에 도시된 바와 같이, 감광막 패턴(60)을 에싱(Ashing)하여 채널 형성 영역 상부에 금속막(50') 부분이 노출된 감광막 패턴(60')을 형성한다. Subsequently, as shown in FIG. 1B, the metal film 50 is first wet-etched using the photosensitive film pattern 60 to form the metal film pattern 50 ′, and the undoped amorphous silicon film 30 is formed. The doped amorphous silicon film 40 is first wet-etched to form the channel layer 30 'and the ohmic contact layer 40'. Next, as illustrated in FIG. 1C, the photoresist pattern 60 is ashed to form a photoresist pattern 60 ′ exposing a portion of the metal film 50 ′ on the channel formation region.

이어서, 도 1d에 도시된 바와 같이, 감광막 패턴(60')에 의해 노출된 금속막 패턴(50')을 2차 습식식각하여 소스전극(51) 및 드레인전극(52)를 형성하고, 도 1e에 도시된 바와 같이, 감광막 패턴(60')과 소스전극(51) 및 드레인전극(52)을 식각 마스크로 이용하여 오믹컨택층(40')을 2차 건식식각하여 소스전극(51)과 드레인전극(52)에 각각 대응되는 오믹컨택층(41, 42)을 형성하고, 이어 감광막 패턴(60')을 제거함으로써 박막트랜지스터를 완성하게 된다. Subsequently, as shown in FIG. 1D, the metal film pattern 50 ′ exposed by the photosensitive film pattern 60 ′ is subjected to secondary wet etching to form the source electrode 51 and the drain electrode 52, and FIG. 1E. As shown in FIG. 5, the ohmic contact layer 40 ′ is subjected to secondary dry etching using the photoresist pattern 60 ′, the source electrode 51, and the drain electrode 52 as an etch mask to etch the source electrode 51 and the drain. The ohmic contact layers 41 and 42 respectively corresponding to the electrodes 52 are formed, and the photoresist pattern 60 'is removed to complete the thin film transistor.

여기서, 금속막(50)의 1차 습식식각은 습식식각의 특성으로 인해 식각 후 금속막 패턴(50')이 감광막 패턴(60')의 폭보다 더 좁게 형성된다. 이로 인해, 이어 1차 건식식각으로 형성되는 채널층(30')과 오믹컨택층(40')의 측부가 금속막 패턴(50')의 측부보다 외측로 노출되는 영역(C), 즉, 엑티브테일이 발생된다. 따라서, 최종적으로 공정이 완료된 후에 채널층(30")과 오믹컨택층(41, 42)이 외부로 노출되는 엑티브테일 현상이 발생되는 문제점이 있다. Here, in the first wet etching of the metal film 50, the metal film pattern 50 ′ is formed to be narrower than the width of the photoresist pattern 60 ′ after etching due to the wet etching characteristics. As a result, the area C of the channel layer 30 ′ and the ohmic contact layer 40 ′ formed by the first dry etching is exposed to the outside of the metal layer pattern 50 ′, that is, active. Tail is generated. Therefore, there is a problem in that an active tail phenomenon in which the channel layer 30 ″ and the ohmic contact layers 41 and 42 are exposed to the outside after the process is finally completed.

따라서, 본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로, 엑티브 테일을 최소화할 수 있는 박막트랜지스터 액정표시장치 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above problems, and to provide a method for manufacturing a thin film transistor liquid crystal display device which can minimize the active tail.

상기 목적은, 본 발명에 따라, 게이트 전극이 형성된 유리기판 상에 게이트 절연막, 비도핑된 비정질 실리콘막, 도핑된 비정질 실리콘막 및 금속막을 차례로 증착하고, 상기 금속막 상에 감광막을 도포하는 단계; 상기 감광막을 노광 및 현상하여 소스 전극 및 드레인 전극이 형성될 영역의 두께에 비해 그 사이 영역의 두께가 상대적으로 얇은 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 금속막을 1차 습식식각하여 금속막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 비도핑된 비정질 실리콘막 및 상기 도핑된 비정질 실리콘막을 1차 건식식각하여 각각 채널층형성패턴 및 오믹컨택층형성패턴을 형성하는 단계; 상기 소스 전극 및 드레인 전극이 형성될 영역의 사이 영역에서 상기 금속막 패턴이 노출되도록, 상기 감광막 패턴을 에싱하는 단계; 상기 에싱된 감광막 패턴 및 상기 금속막 패턴을 이용하여 상기 채널층형성패턴 및 오믹컨택층형성패턴을 2차 건식식각하는 단계; 상기 에싱된 감광막 패턴을 식각마스크로 이용하여 상기 금속막 패턴을 2차 습식식각하여 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극과 드레인 전극의 사이 영역에서, 상기 2차 건식식각된 채널층형성패턴의 상부 일부와 상기 2차 건식식각된 오믹컨택층형성패턴의 전부를 3차 건식식각으로 제거하여, 채널층과 오믹컨택층을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치용 박막트랜지스터의 제조방법에 의해 달성된다.According to the present invention, the step of depositing a gate insulating film, an undoped amorphous silicon film, a doped amorphous silicon film and a metal film on the glass substrate on which the gate electrode is formed, and then applying a photosensitive film on the metal film; Exposing and developing the photoresist to form a photoresist pattern having a thickness relatively thinner than that of a region where a source electrode and a drain electrode are to be formed; Forming a metal film pattern by first wet etching the metal film using the photoresist pattern as an etching mask; Forming a channel layer forming pattern and an ohmic contact layer forming pattern by first dry etching the undoped amorphous silicon layer and the doped amorphous silicon layer using the photoresist pattern as an etching mask; Ashing the photoresist pattern so that the metal film pattern is exposed between a region where the source electrode and the drain electrode are to be formed; Performing second dry etching of the channel layer forming pattern and the ohmic contact layer forming pattern using the ashed photoresist pattern and the metal layer pattern; Forming a source electrode and a drain electrode by second wet etching the metal layer pattern by using the ashed photoresist layer pattern as an etching mask; In the region between the source electrode and the drain electrode, a portion of the upper portion of the secondary dry etched channel layer forming pattern and all of the secondary dry etched ohmic contact layer forming pattern are removed by tertiary dry etching, thereby removing the channel layer and It is achieved by a method of manufacturing a thin film transistor for a display device comprising the step of forming each of the ohmic contact layer.

여기서, 상기 1차로 건식식각하는 단계, 상기 그레이톤을 갖는 감광막 패턴을 1차로 에싱하는 단계 및 상기 2차 건식식각하는 단계는 동일 챔버 내에서 이루어지는 것이 공정수를 늘이지 않고 상기의 목적을 달성할 수 있어 바람직하다.Here, the primary dry etching, the primary ashing of the photoresist pattern having the gray tone, and the secondary dry etching may be performed in the same chamber to achieve the above object without increasing the number of processes. It is preferable to be able.

또한, 상기 1차 건식식각하는 단계는 1500와트 내지 1800와트의 파워와 투입되는 SF6기체의 양을 40~70sccm인 식각조건을 가지며, 상기 상기 2차 건식식각하는 단계는 상기 1차로 건식식각하는 단계에 비해 0.75배의 파워와 투입되는 SF6기체의 양이 2배인 식각조건을 가지는 것을 특징으로 한다. In addition, the primary dry etching step has an etching condition of a power of 1500 Watts to 1800 Watts and the amount of SF6 gas to be injected is 40 to 70 sccm, and the second dry etching step is the first dry etching step. Compared with 0.75 times the power and the amount of SF6 gas injected is characterized in that the etching conditions are twice.

본 발명에 따르면 엑티브 테일을 최소화할 수 있는 박막트랜지스터 액정표시장치 제조방법이 제공된다. According to the present invention, a method of manufacturing a thin film transistor liquid crystal display device capable of minimizing active tails is provided.

도 1a 내지 도 1e는 종래기술에 따른 박막트랜지스터 액정표시장치의 제조방법을 나타낸 도식도,
도 2a 내지 도 2는 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법을 나타낸 도식도,
도 3은 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법을 나타낸 순서도이다. 1A to 1E are schematic views illustrating a method of manufacturing a thin film transistor liquid crystal display device according to the prior art;
2A to 2 are schematic views showing a method of manufacturing a thin film transistor liquid crystal display device according to the present invention;
3 is a flowchart illustrating a method of manufacturing a thin film transistor liquid crystal display according to the present invention.

설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1실시예에서 설명하고, 그 외의 실시예에서는 제1실시예와 다른 구성에 대해서 설명하기로 한다.Prior to the description, components having the same configuration are denoted by the same reference numerals as those in the first embodiment. In other embodiments, configurations different from those of the first embodiment will be described do.

이하, 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 박막트렌지스터 액정표시장치의 제조방법에 대하여 상세하게 설명한다. 도 2a 내지 도 2h는 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법을 나타낸 도식도이며, 도 3은 본 발명에 따른 막막트랜지스터 액정표시장치의 제조방법을 나타낸 순서도이다. 도면에 도시된 바와 같이, 본 발명에 따른 박막트랜지스터 액정표시장치의 제조방법은 게이트 전극이 형성된 유리기판 상에 게이트 절연막, 비도핑된 비정질 실리콘막, 도핑된 비정질 실리콘막 및 소스/드레인 금속막을 차례로 증착하고, 소스/드레인 금속막상에 감광막을 도포하는 단계(S1), 감광막 패턴을 형성하는 단계(S2), 소스/드레인 금속막을 1차로 습식식각하여 금속막 패턴을 형성하는 단계(S3), 비도핑된 비정질 실리콘막 및 도핑된 비정질 실리콘막을 1차로 건식식각하여 채널층형성패턴 및 오믹컨택층형성패턴을 형성하는 단계(S4), 감광막 패턴을 1차로 에싱하는 단계(S5), 패널층형성패턴 및 오믹컨택층형성패턴을 2차로 건식식각하는 단계(S6), 금속막패턴을 2차로 건식식각하는 단계(S7), 상기 2차 건식식각된 채널층형성패턴의 상부 일부와 상기 2차 건식식각된 오믹컨택층형성패턴을 3차로 건식식각하는 단계(S8)로 이루어진다. Hereinafter, a method of manufacturing a thin film transistor liquid crystal display device according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings. 2A to 2H are schematic diagrams illustrating a method of manufacturing a thin film transistor liquid crystal display device according to the present invention, and FIG. 3 is a flowchart illustrating a method of manufacturing a film transistor liquid crystal display device according to the present invention. As shown in the drawing, a method of manufacturing a thin film transistor liquid crystal display device according to the present invention sequentially turns a gate insulating film, an undoped amorphous silicon film, a doped amorphous silicon film, and a source / drain metal film on a glass substrate on which a gate electrode is formed. Depositing and applying a photoresist film on the source / drain metal film (S1), forming a photoresist pattern (S2), first wet etching the source / drain metal film to form a metal film pattern (S3), and Dry etching the doped amorphous silicon film and the doped amorphous silicon film first to form a channel layer forming pattern and an ohmic contact layer forming pattern (S4), firstly etching the photoresist pattern (S5), panel layer forming pattern And dry etching the ohmic contact layer forming pattern secondly (S6), dry etching the metal film pattern secondly (S7), and forming an upper portion of the second dry etched channel layer forming pattern. Secondary dry etching the ohmic contact layer made of a pattern formed in step (S8) of 3 dry etched away.

여기서, 각층을 증착하고 감광막을 도포하는 단계(S1)와 감광막 패턴을 형성하는 단계(S2)는 일반적인 기술로 자세한 설명은 생략한다. 다음으로, 소스/드레인 금속막을 1차로 습식식각하는 단계(S3)가 이루어진다. 습식식각으로 소스/드레인 금속막(5)이 식각되기 때문에 식각 후 금속막 패턴(5')의 폭은 감광막 패턴(6)의 폭보다 작게 형성된다. 즉, 감광막 패턴(6)의 측부(B)가 금속막 패턴(5')의 측부에 대해 바깥으로 돌출되는 부분(B)이 형성된다. Here, the step (S1) of depositing each layer and applying the photosensitive film and the step (S2) of forming the photosensitive film pattern are general techniques and detailed description thereof will be omitted. Next, a step S3 of wet etching the source / drain metal film is performed first. Since the source / drain metal film 5 is etched by wet etching, the width of the metal film pattern 5 ′ after etching is smaller than the width of the photosensitive film pattern 6. That is, the part B in which the side part B of the photosensitive film pattern 6 protrudes outward with respect to the side part of the metal film pattern 5 'is formed.

다음으로, 비도핑된 비정질 실리콘막 및 도핑된 비정질 실리콘막을 1차로 건식식각하는 단계(S4)에서는 비도핑된 비정질 실리콘막(3) 및 도핑된 비정질 실리콘막(4)의 감광막 패턴(6)의 외부영역에 대응되는 부분이 식각되어 채널층형성패턴(3') 및 오믹컨택층형성패턴(4')이 형성된다. 이때의 식각조건은 파워를 1500W 내지 1800W로 하며, 공급되는 SF6의 양은 40sccm 내지 70sccm으로 한다. 이러한 식각단계를 거치게 되면, 건식식각후 채널층형성패턴(3') 및 오믹컨택층형성패턴(4')의 폭은 식각된 금속막 패턴(5')의 폭보다 크게 형성되어 채널층형성패턴(3') 및 오믹컨택층형성패턴(4')의 측부(A)가 외부로 노출된다. Next, in the first step of dry etching the undoped amorphous silicon film and the doped amorphous silicon film (S4) of the photoresist pattern 6 of the undoped amorphous silicon film 3 and the doped amorphous silicon film 4 The portion corresponding to the external region is etched to form the channel layer forming pattern 3 'and the ohmic contact layer forming pattern 4'. At this time, the etching conditions are the power 1500W to 1800W, the amount of SF6 supplied is 40sccm to 70sccm. After the etching step, the width of the channel layer forming pattern 3 'and the ohmic contact layer forming pattern 4' after the dry etching is greater than the width of the etched metal film pattern 5 ', thereby forming the channel layer forming pattern. Side 3 of 3 'and the ohmic contact layer forming pattern 4' are exposed to the outside.

이어, 감광막 패턴의 에싱단계(S5)가 진행된다. 에싱단계(S6)에서는 소스 전극 및 드레인 전극이 형성될 영역의 사이 영역의 감광막 패턴(6)이 제거되어 금속막 패턴(5')이 노출된다. 또한, 감광막 패턴(6')의 측부에 형성되는 금속막 패턴(5') 외부로 약간 튀어나온 부분(B)도 함께 제거된다. 또한, 에싱단계(S5)는 상술한 채널층형성패턴 및 오믹컨택층형성패턴의 1차 건식 식각단계(S4)와 동일한 챔버에서 이루어진다. Subsequently, an ashing step S5 of the photosensitive film pattern is performed. In the ashing step S6, the photoresist pattern 6 in a region between the regions where the source electrode and the drain electrode are to be formed is removed to expose the metal layer pattern 5 ′. In addition, the portion B which protrudes slightly to the outside of the metal film pattern 5 'formed on the side of the photosensitive film pattern 6' is also removed. In addition, the ashing step S5 is performed in the same chamber as the first dry etching step S4 of the channel layer forming pattern and the ohmic contact layer forming pattern.

다음으로, 본 발명의 가장 큰 특징인 채널층형성패턴 및 오믹컨택층형성패턴의 2차 건식식각단계(S6)가 진행된다. 2차 건식식각단계의 조건은 1차 건식식각단계(S4)의 조건에 비해 파워가 약 0.75배, 공급되는 SF6의 양은 약 2배정도로 진행한다. 이러한 2차 건식식각단계(S6)에서는 앞서 진행된 1차 건식식각결과 외부로 노출된 채널층형성패턴(3') 및 오믹컨택층형성패턴(4')의 측부영역(A)이 제거된다. Next, the second dry etching step S6 of the channel layer forming pattern and the ohmic contact layer forming pattern, which are the greatest features of the present invention, is performed. The condition of the second dry etching step is about 0.75 times the power and the amount of SF6 supplied is about twice that of the condition of the first dry etching step (S4). In the second dry etching step S6, side regions A of the channel layer forming pattern 3 ′ and the ohmic contact layer forming pattern 4 ′ exposed to the outside are removed.

즉, 상술한 에싱단계(S5)에서 감광막 패턴(6)의 금속막 패턴(5') 외부로 튀어나온 부분(B)이 제거되므로, 감광막 패턴(6')을 마스크로 하여 진행되는 2차 건식식각을 통하여 채널층형성패턴(3') 및 오믹컨택층형성패턴(4')의 노출된 측부(A)가 제거될 수 있게 된다. That is, since the portion B protruding out of the metal film pattern 5 'of the photoresist pattern 6 is removed in the above-mentioned ashing step S5, the secondary dry method that proceeds using the photoresist pattern 6' as a mask. Through etching, the exposed side portion A of the channel layer forming pattern 3 ′ and the ohmic contact layer forming pattern 4 ′ may be removed.

이러한 2차 건식식각단계(S6) 역시 1차 건식식각단계(S4) 및 에싱단계(S5)와 동일한 챔버에서 진행된다. 즉, 동일한 챔버에서 진행되기 때문에 종래에 비해 식각과정이 하나 더 늘었지만, 챔버를 옮기지 않고 진행되기 때문에 전체적인 공정손실을 막을 수 있게 된다. The second dry etching step S6 is also performed in the same chamber as the first dry etching step S4 and the ashing step S5. That is, since the etching process is increased by one more than in the conventional chamber because it proceeds in the same chamber, the overall process loss can be prevented because the process is performed without moving the chamber.

다음으로, 에싱된 감광막 패턴(6')을 통해 금속막 패턴(5')을 2차로 습식식각한다. 이에 의해 소스 전극(5a) 및 드레인 전극(5b)가 형성된다. 다음으로, 소스 전극(5a) 와 드레인 전극(5b) 사이의 영역으로 노출된 채널층형성패턴(3')의 상부 일부와 오믹컨택층형성패턴(4')의 전부를 3차로 건식식각하여 채널층(3") 및 소스전극(5a)과 드레인전극(5b)에 각각 대응되는 오믹컨택층(4a, 4b)를 형성하게 된다. 마지막으로 소스/드레인 전극(5a, 5b)상에 있는 감광막 패턴(6')을 제거하면 박막트랜지스터가 완성된다.Next, the metal film pattern 5 'is secondly wet-etched through the ashed photosensitive film pattern 6'. As a result, the source electrode 5a and the drain electrode 5b are formed. Next, a part of the upper portion of the channel layer forming pattern 3 'and the ohmic contact layer forming pattern 4' exposed to the area between the source electrode 5a and the drain electrode 5b are dry-etched in the third order to dry the channel. The ohmic contact layers 4a and 4b respectively corresponding to the layer 3 "and the source electrode 5a and the drain electrode 5b are formed. Finally, the photoresist pattern on the source / drain electrodes 5a and 5b is formed. Removing 6 'completes the thin film transistor.

이상과 같은 단계를 거치게 되면 결과적으로 2번의 습식식각과 3번의 건식식각이 이루어지나, 1차건식식각단계(S4), 에싱단계(S5) 및 2차 건식식각단계(S6)는 동일한 챔버내에서 이루어지므로 전체 공정손실은 없이 효과적으로 소스/드레인 전극(5)의 측부로 채널층(3)이 노출되는 액티브 테일의 발생을 줄일 수 있게 된다. As a result, two wet etching and three dry etching are performed as a result, but the first dry etching step (S4), the ashing step (S5), and the second dry etching step (S6) are performed in the same chamber. As a result, it is possible to effectively reduce the occurrence of active tails in which the channel layer 3 is exposed to the side of the source / drain electrodes 5 without a total process loss.

본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.The scope of the present invention is not limited to the above-described embodiments, but may be embodied in various forms of embodiments within the scope of the appended claims. Without departing from the gist of the invention claimed in the claims, it is intended that any person skilled in the art to which the present invention pertains falls within the scope of the claims described in the present invention to various extents which can be modified.

1: 게이트전극 2: 게이트 절연막
3a: 채널층 4a: 오믹컨택층
5a: 소스 전극 5b: 드레인 전극
6: 감광막 1: gate electrode 2: gate insulating film
3a: channel layer 4a: ohmic contact layer
5a: source electrode 5b: drain electrode
6: photosensitive film

Claims (4)

게이트 전극이 형성된 유리기판 상에 게이트 절연막, 비도핑된 비정질 실리콘막, 도핑된 비정질 실리콘막 및 금속막을 차례로 증착하고, 상기 금속막 상에 감광막을 도포하는 단계;
상기 감광막을 노광 및 현상하여 소스 전극 및 드레인 전극이 형성될 영역의 두께에 비해 그 사이 영역의 두께가 상대적으로 얇은 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각마스크로 사용하여 상기 금속막을 1차 습식식각하여 금속막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각마스크로 사용하여 상기 비도핑된 비정질 실리콘막 및 상기 도핑된 비정질 실리콘막을 1차 건식식각하여 각각 채널층형성패턴 및 오믹컨택층형성패턴을 형성하는 단계;
상기 소스 전극 및 드레인 전극이 형성될 영역의 사이 영역에서 상기 금속막 패턴이 노출되도록, 상기 감광막 패턴을 에싱하는 단계;
상기 에싱된 감광막 패턴 및 상기 금속막 패턴을 이용하여 상기 채널층형성패턴 및 오믹컨택층형성패턴을 2차 건식식각하는 단계;
상기 에싱된 감광막 패턴을 식각마스크로 이용하여 상기 금속막 패턴을 2차 습식식각하여 소스 전극 및 드레인 전극을 형성하는 단계; 및,
상기 소스 전극과 드레인 전극의 사이 영역에서, 상기 2차 건식식각된 채널층형성패턴의 상부 일부와 상기 2차 건식식각된 오믹컨택층형성패턴의 전부를 3차 건식식각으로 제거하여, 채널층과 오믹컨택층을 각각 형성하는 단계;를 포함하며,상기 1차 건식식각하는 단계, 상기 감광막 패턴을 에싱하는 단계 및 상기 2차 건식식각하는 단계는 동일 챔버 내에서 이루어지는 것을 특징으로 하는 표시장치용 박막트랜지스터의 제조방법.Depositing a gate insulating film, an undoped amorphous silicon film, a doped amorphous silicon film, and a metal film in order on the glass substrate on which the gate electrode is formed, and applying a photoresist film on the metal film;
Exposing and developing the photoresist to form a photoresist pattern having a thickness relatively thinner than that of a region where a source electrode and a drain electrode are to be formed;
Forming a metal film pattern by first wet etching the metal film using the photoresist pattern as an etching mask;
Forming a channel layer forming pattern and an ohmic contact layer forming pattern by first dry etching the undoped amorphous silicon layer and the doped amorphous silicon layer using the photoresist pattern as an etching mask;
Ashing the photoresist pattern so that the metal film pattern is exposed between a region where the source electrode and the drain electrode are to be formed;
Performing second dry etching of the channel layer forming pattern and the ohmic contact layer forming pattern using the ashed photoresist pattern and the metal layer pattern;
Forming a source electrode and a drain electrode by second wet etching the metal layer pattern by using the ashed photoresist layer pattern as an etching mask; And
In the region between the source electrode and the drain electrode, a portion of the upper portion of the secondary dry etched channel layer forming pattern and all of the secondary dry etched ohmic contact layer forming pattern are removed by tertiary dry etching, thereby removing the channel layer and And forming each of the ohmic contact layers, wherein the primary dry etching, the ashing of the photoresist pattern, and the secondary dry etching are performed in the same chamber. Method for manufacturing a transistor. 삭제delete 제1항에 있어서,
상기 1차 건식식각하는 단계는, 1500와트 내지 1800와트의 파워와 투입되는 SF6기체의 양이 40sccm 내지 70sccm인 조건하에서 진행되는 것을 특징으로 하는 표시장치용 박막트랜지스터의 제조방법.The method of claim 1,
The first step of dry etching, the manufacturing method of the thin film transistor for a display device, characterized in that the power is carried out under the condition that the power of 1500 watts to 1800 watts and the amount of SF6 gas is 40sccm to 70sccm. 제3항에 있어서,
상기 2차 건식식각하는 단계는 상기 1차 건식식각하는 단계에 비해 0.75배의 파워와 투입되는 SF6기체의 양이 2배인 식각조건을 가지는 것을 특징으로 하는 표시장치용 박막트랜지스터의 제조방법.The method of claim 3,
And the second dry etching step has an etching condition of 0.75 times the power and the amount of SF6 gas added, compared to the first dry etching step.
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