KR101288372B1 - Stacked semiconductor package and methods for fabricating the same - Google Patents

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Abstract

본 발명은 소형화를 구현할 수 있는 적층 반도체 패키지 및 그 제조방법을 위하여, 멤스(MEMS) 소자가 형성된 제1 웨이퍼; 상기 제1 웨이퍼와 적층되도록 배치되며, 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼; 상기 제1 웨이퍼를 관통하는 제1 관통전극; 및 상기 제1 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼를 관통하는 제2 관통전극;을 가지는 적층 반도체 패키지를 제공한다. The present invention provides a multilayer semiconductor package capable of miniaturization and a manufacturing method thereof, comprising: a first wafer having a MEMS element; A second wafer disposed to be stacked with the first wafer and having a lead-out integrated circuit (ROIC) formed thereon; A first through electrode penetrating the first wafer; And a second through electrode electrically connected to the first through electrode and penetrating through the second wafer.

Description

적층 반도체 패키지 및 그 제조방법{Stacked semiconductor package and methods for fabricating the same}Stacked semiconductor package and methods for fabricating the same

본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 적층 반도체 패키지 및 그 제조방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a semiconductor package, and more particularly, to a laminated semiconductor package and a method of manufacturing the same.

반도체 공정기술을 기반으로 성립되는 초소형 정밀기계 제작기술인 미세전자기계시스템(MEMS, Micro Electron Mechanical Systems) 공정 기술을 적용하여 정보통신, 군사, 항공우주, 자동차, 의료, 바이오 분야 등에 응용되는 멤스 소자에 관한 연구가 활발하게 진행되고 있다. 멤스 소자들, 예를 들면 가속도, 회전각속도, 지자기, 중력, 온도, 압력 등을 측정하는 센서 소자는 외부 환경으로부터 보호를 위하여 또는 센서 감도를 높이기 위하여 패키징 된다. 멤스 소자의 고밀도 및 소형화가 구현됨으로써 멤스 소자의 패키지도 이에 따른 소형화가 요구되고 있다. Micro Electron Mechanical Systems (MEMS) technology, a micro precision manufacturing technology established based on semiconductor process technology, is applied to MEMS devices applied to information communication, military, aerospace, automotive, medical, and bio fields. There is a lot of research going on. MEMS devices, for example, sensor devices that measure acceleration, angular velocity, geomagnetism, gravity, temperature, pressure, etc., are packaged for protection from the external environment or to increase sensor sensitivity. As high density and miniaturization of MEMS devices are realized, the package of MEMS devices is required to be miniaturized accordingly.

멤스 소자에서 발생한 전기적 신호를 처리/가공하기 위하여 리드아웃 집적회로(ROIC) 소자가 제공될 수 있는데, 멤스 소자와 리드아웃 집적회로 소자를 전기적으로 연결하는 구조로서 본딩 와이어 등이 사용되고 있다. 그러나, 본딩 와이어를 채용하는 반도체 패키지는 크기가 상대적으로 커지는 문제점이 있다. A lead-out integrated circuit (ROIC) device may be provided to process / process an electrical signal generated by the MEMS device. A bonding wire or the like is used as a structure for electrically connecting the MEMS device and the readout integrated circuit device. However, the semiconductor package employing the bonding wire has a problem that the size is relatively large.

이에 본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 실리콘 관통 비아(TSV, Through Silicon Via)와 웨이퍼 본딩을 이용하여 소형화를 구현한 적층 반도체 패키지와 그 제조방법을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.Accordingly, an aspect of the present invention is to solve various problems including the above problems, and to provide a multilayer semiconductor package and a method of manufacturing the same, which can be miniaturized using through silicon via (TSV) and wafer bonding. . However, these problems are exemplary and do not limit the scope of the present invention.

본 발명의 일 관점에 따르면, 멤스(MEMS) 소자가 형성된 제1 웨이퍼; 상기 제1 웨이퍼와 적층되도록 배치되며, 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼; 상기 제1 웨이퍼를 관통하는 제1 관통전극; 및 상기 제1 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼를 관통하는 제2 관통전극;을 구비하는, 적층 반도체 패키지가 제공된다. According to an aspect of the invention, the first wafer formed MEMS (MEMS) element; A second wafer disposed to be stacked with the first wafer and having a lead-out integrated circuit (ROIC) formed thereon; A first through electrode penetrating the first wafer; And a second through electrode electrically connected to the first through electrode and penetrating through the second wafer.

상기 제1 웨이퍼와 상기 제2 웨이퍼는 웨이퍼 본딩될 수 있다. The first wafer and the second wafer may be wafer bonded.

상기 제1 웨이퍼는 상기 제2 웨이퍼 상에 적층될 수 있다. The first wafer may be stacked on the second wafer.

상기 제1 관통전극과 상기 제2 관통전극은 직접 접촉하여 전기적으로 연결될 수 있다. The first through electrode and the second through electrode may be directly contacted and electrically connected to each other.

상기 제2 웨이퍼의 상면 상에 배치되고, 상기 제1 관통전극과 상기 제2 관통전극 사이에 전기적으로 연결되어 개재되는 도전성 패드를 더 구비할 수 있다. The semiconductor device may further include a conductive pad disposed on an upper surface of the second wafer and electrically connected between the first through electrode and the second through electrode.

상기 제2 웨이퍼의 상면 하에 배치되고, 상기 제1 관통전극과 상기 제2 관통전극 사이에 전기적으로 연결되어 개재되는 도전성 패드를 더 구비할 수 있다. The semiconductor device may further include a conductive pad disposed under an upper surface of the second wafer and electrically connected between the first through electrode and the second through electrode.

상기 제1 관통 전극은 상기 제1 웨이퍼의 하면에서 돌출되고, 상기 제2 웨이퍼의 상면 상에 배치되고, 상기 제1 관통전극과 상기 제2 관통전극 사이에 전기적으로 연결되어 개재되는 도전성 패드; 및 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이에 개재되며, 상기 도전성 패드의 적어도 일부를 매립하는 절연층 패턴;을 더 구비할 수 있다. The first through electrode protruding from a lower surface of the first wafer, disposed on an upper surface of the second wafer, and electrically connected to and interposed between the first through electrode and the second through electrode; And an insulating layer pattern interposed between the first wafer and the second wafer and filling at least a portion of the conductive pad.

상기 제1 관통전극과 전기적으로 연결되며, 상기 제1 웨이퍼의 하면 하에 배치되는 제1 도전성 패드; 상기 제2 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼의 상면 상에 배치되는 제2 도전성 패드; 상기 제1 도전성 패드와 상기 제2 도전성 패드 사이에 개재되는 도전성 구조체; 및 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이에 개재되며, 상기 제1 도전성 패드, 상기 제2 도전성 패드 및 상기 도전성 구조체를 적어도 일부 매립하는, 절연층 패턴;을 더 구비할 수 있다. A first conductive pad electrically connected to the first through electrode and disposed under the bottom surface of the first wafer; A second conductive pad electrically connected to the second through electrode and disposed on an upper surface of the second wafer; A conductive structure interposed between the first conductive pad and the second conductive pad; And an insulating layer pattern interposed between the first wafer and the second wafer and filling at least a portion of the first conductive pad, the second conductive pad, and the conductive structure.

상기 제1 관통전극과 전기적으로 연결되며, 상기 제1 웨이퍼의 하면 하에 배치되는 제1 도전성 패드; 상기 제2 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼의 상면 상에 배치되는 제2 도전성 패드; 및 상기 제1 도전성 패드와 상기 제2 도전성 패드 사이에 개재되는 이방성 도전성 접착부;를 더 구비할 수 있다. A first conductive pad electrically connected to the first through electrode and disposed under the bottom surface of the first wafer; A second conductive pad electrically connected to the second through electrode and disposed on an upper surface of the second wafer; And an anisotropic conductive adhesive portion interposed between the first conductive pad and the second conductive pad.

본 발명의 또 다른 관점에 따르면, 멤스(MEMS) 소자가 형성된 제1 웨이퍼를 제공하는 단계; 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼를 제공하는 단계; 상기 제1 웨이퍼를 관통하는 제1 관통전극을 형성하는 단계; 및 상기 제1 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼를 관통하는 제2 관통전극을 형성하는 단계;를 포함하는 적층 반도체 패키지의 제조방법이 제공된다. According to another aspect of the invention, providing a first wafer formed MEMS device; Providing a second wafer having a lead-out integrated circuit (ROIC) device formed thereon; Forming a first through electrode penetrating the first wafer; And forming a second through electrode electrically connected to the first through electrode and penetrating through the second wafer.

상기 제2 웨이퍼 상에 상기 제1 웨이퍼를 적층하는 단계;를 더 포함하고, 상기 제1 관통전극을 형성하는 단계 또는 상기 제2 관통전극을 형성하는 단계는 상기 제2 웨이퍼 상에 상기 제1 웨이퍼를 적층하는 단계 이전 또는 이후에 수행될 수 있다. 상기 제2 웨이퍼 상에 상기 제1 웨이퍼를 적층하는 단계는 상기 제1 웨이퍼와 상기 제2 웨이퍼를 웨이퍼 본딩하는 단계를 포함할 수 있다. Stacking the first wafer on the second wafer, wherein forming the first through electrode or forming the second through electrode comprises: forming the first wafer on the second wafer; It may be performed before or after the step of laminating. The stacking of the first wafer on the second wafer may include wafer bonding the first wafer and the second wafer.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 적층 반도체 패키지 및 그 제조방법에 따르면, 멤스(MEMS) 소자와 리드아웃 집적회로(ROIC) 소자를 전기적으로 연결하는 구조를 구현하는 공간을 패키지 내에서 최소화하여 적층 반도체 패키지의 크기를 줄일 수 있다. 이러한 효과는 예시적으로 기재되었고, 본 발명의 범위가 이에 한정되는 것은 아니다.According to the multilayer semiconductor package and the method of manufacturing the same according to an embodiment of the present invention made as described above, a space for implementing a structure for electrically connecting the MEMS device and the lead-out integrated circuit (ROIC) device in the package The size of the stacked semiconductor package can be reduced by minimizing at. These effects have been described by way of example, and the scope of the present invention is not limited thereto.

도 1은 본 발명의 일 실시예에 따른 멤스(MEMS) 소자가 형성된 제1 웨이퍼와 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다. 1 is a cross-sectional view schematically illustrating a first wafer on which MEMS devices are formed and a second wafer on which a readout integrated circuit (ROIC) device is formed, according to an exemplary embodiment.
2 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a cross section of a laminated semiconductor package according to another embodiment of the present invention.
4 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to still another embodiment of the present invention.
5 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to still another embodiment of the present invention.
6 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to another embodiment of the present invention.
7 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to another embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장 또는 축소될 수 있다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the drawings, the components may be exaggerated or reduced in size for convenience of explanation.

도 1은 본 발명의 일 실시예에 따른 멤스(MEMS) 소자가 형성된 제1 웨이퍼와 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼를 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a first wafer on which MEMS devices are formed and a second wafer on which a readout integrated circuit (ROIC) device is formed, according to an exemplary embodiment.

도 1을 참조하면, 멤스 소자(120)가 형성된 제1 웨이퍼(100)가 제공된다. 제1 웨이퍼(100)는 예를 들어, 실리콘 웨이퍼일 수 있다. 그러나, 제1 웨이퍼(100)를 구성하는 물질은 이에 한정되지 않으며, 다양한 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘 이외에도 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제1 웨이퍼(100)는 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 제1 웨이퍼(100)는 SOI(Silicon On Insulator) 웨이퍼, 갈륨-비소 웨이퍼, 세라믹 웨이퍼, 석영 웨이퍼, 또는 디스플레이용 유리 웨이퍼 등으로 이루어질 수도 있다. Referring to FIG. 1, a first wafer 100 having a MEMS element 120 formed thereon is provided. The first wafer 100 may be, for example, a silicon wafer. However, the material constituting the first wafer 100 is not limited thereto, and may include various semiconductor materials such as group IV semiconductors, group III-V compound semiconductors, or group II-VI oxide semiconductors. For example, a Group IV semiconductor may include germanium or silicon-germanium in addition to silicon. The first wafer 100 may be provided as a bulk wafer or an epitaxial layer. Alternatively, the first wafer 100 may be formed of a silicon on insulator (SOI) wafer, a gallium arsenide wafer, a ceramic wafer, a quartz wafer, or a glass wafer for a display.

멤스 소자(120)는 반도체 공정기술을 기반으로 성립되는 초소형 정밀기계 제작기술인 미세전자기계시스템(MEMS, Micro Electron Mechanical Systems) 공정 기술을 적용하여 구현된 소자를 포함한다. 멤스 소자(120)는 반도체 공정기술을 이용하여 웨이퍼에, 예를 들어 액츄에이터(actuator)와 같은, 기계적인 기능을 부여해 회로와 일체화된 소자를 포함한다. 멤스 소자(120)는 가속도, 회전각속도, 지자기, 중력, 온도, 압력 등을 측정하는 센서부품을 구성할 수 있다. 멤스 소자(120)는 IT 주변기기, 정보통신, 군사, 항공우주, 자동차, 의료, 바이오 분야 등에 응용될 수 있다. The MEMS device 120 includes a device implemented by applying a micro electro mechanical system (MEMS) process technology, which is a micro precision manufacturing technology established based on semiconductor process technology. MEMS device 120 includes devices integrated with circuits that impart mechanical functions, such as, for example, actuators to a wafer using semiconductor processing techniques. The MEMS element 120 may configure a sensor component for measuring acceleration, rotational angular velocity, geomagnetic, gravity, temperature, pressure, and the like. MEMS device 120 may be applied to IT peripherals, information and communication, military, aerospace, automobiles, medical, biotechnology, and the like.

제1 웨이퍼(100)는 멤스 소자(120)가 형성될 수 있도록 내부공간(130)을 포함할 수 있다. 내부공간(130)은 제1 웨이퍼(100)의 내부 측벽(100S)에 의하여 정의될 수 있다. 제1 웨이퍼(100)의 상면(100T)에는 외부와 전기적으로 연결되는 패드(111)가 형성될 수 있다. The first wafer 100 may include an inner space 130 to form the MEMS device 120. The inner space 130 may be defined by the inner sidewall 100S of the first wafer 100. A pad 111 may be formed on the top surface 100T of the first wafer 100 to be electrically connected to the outside.

리드아웃 집적회로(ROIC) 소자(미도시)가 형성된 제2 웨이퍼(200)가 제공된다. 리드아웃 집적회로(ROIC) 소자는 멤스 소자(120)에서 발생한 전기적 신호를 처리/가공하기 위하여 구성될 수 있다. 리드아웃 집적회로(ROIC) 소자는 예를 들어, 반도체 IC 제조 공정 등을 통하여 제2 웨이퍼(200) 내에 CMOS(Complementary Metal Oxide Semiconductor) 소자로 구현할 수 있다. A second wafer 200 having a lead-out integrated circuit (ROIC) element (not shown) is provided. The readout integrated circuit (ROIC) device may be configured to process / process an electrical signal generated by the MEMS device 120. The lead-out integrated circuit (ROIC) device may be implemented as a complementary metal oxide semiconductor (CMOS) device in the second wafer 200 through, for example, a semiconductor IC manufacturing process.

적층 반도체 패키지는 제1 웨이퍼(100)와 제2 웨이퍼(200)를 적층하도록 배치하여 구성된다. 예를 들어, 제1 웨이퍼(100)는 제2 웨이퍼(200) 상에 배치될 수 있다. 이 경우 제1 웨이퍼(100)의 하면(100B)은 제2 웨이퍼(200)의 상면(200T)과 대향하도록 배치된다. The stacked semiconductor package is arranged by stacking the first wafer 100 and the second wafer 200. For example, the first wafer 100 may be disposed on the second wafer 200. In this case, the lower surface 100B of the first wafer 100 is disposed to face the upper surface 200T of the second wafer 200.

도 2는 본 발명의 일 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다. 2 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to an embodiment of the present invention.

제1 웨이퍼(100), 제2 웨이퍼(200), 멤스 소자(120) 및 리드아웃 집적회로(ROIC) 소자에 대한 구체적인 설명은 도 1을 참조하여 설명한 것과 동일하므로, 여기에서는 생략한다. 제1 웨이퍼(100)를 관통하는 제1 관통전극(150) 및 제2 웨이퍼(200)을 관통하는 제2 관통전극(250)이 각각 제공된다. 제1 웨이퍼(100)와 제2 웨이퍼(200)가 실리콘 웨이퍼일 경우, 실리콘 웨이퍼를 관통하는 실리콘 관통 비아(TSV, Through Silicon Via) 공정 기술을 적용하여 관통비아를 먼저 형성한 후, 상기 관통 비아를 도전성 물질로 충전(充塡)하여 제1 관통전극(150) 및 제2 관통전극(250)을 형성한다. 상기 도전성 물질은 예를 들어, 구리, 텅스텐 또는 알루미늄을 포함한다. 제1 관통전극(150)과 제2 관통전극(250)은 직접 접촉하여 전기적으로 연결될 수 있다. 제1 관통전극(150)과 제2 관통전극(250) 간의 오정렬(misalign)에 의한 저항 증가를 방지하기 위하여 제2 웨이퍼(200) 상에 제1 웨이퍼(100)를 적층하는 공정에서 정렬키(alignment key)를 사용할 수 있다. Detailed descriptions of the first wafer 100, the second wafer 200, the MEMS device 120, and the lead-out integrated circuit (ROIC) device are the same as those described with reference to FIG. 1, and thus are omitted herein. A first through electrode 150 penetrating the first wafer 100 and a second through electrode 250 penetrating the second wafer 200 are provided, respectively. When the first wafer 100 and the second wafer 200 are silicon wafers, through vias are first formed by applying a through silicon via (TSV) process technology that penetrates the silicon wafer, and then the through vias. Is filled with a conductive material to form the first through electrode 150 and the second through electrode 250. The conductive material includes, for example, copper, tungsten or aluminum. The first through electrode 150 and the second through electrode 250 may be directly contacted and electrically connected to each other. In order to prevent an increase in resistance due to misalignment between the first through electrode 150 and the second through electrode 250, an alignment key may be formed in a process of stacking the first wafer 100 on the second wafer 200. alignment key).

적층 반도체 패키지(301)는 제1 웨이퍼(100)와 제2 웨이퍼(200)을 적층하여 구현한다. 제1 웨이퍼(100) 및 제2 웨이퍼(200)가 실리콘 웨이퍼일 경우, 제1 웨이퍼(100)와 제2 웨이퍼(200)는 웨이퍼 본딩(wafer bonding)될 수 있다. 구체적으로, 제1 웨이퍼(100)의 하면(100B)과 제2 웨이퍼(200)의 상면(200T)은 웨이퍼 본딩될 수 있다. 웨이퍼 본딩은 실리콘과 실리콘을 접착제나 외부 압력을 인가하지 않고 직접 접합하는 공정이다. The stacked semiconductor package 301 is implemented by stacking the first wafer 100 and the second wafer 200. When the first wafer 100 and the second wafer 200 are silicon wafers, the first wafer 100 and the second wafer 200 may be wafer bonded. In detail, the lower surface 100B of the first wafer 100 and the upper surface 200T of the second wafer 200 may be wafer bonded. Wafer bonding is a process of directly bonding silicon and silicon without applying an adhesive or external pressure.

웨이퍼 본딩 하기 이전에, 실리콘 웨이퍼의 표면은, 예를 들어 조도(roughness)가 1000Å보다 작은 평탄한 표면을 가지도록, 산소 플라즈마 처리, 하이드레이션(hydration) 처리 또는 불산 침지(dipping) 등을 통하여 전처리(pretreatment)될 수 있다. 계속하여, 600Å℃ 내지 1200℃의 온도에서 어닐링함으로써 실리콘이 확산 접합되어 웨이퍼 본딩이 구현될 수 있다. 웨이퍼 본딩은 실리콘과 실리콘이 직접 본딩되는 것으로서 응력 발생의 문제가 없으며, 접합 강도가 매우 높으며, 공정이 매우 단순한 장점을 가진다. Prior to wafer bonding, the surface of the silicon wafer may be pre-treated via oxygen plasma treatment, hydration treatment or hydrofluoric acid dipping, for example, to have a flat surface having a roughness of less than 1000 kPa. pretreatment). Subsequently, the silicon may be diffusion bonded by annealing at a temperature of 600 ° C. to 1200 ° C. to realize wafer bonding. Wafer bonding is a direct bonding of silicon and silicon, there is no problem of stress generation, the bonding strength is very high, the process has the advantage of a very simple.

제1 관통전극(150)을 형성하는 단계 및/또는 제2 관통전극(250)을 형성하는 단계는 제2 웨이퍼(200) 상에 제1 웨이퍼(100)를 적층하는 단계 또는 웨이퍼 본딩하는 단계 이전에 수행될 수 있다. 이러한 공정을 사용할 경우, 관통비아의 종횡비(aspect ratio)가 작아서 관통비아를 형성하는 식각공정의 부담을 감소시키는 장점이 있다. Forming the first through electrode 150 and / or forming the second through electrode 250 may include stacking the first wafer 100 on the second wafer 200 or before wafer bonding. Can be performed. In the case of using such a process, the aspect ratio of the through via is small so that the burden of the etching process of forming the through via is reduced.

또는 제1 관통전극(150)을 형성하는 단계 및/또는 제2 관통전극(250)을 형성하는 단계는 제2 웨이퍼(200) 상에 제1 웨이퍼(100)를 적층하는 단계 또는 웨이퍼 본딩하는 단계 이후에 수행될 수 있다. 예를 들어, 제1 웨이퍼(100)와 제2 웨이퍼(200)을 웨이퍼 본딩한 이후에, 제2 웨이퍼(200)와 제1 웨이퍼(100)을 관통하는 비아를 형성한 후에, 제1 관통전극(150)과 제2 관통전극(250)을 일괄적으로 형성할 수 있다. 이러한 공정을 사용할 경우, 제1 관통전극(150)과 제2 관통전극(250)의 오정렬에 의한 저항 증가를 방지할 수 있는 장점이 있다. Alternatively, the forming of the first through electrode 150 and / or the forming of the second through electrode 250 may include stacking the first wafer 100 on the second wafer 200 or bonding the wafer. This may be done later. For example, after wafer bonding the first wafer 100 and the second wafer 200, after forming a via penetrating the second wafer 200 and the first wafer 100, the first through electrode is formed. 150 and the second through electrode 250 may be collectively formed. When using this process, there is an advantage in that the resistance increase due to misalignment of the first through electrode 150 and the second through electrode 250 can be prevented.

제2 웨이퍼(200)의 하면에는 전극패드(260) 및 솔더부(270)가 추가로 제공될 수 있다. 전극패드(260)는 제2 관통전극(250)과 전기적으로 연결되고, 솔더부(270)는 외부와 전기적으로 연결될 수 있다. 전극패드(260) 및 솔더부(270)에 의하여 외부 패드와 전기적으로 연결시키기 위한 별도의 와이어 본딩 공정을 생략할 수 있다. An electrode pad 260 and a solder part 270 may be further provided on a bottom surface of the second wafer 200. The electrode pad 260 may be electrically connected to the second through electrode 250, and the solder part 270 may be electrically connected to the outside. A separate wire bonding process for electrically connecting the external pad by the electrode pad 260 and the solder part 270 may be omitted.

도 3은 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다. 3 is a cross-sectional view illustrating a cross section of a laminated semiconductor package according to another embodiment of the present invention.

제1 웨이퍼(100), 제2 웨이퍼(200), 멤스 소자(120) 및 리드아웃 집적회로(ROIC) 소자 등과 같은 구성요소에 대한 구체적인 설명은 도 1 및 도 2를 참조하여 설명한 것과 동일하므로, 여기에서는 생략한다.Detailed descriptions of components such as the first wafer 100, the second wafer 200, the MEMS device 120, and the lead-out integrated circuit (ROIC) device are the same as those described with reference to FIGS. 1 and 2. It is omitted here.

제2 웨이퍼(200)의 상면(200T) 상에 배치되는 도전성 패드(281)가 제공된다. 도전성 패드(281)는 제1 웨이퍼(100)의 하면(100B)과 접촉한다. 도전성 패드(281)는 제1 관통전극(150)과 제2 관통전극(250)에 각각 접촉한다. 도전성 패드(281)의 면적은 제1 관통전극(150) 및 제2 관통전극(250)의 단면적(도면에서 x방향의 단면적)보다 더 크므로, 제1 관통전극(150)과 제2 관통전극(250)의 오정렬에 의한 저항 증가 현상을 방지할 수 있다. 즉, 도전성 패드(281)에 기인하여, 제2 웨이퍼(200) 상에 제1 웨이퍼(100)를 적층하는 공정에서 정렬 마진이 확보될 수 있다. The conductive pad 281 is provided on the top surface 200T of the second wafer 200. The conductive pad 281 is in contact with the bottom surface 100B of the first wafer 100. The conductive pad 281 is in contact with the first through electrode 150 and the second through electrode 250, respectively. Since the area of the conductive pad 281 is larger than the cross-sectional area (cross-sectional area in the x direction in the drawing) of the first through electrode 150 and the second through electrode 250, the first through electrode 150 and the second through electrode are larger. An increase in resistance due to misalignment of 250 may be prevented. That is, due to the conductive pad 281, an alignment margin may be secured in the process of stacking the first wafer 100 on the second wafer 200.

도 4는 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다. 4 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to another embodiment of the present invention.

제1 웨이퍼(100), 제2 웨이퍼(200), 멤스 소자(120) 및 리드아웃 집적회로(ROIC) 소자 등과 같은 구성요소에 대한 구체적인 설명은 도 1 및 도 2를 참조하여 설명한 것과 동일하므로, 여기에서는 생략한다.Detailed descriptions of components such as the first wafer 100, the second wafer 200, the MEMS device 120, and the lead-out integrated circuit (ROIC) device are the same as those described with reference to FIGS. 1 and 2. It is omitted here.

제2 웨이퍼(200)의 상면(200T) 하에 배치되는 도전성 패드(282)가 제공된다. 즉, 도전성 패드(282)는 제2 웨이퍼(200) 내에 형성되며, 다만 도전성 패드(282)의 상면과 제2 웨이퍼(200)의 상면(200T)은 레벨(level)이 동일하다. 도전성 패드(282)는 제1 웨이퍼(100)의 하면(100B)과 접촉한다. 도전성 패드(282)는 제1 관통전극(150)과 제2 관통전극(250)에 각각 접촉한다. 도전성 패드(282)의 면적은 제1 관통전극(150) 및 제2 관통전극(250)의 단면적(도면에서 x방향의 단면적)보다 더 크므로, 제1 관통전극(150)과 제2 관통전극(250)의 오정렬에 의한 저항 증가 현상을 방지할 수 있다. 즉, 도전성 패드(282)에 기인하여, 제2 웨이퍼(200) 상에 제1 웨이퍼(100)를 적층하는 공정에서 정렬 마진이 확보될 수 있다. 또한, 도전성 패드(282)가 제2 웨이퍼(200)의 내에 매립되는 적층 반도체 패키지(303)의 전체 높이는 도전성 패드(281)가 제2 웨이퍼(200)의 상면(200T) 상에 형성되는 적층 반도체 패키지(302)의 전체 높이 보다 작은 장점이 있다. A conductive pad 282 is provided disposed below the top surface 200T of the second wafer 200. That is, the conductive pad 282 is formed in the second wafer 200, except that the upper surface of the conductive pad 282 and the upper surface 200T of the second wafer 200 have the same level. The conductive pad 282 is in contact with the bottom surface 100B of the first wafer 100. The conductive pad 282 is in contact with the first through electrode 150 and the second through electrode 250, respectively. Since the area of the conductive pad 282 is larger than the cross-sectional area (cross-sectional area in the x direction in the drawing) of the first through electrode 150 and the second through electrode 250, the first through electrode 150 and the second through electrode are larger. An increase in resistance due to misalignment of 250 may be prevented. That is, due to the conductive pad 282, an alignment margin may be secured in the process of stacking the first wafer 100 on the second wafer 200. In addition, the overall height of the stacked semiconductor package 303 in which the conductive pads 282 are embedded in the second wafer 200 is a stacked semiconductor in which the conductive pads 281 are formed on the upper surface 200T of the second wafer 200. There is an advantage less than the overall height of the package 302.

도 5는 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다. 5 is a cross-sectional view illustrating a cross section of a multilayer semiconductor package according to another embodiment of the present invention.

제1 웨이퍼(100), 제2 웨이퍼(200), 멤스 소자(120) 및 리드아웃 집적회로(ROIC) 소자 등과 같은 구성요소에 대한 구체적인 설명은 도 1 및 도 2를 참조하여 설명한 것과 동일하므로, 여기에서는 생략한다.Detailed descriptions of components such as the first wafer 100, the second wafer 200, the MEMS device 120, and the lead-out integrated circuit (ROIC) device are the same as those described with reference to FIGS. 1 and 2. It is omitted here.

제1 관통전극(150)은 제1 웨이퍼(100)의 하면(100B)에서 돌출된다. 제2 웨이퍼(200)의 상면(200T) 상에 배치되는 도전성 패드(281)가 제공된다. 도전성 패드(281)는 제1 웨이퍼(100)의 하면(100B)과 접촉하지 않는다. 도전성 패드(281)는 제1 관통전극(150)과 제2 관통전극(250)에 각각 접촉한다. 도전성 패드(281)의 면적은 제1 관통전극(150) 및 제2 관통전극(250)의 단면적(도면에서 x방향의 단면적)보다 더 크므로, 제1 관통전극(150)과 제2 관통전극(250)의 오정렬에 의한 저항 증가 현상을 방지할 수 있다. 즉, 도전성 패드(281)에 기인하여, 제2 웨이퍼(200) 상에 제1 웨이퍼(100)를 적층하는 공정에서 정렬 마진이 확보될 수 있다. The first through electrode 150 protrudes from the bottom surface 100B of the first wafer 100. The conductive pad 281 is provided on the top surface 200T of the second wafer 200. The conductive pad 281 does not contact the lower surface 100B of the first wafer 100. The conductive pad 281 is in contact with the first through electrode 150 and the second through electrode 250, respectively. Since the area of the conductive pad 281 is larger than the cross-sectional area (cross-sectional area in the x direction in the drawing) of the first through electrode 150 and the second through electrode 250, the first through electrode 150 and the second through electrode are larger. An increase in resistance due to misalignment of 250 may be prevented. That is, due to the conductive pad 281, an alignment margin may be secured in the process of stacking the first wafer 100 on the second wafer 200.

제1 웨이퍼(100)와 제2 웨이퍼(200) 사이에는 절연층 패턴(50)이 제공된다. 절연층 패턴(50)은 이웃하는 도전성 패드(281)들 사이에 전기 절연성을 확보하기 위하여 형성된다. 절연층 패턴(50)은 도전성 패드(281)의 적어도 일부를 매립하며 나아가 제1 웨이퍼(100)의 하면(100B)에서 돌출된 제1 관통전극(150)의 부분을 매립한다. 절연층 패턴(50)은 예를 들어, 에폭시 몰드 수지(EMC, Epoxy Mold Compound)를 포함할 수 있다. An insulating layer pattern 50 is provided between the first wafer 100 and the second wafer 200. The insulating layer pattern 50 is formed to ensure electrical insulation between the adjacent conductive pads 281. The insulating layer pattern 50 fills at least a portion of the conductive pad 281 and further fills a portion of the first through electrode 150 protruding from the bottom surface 100B of the first wafer 100. The insulating layer pattern 50 may include, for example, an epoxy mold compound (EMC).

도 6은 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다. 6 is a cross-sectional view illustrating a cross section of a laminated semiconductor package according to another embodiment of the present invention.

제1 웨이퍼(100), 제2 웨이퍼(200), 멤스 소자(120) 및 리드아웃 집적회로(ROIC) 소자 등과 같은 구성요소에 대한 구체적인 설명은 도 1 및 도 2를 참조하여 설명한 것과 동일하므로, 여기에서는 생략한다.Detailed descriptions of components such as the first wafer 100, the second wafer 200, the MEMS device 120, and the lead-out integrated circuit (ROIC) device are the same as those described with reference to FIGS. 1 and 2. It is omitted here.

제1 웨이퍼(100)의 하면(100B) 하에 제1 도전성 패드(181)가 제공된다. 제1 도전성 패드(181)는 제1 관통전극(150)과 전기적으로 연결된다. 제2 웨이퍼(200)의 상면(200T) 상에 제2 도전성 패드(281)가 제공된다. 제2 도전성 패드(281)는 제2 관통전극(250)과 전기적으로 연결된다. 제1 도전성 패드(181)와 제2 도전성 패드(281) 사이에는 도전성 구조체(60)가 개재되어 전기적으로 연결된다. 도전성 구조체(60)는 예를 들어, 솔더볼 또는 솔더 범프일 수 있다. A first conductive pad 181 is provided under the bottom surface 100B of the first wafer 100. The first conductive pad 181 is electrically connected to the first through electrode 150. A second conductive pad 281 is provided on the top surface 200T of the second wafer 200. The second conductive pad 281 is electrically connected to the second through electrode 250. A conductive structure 60 is interposed between the first conductive pad 181 and the second conductive pad 281 to be electrically connected to each other. The conductive structure 60 may be, for example, solder balls or solder bumps.

제1 웨이퍼(100)와 제2 웨이퍼(200) 사이에는 절연층 패턴(50)이 제공된다. 절연층 패턴(50)은 이웃하는 제1 도전성 패드(181)들과 이웃하는 제2 도전성 패드(281)들 사이에, 즉 도전성 구조체(60)가 개재되지 않는 이웃하는 도전성 패드들 사이에, 각각 전기 절연성을 확보하기 위하여 형성된다. 절연층 패턴(50)은 제1 도전성 패드(181), 제2 도전성 패드(281)의 적어도 일부 및 도전성 구조체(60)를 매립한다. 절연층 패턴(50)은 예를 들어, 에폭시 몰드 수지(EMC, Epoxy Mold Compound)를 포함할 수 있다. An insulating layer pattern 50 is provided between the first wafer 100 and the second wafer 200. The insulating layer pattern 50 is disposed between the neighboring first conductive pads 181 and the neighboring second conductive pads 281, that is, between the neighboring conductive pads without the conductive structure 60 interposed therebetween. It is formed to ensure electrical insulation. The insulating layer pattern 50 fills at least a portion of the first conductive pad 181, the second conductive pad 281 and the conductive structure 60. The insulating layer pattern 50 may include, for example, an epoxy mold compound (EMC).

도 7은 본 발명의 다른 실시예에 따른 적층 반도체 패키지의 단면을 도해하는 단면도이다. 7 is a cross-sectional view illustrating a cross section of a laminated semiconductor package according to another embodiment of the present invention.

제1 웨이퍼(100), 제2 웨이퍼(200), 멤스 소자(120) 및 리드아웃 집적회로(ROIC) 소자 등과 같은 구성요소에 대한 구체적인 설명은 도 1 및 도 2를 참조하여 설명한 것과 동일하므로, 여기에서는 생략한다.Detailed descriptions of components such as the first wafer 100, the second wafer 200, the MEMS device 120, and the lead-out integrated circuit (ROIC) device are the same as those described with reference to FIGS. 1 and 2. It is omitted here.

제1 웨이퍼(100)의 하면(100B) 하에 제1 도전성 패드(181)가 제공된다. 제1 도전성 패드(181)는 제1 관통전극(150)과 전기적으로 연결된다. 제2 웨이퍼(200)의 상면(200T) 상에 제2 도전성 패드(281)가 제공된다. 제2 도전성 패드(281)는 제2 관통전극(250)과 전기적으로 연결된다. 제1 도전성 패드(181)와 제2 도전성 패드(281) 사이에는 이방성 도전성 접착부(anisotropic conductive adhesive)가 제공된다. A first conductive pad 181 is provided under the bottom surface 100B of the first wafer 100. The first conductive pad 181 is electrically connected to the first through electrode 150. A second conductive pad 281 is provided on the top surface 200T of the second wafer 200. The second conductive pad 281 is electrically connected to the second through electrode 250. An anisotropic conductive adhesive is provided between the first conductive pad 181 and the second conductive pad 281.

이방성 도전성 접착부(anisotropic conductive adhesive)는 복수개의 도전성 입자(70)와 도전성 입자들을 둘러는 접착성 절연 수지(51)로 구성될 수 있다. 상기 이방성 도전성 접착부에 의하여, 복수개의 도전성 입자(70)는 접착성 절연 수지(51) 내에 분산되어 있다. 대향하는 제1 도전성 패드(181)와 제2 도전성 패드(281) 사이에서는 도전성을 얻을 수 있고, 이웃하는 도전성 패드들 사이에서는 절연성을 얻을 수 있다. 나아가, 접착성 절연 수지(51)에 의하여 제1 웨이퍼(100)와 제2 웨이퍼(200) 사이를 접착시킨다. 이방성 도전성 접착부에 의하여 솔더볼이나 솔더범프와 같은 별도의 도전성 구조체를 형성하지 않는 장점이 있다. The anisotropic conductive adhesive may be composed of a plurality of conductive particles 70 and an adhesive insulating resin 51 surrounding the conductive particles. The plurality of conductive particles 70 are dispersed in the adhesive insulating resin 51 by the anisotropic conductive adhesive portion. Electroconductivity may be obtained between the opposing first conductive pads 181 and the second conductive pads 281, and insulation may be obtained between neighboring conductive pads. Further, the adhesive insulating resin 51 is used to bond the first wafer 100 and the second wafer 200. The anisotropic conductive adhesive has an advantage of not forming a separate conductive structure such as solder balls or solder bumps.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

301, 302, 303, 304, 305, 306: 적층 반도체 패키지
100: 제1 웨이퍼
200: 제2 웨이퍼
150: 제1 관통전극
250: 제2 관통전극
120: 멤스 소자301, 302, 303, 304, 305, 306: laminated semiconductor package
100: first wafer
200: second wafer
150: first through electrode
250: second through electrode
120: MEMS element

Claims (13)

멤스(MEMS) 소자가 형성된 제1 웨이퍼;
상기 제1 웨이퍼와 적층되도록 배치되며, 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼;
상기 제1 웨이퍼를 관통하는 제1 관통전극; 및
상기 제1 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼를 관통하는 제2 관통전극;
을 구비하고,
상기 제1 웨이퍼와 상기 제2 웨이퍼는 직접 접촉하도록 웨이퍼 본딩되고,
상기 제1 관통전극과 상기 제2 관통전극은 상기 웨이퍼 본딩에 의하여 전기적으로 연결된, 적층 반도체 패키지.A first wafer on which MEMS devices are formed;
A second wafer disposed to be stacked with the first wafer and having a lead-out integrated circuit (ROIC) formed thereon;
A first through electrode penetrating the first wafer; And
A second through electrode electrically connected to the first through electrode and penetrating the second wafer;
And,
The first wafer and the second wafer are wafer bonded to be in direct contact,
And the first through electrode and the second through electrode are electrically connected by the wafer bonding. 삭제delete 제 1 항에 있어서,
상기 제1 웨이퍼는 상기 제2 웨이퍼 상에 적층된, 적층 반도체 패키지.The method of claim 1,
And the first wafer is stacked on the second wafer. 제 1 항에 있어서,
상기 제1 관통전극과 상기 제2 관통전극은 상기 웨이퍼 본딩에 의하여 직접 접촉하여 전기적으로 연결된, 적층 반도체 패키지.The method of claim 1,
And the first through electrode and the second through electrode are in direct contact and electrically connected by the wafer bonding. 멤스(MEMS) 소자가 형성된 제1 웨이퍼;
상기 제1 웨이퍼와 적층되도록 배치되며, 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼;
상기 제1 웨이퍼를 관통하는 제1 관통전극;
상기 제1 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼를 관통하는 제2 관통전극; 및
상기 제2 웨이퍼의 상면 하에 배치되고, 상기 제1 관통전극과 상기 제2 관통전극 사이에 전기적으로 연결되어 개재되는 도전성 패드;
를 구비하고,
상기 제1 웨이퍼와 상기 제2 웨이퍼는 직접 접촉하도록 웨이퍼 본딩되고,
상기 제2 관통전극과 상기 도전성 패드는 상기 웨이퍼 본딩에 의하여 직접 접촉하여 전기적으로 연결된, 적층 반도체 패키지.A first wafer on which MEMS devices are formed;
A second wafer disposed to be stacked with the first wafer and having a lead-out integrated circuit (ROIC) formed thereon;
A first through electrode penetrating the first wafer;
A second through electrode electrically connected to the first through electrode and penetrating the second wafer; And
A conductive pad disposed under the top surface of the second wafer and electrically connected between the first through electrode and the second through electrode;
And,
The first wafer and the second wafer are wafer bonded to be in direct contact,
And the second through electrode and the conductive pad are in direct contact and electrically connected by the wafer bonding. 멤스(MEMS) 소자가 형성된 제1 웨이퍼;
상기 제1 웨이퍼와 적층되도록 배치되며, 리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼;
상기 제1 웨이퍼를 관통하는 제1 관통전극;
상기 제1 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼를 관통하는 제2 관통전극; 및
상기 제2 웨이퍼의 상면 하에 배치되고, 상기 제1 관통전극과 상기 제2 관통전극 사이에 전기적으로 연결되어 개재되는 도전성 패드;
를 구비하고,
상기 제1 웨이퍼와 상기 제2 웨이퍼는 직접 접촉하도록 웨이퍼 본딩되고,
상기 제1 관통전극과 상기 도전성 패드는 상기 웨이퍼 본딩에 의하여 직접 접촉하여 전기적으로 연결된, 적층 반도체 패키지.A first wafer on which MEMS devices are formed;
A second wafer disposed to be stacked with the first wafer and having a lead-out integrated circuit (ROIC) formed thereon;
A first through electrode penetrating the first wafer;
A second through electrode electrically connected to the first through electrode and penetrating the second wafer; And
A conductive pad disposed under the top surface of the second wafer and electrically connected between the first through electrode and the second through electrode;
And,
The first wafer and the second wafer are wafer bonded to be in direct contact,
And the first through electrode and the conductive pad are in direct contact and electrically connected by the wafer bonding. 삭제delete 삭제delete 삭제delete 멤스(MEMS) 소자가 형성된 제1 웨이퍼를 제공하는 단계;
리드아웃 집적회로(ROIC) 소자가 형성된 제2 웨이퍼를 제공하는 단계;
상기 제1 웨이퍼를 관통하는 제1 관통전극을 형성하는 단계;
상기 제1 관통전극과 전기적으로 연결되며, 상기 제2 웨이퍼를 관통하는 제2 관통전극을 형성하는 단계; 및
상기 제1 웨이퍼와 상기 제2 웨이퍼를 직접 접촉하도록 웨이퍼 본딩하는 단계;
를 포함하고,
상기 제1 관통전극과 상기 제2 관통전극은 상기 웨이퍼 본딩에 의하여 직접 접촉하여 전기적으로 연결된, 적층 반도체 패키지의 제조방법.Providing a first wafer on which MEMS devices are formed;
Providing a second wafer having a lead-out integrated circuit (ROIC) device formed thereon;
Forming a first through electrode penetrating the first wafer;
Forming a second through electrode electrically connected to the first through electrode and penetrating the second wafer; And
Wafer bonding the first wafer and the second wafer to make direct contact;
Lt; / RTI >
And the first through electrode and the second through electrode are in direct contact and electrically connected by the wafer bonding. 제 10 항에 있어서,
상기 제1 관통전극을 형성하는 단계 또는 상기 제2 관통전극을 형성하는 단계는, 상기 제1 웨이퍼와 상기 제2 웨이퍼를 웨이퍼 본딩하는 단계 이전에 수행되는, 적층 반도체 패키지의 제조방법.11. The method of claim 10,
The forming of the first through electrode or the forming of the second through electrode is performed before the step of wafer bonding the first wafer and the second wafer. 삭제delete 삭제delete
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