KR101284697B1 - An array substrate for LCD and method for fabricating thereof - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로 특히, 액정표시장치용 어레이기판을 새로운 4마스크 공정으로 제작하는 것을 특징으로 한다.The present invention relates to a liquid crystal display device, and in particular, to produce an array substrate for a liquid crystal display device in a new four-mask process.
본 발명은 새로운 4 마스크 공정으로 어레이기판을 제작함에 있어, 액티브층을 게이트 배선의 상부에만 섬형상으로 구성함과 동시에, 박막트랜지스터의 소스 및 드레인 전극을 투명한 재질로만 형성하는 것을 특징으로 한다.According to the present invention, in fabricating an array substrate using a new four-mask process, the active layer is formed in an island shape only on the upper portion of the gate wiring, and the source and drain electrodes of the thin film transistor are formed of only a transparent material.
이와 같이 어레이기판을 제작하게 되면, 상기 액티브층이 게이트 전극에 의해 하부 광으로부터 가려짐과 동시에, 상기 게이트 전극의 외부로 연장되는 형태의 소스 및 드레인 전극이 투명하기 때문에, 하부광이 상기 소스 및 드레인 전극에 반사되지 않아, 상기 액티브층에 누설전류가 발생하는 것을 최소화 할 수 있는 장점이 있다.When the array substrate is fabricated as described above, since the active layer is covered by the gate electrode from the lower light, and the source and drain electrodes of the form extending out of the gate electrode are transparent, the lower light is the source and the Since it is not reflected by the drain electrode, there is an advantage of minimizing occurrence of leakage current in the active layer.
또한, 데이터 배선의 하부에 측면으로 연장된 형태의 액티브층(비정질 실리콘층)이 존재하지 않기 때문에, 개구영역을 더욱 확보할 수 있는 장점이 있다. In addition, since there is no active layer (amorphous silicon layer) extending laterally under the data line, there is an advantage that an opening area can be further secured.
Description
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고,1 is a perspective view schematically showing a configuration of a general liquid crystal panel,
도 2는 종래에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,2 is an enlarged plan view of a portion of a conventional array substrate for a liquid crystal display device;
도 3은 도 2의 Ⅱ-Ⅱ와 Ⅴ-Ⅴ를 따라 절단한 단면도이고,3 is a cross-sectional view taken along II-II and V-V of FIG. 2,
도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 절단하여, 종래에 따른 공정순서에 따라 도시한 공정 단면도이고,4A to 4G, 5A to 5G, and 6A to 6G are cross-sectional views illustrating cutting processes of II-II, III-III, and IV-IV of FIG.
도 7은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,7 is an enlarged plan view of a portion of an array substrate for a liquid crystal display according to a first embodiment of the present invention;
도 8a 내지 도 8c는 각각 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단한 단면도이고,8A to 8C are cross-sectional views taken along the line VI-VI, VIII-VIII and VIII-VIII in FIG. 7, respectively.
도 9a 내지 도 9k와 도 10a 내지 도 10k와 도 11a 내지 도 11k는 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단하여, 본 발명의 제 1 실시예에 따른 공정순서로 도시한 공정 단면도이고,9A to 9K, 10A to 10K, and 11A to 11K are cut along the lines VI-VI, VIII-VIII and VIII-V of Fig. 7, and are shown in the process sequence according to the first embodiment of the present invention. Is a process cross section,
도 12a 내지 도 12e는 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단하여, 본 발명 의 제 2 실시예에 따른 공정순서로 도시한 공정 단면도이고,12A to 12E are cross-sectional views illustrating a process sequence according to a second embodiment of the present invention, cut along VI-VI, VIII-VIII, VIII-VIII in FIG.
도 13은 본 발명의 제 3 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,13 is an enlarged plan view of a part of an array substrate for a transverse electric field type liquid crystal display device according to a third embodiment of the present invention;
도 14a와 도 14b와 도 14c와 도 14d는 각각 도 13의 Ⅸ-Ⅸ,Ⅹ-Ⅹ,?-?,?-?를 따라 절단한 단면도이고,14A, 14B, 14C, and 14D are cross-sectional views taken along the line VIII-VIII, VIII-VIII,?-?,?-? Of Fig. 13, respectively.
도 15a 내지 도 15k와 도 16a 내지 도 16k와 도 17a 내지 도 17k와 도 18a 내지 도 18k는 도 13의 Ⅸ-Ⅸ,Ⅹ-Ⅹ,?-?,?-?를 따라 절단하여, 본 발명의 제 3 실시예에 따른 공정순서로 도시한 공정 단면도이고,15A to 15K, 16A to 16K, 17A to 17K, and 18A to 18K are cut along the lines VIII-VIII, VIII-VIII,?-?,?-? Of FIG. Process sectional drawing shown by the process sequence which concerns on 3rd Example,
도 19a 내지 도 19d와 도 20a 내지 도 20d는 도 13의 Ⅸ-Ⅸ,Ⅹ-Ⅹ을 따라 절단하여, 본 발명의 제 4 실시예에 따른 공정순서로 도시한 공정 단면도이다.19A to 19D and FIGS. 20A to 20D are cross-sectional views illustrating a process sequence according to a fourth embodiment of the present invention, cut along the lines VIII-VIII and VIII-13 of FIG. 13.
<도면의 주요부분에 대한 간단한 설명>BRIEF DESCRIPTION OF THE DRAWINGS FIG.
100 : 기판 102 : 게이트 전극100
104 : 게이트 배선 106 : 게이트 패드 104: gate wiring 106: gate pad
122 : 액티브층 126 : 버퍼금속122: active layer 126: buffer metal
136 : 소스 전극 138 : 드레인 전극136: source electrode 138: drain electrode
140 : 화소 전극 142 : 게이트 패드 전극140: pixel electrode 142: gate pad electrode
146 : 데이터 배선 148 : 데이터 패드146
본 발명은 액정표시장치(LCD)에 관한 것으로 특히, 새로운 4마스크 공정을 적용한 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display (LCD), and more particularly, to an array substrate for a liquid crystal display device applying a new four mask process and a method of manufacturing the same.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. Generally, the driving principle of a liquid crystal display device utilizes the optical anisotropy and polarization properties of a liquid crystal.
상기 액정은 가늘고 긴 형상을 가지며, 분자의 배열에 방향성을 가지고 있는 동시에, 인위적으로 액정에 전기장을 인가하면 상기 분자배열의 방향을 제어할 수 있다.The liquid crystal has an elongated shape, has directivity in the arrangement of molecules, and can control the direction of the molecular arrangement by applying an electric field to the liquid crystal artificially.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상을 표현하게 된다.Accordingly, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal by optical anisotropy to express an image.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.The liquid crystal display includes a color filter substrate (upper substrate) on which a common electrode is formed, an array substrate (lower substrate) on which a pixel electrode is formed, and a liquid crystal filled between upper and lower substrates. The liquid crystal is driven by an electric field applied up and down by the pixel electrode, so that the characteristics such as transmittance and aperture ratio are excellent.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. Currently, an active matrix liquid crystal display (AM-LCD: Active Matrix LCD) in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner is attracting the most attention because of its excellent resolution and video performance.
이하, 도 1을 참조하여 전술한 액정표시장치의 구성을 설명한다.Hereinafter, the configuration of the above-described liquid crystal display device will be described with reference to FIG. 1.
도 1은 액정표시장치를 확대하여 개략적으로 도시한 사시도이다.1 is a perspective view schematically illustrating an enlarged view of a liquid crystal display device.
도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,7b,7c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.As illustrated, the
상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일 측과 평행하지 않은 타 측을 지나 연장 형성된 데이터 배선(26)이 구성된다.A plurality of pixel regions P are defined in the
이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터(T)가 구성된다.Due to this configuration, the pixel region P becomes an area defined by the
상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고, 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 형성한다.The pixel region P includes a
전술한 바와 같이 구성된 액정표시장치용 어레이기판은, 대략 5~6 마스크 공정을 거쳐 제작되며 이를 간략히 소개하면 아래와 같다.The array substrate for a liquid crystal display device configured as described above is manufactured through a process of about 5 to 6 masks and briefly introduced as follows.
아래 공정은 5 마스크 공정을 예를 들어 설명한 것이며, 마스크 공정만을 나열한 것이다.The following process is described using the 5 mask process as an example, and lists only the mask process.
제 1 마스크 공정 : 게이트 전극과 게이트 배선(및 게이트 패드) 형성공정.1st mask process: The process of forming a gate electrode and a gate wiring (and gate pad).
제 2 마스크 공정 : 게이트 전극 상부의 액티브층 및 오믹 콘택층 형성공정.Second mask process: forming an active layer and an ohmic contact layer on the gate electrode.
제 3 마스크 공정 : 데이터 배선( 및 데이터 패드)과 소스 전극과 드레인 전극 형성공정.Third mask process: forming a data wiring (and data pad), a source electrode and a drain electrode.
제 4 마스크 공정 : 기판의 전면에 보호막을 형성하고, 상기 드레인 전극을 노출하는 콘택홀을 형성하는 공정.4th mask process: The process of forming a contact film which forms a protective film in the whole surface of a board | substrate and exposes the said drain electrode.
제 5 마스크 공정 : 상기 콘택홀을 통해 접촉하는 화소 전극을 형성하는 공정.Fifth mask process: forming a pixel electrode contacting through the contact hole;
이상과 같은 5 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다. An array substrate for a liquid crystal display device can be produced by the above five mask processes.
이와 같이 다수의 공정을 통해 어레이 기판이 제작되기 때문에, 공정이 많을수록 불량이 발생할 확률이 커지게 되어 생산수율이 저하되는 문제가 있고, 공정시간 증가와 공정비용 상승으로 제품의 경쟁력이 약화되는 문제가 있다.Since the array substrate is manufactured through a plurality of processes as described above, the more the number of processes, the greater the probability of defects, and thus the production yield is lowered, and the problem of product competitiveness being weakened due to increased process time and increased process cost. have.
이러한 문제를 해결하기 위한 방법으로 4 마스크 공정이 제안되었다.As a method for solving this problem, a four mask process has been proposed.
도 2는 종래의 4 마스크 공정으로 제작한 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.2 is an enlarged plan view of a part of an array substrate for a liquid crystal display device manufactured by a conventional four mask process.
도시한 바와 같이, 어레이 기판은 절연 기판(60)상에 일 방향으로 연장된 게이트 배선(62)과, 이와는 교차하여 화소 영역(P)을 정의하는 데이터 배선(98)을 포함한다.As shown, the array substrate includes a
상기 게이트 배선(62)의 일 끝단에 게이트 패드(64)가 구성되고, 상기 데이터 배선(98)의 일 끝단에는 데이터 패드(99)가 구성된다.A
상기 게이트 패드(64)와 데이터 패드(99)의 상부에는 각각 이들과 접촉하는 투명한 게이트 패드 전극(GP)과 데이터 패드 전극(DP)이 구성된다.On the
상기 게이트 배선(62)과 데이터 배선(98)의 교차지점에는 상기 게이트 배선(62)과 접촉하는 게이트 전극(64)과, 게이트 전극(64)의 상부에 위치한 제 1 반도체층(90a)과, 제 1 반도체층(90a)의 상부에 이격되어 위치하고 상기 데이터 배선(82)과 연결된 소스 전극(94)과, 이와는 이격된 드레인 전극(96)을 포함하는 박막트랜지스터(T)가 구성된다.At the intersection of the
상기 화소 영역(P)에는 상기 드레인 전극(96)과 접촉하는 투명한 화소 전극(PXL)이 구성된다.The pixel region P includes a transparent pixel electrode PXL in contact with the
이때, 상기 게이트 배선(62)의 일부 상부에 상기 화소 전극(PXL)과 접촉하게 되는 섬형상의 금속층(86)을 형성함으로써, 상기 게이트 배선(62)의 일부를 제 1 전극으로 하고 상기 섬형상의 금속층(86)을 제 2 전극으로 하고, 상기 두 전극 사이에 위치한 게이트 절연막(미도시)을 유전체로 한 스토리지 캐패시터(Cst)가 형성된다. At this time, by forming an island-
상기 데이터 배선(98)의 하부에는 상기 제 1 반도체층(90a)에서 연장된 제 2 반도체층(90b)이 구성되고, 상기 섬형상의 금속층(86)하부에는 제 3 반도체층(90c)이 형성된다.A
이때, 종래에 따른 범용적인 4 마스크 공정으로 제작된 어레이기판은, 상기소스 및 드레인 전극(94,96)및 데이터 배선(98)의 주변으로 하부의 액티브층(비정질 실리콘층, 92a,70)이 연장된 형태로 구성된다.At this time, the array substrate fabricated by a conventional four-mask process, the lower active layer (amorphous silicon layer, 92a, 70) around the source and
상기 순수 비정질 실리콘층(70)은 빛에 노출되어 광전류가 발생하게 되며, 이와 같이 발생한 광 누설전류(photo- leakage current)로 인해 인접한 화소전극(PXL)과 커플링(coupling)현상이 발생하여, 액정패널의 화면에 웨이비 노이즈(wavy noise)가 발생하는 문제가 있다.The pure
이하, 도 3을 참조하여 이에 대해 상세히 설명한다.Hereinafter, this will be described in detail with reference to FIG. 3.
도 3은 도 2의 Ⅱ-Ⅱ와 Ⅴ-Ⅴ를 따라 절단한 단면도이다.3 is a cross-sectional view taken along lines II-II and V-V of FIG. 2.
도시한 바와 같이, 종래의 4마스크 공정으로 박막트랜지스터 어레이기판(60)을 제작하게 되면, 소스 및 드레인 전극(94,96)과 데이터 배선(98)의 하부에 제 1 반도체층(90a)과 제 2 반도체층(90b)이 구성된다.As shown in the drawing, when the thin film
상기 제 1 및 제 2 반도체층(90a,90b)은 순수 비정질 실리콘층(a-Si:H layer)과 불순물이 포함된 비정질 실리콘층(n+a-Si:H)으로 적층되어 구성되며 특히, 상기 제 1 반도체층(90a)을 구성하는 순수 비정질 실리콘층은 액티브층(active layer, 92a)이라 하고 상부의 불순물 비정질 실리콘층은 오믹 콘택층(ohmic contact layer, 92b)이라 한다.The first and second semiconductor layers 90a and 90b are formed by laminating a pure amorphous silicon layer (a-Si: H layer) and an amorphous silicon layer (n + a-Si: H) containing impurities. The pure amorphous silicon layer constituting the
상기 데이터 배선(98)의 하부에 위치하면서 상기 데이터 배선(98)의 양측으로 돌출된 제 2 반도체층(90b)의 순수 비정질 실리콘층(70)은 하부의 광원(미도시)에 노출되어 광전류가 발생하게 된다. The pure
이때, 하부의 광원에 의한 미세한 깜빡임으로 인해, 상기 순수 비정질실리콘층(70)은 미세하게 반응하여 활성화와 비활성화 상태가 반복되며, 이로 인한 광전류의 변화가 발생하게 된다.At this time, due to the minute flicker by the light source of the lower, the pure
이와 같은 전류 성분은 이웃하는 화소 전극(PXL)을 흐르는 신호와 함께 커플링(coupling)되어 화소전극(PXL)에 위치한 액정(미도시)의 움직임을 왜곡하게 된다.Such a current component is coupled with a signal flowing through the neighboring pixel electrode PXL to distort the movement of a liquid crystal (not shown) positioned in the pixel electrode PXL.
이로 인해, 액정패널의 화면에는 물결무늬의 가는 선이 나타나는 웨이비 노이즈(wavy noise)가 발생하게 된다.As a result, wavy noise in which thin wavy lines appear on the screen of the liquid crystal panel is generated.
특히, 상기 박막트랜지스터(T)의 액티브층(92a)에서 발생하는 광전류는 누설전류로 작용하여 박막트랜지스터의 동작불량을 유발하는 문제가 있다.In particular, the photocurrent generated in the
한편, 상기 데이터 배선(98)하부의 순수비정질 실리콘층(70)은 데이터 배선(98)의 양측으로 각각 약 1.7㎛정도 돌출된 상태이다.On the other hand, the pure
일반적으로 상기 데이터 배선(98)과 화소 전극(PXL)은 얼라인 오차를 감안하여 4.75㎛정도의 이격거리를 두고 패턴하는데 이때, 상기 돌출부분을 감안하여 상기 데이터 배선(98)과 화소 전극(PXL)의 이격거리(D)는 6.45㎛가 된다.In general, the
즉, 데이터 배선(98)의 일 측으로 돌출된 부분의 길이만큼 화소전극(PXL)이 멀게 패턴되었고 이와 동시에, 이 부분의 빛샘을 가려주는 블랙매트릭스(BM)의 폭(W1) 또한 넓어지게 되어 개구영역이 잠식되는 문제가 있다.That is, the pixel electrode PXL is patterned as long as the length of the portion protruding to one side of the
전술한 바와 같이, 웨이비 노이즈(wavy noise)가 발생하는 데이터 배선(98)그 하부의 제 2 반도체층(90b)의 형태는 종래의 범용적인 4마스크 공정에 의해 필연적으로 발생하게 되는 것이며 이하, 이해를 돕기 위해 종래에 따른 4 마스크 공정을 설명한다.As described above, the shape of the
이하, 공정도면을 참조하여 종래에 따른 4 마스크 공정으로 어레이기판을 제 작하는 방법을 설명한다.Hereinafter, a method of manufacturing an array substrate by a four mask process according to the related art will be described with reference to the process drawings.
도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 따라 절단하여, 종래의 4마스크 공정순서에 따라 도시한 공정 단면도이다.4A to 4G, 5A to 5G, and 6A to 6G are cross-sectional views taken along the II-II, III-III, IV-IV of FIG. 2 and shown in a conventional four mask process sequence. .
도 4a와 도 5a와 도 6a는 제 1 마스크 공정을 나타낸 도면이다.4A, 5A, and 6A illustrate a first mask process.
도 4a와 도 5a와 도 6a에 도시한 바와 같이, 기판(60)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.4A, 5A, and 6A, a pixel region P, a gate region G, a data region D, and a storage region C including a switching region S on a
이때, 상기 스토리지 영역(C)은 게이트 영역(G)의 일부에 정의된다.In this case, the storage area C is defined in a part of the gate area G.
상기 다수의 영역(S,P,G,D,C)이 정의된 기판(60)상에 일방향으로 연장되고, 일 끝단에 게이트 패드(66)를 포함하는 게이트 배선(62)과, 상기 게이트 배선(62)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(64)을 형성한다.A plurality of regions (S, P, G, D, C) extending in one direction on a defined substrate (60), including gate pads (66) at one end thereof, and the gate lines A
이때, 상기 게이트 패드 및 게이트 배선(66,62)과 게이트 전극(64)은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.In this case, the gate pad and the
다음으로, 도 4b 내지 도 4e와 도 5b 내지 도 5e와 도 6b 내지 도 6e는 제 2 마스크 공정을 나타낸 도면이다.Next, FIGS. 4B to 4E, 5B to 5E, and 6B to 6E illustrate a second mask process.
도 4b와 도 5b와 도 6b에 도시한 바와 같이, 상기 게이트 전극(64)과 게이트 패드(66)를 포함하는 게이트 배선(62)이 형성된 기판(60)의 전면에 게이트 절연 막(68)과, 순수 비정질 실리콘층(a-Si:H, 70)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 72)과 도전성 금속층(74)을 형성한다.As shown in FIGS. 4B, 5B, and 6B, the
상기 게이트 절연막(68)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(74)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.The
다음으로, 상기 도전성 금속층(74)이 형성된 기판(60)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(76)을 형성한다.Next, a photoresist is coated on the entire surface of the
다음으로, 상기 감광층(76)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.Next, a mask M including the transmissive part B1, the blocking part B2, and the transflective part B3 is positioned on the spaced upper portion of the
이때, 상기 반투과부(B3)는 마스크(M)에 슬릿(slit)형상 또는 반투명막을 형성하여, 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층을 불완전 노광할 수 있도록 하는 기능을 한다.In this case, the transflective portion B3 forms a slit shape or a translucent film on the mask M, thereby lowering the intensity of light or lowering the amount of light transmitted, thereby incompletely exposing the photosensitive layer.
또한, 상기 차단부(B2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(B1)는 빛을 투과시켜 빛에 의해 감광층(76)이 완전한 화학적 변화 즉, 완전 노광되도록 하는 기능을 한다.In addition, the blocking unit B2 functions to completely block light, and the transmitting unit B1 transmits light so that the
한편, 상기 스위칭 영역(S)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 스토리지 영역(C)에는 차단부(B2)가 위치하도록 하고, 상기 게이트 영역(G)과 교차하는 방향인 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 한다.Meanwhile, the transflective portion B3 and the cutoff portion B2 are positioned at both sides of the transflective portion B3 in the switching region S, and the cutoff portion B2 is positioned at the storage region C. The blocking part B2 is positioned in the data area D that crosses the gate area G.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(76)을 노광하고 현상하는 공정을 진행한다.Next, light is irradiated to the upper portion of the mask M, and a process of exposing and developing the lower
도 4c와 도 5c와 도 6c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)과 스토리지 영역(C)의 상부에 패턴된 제 1 내지 제 3 감광층(78a,78b,78c)을 형성한다.As shown in FIGS. 4C, 5C, and 6C, the first to third
다음으로, 상기 제 1 내지 제 3 감광층(78a,78b,78c)의 주변으로 노출된 상기 금속층(74)과 그 하부의 불순물 비정질 실리콘층(72)과, 순수 비정질 실리콘층(70)을 제거하는 공정을 진행한다.Next, the
이때, 상기 금속층(74)의 종류에 따라 금속층과 그 하부층(72,70)이 동시에 제거될 수도 있고, 상기 금속층을 먼저 식각한 후 건식식각 공정을 통해 하부의 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)을 제거하는 공정을 진행한다. In this case, depending on the type of the
도 4d와 도 5d와 도 6d에 도시한 바와 같이, 전술한 제거공정을 완료하게 되면, 상기 제 1 내지 제 3 감광층(78a,78b,78c)의 하부에 제 1 금속패턴(80)과, 제 1 금속패턴(80)에서 화소영역(P)의 일 측을 따라 연장된 제 2 금속패턴(82)과, 상기 스토리지 영역(C)에 대응하여 아일랜드 형상의 제 3 금속패턴(86)이 형성된다.As shown in FIGS. 4D, 5D, and 6D, when the above-described removal process is completed, the
이때, 제 1 내지 제 3 금속패턴(80,82,86)의 하부에 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)이 존재하며, 편의상 상기 제 1 금 속패턴(80)의 하부에 구성된 것은 제 1 반도체 패턴(90a), 상기 제 2 금속패턴(82)의 하부에 구성된 것은 제 2 반도체 패턴(90b), 상기 제 3 금속패턴(86)의 하부에 구성된 것은 제 3 반도체 패턴(90c)이라 칭한다. In this case, a pure
다음으로, 상기 제 1 감광층(78a)중, 상기 게이트 전극(64)의 중심에 대응하여 높이가 낮은 부분을 제거하여 하부의 금속패턴(80)을 노출하기 위한 애싱 공정(ashing process)을 진행한다.Next, an ashing process for exposing the
결과적으로 도시한 바와 같이, 상기 게이트 전극(64)의 중심에 대응하는 제 1 금속패턴(80)의 일부가 노출되며 이때, 상기 제 1 내지 제 3 감광패턴(78a,78b,78c)의 주변으로 제 1 내지 제 3 금속패턴(80,84,86)의 일부가 동시에 노출된다.As a result, as shown in the figure, a part of the
상기 애싱 공정을 진행한 후, 상기 제 1 금속패턴(86)의 노출된 부분과 그 하부의 불순물 비정질 실리콘층(72)을 제거하는 공정을 진행한다.After the ashing process, a process of removing the exposed portion of the
도 4e와 도 5e와 도 6e에 도시한 바와 같이, 상기 제거공정을 완료하면, 상기 게이트 전극(64)의 상부에 위치한 제 1 반도체 패턴(90a)중 하부층(순수 비정질 실리콘층)은 액티브층(92a)으로서 기능하게 되고, 상기 액티브층(92a)의 상부에서 일부가 제거되어 이격된 상부층은 오믹 콘택층(92b)의 기능을 하게 된다.As shown in FIGS. 4E, 5E, and 6E, when the removal process is completed, the lower layer (pure amorphous silicon layer) of the
이때, 상기 액티브층(92a) 상부의 오믹 콘택층(92b)을 제거하면서, 하부의 액티브층(92a)을 과식각하여 액티브층의 표면(액티브채널,active channel)에 불순물이 남아 있지 않도록 한다.At this time, the
한편, 상기 오믹 콘택층(92b)의 상부에 위치하여 나누어진 금속패턴은 각각 소스 전극(94)와 드레인 전극(96)이라 칭한다.On the other hand, the metal pattern divided above the
이때, 상기 소스 전극(94)과 접촉하는 제 2 금속패턴(도 5c의 82)은 데이터 배선(98)이라 하고, 상기 데이터 배선(98)의 일 끝단은 데이터 패드(99)라 칭한다.In this case, the second metal pattern (82 of FIG. 5C) in contact with the
또한, 상기 스토리지 영역(C)에 대응하여 형성된 아일랜드 형상의 제 3 금속패턴(86)은 그 하부의 게이트 배선(62)과 함께 스토리지 전극(storage electrode)의 기능을 하게 된다.In addition, the island-shaped
즉, 게이트 배선(62)은 스토리지 제 1 전극의 기능을 하게 되고, 상부의 제 3 금속패턴(86)은 스토리지 제 2 전극의 기능을 하게 된다. 따라서, 상기 스토리지 제 1 전극과 그 상부의 게이트 절연막(68)과 제 3 반도체 패턴(90c)과 그 상부의 스토리지 제 2 전극(86)은 보조 용량부인 스토리지 캐패시터(Cst)를 구성한다.That is, the
다음으로, 상기 잔류한 감광층(78a,78b,78c)을 제거하는 공정을 진행함으로써, 제 2 마스크 공정을 완료할 수 있다.Next, the second mask process may be completed by performing a process of removing the remaining
도 4f와 도 5f와 도6f는 제 3 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(94,96)과 데이터 패드(99)를 포함하는 데이터 배선(98)과, 스토리지 캐패시터(Cst)가 구성된 기판(60)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(PAS)을 형성한다.4F, 5F, and 6F illustrate a third mask process, in which a
연속하여, 상기 보호막(PAS)을 패턴하여 드레인 전극(96)의 일부를 노출하는 드레인 콘택홀(CH1)과, 상기 섬형상의 제 3 금속패턴(86)을 노출하는 스토리지 콘택홀(CH2)과, 상기 게이트 패드(66)의 일부를 노출하는 게이트 패드 콘택홀(CH3)과 상기 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀(CH4)을 형성한다.A drain contact hole CH1 exposing a portion of the
도 4g와 도 5g와 도 6g는 제 4 마스크 공정을 나타낸 도면으로, 상기 보호막(PAS)이 형성된 기판(60)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(96)과 섬형상의 제 3 금속패턴(86)과 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(PXL)을 형성한다. 동시에, 상기 게이트 패드(66)와 접촉하는 게이트 패드 전극(GP)과 상기 데이터 패드(99)와 접촉하는 데이터 패드 전극(DP)을 형성한다.4G, 5G, and 6G illustrate a fourth mask process, wherein indium tin oxide (ITO) and indium zinc oxide (IZO) are formed on the entire surface of the
전술한 공정을 통해 종래에 따른 4마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, an array substrate for a liquid crystal display device can be manufactured by a conventional four mask process.
종래의 4 마스크 공정은 기존의 5 마스크 공정에 비해 획기적이라 할 만큼 생산비용을 낮추는 효과 및 공정시간을 단축하는 효과가 있었고, 공정이 단축됨으로써 그 만큼 불량발생 확률 또한 감소하는 결과를 얻고 있다.Conventional four-mask process has the effect of lowering the production cost and shortening the process time as a breakthrough compared to the conventional five-mask process, and as a result of the process shortens the probability of failure is also reduced.
그러나, 앞서 언급한 바와 같이, 종래의 4 마스크 공정으로 제작된 박막트랜지스터 어레이기판의 구조를 보면, 데이터 배선의 양측에 반도체층이 확장된 형태이기 때문에 이로 인해 화면에 웨이비 노이즈(wavy noise)가 발생하는 문제가 있고 상기 확장된 반도체층으로 인해 개구율이 저하되는 문제가 있다.However, as mentioned above, in the structure of the thin film transistor array substrate fabricated by the conventional four-mask process, since the semiconductor layer is extended on both sides of the data wiring, this results in wavy noise on the screen. There is a problem that occurs and there is a problem that the opening ratio is lowered due to the expanded semiconductor layer.
또한, 박막트랜지스터의 액티브층에는 광 누설전류가 발생할 수 있기 때문 에 박막트랜지스터 동작불량을 유발할 수 있는 문제가 있다.In addition, since the light leakage current may occur in the active layer of the thin film transistor, there is a problem that may cause a malfunction of the thin film transistor.
본 발명은 전술한 문제를 해결하기 위한 것으로, 웨이비 노이즈(wavy noise)가 발생하지 않아 고화질을 구현하는 액정패널을 제작하는 것을 제 1 목적으로 하고, 개구영역 확대를 통한 고휘도 구현을 제 2 목적으로 하고, 박막트랜지스터에 광 누설전류가 발생하지 않도록 하는 것을 제 3 목적으로 한다.Disclosure of Invention The present invention has been made to solve the above-described problem, and a first object of the present invention is to manufacture a liquid crystal panel that realizes high quality without generating wavy noise, and a second object of realizing high brightness through enlargement of an opening area. The third object is to prevent light leakage current from occurring in the thin film transistor.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 화소영역과, 스위칭 영역과, 게이트 영역과, 데이터 영역이 정의된 기판과; 상기 데이터 영역에 위치하고, 일 끝단에 투명한 데이터 패드를 포함하고 투명 금속층과 이보다 작은 폭의 불투명 금속층이 적층된 데이터 배선과; 상기 스위칭 영역에 위치하고, 게이트 전극과 절연막과 액티브층과 이격된 오믹 콘택층 및 버퍼 금속과, 상기 버퍼 금속과 각각 접촉하면서 상기 데이터 배선에 연장된 투명한 소스 전극과 이와 이격된 드레인 전극을 포함하는 박막트랜지스터와; 상기 게이트 영역에 위치하고, 일 끝단에 투명한 패드전극과 이와 접촉하는 게이트 패드를 포함하는 게이트 배선과; 상기 화소 영역에 위치한 투명한 화소 전극을 포함한다.According to an aspect of the present invention, an array substrate for a liquid crystal display device includes: a substrate in which a pixel region, a switching region, a gate region, and a data region are defined; A data line positioned in the data area and including a transparent data pad at one end and having a transparent metal layer and an opaque metal layer having a smaller width; A thin film disposed in the switching region and including an ohmic contact layer and a buffer metal spaced apart from the gate electrode, the insulating film, and the active layer, and a transparent source electrode extending to the data line while being in contact with the buffer metal, respectively; A transistor; A gate wiring positioned in the gate region and including a transparent pad electrode at one end thereof and a gate pad in contact with the gate pad; And a transparent pixel electrode positioned in the pixel area.
소스 전극은 "U"자 형상이고, 상기 드레인 전극은 상기 소스 전극의 내부에서 이와 이격된 형상으로 구성된 것을 특징으로 한다.The source electrode may have a “U” shape, and the drain electrode may be configured to be spaced apart from the inside of the source electrode.
상기 소스 및 드레인 전극과 게이트 패드 전극과 데이터 패드 전극과, 화소 전극은 인듐-틴-옥사이드(ITO)로 구성된 것을 특징으로 한다.The source and drain electrodes, the gate pad electrode, the data pad electrode, and the pixel electrode may be formed of indium tin oxide (ITO).
상기 액티브층은 상기 게이트 전극의 상부에 섬형상으로 구성된 것을 특징으로 한다.The active layer is formed in an island shape on top of the gate electrode.
상기 게이트 배선의 일부 상부로 상기 화소 전극을 연장 구성하여, 게이트 배선을 제 1 전극으로 하고 상기 화소 전극의 연장된 부분을 제 2 전극으로 하여 형성된 스토리지 캐패시터를 더욱 포함하는 것을 특징으로 한다.And further comprising a storage capacitor formed by extending the pixel electrode over a portion of the gate wiring, and using the gate wiring as the first electrode and the extended portion of the pixel electrode as the second electrode.
상기 소스 전극은 상기 데이터 배선의 하부 투명 금속층(전극층)과 일체로 구성된 것을 특징으로 한다.The source electrode may be integrated with the lower transparent metal layer (electrode layer) of the data line.
본 발명의 특징에 따른 액정표시장치용 어레이기판의 제조방법은 기판에 화소 영역과 스위치 영역과 게이트 영역과 데이터 영역을 정의하는 단계와; 상기 스위칭 영역에 게이트 전극과, 상기 게이트 영역에 일 끝단에 게이트패드를 포함하는 게이트 배선을 형성하는 제 1 마스크 공정 단계와; 상기 게이트 전극의 상부에 액티브층과 식각 방지막과 오믹 콘택층과 버퍼금속을 형성하고, 상기 게이트 패드를 노출하는 제 2 마스크 공정 단계와; 상기 버퍼 금속과 상기 데이터 배선과 동시에 접촉하는 투명한 소스전극과 이와 이격된 드레인 전극과, 상기 드레인 전극에서 상기 화소 영역으로 연장된 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 영역에 일 끝단에 데이터 패드를 포함하는 데이터 배선을 형성하고, 상기 버퍼 금속과 하부의 오믹 콘택층을 이격하여 형성하는 제 3 마스크 공정 단계와; 상기 기판의 전면에 형성되고, 상기 게이트 패드 전극과 상기 데이터 패드를 노출하는 제 2 절연막(보호막)을 형성하는 제 4 마스크 공정 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method comprising: defining a pixel region, a switch region, a gate region, and a data region on a substrate; Forming a gate wiring including a gate electrode in the switching region and a gate pad at one end of the gate region; Forming a active layer, an etch stop layer, an ohmic contact layer, a buffer metal on the gate electrode, and exposing the gate pad; A transparent source electrode in contact with the buffer metal and the data line at the same time; a drain electrode spaced apart therefrom; a pixel electrode extending from the drain electrode to the pixel region; a gate pad electrode in contact with the gate pad; and the data region. Forming a data line including a data pad at one end of the at least one end, and forming a space between the buffer metal and an underlying ohmic contact layer; Forming a second insulating film (protective film) formed on the entire surface of the substrate and exposing the gate pad electrode and the data pad.
제 2 마스크 공정 단계는, 상기 게이트 전극과 게이트 배선과 게이트 패드가 형성된 기판의 전면에 제 1 절연막과, 비정질 실리콘층과, 불순물 비정질 실리콘층과, 도전성 금속층과 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에 투과부와 차단부와 반과부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 게이트 패드에 대응하는 도전성 금속층을 노출하고, 상기 스위칭 영역을 제외한 영역은 낮은 높이로 패턴된 감광패턴을 형성하는 단계와; 상기 노출된 도전성 금속층과 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 식각하여 하부의 게이트 패드를 노출하는 단계와; 상기 스위칭 영역을 제외한 그 외의 낮은 높이로 형성된 감광패턴을 제거하여, 하부의 도전성 금속층을 노출하고, 상기 노출된 도전성 금속층과 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 제거하여, 상기 스위칭 영역에 게이트 전극과 제 1 절연막과 액티브층(순수 비정질 실리콘층)과 오믹 콘택층과 버퍼금속(패턴된 제 2 금속층)을 형성하는 단계를 포함한다.The second mask process may include: laminating a first insulating film, an amorphous silicon layer, an impurity amorphous silicon layer, a conductive metal layer, and a photosensitive layer on an entire surface of the substrate on which the gate electrode, the gate wiring, and the gate pad are formed; Placing a mask comprising a transmissive part, a blocking part, and a half over part spaced apart from the upper part of the photosensitive layer, and irradiating light to the upper part of the mask to expose a lower photosensitive layer; Developing the exposed photosensitive layer to expose a conductive metal layer corresponding to the gate pad, and forming a photosensitive pattern patterned at a low height in a region except the switching region; Etching the exposed conductive metal layer, the lower impurity amorphous silicon layer, the pure amorphous silicon layer, and the first insulating layer to expose a lower gate pad; By removing the photosensitive pattern formed to a lower height other than the switching region, to expose the lower conductive metal layer, and to remove the exposed conductive metal layer, the impurity amorphous silicon layer, the pure amorphous silicon layer and the first insulating film below And forming a gate electrode, a first insulating layer, an active layer (pure amorphous silicon layer), an ohmic contact layer, and a buffer metal (patterned second metal layer) in the switching region.
상기 마스크는, 상기 스위칭 영역에 대응하여 차단부를 중심으로 양측에 반투과부가 위치하고, 상기 게이트 패드에 대응하여 투과부가 위치하고 그 외의 영역에 반투과부가 위치하도록 구성한 것을 특징으로 한다.The mask may be configured such that the transflective portions are positioned at both sides of the blocking portion corresponding to the switching region, the transmissive portion is positioned corresponding to the gate pad, and the transflective portion is positioned at the other region.
상기 도전성 금속층은 몰리브덴(Mo)인 것을 특징으로 한다.The conductive metal layer is characterized in that the molybdenum (Mo).
상기 제 3 마스크 공정 단계는, 상기 버퍼금속이 형성되고, 상기 게이트 패드가 노출된 기판의 전면에 투명도전성 금속층과 불투명한 도전성 금속층을 적층 형성하는 단계와; 상기 불투명한 도전성 금속층의 상부에 감광층을 형성하고, 상기 감광층의 이격된 상부에 투과부와 차단부와 반투과부 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 스위칭 영역에 대응하여 낮은 높이로 이격된 제 1 감광패턴과, 상기 화소 영역에 낮은 높이로 패턴된 제 2 감광패턴과, 상기 게이트 패드의 상부에 위치하여 낮은 높이로 패턴된 제 3 감광패턴과, 상기 데이터 영역에 위치하고 일 끝단이 낮은 높이로 패턴된 단차진 제 4 감광패턴을 형성하는 단계와; 상기 제 1 내지 제 4 감광패턴 사이로 노출된 하부의 불투명한 도전성 금속층과 투명한 도전성 금속층을 식각하여, 상기 스위칭 영역에 이격된 소스전극과 드레인 전극과, 상기 화소 영역에 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 영역에 일 끝단에 데이터 패드를 포함하는 데이터 배선을 형성하는 단계와; 상기 낮은 높이로 패턴된 감광패턴을 완전히 제거하는 애싱공정을 진행하여, 상기 소스 및 드레인 전극과 화소 전극과, 상기 게이트 패드 전극과, 상기 데이터 패드를 노출하는 단계와; 상기 소스 전극과 드레인 전극과, 상기 게이트 패드 전극과, 상기 데이터 패드를 구성하는 상부의 불투명한 도전성 금속층을 제거하여, 하부의 투명한 도전성 금속층만을 남기는 단계와; 상기 투명한 소스 전극과 드레인 전극의 이격된 사이로 노출된 버퍼금속과 하부의 오믹 콘택층을 제거하여, 하부의 액티브층을 노출하는 단계를 포함한다.The third mask process may include forming a transparent conductive metal layer and an opaque conductive metal layer on the entire surface of the substrate on which the buffer metal is formed and the gate pad is exposed; A photosensitive layer is formed on the opaque conductive metal layer, and a mask including a transmissive part, a blocking part, and a semi-transmissive part is disposed on the spaced upper part of the photosensitive layer, and the lower photosensitive layer is exposed by irradiating light to the upper part of the mask. Making a step; Developing the exposed photosensitive layer, a first photosensitive pattern spaced at a low height corresponding to the switching region, a second photosensitive pattern patterned at a low height in the pixel region, and positioned at an upper portion of the gate pad Forming a third photosensitive pattern patterned in height and a stepped fourth photosensitive pattern positioned in the data area and patterned at one end at a low height; Etching the lower opaque conductive metal layer and the transparent conductive metal layer exposed between the first to fourth photosensitive patterns to form a source electrode and a drain electrode spaced apart from the switching region, a pixel electrode in the pixel region, a gate pad, Forming a data line including a gate pad electrode in contact and a data pad at one end of the data region; An ashing process of completely removing the photosensitive pattern patterned to a low height to expose the source and drain electrodes, the pixel electrode, the gate pad electrode, and the data pad; Removing the source and drain electrodes, the gate pad electrode, and the upper opaque conductive metal layer constituting the data pad to leave only a lower transparent conductive metal layer; Removing the exposed buffer metal and the underlying ohmic contact layer between the transparent source electrode and the drain electrode, and exposing the underlying active layer.
본 발명의 다른 특징에 따른 상기 제 3 마스크 공정 단계는, 상기 버퍼금속이 형성되고, 상기 게이트 패드가 노출된 기판의 전면에 투명도전성 금속층과 불투명한 도전성 금속층을 적층 형성하는 단계와; 상기 불투명한 도전성 금속층의 상부에 감광층을 형성하고, 상기 감광층의 이격된 상부에 투과부와 차단부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 스위칭 영역과 게이트 패드와 데이터 영역에 대응하여 감광패턴을 형성하는 단계와; 상기 감광패턴 사이로 노출된 하부의 불투명한 도전성 금속층과 투명한 도전성 금속층을 식각하여, 상기 스위칭 영역에 이격된 소스전극과 드레인 전극과, 상기 화소 영역에 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 영역에 일 끝단에 데이터 패드를 포함하는 데이터 배선을 형성하는 단계와; 식각용액을 이용한 과식각 공정으로, 상기 소스 전극과 드레인 전극 상부의 불투명한 금속층만을 제거하여, 투명한 소스 전극과 드레인 전극으로 형성하는 단계를 포함한다.According to another aspect of the present disclosure, the third mask process may include forming a transparent conductive metal layer and an opaque conductive metal layer on the entire surface of the substrate on which the buffer metal is formed and the gate pad is exposed; Forming a photosensitive layer on the opaque conductive metal layer, placing a mask including a transmissive part and a blocking part on a spaced upper part of the photosensitive layer, and exposing a lower photosensitive layer by irradiating light to the upper part of the mask; ; Developing the exposed photosensitive layer to form a photosensitive pattern corresponding to the switching region, the gate pad, and the data region; A lower opaque conductive metal layer and a transparent conductive metal layer exposed between the photosensitive patterns are etched to form a source electrode and a drain electrode spaced apart from the switching region, a pixel electrode in the pixel region, and a gate pad electrode in contact with the gate pad. And forming a data line at one end of the data area, the data line including a data pad; An over-etching process using an etching solution includes removing only the opaque metal layer on the source electrode and the drain electrode to form a transparent source electrode and a drain electrode.
상기 소스 전극과 드레인 전극의 폭은 상기 데이터 배선폭 보다 작으며, 과식각 공정으로 식각이 가능한 크기인 것을 특징으로 한다.The width of the source electrode and the drain electrode is smaller than the width of the data line, and the size of the source electrode and the drain electrode may be etched by an overetch process.
본 발명의 특징에 따른 횡전계 방식 액정표시장치용 어레이기판은 화소 영역과, 스위칭 영역과, 게이트 영역과, 데이터 영역이 정의된 기판과; 상기 스위칭 영역에 위치하고, 게이트 전극과 절연막과 액티브층과 이격된 오믹 콘택층 및 버퍼 금속과, 상기 버퍼 금속과 각각 접촉하는 투명한 소스 전극과 드레인 전극으로 구성된 박막트랜지스터와; 상기 데이터 영역에 구성되고, 일 끝단에 투명한 데이터 패드를 포함하는 데이터 배선과; 상기 게이트 영역에 구성되고, 일 끝단에 게이트 패드를 포함하는 게이트 배선과, 상기 게이트 배선과 접촉하고 투명 금속층과 불투명 금속층이 적층된 게이트 패드 전극과; 상기 화소 영역에 수직바 형태로 구성된 다수의 화소 전극과 이와 이격된 다수의 공통전극과, 상기 기판의 전면을 덮고, 상기 게이트 패드 전극과 상기 데이터 패드 전극을 노출하는 보호막을 포함한다.According to an aspect of the present invention, an array substrate for a transverse electric field type liquid crystal display device includes: a substrate in which a pixel region, a switching region, a gate region, and a data region are defined; A thin film transistor positioned in the switching region, the ohmic contact layer and the buffer metal spaced apart from the gate electrode, the insulating film, and the active layer, and a transparent source electrode and a drain electrode respectively contacting the buffer metal; A data line formed in the data area and including a data pad transparent at one end thereof; A gate line electrode formed in the gate region, the gate line including a gate pad at one end thereof, a gate pad electrode in contact with the gate line, and having a transparent metal layer and an opaque metal layer stacked thereon; The pixel region may include a plurality of pixel electrodes formed in a vertical bar shape, a plurality of common electrodes spaced apart from each other, and a passivation layer covering an entire surface of the substrate and exposing the gate pad electrode and the data pad electrode.
상기 액티브층은 상기 게이트 전극 보다 작은 면적으로 구성되는 것을 특징으로 한다.The active layer is characterized by consisting of a smaller area than the gate electrode.
상기 공통 전극과 상기 화소 전극은 투명 금속층과 불투명 금속층이 적층된 구성인 것을 특징으로 한다.The common electrode and the pixel electrode may have a structure in which a transparent metal layer and an opaque metal layer are stacked.
상기 게이트 배선과 평행하게 이격된 공통배선을 더욱 포함하고, 상기 공통 전극은 상기 공통배선과 접촉하여 구성되는 것을 특징으로 한다.Further comprising a common wiring spaced in parallel with the gate wiring, wherein the common electrode is configured in contact with the common wiring.
본 발명의 특징에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법은 기판에 스위칭 영역과 화소 영역과 게이트 영역과 데이터 영역을 정의하는 단계와; 상기 스위칭 영역에 게이트 전극과, 상기 게이트 영역에 일 끝단에 게이트패드를 포함하는 게이트 배선을 형성하는 제 1 마스크 공정 단계와; 상기 게이트 전극의 상부에 절연막과, 액티브층와 오믹 콘택층과 버퍼금속을 적층하여 형성하고, 상기 게이트 패드를 노출하는 제 2 마스크 공정 단계와; 상기 버퍼 금속과 접촉하는 투명한 소스전극과 드레인 전극과, 상기 드레인 전극과 접촉하면서 상기 화소 영역으로 연장된 수직바 형태의 다수의 화소전극과, 상기 화소 전극과 이격되어 수직바 형태로 구성된 다수의 공통전극과, 상기 데이터 영역에 위치하고, 일 끝단에 투명 한 데이터 패드를 포함하는 데이터 배선과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 버퍼금속과 하부의 오믹 콘택층이 이격되도록 하는 제 3 마스크 공정 단계와; 상기 기판의 전면을 덮고, 상기 게이트 패드 전극과 데이터 패드를 노출하는 보호막을 형성하는 제 4 마스크 공정 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device, including: defining a switching region, a pixel region, a gate region, and a data region on a substrate; Forming a gate wiring including a gate electrode in the switching region and a gate pad at one end of the gate region; Forming a dielectric layer, an active layer, an ohmic contact layer, and a buffer metal on the gate electrode, and exposing the gate pad; A transparent source electrode and a drain electrode in contact with the buffer metal, a plurality of pixel electrodes in a vertical bar shape extending to the pixel area while in contact with the drain electrode, and a plurality of common bars formed in a vertical bar spaced apart from the pixel electrode A third mask disposed between the electrode, a data line positioned at the data region and including a transparent data pad at one end thereof, a gate pad electrode in contact with the gate pad, and a buffer metal and an ohmic contact layer below the spacer; Process steps; And forming a passivation layer covering the entire surface of the substrate and exposing the gate pad electrode and the data pad.
상기 화소 전극과 공통 전극은, 투명 금속층이 불투명 금속층의 외부로 노출된 형태인 것을 특징으로 한다.The pixel electrode and the common electrode are characterized in that the transparent metal layer is exposed to the outside of the opaque metal layer.
상기 제 2 마스크 공정 단계는, 상기 게이트 전극과 게이트 배선과 게이트 패드가 형성된 기판의 전면에 제 1 절연막과, 비정질 실리콘층과, 불순물 비정질 실리콘층과, 도전성 금속층과, 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에 투과부와 차단부와 반과부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 게이트 패드에 대응하는 도전성 금속층을 노출하고, 상기 스위칭 영역을 제외한 영역은 낮은 높이로 패턴된 감광패턴을 형성하는 단계와; 상기 노출된 도전성 금속층과 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 식각하여 하부의 게이트 패드를 노출하는 단계와; 상기 스위칭 영역을 제외한 그 외의 낮은 높이로 형성된 감광패턴을 제거하여, 하부의 도전성 금속층을 노출하고, 상기 노출된 도전성 금속층과 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 제거하여, 상기 스위칭 영역에 게이트 전극과 제 1 절연막과 액티브층(순수 비정질 실리콘층)과 오믹 콘택층과 버퍼금속(패턴된 도전성 금속층)을 형성하는 단계를 포함한다.The second mask process may include: depositing a first insulating film, an amorphous silicon layer, an impurity amorphous silicon layer, a conductive metal layer, and a photosensitive layer on an entire surface of the substrate on which the gate electrode, the gate wiring, and the gate pad are formed; ; Placing a mask comprising a transmissive part, a blocking part, and a half over part spaced apart from the upper part of the photosensitive layer, and irradiating light to the upper part of the mask to expose a lower photosensitive layer; Developing the exposed photosensitive layer to expose a conductive metal layer corresponding to the gate pad, and forming a photosensitive pattern patterned at a low height in a region except the switching region; Etching the exposed conductive metal layer, the lower impurity amorphous silicon layer, the pure amorphous silicon layer, and the first insulating layer to expose a lower gate pad; By removing the photosensitive pattern formed to a lower height other than the switching region, to expose the lower conductive metal layer, and to remove the exposed conductive metal layer, the impurity amorphous silicon layer, the pure amorphous silicon layer and the first insulating film below And forming a gate electrode, a first insulating film, an active layer (pure amorphous silicon layer), an ohmic contact layer, and a buffer metal (patterned conductive metal layer) in the switching region.
상기 마스크는, 상기 스위칭 영역에 대응하여 차단부를 중심으로 양측에 반투과부가 위치하고, 상기 게이트 패드에 대응하여 투과부가 위치하고 그 외의 영역에 반투과부가 위치하도록 구성한 것을 특징으로 한다.The mask may be configured such that the transflective portions are positioned at both sides of the blocking portion corresponding to the switching region, the transmissive portion is positioned corresponding to the gate pad, and the transflective portion is positioned at the other region.
상기 제 3 마스크 공정 단계는, 상기 스위칭 영역에 액티브층과 오믹 콘택층과 버퍼금속이 형성되고, 상기 게이트 패드가 노출된 기판의 전면에 투명 금속층과 불투명 금속층과 감광층을 적층하는 단계와; 상기 감광층의 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 스위칭 영역에 대응하여 낮은 높이로 이격되어 패턴된 제 1 감광패턴과, 상기 화소 영역에 대응하여 수직바 형태로 이격된 다수의 제 2 감광패턴과, 상기 게이트 패드에 대응하여 제 3 감광패턴과, 상기 데이터 영역에 대응하여 제 4 감광패턴을 형성하는 단계와; 상기 제 1 내지 제 4 감광패턴의 외부로 노출된 불투명 금속층과 그 하부의 투명 금속층을 제거하여, 상기 이격된 제 1 감광패턴의 하부에 이격된 소스 전극과 드레인 전극과, 상기 다수의 제 2 감광패턴의 하부에 수직바 형태로 이격된 다수의 화소 전극과 공통 전극과, 상기 제 3 감광패턴의 하부에 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 제 4 감광패턴의 하부에 데이터 패드를 포함하는 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 버퍼금속과 하부의 오믹 콘택층을 제거하여 이격된 구성으로 형성하는 단계와; 상기 제 1 감광패턴을 애싱 공정으로 완전히 제거하여, 하부의 소스 전극과 드레인 전극을 노출하는 단계와; 상기 소스 전극과 드레인 전극을 구성하는 상부 불투명한 금속층을 제거하여 하부의 투명한 금속층만을 남기는 단계를 포함한다.The third mask process may include: forming an active layer, an ohmic contact layer, and a buffer metal in the switching region, and depositing a transparent metal layer, an opaque metal layer, and a photosensitive layer on an entire surface of the substrate to which the gate pad is exposed; Placing a mask including a transmissive part, a blocking part, and a transflective part on an upper part of the photosensitive layer, and irradiating light to the upper part of the mask to expose a lower photosensitive layer; Developing the exposed photosensitive layer to form a first photosensitive pattern patterned to be spaced apart at a low height corresponding to the switching region, a plurality of second photosensitive patterns spaced to form a vertical bar corresponding to the pixel region, and the gate Forming a third photosensitive pattern corresponding to the pad and a fourth photosensitive pattern corresponding to the data area; A source electrode and a drain electrode spaced apart from the lower portion of the first photosensitive pattern by removing the opaque metal layer exposed to the outside of the first to fourth photosensitive patterns and the transparent metal layer below the second photosensitive pattern; A plurality of pixel electrodes and a common electrode spaced apart from each other in a vertical bar shape in a lower portion of the pattern, a gate pad electrode in contact with the gate pad under the third photosensitive pattern, and a data pad under the fourth photosensitive pattern Forming a data wiring; Removing the buffer metal exposed between the source and drain electrodes and a lower ohmic contact layer to form a spaced configuration; Completely removing the first photosensitive pattern through an ashing process to expose a lower source electrode and a drain electrode; And removing only the upper opaque metal layer constituting the source electrode and the drain electrode, leaving only the lower transparent metal layer.
상기 마스크는, 상기 스위칭 영역에 대응하여 투과부를 중심으로 양측에 차단부가 위치하도록 구성하고, 상기 화소 영역에 대응하여 다수개의 투과부와 차단부가 교대로 위치하도록 구성하고, 상기 게이트 패드와 상기 데이터 영역에 대응하여 차단부가 위치하도록 구성한 것을 특징으로 한다.The mask may be configured such that blocking portions are positioned at both sides of the transmissive portion corresponding to the switching region, and a plurality of transmitting portions and the blocking portions are alternately positioned to correspond to the pixel region, and the gate pad and the data region may be disposed. Correspondingly configured to position the cut-off portion.
본 발명의 다른 특징에 따른 상기 제 3 마스크 공정 단계는, 상기 스위칭 영역에 액티브층과 오믹 콘택층과 버퍼금속이 형성되고, 상기 게이트 패드가 노출된 기판의 전면에 투명 금속층과 불투명 금속층과 감광층을 적층하는 단계와; 상기 감광층의 상부에 투과부와 차단부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 스위칭 영역에 대응하여 제 1 감광패턴과, 상기 화소 영역에 대응하여 수직바 형태로 이격된 다수의 제 2 감광패턴과, 상기 게이트 패드에 대응하여 제 3 감광패턴과, 상기 데이터 영역에 대응하여 제 4 감광패턴을 형성하는 단계와; 상기 제 1 내지 제 4 감광패턴의 외부로 노출된 불투명 금속층과 그 하부의 투명 금속층을 제거하여, 상기 이격된 제 1 감광패턴의 하부에 이격된 소스 전극과 드레인 전극과, 상기 다수의 제 2 감광패턴의 하부에 수직바 형태로 이격된 다수의 화소 전극과 공통 전극과, 상기 제 3 감광패턴의 하부에 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 제 4 감광패턴의 하부에 데이터 패드를 포함하는 데이터 배선을 형성하는 단계와; 식각용액을 이용한 과식각 공정으로, 상기 소스 전극과 드레인 전극 상부의 불투명한 금속층만을 제거하여, 투명한 소스 전극과 드레인 전 극으로 형성하는 단계를 포함한다.In the third mask process step, the active layer, the ohmic contact layer, and the buffer metal may be formed in the switching region, and the transparent metal layer, the opaque metal layer, and the photosensitive layer may be formed on the entire surface of the substrate to which the gate pad is exposed. Laminating; Placing a mask including a transmissive part and a blocking part on an upper portion of the photosensitive layer, and exposing light to an upper portion of the mask to expose a lower photosensitive layer; Developing the exposed photosensitive layer, a first photosensitive pattern corresponding to the switching region, a plurality of second photosensitive patterns spaced apart in a vertical bar shape corresponding to the pixel region, and a third photosensitive component corresponding to the gate pad; Forming a pattern and a fourth photosensitive pattern corresponding to the data area; A source electrode and a drain electrode spaced apart from the lower portion of the first photosensitive pattern by removing the opaque metal layer exposed to the outside of the first to fourth photosensitive patterns and the transparent metal layer below the second photosensitive pattern; A plurality of pixel electrodes and a common electrode spaced apart from each other in a vertical bar shape in a lower portion of the pattern, a gate pad electrode in contact with the gate pad under the third photosensitive pattern, and a data pad under the fourth photosensitive pattern Forming a data wiring; An over-etching process using an etching solution may include removing only an opaque metal layer on the source electrode and the drain electrode to form a transparent source electrode and a drain electrode.
상기 소스 전극과 드레인 전극은 상기 데이터 배선의 폭보다 작으며, 과식각 공정으로 식각이 가능한 크기인 것을 특징으로 한다.The source electrode and the drain electrode may be smaller than the width of the data line, and may be etched by an overetch process.
상기 소스 전극은 "U"형상이고, 상기 드레인 전극은 상기 소스 전극 내에서 이와 이격되게 구성된 막대 형상인 것을 특징으로 한다.The source electrode is "U" shape, the drain electrode is characterized in that the rod shape configured to be spaced apart from the source electrode.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
-- 제 1 실시예 -- - First Embodiment -
본 발명은 액티브층(비정질 실리콘층)이 게이트 전극의 상부에만 섬형상으로 구성되고, 상기 소스 및 드레인 전극이 투명 전극만으로 구성된 어레이기판을 새로운 4마스크 공정으로 제작하는 것을 특징으로 한다.The present invention is characterized in that the active substrate (amorphous silicon layer) is formed in an island shape only on the upper portion of the gate electrode, and the array substrate in which the source and drain electrodes are composed only of the transparent electrode is manufactured by a new four-mask process.
도 7은 본 발명에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다. 7 is an enlarged plan view of a portion of an array substrate for a liquid crystal display according to the present invention.
도시한 바와 같이, 절연 기판(100)상에 일 방향으로 연장되고 일 끝단에 게이트 패드(106)가 구성된 게이트 배선(104)과, 게이트 배선(104)과 교차하여 화소 영역(P)을 정의하고 일 끝단에 데이터 패드(148)를 포함하는 데이터 배선(146)을 구성한다.As shown in the drawing, the
이때, 상기 게이트 패드(106)의 상부에는 이와 접촉하는 투명한 게이트 패드 전극(142)을 구성한다.In this case, a transparent
상기 게이트 배선(104)과 데이터 배선(146)의 교차지점에 게이트 전극(102) 과 액티층(122)및 오믹 콘택층(미도시)과, 상기 오믹 콘택층과 접촉하는 버퍼 금속(126)과, 상기 버퍼금속(126)과 접촉하며 투명한 재질인 소스 전극(136)과 드레인 전극(138)을 포함하는 박막트랜지스터(T)를 구성한다.A
이때, 상기 소스 및 드레인 전극(136,138)의 이격된 사이로 노출된 액티브층(122)의 길이(소스 및 드레인 전극 간의 길이)를 짤게 하고 너비(width)를 크게 하기 위해, 상기 소스 전극(136)을 "U"형상으로 구성하고, 상기 드레인 전극(138)은 상기 소스 전극(136)의 내부에서 이와 평행하게 위치한 막대 형상으로 구성한다. In this case, the
상기 화소 영역(P)에는 상기 드레인 전극(138)과 연결된 투명한 화소 전극(140)을 구성한다.The pixel region P includes a
한편, 상기 화소영역(P)을 정의하는 부분의 게이트 배선(104)의 상부에는 이를 스토리지 제 1 전극으로 하고, 상기 게이트 배선(104)의 상부로 연장된 화소 전극(140)의 일부를 제 2 스토리지 전극으로 하는 스토리지 캐패시터(Cst)를 구성한다.On the other hand, the upper portion of the
전술한 구성은, 새로운 4마스크 공정으로 제작된 것이며 특히, 상기 액티브층(비정질 실리콘층)이 게이트 전극(102)의 상부에 섬형상으로 구성될 뿐, 상기 데이터 배선(146)의 하부에 존재하지 않는 것을 특징으로 한다.The above-described configuration is fabricated by a new four-mask process, and in particular, the active layer (amorphous silicon layer) is formed in an island shape on the upper portion of the
이하, 도 8a와 도 8b와 도 8c를 참조하여, 본 발명에 따른 박막트랜지스터 어레이기판의 단면 구성을 살펴본다.Hereinafter, a cross-sectional configuration of a thin film transistor array substrate according to the present invention will be described with reference to FIGS. 8A, 8B, and 8C.
도 8a와 도 8b와 도 8c는 각각 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단한 단 면도이며, 각각은 스위칭 영역 및 화소 영역을 절단한 단면도와 게이트 배선 및 패드를 절단한 단면도와 데이터 배선 및 패드를 절단한 단면도이다.8A, 8B, and 8C are cross-sectional views cut along VI-VI, VIII-VIII, VIII-VIII in Fig. 7, respectively, and cross-sectional views cut through the switching region and the pixel region, and the gate wiring and the pad are cut, respectively. One cross-sectional view and a cross-sectional view of a data wiring and a pad cut out.
도시한 바와 같이, 기판(100)을 다수의 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)으로 정의하고 동시에, 상기 게이트 영역(G)의 일부에 스토리지 영역(C)을 정의하고, 상기 화소 영역(P)마다 이에 근접하여 스위칭 영역(S)을 정의한다.As illustrated, the
상기 스위칭 영역(S)에는 게이트 전극(102)과, 게이트 전극(102)의 상부에 제 1 절연막(108)과 액티브층(122)과 이격된 오믹 콘택층(124)과, 오믹 콘택층(124)과 각각 접촉하는 버퍼금속(126)과, 상기 버퍼 금속(126)과 접촉하는 소스 및 드레인 전극(136,138)으로 구성된 박막트랜지스터(T)를 구성한다.In the switching region S, a
또한, 상기 소스 전극(138)과 연결된 데이터 배선(146)을 화소 영역(P)의 일 측에 구성하며, 상기 데이터 배선(146)은 투명.불투명 금속층(128,130)의 적층구조로 구성하나, 상기 데이터 배선(146)의 끝단인 데이터 패드(148)는 투명한 금속층(128)으로 구성하는 것을 특징으로 한다.In addition, a
이때, 상기 소스 및 드레인 전극(136,138)은 상기 데이터 배선과는 달리 투명 금속층(128)만으로 구성하며, 상기 투명 금속층(128)과 하부의 오믹 콘택층(124)의 접촉면에서 저항이 매우 높기 때문에, 이를 낮추기 위해 상기 버퍼금속(126)을 더욱 구성하는 것이다.In this case, unlike the data line, the source and drain
또한, 상기 게이트 패드(106)의 상부에는 투명한 금속층으로 구성된 게이트 패드 전극(142)을 구성한다.In addition, a
전술한 구성에서 가장 특징적인 구성은, 상기 액티브층(122, 순수 비정질 실리콘층)과 오믹 콘택층(124, 불순물 비정질 실리콘층)이 게이트 전극(102)의 상부에 섬형상으로 구성될 뿐, 순수 비정질 실리콘(a-Si:H)과 불순물 비정질 실리콘(n+a-Si:H)이 상기 게이트 배선 및 데이터 배선(104,146)의 하부에 존재하지 않는 것이며, 이러한 구성으로 인해 종래 4마스크 구조의 대표적인 문제점으로 작용했던 웨이비 노이즈(wavy noise)및 개구율 문제가 해결될 수 있는 장점이 있다.In the above-described configuration, the most characteristic configuration is that the active layer 122 (pure amorphous silicon layer) and the ohmic contact layer 124 (impurity amorphous silicon layer) are formed in an island shape on top of the
또한, 앞서 언급한 바와 같이, 소스 전극(136)과 드레인 전극(138)을 투명 금속층(투명 전극층)만으로 형성하였기 때문에, 하부광이 상기 소스 및 드레인 전극(136,138)에 의해 반사되어 상기 액티브층(122)으로 조사되는 현상이 발생하지 않아 이 또한, 광전류가 발생하지 않는 장점이 있다.In addition, as mentioned above, since the
전술한 특징적인 구성들은, 본 발명에서 제안한 4마스크공정으로 인한 것이며 이하, 도면을 참조하여, 본 발명에 따른 새로운 4마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 방법을 상세히 설명한다.The characteristic features described above are due to the four mask process proposed in the present invention, hereinafter with reference to the drawings, a method of manufacturing an array substrate for a liquid crystal display device with a new four mask process according to the present invention will be described in detail.
도 9a 내지 도 9k와 도 10a 내지 도 10k와 도 11a 내지 도 11k은 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.(이때, 도 7의 Ⅵ-Ⅵ는 박막트랜지스터 및 화소 영역의 절단선이고,Ⅶ-Ⅶ은 게이트 패드및 배선의 절단선이고, Ⅷ-Ⅷ은 데이터 패드및 배선의 절단선이다.)9A to 9K, 10A to 10K, and 11A to 11K are cross-sectional views taken along the line VI-VI, VIII-VIII and VIII-V in accordance with the process sequence of the present invention. (At this time, VI-VI of FIG. 7 is a cutting line of the thin film transistor and the pixel region, VII-V is a cutting line of the gate pad and the wiring, and VII-V is a cutting line of the data pad and the wiring.)
도 9a 내지 도 9c와 도 10a는 제 1 마스크 공정을 나타낸 공정 단면도이다.9A to 9C and FIG. 10A are cross-sectional views illustrating a first mask process.
도시한 바와 같이, 기판(100)상에 스위칭 영역(S)과 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다. 이때, 상기 스토리지 영역(C)을 게이트 영역(G)의 일부에 정의 한다.As illustrated, the switching region S, the pixel region P, the gate region G, the data region D, and the storage region C are defined on the
상기 다수의 영역(S,P,G,D,C)을 정의한 기판(100)상에 알루미늄(Al)과 알루미늄합금(AlNd), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 구리(Cu), 탄탈륨(Ta)등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 하나 이상의 금속을 증착하여 제 1 도전성 금속층(미도시)을 형성하고, 상기 제 1 도전성 금속층(미도시)을 상기 제 1 마스크 공정으로 패턴하여, 상기 스위칭 영역(S)에 게이트 전극(102)을 형성하고, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(106)를 포함하는 게이트 배선(104)을 형성한다.Aluminum (Al), aluminum alloy (AlNd), chromium (Cr), molybdenum (Mo), tungsten (W), titanium on the
이하, 도 9b 내지 도 9e와 도 10b 내지 도 10e와 도 11b 내지 도 11e는 제 2 마스크 공정을 공정순서에 따라 도시한 공정 단면도이다.9B to 9E, 10B to 10E, and 11B to 11E are cross-sectional views illustrating a second mask process according to a process sequence.
도 9b와 도 10b와 도 11b에 도시한 바와 같이, 상기 게이트 전극(102)과 게이트 패드 및 게이트 배선(106,104)이 형성된 기판(100)의 전면에 제 1 절연막(108)과, 순수 비정질 실리콘층(a-Si:H layer,110)과 불순물 비정질 실리콘층(n+ a-Si:H layer,112)과 제 2 도전성 금속층(114)을 적층하고, 상기 제 2 도전성 금속층(114)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(116)을 형성한다. As shown in FIGS. 9B, 10B, and 11B, the first insulating
이때, 상기 제 1 절연막(108)은 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 하나 이상의 물질을 증착하여 형성하고, 상기 제 2 도전성 금속층(114)은 앞서 언급한 도전성 금속 그룹 중 선택된 하나로 형성할 수 있으나, 바람직하게는 건식식각이 가능한 금속이면 좋으며 이러한 금속중에는 몰리브덴(Mo)이 있다.In this case, the first insulating
한편, 상기 감광층(116)을 형성한 후, 상기 감광층(116)이 형성된 기판(100)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.Meanwhile, after the
이때, 상기 스위칭 영역(S)에 대응하여 차단부(B2)가 위치하도록 하고, 상기 게이트 패드(106)에 대응하여 투과부(B1)가 위치하도록 하고, 그 외의 영역에는 반투과(B3)가 위치하도록 한다.At this time, the blocking portion B2 is positioned in correspondence with the switching region S, the transmissive portion B1 is positioned in correspondence with the
이때, 상기 스위칭 영역(S)에 대응하는 차단부(B2)의 면적은 상기 게이트 전극(102)의 면적을 넘지 않는 범위내로 한정된다.At this time, the area of the blocking portion B2 corresponding to the switching region S is limited within a range not exceeding the area of the
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(116)을 노광하는 공정과, 연속한 현상공정을 진행한다.Next, a step of exposing light to the upper portion of the mask M to expose the lower
이와 같이 하면, 도 9c와 도 10c와 도 11c에 도시한 바와 같이, 상기 스위칭 영역(S)에 원래의 높이대로 패턴되고, 상기 게이트 패드(106)에 대응하여 완전히 제거되어 하부의 제 2 도전성 금속층(112)을 노출하고, 나머지 영역은 낮은 높이로 패턴된 감광패턴(118)이 남게 된다.In this case, as shown in FIGS. 9C, 10C, and 11C, the switching region S is patterned to its original height and completely removed in correspondence with the
다음으로, 상기 게이트 패드(106)에 대응하여 노출된 제 2 도전성 금속층(114)과 그 하부의 불순물 비정질 실리콘층(112)과 순수 비정질 실리콘층(110)과 제 1 절연막(108)을 제거하고, 상기 감광패턴(118)중 상기 스위칭 영역(S)을 제외한 영역에 대응하여 높이가 낮은 상태로 현상된 부분을 애싱하여 완전히 제거하는 공정을 진행한다.Next, the second
이와 같이 하면, 도 9d와 도 10d와 도 11d에 도시한 바와 같이, 상기 게이트 패드(106)를 노출하는 게이트 패드 콘택홀(CH)이 형성된 상태가 되고, 상기 스위칭 영역(S)에는 높이가 낮게 패턴된 감광패턴(120)이 남게 되고, 그 외의 영역은 상기 제 2 도전성 금속층(114)이 노출된 상태가 된다.In this case, as shown in FIGS. 9D, 10D, and 11D, the gate pad contact hole CH exposing the
다음으로, 상기 남겨진 감광패턴(120)의 주변으로 노출된 상기 제 2 금속층(114)과 그 하부의 불순물 비정질 실리콘층(112)과 순수 비정질 실리콘층(110)을 제거하는 공정을 진행한다.Next, a process of removing the
이와 같이 하면, 도 9e와 도 10e와 도 11e에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 게이트 전극(102)과 제 1 절연막(110)과 액티브층(패턴된 순수 비정질 실리콘층,122)과 오믹 콘택층(패턴된 불순물 비정질 실리콘층,124)과 금속패턴(126)이 적층된 형태가 되고, 이외의 영역은 상기 게이트 패드 콘택홀(CH)을 통해 게이트 패드(106)를 노출하는 제 1 절연막(108)이 남겨진 상태가 된다.In this case, as illustrated in FIGS. 9E, 10E, and 11E, the
이하, 도 9f 내지 도 9j와 도 10f 내지 도 10j와 도 11f 내지 도 11j는 제 3 마스크 공정단계를 공정순서에 따라 도시한 공정 단면도이다.9F to 9J, 10F to 10J, and 11F to 11J are cross-sectional views illustrating a third mask process step according to a process sequence.
도 9f와 도 10f와 도 11f에 도시한 바와 같이, 상기 기판(100)의 전면에 투명 도전성 금속층(128)과 불투명한 도전성 금속층(130)을 적층하고, 상기 불투명한 도전성 금속층(130)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(132)을 형성하는 공정을 진행한다.9F, 10F, and 11F, a transparent
다음으로, 상기 감광층(132)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반 투과부(B3)로 구성된 마스크(M)를 위치시킨다.Next, a mask M including the transmissive part B1, the blocking part B2, and the semi-transmissive part B3 is positioned on the spaced upper portion of the
상기 스위칭 영역(S)은 투과부(B1)를 중심으로 양측에 차단부(B2)가 위치하도록 하고, 상기 게이트 패드(106)와 화소 영역(P)에는 반투과부(B3)가 위치하도록 하고, 상기 데이터 영역(D)은 끝단에 반투과부(B3)가 위치하도록 하고 나머지 부분은 차단부(B2)가 위치하도록 하고, 그 외의 영역에는 반투과부(B1)가 위치하도록 한다.The switching region S has the blocking portion B2 positioned at both sides of the transmissive portion B1, and the transflective portion B3 is positioned at the
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(132)을 노광한 후, 현상하는 공정을 진행한다.Next, after the light is irradiated to the upper portion of the mask (M) to expose the lower
이와 같이 하면, 도 9g와 도 10g와 도 11g에 도시한 바와 같이, 상기 스위칭 영역(P)에 낮은 높이로 이격된 감광패턴(134a)과, 상기 화소 영역(P)과 상기 게이트 패드(106)에 각각 대응하여 낮은 높이로 현상된 제 2 및 제 3 감광패턴(134b,134c)과, 상기 데이터 영역(D)은 끝단에 대응한 부분이 낮은 높이로 현상된 단차진 제 4 감광패턴(134d)이 형성된다.In this case, as illustrated in FIGS. 9G, 10G, and 11G, the
다음으로, 상기 제 1 내지 제 4 감광패턴(134a,134b,134c,134d)사이로 노출된 불투명한 금속층(130)과 하부의 투명 금속층(128)을 제거하는 공정을 진행한다.Next, a process of removing the
이와 같이 하면, 도 9h와 도 10h와 도 11h에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 이격된 제 1 감광패턴(134a)의 하부에 소스 전극(136)과 드레인 전극(138)이 형성되고, 상기 화소 영역(P)에는 상기 제 2 감광패턴(134b)의 하부에 상기 드레인 전극(138)에서 연장된 화소 전극(140)이 형성되고, 상기 제 3 감광패턴(134c)의 하부에는 상기 게이트 패드(106)와 접촉 게이트 패드 전극(142)이 형성되고, 상기 제 4 감광패턴(134d)에 대응하여 일 끝단에 데이터 패드(148)를 포함하는 데이터 배선(146)이 형성된다.In this case, as shown in FIGS. 9H, 10H, and 11H, the
이때, 상기 소스 전극(136)과 드레인 전극(138)과 화소 전극(140)과 게이트 패드 전극(142)과 데이터 배선 및 데이터 패드(146,148)는 모두 투명 금속층(128)과 불투명 금속층(130)이 적층된 상태로 패턴 된다.In this case, the
다음으로, 상기 소스 및 드레인 전극(136,138)의 이격된 사이로 노출된 하부의 버퍼 금속(126)과 그 하부의 오믹 콘택층(124)을 제거하는 공정을 진행한다.Next, a process of removing the
다음으로, 상기 제 2 감광패턴(134b)과 제 3 감광패턴(134c)과 상기 제 4 감광패턴(134d)의 낮은 부분을 완전히 제거하는 애싱공정을 진행한다.Next, an ashing process is performed to completely remove the lower portions of the second
이와 같이 하면, 도 9i와 도 10i와 도 11i에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 상기 소스 및 드레인 전극(136,138)의 하부에 버퍼금속(126)과 오믹 콘택층(124)이 이격되어 하부의 액티브층(122)이 노출된 상태가 된다. In this case, as shown in FIGS. 9I, 10I, and 11I, the
또한, 상기 데이터 배선(146)을 제외한 상기 소스 및 드레인 전극(136,138)과 화소 전극(140)과 게이트 패드 전극(142)과 데이터 패드(148)가 노출된 상태가 된다.In addition, the source and drain
다음으로, 상기 소스 및 드레인 전극(136,138)과 상기 화소 전극(140)과 게이트 패드 전극(142)과 데이터 패드(148)을 구성하는 상부 불투명한 금속층(130)을 제거하는 공정을 진행하여, 하부의 투명한 금속층(128)만 남기는 공정을 진행한다.Next, a process of removing the upper
상기 투명한 금속층(128)과 불투명한 금속층(130)은 식각액의 차이 또는 식각 방식에 따라 앞서 공정에서와 같이 동시에 식각될 수 도 있고, 위의 예와 같이 별도로 식각될 수 도 있다.The
다음으로, 상기 데이터 배선의 상부에 남겨진 제 4 감광패턴(134d)을 제거(strip)하는 공정을 진행한다.Next, a process of stripping the fourth
이와 같이 하면, 도 9j와 도 10j와 도 11j에 도시한 바와 같이, 상기 스위칭 영역(S)에는 투명 금속층만으로 구성된 소스 전극(136)과 드레인 전극(138)이 형성되고, 상기 화소 영역(140)에는 투명한 화소 전극(140)이 형성되고, 상기 게이트 영역(G)에는 상기 게이트 패드(106)와 접촉하는 투명한 게이트 패드 전극(142)이 구성되고, 상기 데이터 영역(D)에는 투명 금속층(128)과 불투명 금속층(130)의 이중 금속층(128,130)형태의 데이터 배선(146)과 일 끝단에 투명한 데이터 패드(148)가 형성된다.In this case, as illustrated in FIGS. 9J, 10J, and 11J, a
도 9k와 도 10k와 도 11k에 도시한 바와 같이, 기판(100)의 전면에 질화 실리콘(SiN2)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 하나 이상의 물질을 증착하여 제 2 절연막(150,보호막)을 형성한다.As shown in FIGS. 9K, 10K, and 11K, one or more materials selected from the group of inorganic insulating materials including silicon nitride (SiN 2 ) and silicon oxide (SiO 2 ) are deposited on the entire surface of the
다음으로, 상기 제 2 절연막(150)을 제 4 마스크 공정으로 패턴하여, 상기 화소 전극(140)과 상기 게이터 패드 전극(142)과 데이터 패드 전극(146)을 노출하는 공정을 진행한다.Next, the second insulating
전술한 공정을 통해 본 발명에 따른 새로운 4마스크 공정으로, 배선의 하부에 액티브층이 존재하지 않는 형상의 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, a new four-mask process according to the present invention can produce an array substrate for a liquid crystal display device having a shape in which an active layer does not exist below the wiring.
이하, 본 발명에 따른 공정을 간략히 설명하면 아래와 같다.Hereinafter, a brief description of the process according to the present invention.
제 1 마스크 공정 : 게이트 전극과 게이트 배선 및 게이트 패드를 형성한다.First Mask Process: A gate electrode, a gate wiring, and a gate pad are formed.
제 2 마스크 공정 : 절연막의 하부로 상기 게이트 패드를 노출하고, 게이트 전극과, 게이트 전극의 상부에 절연막과 액티브층과 오믹 콘택층과 버퍼금속을 형성한다.Second Mask Step: The gate pad is exposed under the insulating film, and a gate electrode, an insulating layer, an active layer, an ohmic contact layer, and a buffer metal are formed over the gate electrode.
제 3 마스크 공정 : 소스 및 드레인 전극과 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과 데이터 배선 및 데이터 패드를 형성한다.Third mask process: source and drain electrodes and pixel electrodes, gate pad electrodes in contact with the gate pads, data lines and data pads are formed.
이때, 상기 소스 전극과 드레인 전극과 화소 전극과 상기 게이트 패드 전극과 상기 데이터 패드는 투명한 금속층만으로 형성된다.In this case, the source electrode, the drain electrode, the pixel electrode, the gate pad electrode, and the data pad are formed of only a transparent metal layer.
제 4 마스크 공정 : 기판에 제 2 절연막을 형성하고 패턴하여, 상기 화소 전극과 게이트 패드 전극과 데이터 패드를 노출한다.4th mask process: A 2nd insulating film is formed and patterned on a board | substrate, and the said pixel electrode, the gate pad electrode, and a data pad are exposed.
이상의 공정을 통해 본 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.Through the above process, an array substrate for a liquid crystal display device according to the present invention can be manufactured.
전술한 새로운 4 마스크 공정으로 제작된 어레이기판의 구성은, 상기 액티브 층이 게이트 전극의 상부에 이보다 작은 면적의 섬형상으로 구성되어 빛에 노출되지 않을 뿐 아니라, 상기 소스및 드레인 전극이 투명하기 때문에, 하부광이 상기 소스 및 드레인 전극(136,138)에 의해 반사되어 하부의 액티브층(122)에 조사되는 현상이 발생하지 않기 때문에 이또한, 누설전류가 발생하지 않는 장점이 있다.The array substrate fabricated by the new four-mask process described above is not only exposed to light because the active layer is formed in an island shape having a smaller area on top of the gate electrode, and the source and drain electrodes are transparent. In addition, since the phenomenon that the lower light is reflected by the source and drain
따라서, 빛으로부터 액티브층을 완전히 차단할 수 있는 장점이 있다.Therefore, there is an advantage that can completely block the active layer from light.
전술한 공정은, 데이터 배선을 제외한 소스 및 드레인 전극만을 투명 전극층 으로 구성하기 위해, 제 3 마스크 공정에서 하프톤(halftone, 반투과)을 이용하였지만 이하, 제 2 실시예에서는 식각특성(etch bias)을 이용하여, 상기 소스 및 드레인 전극에 투명 전극층 만을 남도록 하는 방법을 제안한다.In the above-described process, in order to configure only the source and drain electrodes except the data wiring as the transparent electrode layer, halftones are used in the third mask process, but in the second embodiment, etch bias is used. By using the present invention, a method of leaving only a transparent electrode layer on the source and drain electrodes is proposed.
-- 제 2 실시예 -- - Second Embodiment -
본 발명의 제 2 실시예는 앞서 언급한 제 1 실시예의 공정에서, 상기 소스 및 드레인 전극과 데이터 배선을 동일공정에서 패턴 할 때, 식각특성을 이용하여 상기 소스 및 드레인 전극만을 투명 전극층으로 구성하는 것을 특징으로 한다.According to the second embodiment of the present invention, when the source and drain electrodes and the data wiring are patterned in the same process, only the source and drain electrodes are formed of the transparent electrode layer using an etching characteristic. It is characterized by.
본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조방법은, 앞서 제 1 실시예의 2 마스크 공정과 제 4 마스크 공정이 동일하므로 이를 생략하고, 3 마스크 공정만을 설명하기로 한다.In the method of manufacturing the array substrate for a liquid crystal display device according to the first embodiment of the present invention, since the two mask processes and the fourth mask processes of the first embodiment are the same, only the three mask processes will be described.
이하, 도 12a 내지 도 12e는 각각 도 7의 Ⅵ-Ⅵ을 따라 절단하여, 본 발명의 제 2 실시예에 따른 공정순서에 따라 도시한 공정 단면도이다.12A to 12E are cross-sectional views illustrating a process sequence according to a second embodiment of the present invention, respectively, cut along VI-VI of FIG. 7.
(게이트패드부와 데이터 패드부의 공정은 동일하므로 별도의 도면을 생략하고 설명함.)(The process of the gate pad portion and the data pad portion is the same, so a separate drawing will be omitted.)
도 12a에 도시한 바와 같이, 상기 제 2 마스크 공정으로 스위칭 영역(S)에 액티브층(122)과 오믹 콘택층(124)과 버퍼 금속(126)이 형성된 기판(100)의 전면에 투명한 도전성 금속층(128)과 불투명한 도전성 금속층(130)을 적층한다.As shown in FIG. 12A, a transparent conductive metal layer is formed on the entire surface of the
다음으로, 상기 도전성 금속층(130)의 상부에 감광층(132)을 형성하고, 상기 감광층(132)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.Next, a
이때, 상기 스위칭 영역(S)은 투과부(B1)와, 투과부(B1)를 중심으로 양측에 차단부(B2)가 위치하고, 상기 화소 영역(P)에는 반투과부(B3)가 위치하도록 하고, 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 하고, 게이트 패드(미도시)에 대응하여 차단부가 위치하도록 한다.In this case, in the switching region S, the transmissive portion B1 and the blocking portion B2 are positioned at both sides of the transmissive portion B1, and the transflective portion B3 is positioned in the pixel region P. The blocking unit B2 is positioned in the data area D, and the blocking unit is positioned in correspondence with the gate pad (not shown).
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(132)을 노광한 후, 연속하여 현상하는 공정을 진행한다.Next, after the light is irradiated to the upper portion of the mask (M) to expose the lower
이와 같이 하면, 도 12b에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 이격된 제 1 감광패턴(134a)과, 상기 화소 영역(P)에 대응하여 낮은 높이로 현상된 제 2 감광패턴(134c)이 형성되고, 상기 게이트 패드(미도시)에 대응하여 제 4 감광패턴(미도시)이 형성되고, 상기 데이터 영역(D)에 대응하여 제 4 감광패턴(미도시)이 형성된다.In this case, as illustrated in FIG. 12B, the first
상기 제 1 내지 제 4 감광패턴(134a,134b,미도시,134d)의 주변으로 노출된 불투명 금속층(130)을 제거하는 공정을 진행한다.A process of removing the
이와 같이 하면, 상기 도 12c에 도시한 바와 같이, 상기 제 1 감광패턴(134a)의 이격된 하부에 투명 금속층(128)과 불투명 금속층(130)이 적층된 소스 전극(136)과 드레인 전극(138)이 형성되고, 상기 제 2 감광패턴(134b)의 하부에 화소 전극(140)이 형성되고, 상기 제 3 감광패턴(미도시)의 하부에 게이트 패드(미도시)기 형성되고, 상기 제 4 감광패턴(134d)의 하부에 데이터 패드(미도시)와 데이터 배선(146)이 형성된다.In this case, as shown in FIG. 12C, the
다음으로, 상기 화소 영역(P)에 대응하여 낮은 높이로 패턴된 제 2 감광층(134b)을 제거하는 공정을 진행한다.Next, a process of removing the second
이하, 도 12d와 도 12e는 전술한 도 12c 이후의 연속된 공정들을 나타내 것이며, 이해를 위해 박막트랜지스터 부분인 E의 평면 구성을 함께 도시하였다.12D and 12E will show the subsequent processes after FIG. 12C described above, and together show the planar configuration of the thin film transistor portion E for understanding.
도 12d에 도시한 바와 같이, 전술한 제거공정을 진행하게 되면, 화소 영역(P)에 대응하여 화소 전극(140)이 노출되고, 상기 스위칭 영역(S)과 상기 데이터 영역(D)에는 앞서 애싱공정으로 높이가 낮아진 제 1 및 제 2 감광패턴(134a,134b)이 남겨진 상태가 된다. As shown in FIG. 12D, when the above-described removal process is performed, the
다음으로, 상기 제 1 및 제 2 감광패턴(134a,134b)을 남겨둔 상태에서, 상기 소스 및 드레인 전극(135,138)과 상기 화소 영역(P) 상부의 불투명한 금속층(130)을 제거하는 공정을 진행한다.Next, the process of removing the
상기 하부 투명한 금속층(128)만을 남기기 위해, 상부의 불투명한 금속층만(130)을 제거할 수 있는 별도의 식각액을 사용하면 된다.In order to leave only the lower
이때, 상기 스위칭 영역에서 상기 단순히 식각 공정만으로 상기 소스 및 드레인 전극(136,138)의 상부 불투명한 금속층만(130)을 제거할 수 있는 이유는, 도시한 바와 같이, 상기 소스 및 드레인 전극(136,138)의 선폭(W1)을 데이터 배선에 비해 얇게 형성하기 때문이다.In this case, the reason why the upper
즉, 상기 데이터 배선(146)의 선폭(W2)이 대략 6~7㎛로 패턴되는 반면, 상기 소스 및 드레인 전극(136,138)의 선폭은 약 5㎛ 정도로 패턴된다.That is, the line width W2 of the
이때, 기판(100)을 애칭액에 담가두는 시간이 길어질수록 과식각되는 경향이 나타나게 되기 때문에, 상기 소스 및 드레인 전극(136,138)과 같이 그 폭이 작을 경우, 상부의 불투명한 금속층(130)을 모두 제거할 수 있게 된다.At this time, the longer the time to immerse the
즉, 물질의 과식각 정도를 이용하여, 별도의 공정없이 감광패턴의 하부에 존재하는 구성층을 제거할 수 있는 것이다.That is, by using the degree of over-etching of the material, it is possible to remove the constituent layer existing in the lower portion of the photosensitive pattern without a separate process.
전술한 공정을 완료하게 되면 도 12e에 도시한 바와 같이, 상기 소스 및 드레인 전극(136,138)은 투명한 금속층으로만 형성될 수 있다.When the above-described process is completed, as shown in FIG. 12E, the source and drain
이때, 상기 데이터 배선(146)또한 상기 소스 및 드레인 전극(136,138)과 동일한 공정이 진행되나, 데이터 배선(146)은 상기 소스 및 드레인 전극(136,138)보다 선폭이 크기 때문에 좌.우로 과식각 되어도 중심에는 불투명한 금속층(130)이 남게 된다.In this case, the
다음으로, 상기 소스및 드레인 전극(136,138)이 이격된 사이로 노출된 버퍼 금속(126)과 하부의 오믹 콘택층(124)을 제거하여 도시한 바와 같이, 이격된 형태로 구성한다.Next, the
다음으로, 상기 남겨진 제 1 및 제 2 감광패턴(134a,134b)을 제거하면, 상기 제 1 실시예의 도 9j와 동일한 형상이 된다.Next, the remaining first and second
전술한 바와 같은 공정을 통해, 본 발명의 제 1 실시예의 제 3 마스크 공정의 변형예를 설명하였다.Through the above-described process, a modification of the third mask process of the first embodiment of the present invention has been described.
이상의 공정을 통해 본 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.Through the above process, an array substrate for a liquid crystal display device according to the present invention can be manufactured.
전술한 제 1 및 제 2 실시예는 새로운 4 마스크 공정으로, 어레이기판에 화 소 전극만을 구성하는 수직전계형 액정표시장치용 어레이기판을 제작한 예를 설명하였으나 이하, 실시예 3과 4를 통해, 어레이기판에 공통 전극과 화소 전극을 동시에 구성하는 수평 전계형 액정표시장치용 어레이기판을 제작하는 방법을 설명한다.The first and second embodiments described above are examples of fabricating an array substrate for a vertical field type liquid crystal display device that includes only pixel electrodes on an array substrate using a new four-mask process. Hereinafter, Examples 3 and 4 will be described. A method of manufacturing an array substrate for a horizontal field type liquid crystal display device that simultaneously constitutes a common electrode and a pixel electrode on an array substrate will be described.
-- 제 3 실시예 -- - Third Embodiment -
본 발명의 제 3 실시예는 액티브층(비정질 실리콘층)이 게이트 전극의 상부에만 섬형상으로 구성되고, 상기 소스 및 드레인 전극이 투명 전극만으로 구성된 횡전계형 어레이기판을 새로운 4마스크 공정으로 제작하는 것을 특징으로 한다.A third embodiment of the present invention is to fabricate a transverse field array substrate having an active layer (amorphous silicon layer) in an island shape only on top of a gate electrode, and wherein the source and drain electrodes are composed of only transparent electrodes in a new four-mask process. It features.
도 13은 본 발명의 제 3 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 구성을 개략적으로 도시한 평면도이다.FIG. 13 is a plan view schematically illustrating a configuration of an array substrate for a transverse electric field type liquid crystal display device according to a third exemplary embodiment of the present invention.
도시한 바와 같이, 절연 기판(200)상에 일 방향으로 연장되고 일 끝단에 게이트 패드(206)가 구성된 게이트 배선(204)과, 게이트 배선(204)과 교차하여 화소 영역(P)을 정의하고 일 끝단에 데이터 패드(248)를 포함하는 데이터 배선(246)을 구성한다.As shown in the drawing, the
동시에, 상기 게이트 배선(204)과 이격된 공통 배선(208)을 구성한다.At the same time, a
이때, 상기 게이트 패드(206)는 상부에는 투명 금속층과 불투명한 금속층이 적층된 형상의 게이트 패드 전극(244)을 구성한다.In this case, the
상기 게이트 배선(204)과 데이터 배선(246)의 교차지점에 게이트 전극(202)과 액티층(222)및 오믹 콘택층(미도시)과, 상기 오믹 콘택층과 접촉하는 버퍼 금 속(226)과, 상기 버퍼금속(226)과 접촉하는 소스 전극(236)과 드레인 전극(238)을 포함하는 박막트랜지스터(T)를 구성한다.A
상기 화소 영역(P)에는 상기 드레인 전극(238)과 접촉하면서 상기 화소 영역(P)으로 수직하게 연장된 다수의 수직부로 구성된 화소 전극(240)과, 상기 공통 배선(208)과 접촉하면서 상기 화소 영역(P)으로 수직하게 연장되어 상기 화소 전극(240)과 이격된 형태의 공통전극(242)을 구성 한다.The pixel region P includes a
전술한 구성은, 새로운 4마스크 공정으로 제작된 것이며 특히, 상기 액티브층(222)(비정질 실리콘층)이 데이터 배선(246)의 하부에 존재하지 않고 게이트 전극의 상부에만 이보다 작은 면적으로 구성되기 때문에, 상기 액티브층(222)이 하부광으로부터 차폐될 수 있는 특징이 있다.The above-described configuration is fabricated by a new four-mask process, and in particular, since the active layer 222 (amorphous silicon layer) is not present in the lower portion of the
또한, 상기 소스 및 드레인 전극(236,238)을 투명한 재질만으로 구성하였기 때문에, 상기 소스 및 드레인 전극(236,238)에 의해 빛이 반사되어 액티브층(222)으로 조사되는 현상이 방지할 수 있는 특징이 있다.In addition, since the source and drain
이하, 도 14a와 도 14b와 도 14c를 참조하여, 본 발명의 제 3실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 단면 구성을 살펴본다.Hereinafter, a cross-sectional configuration of an array substrate for a transverse electric field type liquid crystal display device according to a third embodiment of the present invention will be described with reference to FIGS. 14A, 14B, and 14C.
도시한 바와 같이, 기판(100)에 다수의 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스위칭 영역(S)과 공통신호영역(CS)을 정의한다.As illustrated, a plurality of pixel regions P, gate regions G, data regions D, switching regions S, and common signal regions CS are defined in the
상기 스위칭 영역(S)에는 게이트 전극(202)과, 게이트 전극(202)의 상부에 제 1 절연막(210)과 액티브층(222)과 이격된 오믹 콘택층(224)과, 오믹 콘택층(224)과 각각 접촉하는 버퍼금속(226)과, 상기 버퍼 금속(226)과 접촉하는 소스 및 드레인 전극(236,238)을 포함하는 박막트랜지스터(T)를 구성한다.In the switching region S, a
이때, 상기 소스 및 드레인 전극(236,238)은 투명 금속층(228)으로만 구성되며, 상기 투명 금속층(228)과 하부의 오믹 콘택층(224)의 접촉면에서 저항이 매우 높기 때문에, 이를 낮추기 위해 버퍼금속(226)을 더욱 구성하는 것이다.In this case, the source and drain
또한, 상기 소스 전극(236)과 연결된 데이터 배선(246)을 화소 영역(P)의 일 측에 구성하며, 상기 데이터 배선(246)은 상기 화소 전극과는 달리 투명.불투명 금속층(228,230)의 적층구조로 구성 한다.In addition, a
또한, 상기 게이트 패드(106)의 상부에는 이와 접촉하는 게이트 패드 전극(248)을 구성하는데, 상기 게이트 패드 전극(248) 또한 투명 금속층(228)과 불투명한 금속층(230)이 적층된 구조인 것을 특징으로 한다.In addition, an upper portion of the
상기 화소 영역(P)에는 상기 드레인 전극(238)과 접촉하면서 상기 화소 영역으로 연장된 다수의 수직바 형태로 화소 전극(240)과, 상기 공통 배선(242)과 접촉하면서 상기 화소 영역(P)으로 연장된 다수의 수직바 형태로 공통 전극(242)을 구성한다.The pixel region P is in contact with the
상기 화소 전극(240)과 공통 전극(242)은 상기 화소 영역(P)에서 서로 이격하여 위치하도록 구성하며 이때, 두 전극(240,242)은 모두 투명 금속층(228)과 불투명 금속층(230)이 적층된 상태로 구성된다.The
이때, 상기 하부 투명 금속층(228)이 상부 불투명 금속층(230)의 외부로 노출되는 형상으로 구성되어, 휘도를 개선할 수 있다.In this case, the lower
또한, 상기 게이트 패드전극(244)과 데이터 패드(248)를 제외한 영역은 제 2 절연막(보호막,250)이 덮는 형태로 구성한다.In addition, the region except for the
전술한 구성에서 제일 특징적인 구성은, 상기 액티브층(222)과 오믹 콘택층(224)과 동일한 물질인 순수 비정질 실리콘(a-Si:H)과 불순물 비정질 실리콘(n+a-Si:H)이 상기 게이트 배선 및 데이터 배선(204,246)의 하부에 존재하지 않는 것이며, 이러한 구성으로 인해 종래 4마스크 구조의 대표적인 문제점으로 작용했던 웨이비 노이즈(wavy noise)및 개구율 문제가 해결될 수 있는 장점이 있다.In the above-described configuration, the most characteristic configuration is pure amorphous silicon (a-Si: H) and impurity amorphous silicon (n + a-Si: H), which are the same materials as the
또한, 앞서 언급한 바와 같이, 상기 소스 전극과 드레인 전극(236,238)을 모두 투명하게 구성하는 것을 특징하기 때문에, 하부광으로부터 조사된 빛이 상기 소스 및 드레인 전극(236,238)에 의해 반사되어 상기 액티브층(222)으로 조사되는 현상이 발생하지 않아 광전류가 발생하지 않는 장점이 있다.In addition, as mentioned above, since both the source and drain
또한 전술한 특징적인 구성들은 본 발명에서 제안한 4마스크 공정으로 인한 것이며 이하, 도면을 참조하여 본 발명에 따른 새로운 4마스크 공정으로 횡전계 방식 액정표시장치용 어레이 기판의 제조방법을 설명한다.In addition, the characteristic features described above are due to the four mask process proposed in the present invention. Hereinafter, a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device with a new four mask process according to the present invention will be described with reference to the accompanying drawings.
이하, 도 15a 내지 도 15l와 도 16a 내지 도 16l와 도 17a 내지 도 17l와 도 18a 내지 도 18l는 도 13의 Ⅸ-Ⅸ,Ⅹ-Ⅹ,?-?,?-?을 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.Hereinafter, FIGS. 15A to 15L, 16A to 16L, 17A to 17L, and 18A to 18L cut VIII-VIII, VIII-VIII,?-?,?-? Of FIG. It is process sectional drawing shown according to the process sequence of.
도 15a와 도 16a와 도 17a와 도 18a는 제 1 마스크 공정을 나타낸 공정 단면도이다.15A, 16A, 17A, and 18A are cross-sectional views illustrating a first mask process.
도시한 바와 같이, 기판(200)상에 스위칭 영역(S)과 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 공통 신호 영역(CS)을 정의한다.As illustrated, the switching region S, the pixel region P, the gate region G, the data region D, and the common signal region CS are defined on the
상기 다수의 영역(S,P,G,D,SC)을 정의한 기판(200)상에 알루미늄(Al)과 알루미늄합금(AlNd), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 구리(Cu), 탄탈륨(Ta)등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 하나 이상의 금속을 증착하여 제 1 도전성 금속층을 형성하고, 상기 제 1 도전성 금속층을 제 1 마스크 공정으로 패턴하여, 상기 스위칭 영역(S)에 게이트 전극(202)을 형성하고, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(206)를 포함하는 게이트 배선(도 13의 204)을 형성한다.Aluminum (Al), aluminum alloy (AlNd), chromium (Cr), molybdenum (Mo), tungsten (W), titanium on the
동시에, 상기 게이트 배선(도 13의 204)과 평행하게 이격된 공통배선(208)을 형성한다.At the same time, a
이하, 도 15b 내지 도 15f와 도 16b 내지 도 16f와 도 17b 내지 도 17f는 도 18b 내지 도 18f는 제 2 마스크 공정을 공정순서에 따라 도시한 공정 단면도이다.Hereinafter, FIGS. 15B to 15F, 16B to 16F, and 17B to 17F are process cross-sectional views illustrating a second mask process according to a process sequence.
도 14b와 도 15b와 도 16b와 도 17b에 도시한 바와 같이, 상기 게이트 전극(202)과 게이트 패드 및 게이트 배선(206,도 13의 204)과 공통 배선(208)이 형성된 기판(200)의 전면에 제 1 절연막(210)과, 비정질 실리콘층(a-Si:H layer,212)과 불순물 비정질 실리콘층(n+ a-Si:H layer,214)과 제 2 도전성 금속층(216)을 적층하고, 상기 제 2 도전성 금속층(216)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(218)을 형성한다. As shown in FIGS. 14B, 15B, 16B, and 17B, the
이때, 상기 제 1 절연막(210)은 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 하나 이상의 물질을 증착하여 형 성하고, 상기 제 2 도전성 금속층(216)은 앞서 언급한 도전성 금속 그룹 중 선택된 하나로 형성할 수 있으나, 바람직하게는 건식식각이 가능한 금속이면 좋으며 이러한 금속 중에는 몰리브덴(Mo)이 있다.In this case, the first insulating
한편, 상기 감광층(218)을 형성한 후, 상기 감광층(218)이 형성된 기판(200)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.Meanwhile, after the
이때, 상기 스위칭 영역(S)에 대응하여 차단부(B2)와, 차단부(B2)의 양측으로 반투과부(B3)가 위치하고, 상기 공통신호영역(CS)에 부분적으로 투과부(B1)가 위치하고, 상기 게이트 패드(206)에 대응하여 투과부(B1)가 위치하도록 하고, 그 외의 영역에는 반투과(B3)가 위치하도록 한다.In this case, the blocking unit B2 and the transflective unit B3 are positioned at both sides of the blocking unit B2 in correspondence to the switching region S, and the transmissive unit B1 is partially positioned in the common signal region CS. The transmissive part B1 is positioned to correspond to the
이때, 상기 스위칭 영역(S)에 위치하는 차단부(B2)의 면적은 상기 게이트 전극(202)의 면적을 넘지 않는 범위내로 한정된다.In this case, the area of the blocking part B2 positioned in the switching area S is limited to a range not exceeding the area of the
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(218)을 노광하는 공정과, 연속한 현상공정을 진행한다.Next, a step of exposing light to the upper portion of the mask M to expose the lower
이와 같이 하면, 도 15c와 도 16c와 도 17c와 18c에 도시한 바와 같이, 상기 스위칭 영역(S)에 원래의 높이로 패턴되고, 상기 게이트 패드(206)에 대응하여 완전히 제거되어 하부의 제 2 금속층(216)을 노출하고, 나머지 영역은 낮은 높이로 패턴된 감광패턴(220)이 남게 된다.In this way, as shown in FIGS. 15C, 16C, 17C, and 18C, the switching region S is patterned to its original height, and completely removed in correspondence with the
다음으로, 상기 게이패드(206)에 대응하여 상부의 노출된 제 2 도전성 금속층(216)과 그 하부의 불순물 비정질 실리콘층(214)과 순수 비정질 실리콘층(212)과 제 1 절연막(210)을 제거한다.Next, an upper portion of the exposed second
이와 같이 하면, 도 15d와 도 16d와 도 17d와 도 18d에 도시한 바와 같이, 상기 공통 배선(208)을 노출하는 공통 배선 콘택홀(CH1)과 상기 게이트 패드(206)를 노출하는 게이트 패드 콘택홀(CH2)을 형성한다.In this case, as shown in FIGS. 15D, 16D, 17D, and 18D, the common wiring contact hole CH1 exposing the
다음으로, 상기 감광패턴(220)중 스위칭 영역(S)의 이외의 영역에서 낮게 패턴된 부분을 애싱공정으로 완전히 제거하는 공정을 진행한다.Next, a process of completely removing the low-patterned portion of the
이와 같이 하면, 도 15e와 도 16e와 도 17e와 도 18e에 도시한 바와 같이, 상기 스위칭 영역(S)에는 상기 애싱공정을 통해 높이가 낮아진 감광패턴(120)이 남게 되고, 그 외의 영역에는 상기 제 2 도전성 금속층(216)이 노출된 상태가 된다.In this case, as illustrated in FIGS. 15E, 16E, 17E, and 18E, the
다음으로, 상기 남겨진 감광패턴(220)의 주변으로 노출된 상기 제 2 도전성 금속층(216)과 그 하부의 불순물 비정질 실리콘층(214)과 순수 비정질 실리콘층(212)을 제거하는 공정을 진행한다.Next, a process of removing the second
다음으로, 상기 남겨진 감광패턴(220)을 제거하는 공정을 진행한다.Next, a process of removing the remaining
이와 같이 하면, 도 15f와 도 16f와 도 17f와 도 18f에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 게이트 전극(202)과 제 1 절연막(210)과 패턴된 순수 비정질 실리콘층(222,이하 '액티브층'이라함)과, 패턴된 불순물 비정질 실리콘층(224, 이하'오믹 콘택층'이라함)과, 패턴된 제 2 금속층(226, 이하 '버퍼금속'이라함)이 적층된 상태가 되고, 상기 공통배선(208)의 일부와 상기 게이트 패드(206)는 상기 제 1 절연막(210)에 형성한 상기 제 1 콘택홀(CH1)과 제 2 콘택홀(CH2)을 통해 외부로 노출된 상태가 된다. In this way, as shown in FIGS. 15F, 16F, 17F, and 18F, the pure amorphous silicon layer patterned with the
이하, 도 15g 내지 도 15k와 도 16g 내지 도 16k와 도 17g 내지 도 17k와 도 18g 내지 도 18k는, 본 발명의 제 3 마스크 공정 단계를 공정순서에 따라 도시한 공정 단면도이다.Hereinafter, FIGS. 15G to 15K, 16G to 16K, 17G to 17K, and 18G to 18K are process cross-sectional views illustrating a third mask process step of the present invention according to a process sequence.
도 15g와 도 16g와 도 17g와 도 18g에 도시한 바와 같이, 상기 기판(200)의 전면에 투명 금속층(228)과 불투명 금속층(230)을 적층하고, 상기 불투명한 금속층(230)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(232)을 형성하는 공정을 진행한다.As shown in FIGS. 15G, 16G, 17G, and 18G, a
다음으로, 상기 투명 금속층(228)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드를 포함하는 투명한 도전성 금속그룹 중 선택된 하나로 형성하고, 상기 불투명한 금속층(230)은 앞서 언급한 도전성 금속 그룹 중 선택된 하나로 형성한다.Next, the
상기 감광층(232)의 이격된 상부에 투과부(B3)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.The mask M including the transmissive part B3, the blocking part B2, and the transflective part B3 is positioned on the spaced upper portion of the
상기 스위칭 영역(S)은 투과부(B1)를 중심으로 양측에 반투과(B3)가 위치하도록 하고, 상기 화소 영역(P)은 투과부(B1)와 차단부(B2(o),B2(e))가 교대로 구성되고, 상기 게이트 패드(206)와 데이터 영역(D)에 차단부(B2)가 위치하도록 하고, 그 외의 영역은 투과부(B1)가 위치하도록 하는 것을 특징으로 한다.The switching region S has semi-transmissive B3 at both sides of the transmissive portion B1, and the pixel region P has the transmissive portion B1 and the blocking portion B2 (o) and B2 (e). Are alternately arranged, and the blocking portion B2 is positioned in the
상기 공통신호영역(CS)의 일부에는 차단부(B2)가 위치하도록 한다.The blocking part B2 is positioned in a part of the common signal area CS.
이때, 도면에 나타나지는 않지만, 상기 화소 영역(P)에 대응하는 차단부(B2(o),B2(e))는 수직바 형태로 위치하고, 상기 차단부(B2(o),B2(e))중 홀수번째 차단부(B2(o))는 상기 공통신호영역(CS)의 차단부(B2)와 일체로 구성되고, 상기 짝 수 번째 차단부(B2(e))는 상기 스위칭 영역(S)의 차단부(B2)와 일체로 구성된다.In this case, although not shown in the drawing, the blocking parts B2 (o) and B2 (e) corresponding to the pixel area P are positioned in the vertical bar shape, and the blocking parts B2 (o) and B2 (e) are disposed. The odd-numbered blocking unit B2 (o) is integrally formed with the blocking unit B2 of the common signal region CS, and the even-numbered blocking unit B2 (e) is the switching region S. It is comprised integrally with the interruption | blocking part B2 of ().
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(232)을 노광한 후, 현상하는 공정을 진행한다.Next, after the light is irradiated to the upper portion of the mask (M) to expose the lower
이와 같이 하면, 도 15h와 도 16h와 도 17h와 도 18h에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 낮은 높이로 이격되어 형성된 감광패턴(234a)과, 상기 화소 영역(P)에 이격된 다수의 제 2 감광패턴(234b)과 상기 공통신호영역(CS)에 위치하는 제 3 감광패턴(234c)과, 게이트 패드(206)에 대응한 제 4 감광패턴(234d)과 상기 데이터 영역(D)에 대응하여 제 5 감광패턴(234e)이 형성된다. In this case, as shown in FIGS. 15H, 16H, 17H, and 18H, the
다음으로, 상기 제 1 내지 제 5 감광패턴(234a,234b,234c,234d)사이로 노출된 불투명한 금속층(230)과 하부의 투명 금속층(228)을 제거하는 공정을 진행한다.Next, a process of removing the
이와 같이 하면, 도 15i와 도 16i와 도 17i와 도 18i에 도시한 바와 같이, 상기 이격된 제 1 감광패턴(234a)의 하부에는 이격된 소스 전극(236)과 드레인 전극(238)과, 상기 제 2 감광패턴(234b)과 상기 제 3 감광패턴(234c)의 하부에는, 상기 드레인 전극(238)에서 연장되고 화소 영역(P)으로 수직바 형태로 연장된 다수의 화소 전극(240)과, 상기 공통 배선(208)과 접촉하면서 상기 화소 영역(P)으로 수직바 형태로 연장된 다수의 공통 전극(242)이 형성 된다.In this case, as illustrated in FIGS. 15I, 16I, 17I, and 18I, the
또한, 상기 제 4 감광 패턴(234d)의 하부에는 상기 게이트 패드(206)와 접촉하는 게이트 패드 전극(244)이 구성되고, 상기 제 5 감광패턴(234e)의 하부에는 일 끝단에 데이터 패드(248)를 포함하는 데이터 배선(246)이 구성 된다.In addition, a
이때, 상기 소스 및 드레인 전극(236,238)과 상기 화소 전극 및 공통 전 극(240,242)과 상기 게이트 패드(244)와 상기 데이터 패드 및 데이터 배선(244,226)은 모두 투명 금속층(228)과 불투명한 금속층(230)이 적층된 형태로 구성된다.In this case, the source and drain
다음으로, 상기 이격된 제 1 감광패턴(234a)의 사이로 노출된 하부의 버퍼 금속(226)과 오믹 콘택층(224)을 제거하는 공정을 진행한다.Next, a process of removing the
다음으로, 상기 스위칭 영역(S)의 제 1 감광패턴(234a)을 완전히 제거하는 애싱(ashing)공정을 진행한다.Next, an ashing process of completely removing the first
이와 같이 하면, 도 15j와 도 16j와 도 17j와 도 18j에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 소스 전극(236)과 드레인 전극(238)이 노출되고, 그 의 영역은 높이가 낮아진 감광패턴(234b,234c,234d,234e)이 남겨진 상태가 된다.In this way, as shown in FIGS. 15J, 16J, 17J, and 18J, the
다음으로, 상기 소스 전극과 드레인 전극(236,238)의 상부 불투명 금속층(230)을 제거하는 공정을 진행한 후, 남겨진 감광패턴(234b,234c,234d,234e)을 제거한다.Next, after the process of removing the upper
이와 같이 하면, 도 15k와 도 16k와 도 17k와 도 18k에 도시한 바와 같이, 스위칭 영역(S)에는 투명한 소스 전극(236)과 드레인 전극(238)이 구성되고, 상기 게이트 패드(206)와 접촉하는 게이트 패드 전극(244)이 구성되고, 상기 데이터 영역(D)에는 일 끝단에 데이터 패드(248)를 포함하는 데이터 배선(246)이 형성된다.In this way, as shown in FIGS. 15K, 16K, 17K, and 18K, the
상기 화소 영역(P)에는 상기 공통전극(242)과 화소 전극(240)이 형성된다.The
이때, 상기 공통전극(240)과 화소 전극(242)은 앞서 애싱공정에 의한 효과 로, 상기 불투명한 금속층(230)의 양측이 일부 식각되어 하부의 투명한 금속층(228)이 외부로 노출된 형태가 되므로, 이 부분에서 휘도는 높이를 역할을 할 수 있다.In this case, the
다음으로, 도 15l와 도 16l과 도 17l과 도 18l에 도시한 바와 같이, 상기 기판(200)의 전면에 앞서 언급한 무기절연물질 그룹 중 선택된 하나 또는 하나 이상의 물질을 증착하여 제 2 절연막(보호막,250)을 형성하고, 제 4 마스크 공정으로 패턴하여 상기 게이트 패드 전극(244)와 데이터 패드(248)를 노출하는 공정을 진행한다.Next, as illustrated in FIGS. 15L, 16L, 17L, and 18L, a second insulating film (protective film) may be deposited on the entire surface of the
전술한 공정을 통해, 본 발명의 제 3 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, an array substrate for a transverse electric field type liquid crystal display device according to a third embodiment of the present invention can be manufactured.
전술한 제 3 실시예를 통해, 제작된 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판을 제작할 수 있으며 전술한 구성 또한, 비정질 실리콘층(액티브층)이 배선의 하부에 존재하지 않고 상기 게이트 전극의 상부에만 섬형상으로 구성되어 하부의 광으로부터 차단될 수 있는 특징이 있다.Through the above-described third embodiment, the fabricated array substrate for a transverse electric field type liquid crystal display device according to the present invention can be fabricated, and the above-described configuration also includes an amorphous silicon layer (active layer) not present in the lower portion of the wiring and the gate It is composed of an island shape only on the top of the electrode can be blocked from the light of the bottom.
또한, 전술한 소스 전극(236)과 드레인 전극(238)만을 투명 금속층으로 구성함으로써, 하부광이 상기 소스 및 드레인 전극(236,238)에 반사되어 액티브층(122)에 조사되는 경로를 차단할 수 있어 이또한, 액티브층(222)에서 광누설전류가 발생하는 것을 차단할 수 있는 장점이 있다.In addition, since only the above-described
이하, 전술한 제 3 실시예의 변형예를 이하, 제 4 실시예를 통해 설명한다.Hereinafter, modifications of the above-described third embodiment will be described with reference to the fourth embodiment.
- - 제 4 실시예- --4th Example--
본 발명의 제 4 실시예는 앞서 언급한 제 3 실시예의 공정에서, 상기 소스 및 드레인 전극과 데이터 배선을 동일공정에서 패턴 할 때, 식각특성을 이용함으로써 상기 데이터 배선에는 불투명한 전극층을 남기는 반면, 상기 소스 및 드레인 전극을 투명 전극층만으로 구성하는 것을 특징으로 한다.In the fourth embodiment of the present invention, in the process of the above-described third embodiment, when the source and drain electrodes and the data wiring are patterned in the same process, by using an etching characteristic, an opaque electrode layer is left in the data wiring, The source and drain electrodes may be composed of only a transparent electrode layer.
본 발명의 제4 실시예에 따른 액정표시장치용 어레이 기판의 제조방법은, 앞서 제 3 실시예의 제 1 내지 2 마스크 공정과 4 마스크 공정이 동일하므로, 이를 생략하고, 3 마스크 공정만을 설명하도록 한다.In the method of manufacturing the array substrate for a liquid crystal display device according to the fourth embodiment of the present invention, since the first to second mask processes and the four mask processes of the third embodiment are the same, only the three mask processes will be described. .
이하, 도 19a 내지 19d와 도 20a 내지 도 20d는 도 13의 Ⅸ-Ⅸ,Ⅹ-Ⅹ,?-?,?-?를 절단하여, 본 발명의 제 4 실시예에 따른 공정순서에 따라 도시한 공정 단면도이다. (이때, 번호는 제 3 실시예와 동일하게 표기한다.)19A to 19D and FIGS. 20A to 20D are cut along the lines VIII-VIII, VIII-VIII,?-?,?-? Of FIG. 13, and are shown according to a process sequence according to the fourth embodiment of the present invention. It is a process cross section. (At this time, numbers are written the same as in the third embodiment.)
앞서, 제 2 마스크 공정으로 기판(200)의 스위칭 영역(S)에는 게이트 전극(202)과 제 1 절연막(210)과 액티브층(222)과 오믹 콘택층(224)과 버퍼금속(246)이 적층된 형태이고, 그 외의 영역은 제 1 절연막(210)으로 덮힌 채로 상기 게이트 패드(미도시)만이 노출된 형태로 구성된다.Prior to the second mask process, the
이하, 도 19a 내지 도 19d와 도 20a 내지 도 20d는 제 3 마스크 공정단계를 공정순서에 따라 도시한 공정 단면도이다.19A to 19D and 20A to 20D are cross-sectional views illustrating a third mask process step in a process sequence.
상기 제 2 마스크 공정을 완료한 후, 도 19a와 도 20a에 도시한 바와 같이, 상기 기판(200)의 전면에 투명 금속층(228)과 불투명 금속층(230)을 적층하고, 상기 불투명한 금속층(230)의 상부에 포토레지스트(photo-resist)를 도포하여 감광 층(232)을 형성하는 공정을 진행한다.After completing the second mask process, as shown in FIGS. 19A and 20A, the
다음으로, 상기 투명 금속층(228)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나로 형성하고, 상기 불투명한 금속층(230)은 앞서 언급한 도전성 금속 그룹 중 선택된 하나로 형성한다.Next, the
상기 감광층(232)의 이격된 상부에 투과부(B3)와 차단부(B2)로 구성된 마스크(M)를 위치시킨다.The mask M including the transmission part B3 and the blocking part B2 is positioned on the spaced upper portion of the
상기 스위칭 영역(S)은 투과부(B1)를 중심으로 양측에 차단부(B2)가 위치하도록 하고, 상기 화소 영역(P)은 투과부(B1)와 차단부(B2(o),B2(e))가 교대로 구성되고, 상기 게이트 패드(미도시)에는 차단부가 위치하도록 하고, 데이터 영역(D)에는 차단부(B2)가 위치하도록 하고, 그 외의 영역은 투과부(B1)가 위치하도록 하는 것을 특징으로 한다.The switching region S has the blocking portions B2 positioned on both sides of the transmissive portion B1, and the pixel region P has the transmissive portion B1 and the blocking portions B2 (o) and B2 (e). ) Are alternately arranged, the blocking portion is positioned in the gate pad (not shown), the blocking portion B2 is positioned in the data region D, and the transmissive portion B1 is positioned in the other region. It features.
상기 공통신호영역(CS)의 일부에는 차단부(B2)가 위치하도록 한다.The blocking part B2 is positioned in a part of the common signal area CS.
이때, 도면에 나타나지는 않지만, 상기 화소 영역(P)에 대응하는 투과부(B2(o),B2(e))는 수직바 형태로 위치하고, 상기 차단부(B2(o),B2(e))중 홀수번째 차단부(B2(o))는 상기 공통신호영역(CS)의 차단부(B3)와 일체로 형성되고, 상기 짝수번째 차단부(B2(e))는 상기 스위칭 영역(S)의 차단부(B2)와 일체로 연결된다.At this time, although not shown in the drawings, the transmission parts B2 (o) and B2 (e) corresponding to the pixel area P are positioned in the form of vertical bars, and the blocking parts B2 (o) and B2 (e) are disposed. The odd-numbered blocking unit B2 (o) is integrally formed with the blocking unit B3 of the common signal region CS, and the even-numbered blocking unit B2 (e) is formed of the switching region S. It is connected to the blocking unit (B2) integrally.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(232)을 노광한 후, 현상하는 공정을 진행한다.Next, after the light is irradiated to the upper portion of the mask (M) to expose the lower
이와 같이 하면, 도 도 19b와 도 20b에 도시한 바와 같이, 상기 스위칭 영 역(S)에 이격된 제 1 감광패턴(234a)과, 상기 화소 영역(P)에 제 2 감광패턴(234b)과, 상기 공통신호영역(제 3 감광패턴)과, 상기 게이트 패드에 제 4 감광패턴(미도시)과 상기 데이터 영역에 제 5 감광패턴(234e)이 형성된다.In this case, as illustrated in FIGS. 19B and 20B, the first
다음으로, 상기 감광패턴의 이격된 사이로 노출된 하부의 제 2 도전성 금속층(230)과 하부의 투명 금속층(228)을 제거하는 공정을 진행한다.Next, a process of removing the lower second
이하, 도 19c 내지 도 19d와 도 20c 내지 도 20d는 앞서 도 19와 도 20b의 연속된 공정을 나타낸 것이며, 이해를 위해 박막트랜지스터 부분인 F부분을 평면구조로 나타내었다.Hereinafter, FIGS. 19C to 19D and 20C to 20D illustrate the continuous processes of FIGS. 19 and 20B, and the F portion, which is a thin film transistor portion, is illustrated in a planar structure for understanding.
도 19c와 도 20c에 도시한 바와, 상기 스위칭 영역(S)에 이격된 소스 전극(238)과 드레인 전극(240)이 형성되고, 상기 화소 영역(S)에는 상기 공통 배선(208)과 접촉하면서 상기 화소 영역(P)으로 연장된 다수의 수직바 형태의 공통전극(242)과, 상기 드레인 전극(238)에서 상기 화소 영역(P)으로 연장된 다수의 수직바 형태이고 상기 공통전극(242)과 평행하게 이격된 화소 전극(240)이 구성되고, 상기 데이터 영역(D)은 데이터 배선 및 데이터 패드(246,미도시)가 형성되고, 상기 게이트 영역(미도시)은 게이트 패드(미도시)가 형성 된다.19C and 20C, a
다음으로, 상기 기판(200)을 식각액에 담궈, 상기 제 1 감광패턴(234a)의 하부에 구성된 소스 및 드레인 전극(236,238)의 불투명 금속층만(230)을 제거하는 공정을 진행한다.Next, the
이와 같은 공정이 가능한 것은, 앞서 제 2 실시예에서 언급한 바와 같이, 상기 소스 전극과 드레인 전극(236,238)의 폭(W1)이 데이터 배선(244)의 폭(W2)에 비 해 작기 때문에, 과식각만으로 상기 소스 및 드레인 전극(236,238)의 불투명한 금속층만(230)을 제거할 수 있다.Such a process is possible because, as mentioned in the second embodiment, the width W1 of the source and drain
이때, 상기 화소 전극(240)과 공통전극(242)의 불투명한 금속층(230) 또한, 일부 제거되는데, 이와 같은 경우 휘도측면에서, 상기 공통 전극(242)과 화소 전극(240)을 모두 투명한 금속층으로 형성한 것과 동일한 효과를 얻을 수 있다.In this case, the
도 19d와 도 20d에 도시한 바와 같이, 소스 및 드레인 전극(236,238)만이 투명한 금속층으로 구성되고, 데이터 배선(246)과 데이터 패드 전극(248)과, 게이트 패드 전극(미도시)과, 화소 전극(242)과 공통 전극(240)은 투명한 금속층(228)과 불투명한 금속층(230)이 적층된 상태로 남게 된다.As shown in Figs. 19D and 20D, only the source and drain
다음으로, 상기 남겨진 감굉패턴(234a,234b,234c,234d,234e)를 제거하면, 앞서 제 3 실시예의 15k와 동일한 형상이 된다. 이후, 공정은 앞서 언급한 바와 같이 제 3 실시예와 동일하다.Next, if the remaining
전술한 공정을 통해, 본 발명의 제 4 실시예 따른 횡전계 방식 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, an array substrate for a transverse electric field type liquid crystal display device according to a fourth embodiment of the present invention can be manufactured.
본 발명에 따른 액정표시장치용 어레이기판의 구성은, 배선의 하부에 액티브층(순수 비정질 실리콘층)이 존재하지 않는 즉, 게이트 전극의 상부에 섬형상의 액티브층 만이 존재하는 구조임으로, 광전류에 의한 박막트랜지스터에 누설전류가 발생하지 않고 웨이비 노이즈(wavy noise)가 발생하지 않아 고화질의 액정패널을 제 작 할 수 있는 효과가 있다.The arrangement of the liquid crystal display array substrate according to the present invention is such that the active layer (pure amorphous silicon layer) does not exist in the lower portion of the wiring, that is, only the island-like active layer exists in the upper portion of the gate electrode. As a result, no leakage current is generated in the thin film transistor and no wavy noise is generated, thereby producing a high-quality liquid crystal panel.
소스 전극과 드레인 전극이 투명한 금속층 만으로 구성되기 때문에, 하부광이 반사되어 액티브층으로 조사되는 현상이 발생하지 않기 때문에 이 또한, 누설전류가 발생하는 것을 방지하는 효과가 있다.Since the source electrode and the drain electrode are composed of only the transparent metal layer, the phenomenon that the lower light is reflected and irradiated to the active layer does not occur, which also has the effect of preventing the leakage current from occurring.
또한, 본 발명의 제 3 실시예와 제 4 실시예의 화소 전극과 공통 전극은 양측으로 각각 하부의 투명한 금속층이 노출되는 형태로 구성되기 때문에 휘도를 개선할 수 있는 효과가 있다.Further, since the pixel electrode and the common electrode of the third and fourth embodiments of the present invention are configured in such a manner that the lower transparent metal layer is exposed to both sides, the luminance can be improved.
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TW413844B (en) * | 1998-11-26 | 2000-12-01 | Samsung Electronics Co Ltd | Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films |
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JP2009094413A (en) * | 2007-10-11 | 2009-04-30 | Sumitomo Chemical Co Ltd | Thin-film active element, organic light-emitting device, display device, electronic device and method for manufacturing thin-film active element |
KR101602635B1 (en) * | 2009-11-30 | 2016-03-22 | 삼성디스플레이 주식회사 | Display devise, thin film transistor substrate and method of fabricating the same |
KR20120108336A (en) | 2011-03-23 | 2012-10-05 | 삼성디스플레이 주식회사 | Display device and fabrication method thereof |
KR102039725B1 (en) * | 2012-11-23 | 2019-11-04 | 엘지디스플레이 주식회사 | Array substrate for liquid crystal display and manufacturing method of the same |
JP6278633B2 (en) * | 2013-07-26 | 2018-02-14 | 三菱電機株式会社 | Thin film transistor array substrate and manufacturing method thereof, and liquid crystal display device and manufacturing method thereof |
KR102364631B1 (en) * | 2015-09-18 | 2022-02-17 | 엘지디스플레이 주식회사 | Liquid crystal display device |
CN105655407A (en) * | 2016-03-11 | 2016-06-08 | 京东方科技集团股份有限公司 | Polycrystalline silicon thin film transistor and preparation method thereof, array substrate and display device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060089452A (en) * | 2005-02-04 | 2006-08-09 | 삼성전자주식회사 | Array substrate, manufacturing method thereof and liquid crystal display panel |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100333273B1 (en) * | 1999-08-02 | 2002-04-24 | 구본준, 론 위라하디락사 | The array substrate of TFT type liquid crystal display device and a method of fabricating the same |
US6580127B1 (en) * | 1999-09-30 | 2003-06-17 | International Business Machines Corporation | High performance thin film transistor and active matrix process for flat panel displays |
TW498178B (en) * | 2000-05-02 | 2002-08-11 | Hannstar Display Corp | Manufacturing method and structure for in-plane switching mode liquid crystal display unit |
KR100766493B1 (en) * | 2001-02-12 | 2007-10-15 | 삼성전자주식회사 | Tft lcd |
KR100799464B1 (en) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Device and Fabricating Method Thereof |
KR100797374B1 (en) * | 2001-06-05 | 2008-01-22 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display and Fabricating Method Thereof |
KR100450701B1 (en) * | 2001-12-28 | 2004-10-01 | 엘지.필립스 엘시디 주식회사 | The substrate for LCD and method for fabricating the same |
KR100883769B1 (en) * | 2002-11-08 | 2009-02-18 | 엘지디스플레이 주식회사 | Method for fabricating of an array substrate for LCD |
KR101012491B1 (en) * | 2003-12-04 | 2011-02-08 | 엘지디스플레이 주식회사 | Substrate of LCD and method for fabricating of the same |
KR101086476B1 (en) * | 2004-04-14 | 2011-11-25 | 엘지디스플레이 주식회사 | Liquid Crystal Display Panel and Method of Fabricating the same |
KR101049001B1 (en) * | 2004-05-31 | 2011-07-12 | 엘지디스플레이 주식회사 | Liquid crystal display device of color filter on-film transistor (COT) structure of transverse electric field system (ISP) |
KR101126396B1 (en) * | 2004-06-25 | 2012-03-28 | 엘지디스플레이 주식회사 | Thin film transistor array substrate and fabricating method thereof |
KR100679100B1 (en) * | 2004-10-29 | 2007-02-06 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Panel Of Horizontal Electronic Fileld Applying Type and Method of Fabricating the same |
JP2006171723A (en) * | 2004-12-13 | 2006-06-29 | Samsung Electronics Co Ltd | Array substrate, method of manufacturing same, and liquid crystal display apparatus having same |
KR101249774B1 (en) * | 2005-12-29 | 2013-04-09 | 엘지디스플레이 주식회사 | An array substrate for In-Plane switching mode LCD and method of fabricating of the same |
KR101284697B1 (en) * | 2006-06-30 | 2013-07-23 | 엘지디스플레이 주식회사 | An array substrate for LCD and method for fabricating thereof |
KR101297358B1 (en) * | 2006-06-30 | 2013-08-14 | 엘지디스플레이 주식회사 | An array substrate for LCD and method for fabricating thereof |
KR101257811B1 (en) * | 2006-06-30 | 2013-04-29 | 엘지디스플레이 주식회사 | An array substrate for LCD and method for fabricating thereof |
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060089452A (en) * | 2005-02-04 | 2006-08-09 | 삼성전자주식회사 | Array substrate, manufacturing method thereof and liquid crystal display panel |
Also Published As
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KR20080002272A (en) | 2008-01-04 |
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