KR101284042B1

KR101284042B1 - Flexible Printed Circuit Board, Method of Manufacturing The Same and Display Device Having The Same

Info

Publication number: KR101284042B1
Application number: KR1020070007687A
Authority: KR
Inventors: 김준현; 박용주; 명재훈
Original assignee: 삼성디스플레이 주식회사
Priority date: 2007-01-25
Filing date: 2007-01-25
Publication date: 2013-07-09
Also published as: KR20080070095A

Abstract

The flexible circuit board includes a flexible base board, a first conductive part, a second conductive part, and a diode. The first conductive portion is disposed on a first surface of the flexible base substrate. The second conductive portion is disposed on a second surface of the flexible base substrate facing the first surface. The diode is embedded in the flexible base substrate and is electrically connected between the first and second conductive portions. Therefore, the thickness and manufacturing cost of the display device are reduced.

Description

Flexible Printed Circuit Board, Method of Manufacturing The Same and Display Device Having The Same}

도 1은 본 발명의 일 실시예에 따른 연성회로기판을 나타내는 단면도이다.1 is a cross-sectional view illustrating a flexible circuit board according to an exemplary embodiment of the present invention.

도 2는 상기 도 1에 도시된 다이오드칩을 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating the diode chip shown in FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 연성회로기판을 나타내는 단면도이다.3 is a cross-sectional view illustrating a flexible circuit board according to another exemplary embodiment of the present invention.

도 4 내지 도 8은 상기 도 3에 도시된 연성회로기판의 제조방법을 나타내는 단면도들이다.4 to 8 are cross-sectional views illustrating a method of manufacturing the flexible printed circuit board shown in FIG. 3.

도 9는 본 발명의 다른 실시예에 따른 연성회로기판을 나타내는 단면도이다.9 is a cross-sectional view illustrating a flexible circuit board according to another exemplary embodiment of the present invention.

도 10 내지 도 19는 상기 도 9에 도시된 연성회로기판의 제조방법을 나타내는 단면도들이다.10 to 19 are cross-sectional views illustrating a method of manufacturing the flexible printed circuit board illustrated in FIG. 9.

도 20은 본 발명의 일 실시예에 따른 표시장치를 나타내는 사시도이다.20 is a perspective view illustrating a display device according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 연성회로기판 12 : 내장(Embedded) 캐패시터10: flexible circuit board 12: embedded capacitor

14 : 구동칩 20 : 어레이기판14: driving chip 20: array substrate

22 : 패널 구동칩 30 : 대향기판22 panel driving chip 30 opposing substrate

50 : 표시패널 100 : 다이오드칩50: display panel 100: diode chip

101 : 제2 전극 103 : 반도체층101: second electrode 103: semiconductor layer

104 : 가드링(Guard Ring) 105 : 절연 패턴104: Guard Ring 105: Insulation Pattern

107 : 장벽 금속층 108 : 제1 전극107: barrier metal layer 108: first electrode

110, 310 : 제1 보호층 120, 320 : 제2 보호층110, 310: first protective layer 120, 320: second protective layer

130 : 제1 도전층 132 : 제1 이방성 도전 패턴130: first conductive layer 132: first anisotropic conductive pattern

140 : 제2 도전층 142 : 제2 이방성 도전 패턴140: second conductive layer 142: second anisotropic conductive pattern

150, 250 : 연성 베이스기판 275, 351 : 결합층(Prepreg)150, 250: flexible base substrates 275, 351: bonding layer (prepreg)

256, 350 : 베이스층 301, 302, 303 : 상부 도전패턴256, 350: base layer 301, 302, 303: upper conductive pattern

330 : 제1 도전패턴 341 : 제2 도전패턴330: first conductive pattern 341: second conductive pattern

371, 372, 373 : 중앙 도전패턴 391, 392, 393 : 하부 도전패턴371, 372, 373: center conductive pattern 391, 392, 393: lower conductive pattern

본 발명은 연성회로기판, 그 제조방법 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 두께가 감소하는 연성회로기판, 제조비용이 감소하는 연성회로기판의 제조방법 및 상기 연성회로기판을 가져서 불량이 감소하는 표시장치에 관한 것이다.The present invention relates to a flexible printed circuit board, a method of manufacturing the same, and a display device having the same, and more particularly, to a flexible printed circuit board having a reduced thickness, a method of manufacturing a flexible printed circuit board having a reduced manufacturing cost, and having the same This is related to a decreasing display device.

표시장치, 정보처리장치 등의 전자장비들이 다양한 분야에서 널리 사용되고 있다. 상기 전자장비들의 크기를 감소시키기 위하여, 연성회로기판 상에 캐패시터, 저항기, 다이오드 등의 전자부품들을 실장하거나 박막증착공정을 통하여 상기 전자 부품들을 상기 연성회로기판 상에 직접 형성한다.Electronic devices such as display devices and information processing devices are widely used in various fields. In order to reduce the size of the electronic equipment, electronic components such as capacitors, resistors, diodes, etc. are mounted on the flexible circuit board, or the electronic components are directly formed on the flexible circuit board through a thin film deposition process.

그러나, 상기 전자부품들을 연성회로기판 상에 실장하는 경우, 상기 연성회로기판의 두께가 증가하고, 조립공정 중에 상기 전자부품들이 파손될 수 있다. 또한, 솔더링(Soldering) 중에 발생하는 열에 의해 상기 전자부품들이 파손된다.However, when mounting the electronic components on the flexible circuit board, the thickness of the flexible circuit board increases, and the electronic components may be damaged during the assembly process. In addition, the electronic components are damaged by heat generated during soldering.

상기 박막증착공정을 통하여 상기 전자부품들을 상기 연성회로기판에 직접 형성하는 경우, 상기 전자부품들이 저온에서 증착되어 상기 전자부품들의 전기적인 특성이 열화된다.When the electronic components are directly formed on the flexible circuit board through the thin film deposition process, the electronic components are deposited at a low temperature, thereby deteriorating electrical characteristics of the electronic components.

따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 두께가 감소하는 연성회로기판을 제공한다.Accordingly, the present invention has been made in view of such a problem, and the present invention provides a flexible circuit board having a reduced thickness.

또한, 본 발명은 제조비용이 감소하는 연성회로기판의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a flexible printed circuit board having a reduced manufacturing cost.

또한, 본 발명은 상기 연성회로기판을 가져서 불량이 감소하는 표시장치를 제공한다.In addition, the present invention provides a display device having the flexible circuit board so that defects are reduced.

본 발명의 일 특징에 따른 연성회로기판은 연성 베이스기판, 제1 도전부, 제2 도전부 및 다이오드를 포함한다. 상기 제1 도전부는 상기 연성 베이스기판의 제1 면 상에 배치된다. 상기 제2 도전부는 상기 제1 면과 마주보는 상기 연성 베이스기판의 제2 면 상에 배치된다. 상기 다이오드는 상기 연성 베이스기판에 내장(Embedded)되고, 상기 제1 및 제2 도전부들 사이에 전기적으로 연결된다.A flexible circuit board according to an aspect of the present invention includes a flexible base substrate, a first conductive portion, a second conductive portion, and a diode. The first conductive portion is disposed on a first surface of the flexible base substrate. The second conductive portion is disposed on a second surface of the flexible base substrate facing the first surface. The diode is embedded in the flexible base substrate and is electrically connected between the first and second conductive portions.

본 발명의 다른 특징에 따른 연성회로기판의 제조방법에 있어서, 먼저 베이 스층의 제2면 상에 제2 도전층을 형성한다. 이어서, 상기 베이스층을 부분적으로 제거하여 수납홀을 형성한다. 이후에, 상기 수납홀 내에 다이오드칩을 삽입한다. 계속해서, 상기 제2 면과 마주보는 상기 베이스층의 제1 면 상에 상기 다이오드칩의 제1 전극을 노출하는 결합층을 형성한다. 이어서, 상기 결합층 및 상기 제1 전극 상에 제1 도전층을 형성한다.In the method of manufacturing a flexible printed circuit board according to another aspect of the present invention, first, a second conductive layer is formed on the second surface of the base layer. Subsequently, the base layer is partially removed to form a storage hole. Thereafter, a diode chip is inserted into the receiving hole. Subsequently, a bonding layer exposing the first electrode of the diode chip is formed on the first surface of the base layer facing the second surface. Subsequently, a first conductive layer is formed on the bonding layer and the first electrode.

본 발명의 또 다른 특징에 따른 표시장치는 연성회로기판 및 표시패널을 포함한다. 상기 연성회로기판은 연성 베이스기판과, 상기 연성 베이스기판의 제1 면 상에 배치되는 제1 도전부와, 상기 제1 면과 마주보는 상기 연성 베이스기판의 제2 면 상에 배치되는 제2 도전부와, 상기 연성 베이스기판에 내장(Embedded)되고, 상기 제1 및 제2 도전부들 사이에 전기적으로 연결되는 다이오드와, 상기 연성 베이스기판 상에 배치되고 상기 제1 도전부에 전기적으로 연결되는 구동칩을 포함하며, 구동신호를 생성한다. 상기 표시패널은 상기 연성회로기판에 전기적으로 연결되고 상기 구동신호를 인가받아 영상을 표시한다.A display device according to another aspect of the present invention includes a flexible circuit board and a display panel. The flexible printed circuit board includes a flexible base substrate, a first conductive portion disposed on a first surface of the flexible base substrate, and a second conductive portion disposed on a second surface of the flexible base substrate facing the first surface. And a diode embedded in the flexible base substrate and electrically connected between the first and second conductive portions, and a drive disposed on the flexible base substrate and electrically connected to the first conductive portion. It includes a chip, and generates a drive signal. The display panel is electrically connected to the flexible circuit board and receives the driving signal to display an image.

이러한 연성회로기판, 그 제조방법 및 이를 갖는 표시장치에 따르면, 상기 다이오드가 상기 기판 내에 배치되어 상기 표시장치의 두께가 감소한다. 상기 다이오드 상에 다른 전자부품이 중첩될 수 있어서 상기 인쇄회로기판의 크기가 감소한다. 또한, 상기 인쇄회로기판의 불량 및 제조비용이 감소한다.According to such a flexible circuit board, a method of manufacturing the same, and a display device having the same, the diode is disposed in the substrate to reduce the thickness of the display device. Other electronic components may be superimposed on the diode to reduce the size of the printed circuit board. In addition, the defect and manufacturing cost of the printed circuit board is reduced.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1을 참조하면, 상기 연성회로기판은 제1 보호층(110), 제1 도전층(130), 연성 베이스기판(150), 다이오드칩(100), 제2 도전층(140) 및 제2 보호층(120)을 포함한다.Referring to FIG. 1, the flexible circuit board may include a first protective layer 110, a first conductive layer 130, a flexible base substrate 150, a diode chip 100, a second conductive layer 140, and a second conductive layer. The protective layer 120 is included.

상기 연성 베이스기판(150)은 합성수지, 연성동박적층필름(Flexible Copper Clad Laminate; FCCL), 결합층(Prepreg), 접착필름 등을 포함한다. 본 실시예에서, 상기 합성수지는 내열성이 우수한 폴리이미드(Polyimide; PI), 폴리에틸렌테라프탈레이트(Polyethylene Terephthalate; PET), 요소수지(Urea Resin) 등을 포함한다. 예를 들어, 상기 연성동박적층필름은 구리층 및 합성수지층이 라미네이트(Laminate)되어 형성된다.The flexible base substrate 150 includes a synthetic resin, a flexible copper clad laminate (FCCL), a bonding layer (prepreg), an adhesive film, and the like. In the present embodiment, the synthetic resin includes polyimide (PI), polyethylene terephthalate (PET), urea resin (Urea Resin) and the like having excellent heat resistance. For example, the flexible copper foil laminated film is formed by laminating a copper layer and a synthetic resin layer.

상기 다이오드칩(100)은 상기 연성 베이스기판(150) 내에 형성된 수납홀(150a) 내에 배치된다. 예를 들어, 상기 수납홀(150a)은 0.35mm x 0.35mm의 크기를 가지며, 상기 다이오드칩(100)은 상기 수납홀(150a)과 동일한 크기를 갖는다.The diode chip 100 is disposed in the accommodation hole 150a formed in the flexible base substrate 150. For example, the accommodating hole 150a has a size of 0.35mm x 0.35mm, and the diode chip 100 has the same size as the accommodating hole 150a.

도 1 및 도 2를 참조하면, 상기 다이오드칩(100)은 제2 전극(101), 반도체층(103), 가드링(Guard Ring, 104), 절연패턴(105), 장벽 금속층(107) 및 제1 전극(108)을 포함한다.1 and 2, the diode chip 100 includes a second electrode 101, a semiconductor layer 103, a guard ring 104, an insulating pattern 105, a barrier metal layer 107, and the like. The first electrode 108 is included.

상기 제2 전극(101)은 상기 제2 도전층(140) 상에 배치되고, 상기 제2 도전층(140)에 전기적으로 연결된다. 상기 제2 전극(101)은 도전성이 높은 금속을 포함한다. 예를 들어, 상기 제2 전극(101)은 금, 은 등을 포함한다.The second electrode 101 is disposed on the second conductive layer 140 and is electrically connected to the second conductive layer 140. The second electrode 101 includes a metal having high conductivity. For example, the second electrode 101 includes gold, silver, or the like.

상기 반도체층(103)은 상기 제2 전극(101) 상에 배치된다. 본 실시예에서, 상기 반도체층(103)은 N+ 실리콘층(103a) 및 N 실리콘층(103b)을 포함한다. 상기 N+ 실리콘층(103a)은 상기 제2 전극(101) 상에 배치된다. 상기 N 실리콘층(103b)은 상기 N+ 실리콘층(103a) 상에 배치된다. 예를 들어, 상기 N+ 실리콘층(103a)의 불순물농도는 상기 N 실리콘층(103b)의 불순물농도보다 높다.The semiconductor layer 103 is disposed on the second electrode 101. In this embodiment, the semiconductor layer 103 includes an N + silicon layer 103a and an N silicon layer 103b. The N + silicon layer 103a is disposed on the second electrode 101. The N silicon layer 103b is disposed on the N + silicon layer 103a. For example, an impurity concentration of the N + silicon layer 103a is higher than that of the N silicon layer 103b.

상기 절연 패턴(105)은 상기 반도체층(103) 상에 배치되어, 상기 반도체층(103)의 주변부을 커버한다. 상기 절연 패턴(105)은 상기 반도체층(103)의 상기 주변부를 통하여 누설전류가 발생하는 것을 방지한다.The insulating pattern 105 is disposed on the semiconductor layer 103 and covers a peripheral portion of the semiconductor layer 103. The insulating pattern 105 prevents leakage current from occurring through the peripheral portion of the semiconductor layer 103.

상기 장벽 금속층(107)은 상기 반도체층(103) 상에 배치되고, 상기 절연 패턴(105)을 커버한다. 본 실시예에서, 상기 장벽 금속층(107)에 양의 전압이 인가되면 상기 반도체층(103)으로부터 상기 장벽 금속층(107)쪽으로 전자가 흐르게 된다. 또한, 상기 장벽 금속층(107)에 음의 전압이 인가되면 상기 반도체층(103)과 상기 장벽 금속층(107) 사이에 쇼트키 장벽이 형성되어 전자의 흐름이 감소한다. 상기 쇼트키 장벽은 상기 장벽 금속층(107)과 상기 반도체층(103) 사이에 형성되는 전위의 장벽이고, 전류가 한쪽방향으로 흐르게 한다.The barrier metal layer 107 is disposed on the semiconductor layer 103 and covers the insulating pattern 105. In the present embodiment, when a positive voltage is applied to the barrier metal layer 107, electrons flow from the semiconductor layer 103 toward the barrier metal layer 107. In addition, when a negative voltage is applied to the barrier metal layer 107, a Schottky barrier is formed between the semiconductor layer 103 and the barrier metal layer 107 to reduce the flow of electrons. The Schottky barrier is a barrier of potentials formed between the barrier metal layer 107 and the semiconductor layer 103 and allows current to flow in one direction.

상기 가드링(104)은 상기 절연 패턴(105)과 상기 장벽 금속층(107) 사이의 경계를 커버하여, 상기 반도체층(103)을 상기 절연 패턴(105)과 상기 장벽 금속층(107) 사이의 경계로부터 이격시킨다. 본 실시예에서, 상기 가드링(104)은 P+ 실리콘을 포함하여, 상기 가드링(104)과 상기 반도체층(103)이 P-N접합다이오드를 형성한다. 따라서, 상기 가드링(104)은 상기 반도체층(103)으로부터 상기 장벽 금속층(107)에 인접하는 상기 절연 패턴(105)쪽으로 누설되는 전류를 방지한다.The guard ring 104 covers a boundary between the insulating pattern 105 and the barrier metal layer 107 so that the semiconductor layer 103 has a boundary between the insulating pattern 105 and the barrier metal layer 107. Away from it. In the present embodiment, the guard ring 104 includes P + silicon, so that the guard ring 104 and the semiconductor layer 103 form a P-N junction diode. Thus, the guard ring 104 prevents a current leaking from the semiconductor layer 103 toward the insulating pattern 105 adjacent to the barrier metal layer 107.

상기 제1 전극(108)은 상기 장벽 금속층(107) 상에 배치된다. 본 실시예에서, 상기 제1 전극(108)은 상기 제2 전극(101)과 동일한 물질을 포함한다.The first electrode 108 is disposed on the barrier metal layer 107. In the present embodiment, the first electrode 108 includes the same material as the second electrode 101.

본 실시예에서, 상기 다이오드칩(100)은 쇼트키장벽 다이오드칩(Schottky Barrier Diode Chip)을 포함한다. 이때, 상기 다이오드칩(100)이 P-N접합다이오드칩, 제너(Zener) 다이오드칩 등을 포함할 수도 있다.In this embodiment, the diode chip 100 includes a Schottky Barrier Diode Chip. In this case, the diode chip 100 may include a P-N junction diode chip, a Zener diode chip, or the like.

도 1을 다시 참조하면, 상기 제1 도전층(130)은 상기 연성 베이스기판(150)의 상면에 배치되고, 상기 다이오드칩(100)의 상기 제1 전극(도 2의 108)에 전기적으로 연결된다. 상기 제1 전극(108)은 상기 제1 도전층(140)과 직접접촉(Direct Contact), 이방성 도전필름(Anisotropic Conductive Film; ACF), 도전성 범프(Conductive Bump) 등을 통하여 전기적으로 연결된다.Referring back to FIG. 1, the first conductive layer 130 is disposed on an upper surface of the flexible base substrate 150 and is electrically connected to the first electrode (108 of FIG. 2) of the diode chip 100. do. The first electrode 108 is electrically connected to the first conductive layer 140 through a direct contact, an anisotropic conductive film (ACF), a conductive bump, or the like.

상기 제1 도전층(130)은 구리, 알루미늄 등의 금속을 포함한다. 본 실시예에서, 상기 제1 도전층(130)은 구리박막에 구리를 도금하여 형성한다. 예를 들어, 상기 구리박막 및 상기 구리도금층의 두께는 18μm 및 23μm이고, 상기 제1 도전층(130)의 두께는 41μm이다.The first conductive layer 130 includes a metal such as copper or aluminum. In the present embodiment, the first conductive layer 130 is formed by plating copper on a copper thin film. For example, the thickness of the copper thin film and the copper plating layer is 18 μm and 23 μm, and the thickness of the first conductive layer 130 is 41 μm.

상기 제1 보호층(110)은 상기 제1 도전층(130) 상에 배치되어 상기 제1 도전층(130)을 외부의 불순물 및 충격으로부터 보호한다. 예를 들어, 상기 제1 보호층(110)은 상기 제1 도전층(130)을 부분적으로 노출하는 홀(도시되지 않음)을 포함할 수도 있다.The first protective layer 110 is disposed on the first conductive layer 130 to protect the first conductive layer 130 from external impurities and impacts. For example, the first protective layer 110 may include a hole (not shown) that partially exposes the first conductive layer 130.

본 실시예에서, 상기 제1 보호층(110)은 합성수지를 포함하고, 접착층(도시되지 않음)을 통하여 상기 제1 도전층(130)에 부착된다. 예를 들어, 상기 제1 보호 층(110)은 폴리이미드를 포함하고, 상기 접착층은 에폭시, 실리콘, 아크릴 등을 포함한다.In the present embodiment, the first protective layer 110 includes a synthetic resin and is attached to the first conductive layer 130 through an adhesive layer (not shown). For example, the first protective layer 110 may include polyimide, and the adhesive layer may include epoxy, silicone, acrylic, or the like.

상기 제2 도전층(140)은 상기 연성 베이스기판(150)의 하면에 배치되고, 상기 다이오드칩(100)의 상기 제2 전극(도 2의 101)에 전기적으로 연결된다. 상기 제2 전극(101)은 상기 제2 도전층(140)과 직접접촉(Direct Contact), 이방성 도전필름(Anisotropic Conductive Film; ACF), 도전성 범프(Conductive Bump) 등을 통하여 전기적으로 연결된다.The second conductive layer 140 is disposed on the bottom surface of the flexible base substrate 150 and is electrically connected to the second electrode 101 (see FIG. 2) of the diode chip 100. The second electrode 101 is electrically connected to the second conductive layer 140 through a direct contact, an anisotropic conductive film (ACF), a conductive bump, or the like.

본 실시예에서, 상기 제2 도전층(140)은 상기 제1 도전층(130)과 동일한 물질을 포함한다.In the present embodiment, the second conductive layer 140 includes the same material as the first conductive layer 130.

상기 제2 보호층(120)은 상기 제2 도전층(140) 상에 배치되어 상기 제2 도전층(140)을 외부의 불순물 및 충격으로부터 보호한다. 본 실시예에서, 상기 제2 보호층(120)은 상기 제1 보호층(110)과 동일한 물질을 포함한다.The second protective layer 120 is disposed on the second conductive layer 140 to protect the second conductive layer 140 from external impurities and impact. In the present embodiment, the second protective layer 120 includes the same material as the first protective layer 110.

상기와 같은 본 실시예에 따르면, 상기 다이오드칩(100)이 상기 연성 베이스기판(150) 상에 내장되어, 상기 연성회로기판의 두께가 감소한다.According to the present embodiment as described above, the diode chip 100 is embedded on the flexible base substrate 150, so that the thickness of the flexible circuit board is reduced.

또한, 상기 다이오드칩(100)의 상기 제1 전극(108)에 전기적으로 연결되는 상기 제1 도전층(130)이 상기 다이오드칩(100)의 상기 제2 전극(101)에 전기적으로 연결되는 상기 제2 도전층(140)과 서로 다른 층에 형성되어 상기 연성회로기판의 디자인마진(Design Margin)이 향상된다.In addition, the first conductive layer 130 electrically connected to the first electrode 108 of the diode chip 100 is electrically connected to the second electrode 101 of the diode chip 100. It is formed on a different layer from the second conductive layer 140 to improve the design margin of the flexible printed circuit board.

도 3은 본 발명의 다른 실시예에 따른 연성회로기판을 나타내는 단면도이다. 본 실시예에서, 이방성 도전 패턴 및 연성 베이스기판을 제외한 나머지 구성요소는 도 1 및 도 2에 도시된 실시예와 동일하므로 중복되는 설명은 생략한다.3 is a cross-sectional view illustrating a flexible circuit board according to another exemplary embodiment of the present invention. In the present embodiment, the remaining components except for the anisotropic conductive pattern and the flexible base substrate are the same as the embodiment shown in Figs.

도 3을 참조하면, 상기 연성회로기판은 제1 도전층(130), 제1 이방성 도전 패턴(132), 연성 베이스기판(270), 다이오드칩(100), 제2 이방성 도전 패턴(142) 및 제2 도전층(140)을 포함한다.Referring to FIG. 3, the flexible circuit board may include a first conductive layer 130, a first anisotropic conductive pattern 132, a flexible base substrate 270, a diode chip 100, a second anisotropic conductive pattern 142, and the like. The second conductive layer 140 is included.

상기 연성 베이스기판(270)은 베이스층(256) 및 결합층(275)을 포함한다.The flexible base substrate 270 includes a base layer 256 and a bonding layer 275.

상기 베이스층(256)은 합성수지를 포함한다. 본 실시예에서, 상기 베이스층(256)은 폴리이미드를 포함한다.The base layer 256 includes a synthetic resin. In the present embodiment, the base layer 256 includes polyimide.

상기 결합층(275)은 상기 베이스층(256) 상에 배치된다. 상기 결합층(275)은 상기 베이스층(256)과 상기 다이오드칩(100)을 결합하고, 상기 제1 도전층(130)을 지지한다.The bonding layer 275 is disposed on the base layer 256. The coupling layer 275 couples the base layer 256 and the diode chip 100 to support the first conductive layer 130.

본 실시예에서, 상기 결합층(275)은 프리프레그(Prepreg)를 이용하여 형성한다. 상기 프리프레그는 합성수지원료 및 가교제를 포함한다. 예를 들어, 상기 프리프레그를 경화하여 상기 결합층(275)을 형성한다.In the present embodiment, the bonding layer 275 is formed using a prepreg. The prepreg contains a synthetic water support material and a crosslinking agent. For example, the prepreg is cured to form the bonding layer 275.

상기 다이오드칩(100)은 상기 연성 베이스기판(270) 내에 형성된 수납홀(250a) 내에 배치된다. 예를 들어, 상기 수납홀(250a)은 0.35mm x 0.35mm의 크기를 가지며, 상기 다이오드칩(100)은 상기 수납홀(250a)과 동일한 크기를 갖는다.The diode chip 100 is disposed in the accommodation hole 250a formed in the flexible base substrate 270. For example, the accommodating hole 250a has a size of 0.35mm x 0.35mm, and the diode chip 100 has the same size as the accommodating hole 250a.

상기 제1 이방성 도전 패턴(132)은 상기 제1 도전층(130)과 상기 다이오드칩(100)의 제1 전극(도 2의 108) 사이에 배치되어 상기 제1 전극(108)을 상기 제1 도전층(130)에 전기적으로 연결시킨다.The first anisotropic conductive pattern 132 is disposed between the first conductive layer 130 and the first electrode (108 in FIG. 2) of the diode chip 100 to connect the first electrode 108 to the first electrode. It is electrically connected to the conductive layer 130.

상기 제1 이방성 도전 패턴(132)은 매질(132a) 및 상기 매질(132a) 내에 배 치되는 도전볼(132b)을 포함한다. 상기 도전볼(132b)은 상기 제1 도전층(130) 및 상기 제1 전극(108)에 접촉한다. 본 실시예에서, 상기 도전볼(132b)은 탄성을 갖는 합성수지볼 및 상기 합성수지볼 상에 코팅된 도전막을 포함한다. 상기 도전막은 금, 은 등을 포함한다.The first anisotropic conductive pattern 132 includes a medium 132a and a conductive ball 132b disposed in the medium 132a. The conductive ball 132b is in contact with the first conductive layer 130 and the first electrode 108. In the present embodiment, the conductive ball 132b includes a synthetic resin ball having elasticity and a conductive film coated on the synthetic resin ball. The conductive film contains gold, silver, or the like.

상기 제2 이방성 도전 패턴(142)은 상기 제2 도전층(140)과 상기 다이오드칩(100)의 제2 전극(도 2의 101) 사이에 배치되어 상기 제2 전극(101)을 상기 제2 도전층(140)에 전기적으로 연결시킨다. 상기 제2 이방성 도전 패턴(142)은 매질(142a) 및 도전볼(142b)을 포함한다.The second anisotropic conductive pattern 142 is disposed between the second conductive layer 140 and the second electrode 101 (see FIG. 2) of the diode chip 100 so that the second electrode 101 is connected to the second electrode. It is electrically connected to the conductive layer 140. The second anisotropic conductive pattern 142 includes a medium 142a and a conductive ball 142b.

도 4를 참조하면, 먼저 상기 베이스층(256) 상에 상기 제2 도전층(140)을 형성한다.Referring to FIG. 4, first, the second conductive layer 140 is formed on the base layer 256.

본 실시예에서, 상기 제2 도전층(140)을 형성하기 위하여, 에폭시를 포함하는 접착제를 이용하여 동박(Copper Thin Film, 도시되지 않음)을 상기 베이스층(256) 상에 부착한다. 이어서, 상기 동박 상에 구리도금층(도시되지 않음)을 형성하여 상기 동박 및 상기 구리도금층을 포함하는 상기 제2 도전층(140)을 형성한다.In this embodiment, to form the second conductive layer 140, a copper foil (Copper Thin Film, not shown) is attached on the base layer 256 using an adhesive including an epoxy. Subsequently, a copper plating layer (not shown) is formed on the copper foil to form the second conductive layer 140 including the copper foil and the copper plating layer.

다른 실시예로서, 상기 베이스층(256) 상에 구리막을 증착하여 상기 제2 도전층(140)을 형성할 수도 있다.In another embodiment, the second conductive layer 140 may be formed by depositing a copper film on the base layer 256.

도 3 및 5를 참조하면, 계속해서 상기 베이스층(256)을 부분적으로 제거하여 상기 다이오드칩(100)을 수납하는 수납홀(256a)을 형성한다. 예를 들어, 상기 베이스층(256)은 포토레지스트를 포함하고, 노광공정 및 현상공정을 이용하여 상기 수납홀(256a)을 형성할 수 있다. 이때, 레이저 조사를 이용하여 상기 수납홀(256a)을 형성할 수도 있다.3 and 5, the base layer 256 is partially removed to form an accommodating hole 256a for accommodating the diode chip 100. For example, the base layer 256 may include a photoresist, and the accommodation hole 256a may be formed using an exposure process and a development process. In this case, the accommodation hole 256a may be formed using laser irradiation.

도 6을 참조하면, 이어서 상기 다이오드칩(100)의 상기 제2 전극(101)상에 상기 제2 이방성 도전 패턴(142)을 부착한다.Referring to FIG. 6, the second anisotropic conductive pattern 142 is subsequently attached onto the second electrode 101 of the diode chip 100.

이후에, 상기 제2 이방성 도전 패턴(142) 및 상기 다이오드칩(100)을 상기 수납홀(256a)에 삽입하고, 상기 다이오드칩(100)을 압착하여 상기 제2 이방성 도전 패턴(142)의 상기 도전볼(142b)이 상기 제2 전극(101) 및 상기 제2 도전층(140)을 전기적으로 연결한다.Subsequently, the second anisotropic conductive pattern 142 and the diode chip 100 are inserted into the accommodation hole 256a and the diode chip 100 is compressed to form the second anisotropic conductive pattern 142. A conductive ball 142b electrically connects the second electrode 101 and the second conductive layer 140.

도 7을 참조하면, 계속해서 상기 다이오드칩(100)의 상기 제1 전극(108) 상에 상기 제1 이방성 도전 패턴(132)을 부착한다.Referring to FIG. 7, the first anisotropic conductive pattern 132 is subsequently attached onto the first electrode 108 of the diode chip 100.

이후에, 상기 베이스층(256) 상에 프리프레그층(274)을 형성한다. 본 실시예에서, 상기 프리프레그층(274)은 가교제(Binder) 및 폴리이미드수지를 포함한다.Thereafter, a prepreg layer 274 is formed on the base layer 256. In the present embodiment, the prepreg layer 274 includes a crosslinking agent (Binder) and a polyimide resin.

도 8을 참조하면, 이어서 상기 제1 베이스층(252) 상에 상기 제1 도전층(130)을 형성한다. 본 실시예에서, 상기 제1 도전층(130)을 형성하기 위하여, 먼저 상기 프리프레그층(274) 및 상기 제1 이방성 도전 패턴(132) 상에 상기 제1 도전층(130)을 정렬한다. 이어서, 상기 프리프레그층(274) 및 상기 제1 이방성 도전 패턴(132)을 가열하고, 상기 제1 도전층(130) 상부에 압력을 인가한다. 본 실시예에서, 상기 제1 이방성 도전 패턴(132) 및 상기 프리프레그층(274)은 솔더 링(Soldering)온도보다 낮은 온도로 가열된다. 예를 들어, 상기 제1 이방성 도전 패턴(132) 및 상기 프리프레그층(274)은 250℃이하의 온도로 가열된다.Referring to FIG. 8, the first conductive layer 130 is formed on the first base layer 252. In the present embodiment, to form the first conductive layer 130, first, the first conductive layer 130 is aligned on the prepreg layer 274 and the first anisotropic conductive pattern 132. Subsequently, the prepreg layer 274 and the first anisotropic conductive pattern 132 are heated, and a pressure is applied to the first conductive layer 130. In the present embodiment, the first anisotropic conductive pattern 132 and the prepreg layer 274 are heated to a temperature lower than the soldering temperature. For example, the first anisotropic conductive pattern 132 and the prepreg layer 274 are heated to a temperature of 250 ° C or less.

따라서, 상기 제1 이방성 도전 패턴(132)의 상기 도전볼(132b)이 상기 제1 도전층(130) 및 상기 다이오드칩(100)의 상기 제1 전극(108)에 접촉되고, 상기 프리프레그층(274)이 경화되어 상기 결합층(275)을 형성한다.Accordingly, the conductive ball 132b of the first anisotropic conductive pattern 132 contacts the first conductive layer 130 and the first electrode 108 of the diode chip 100, and the prepreg layer 274 is cured to form the bonding layer 275.

상기와 같은 본 실시예에 따르면, 상기 다이오드칩(100)을 솔더링 온도보다 낮은 온도에서 상기 연성회로기판 내에 배치하여, 상기 다이오드칩(100)의 불량을 방지한다. 또한, 상기 다이오드칩(100)이 상기 연성회로기판에 내장되어, 상기 다이오드칩(100)을 보호하기 위한 별도의 케이스가 생략되고 부품수가 감소한다.According to the present exemplary embodiment as described above, the diode chip 100 is disposed in the flexible circuit board at a temperature lower than a soldering temperature, thereby preventing a defect of the diode chip 100. In addition, since the diode chip 100 is embedded in the flexible circuit board, a separate case for protecting the diode chip 100 is omitted and the number of parts is reduced.

도 9를 참조하면, 상기 연성회로기판은 다이오드칩(100), 제1 이방성 도전 패턴(332), 제2 이방성 도전 패턴(334), 상부 도전패턴(301, 302, 303), 제1 보호층(310), 제1 도전 패턴(330), 결합층(351), 중앙 도전패턴(371, 372, 373), 베이스층(350), 제2 도전패턴(341), 제2 보호층(320) 및 하부 도전패턴(391, 392, 393)을 포함한다.Referring to FIG. 9, the flexible circuit board may include a diode chip 100, a first anisotropic conductive pattern 332, a second anisotropic conductive pattern 334, upper conductive patterns 301, 302, and 303 and a first protective layer. 310, the first conductive pattern 330, the bonding layer 351, the center conductive patterns 371, 372, and 373, the base layer 350, the second conductive pattern 341, and the second protective layer 320. And lower conductive patterns 391, 392, and 393.

본 실시예에서, 상기 다이오드칩(100)은 도 2에 도시된 다이오드칩과 동일하므로 중복되는 설명은 생략한다.In the present embodiment, since the diode chip 100 is the same as the diode chip shown in FIG.

상기 베이스층(350)은 폴리이미드를 포함한다. 상기 베이스층(350)은 수납홀(350a)을 포함하여 상기 다이오드칩(100)의 하부 및 상기 다이오드칩(100)의 제2 전극(101) 상에 배치된 상기 제2 이방성 도전 패턴(334)을 수납한다.The base layer 350 includes polyimide. The base layer 350 includes a receiving hole 350a and the second anisotropic conductive pattern 334 disposed on the lower portion of the diode chip 100 and on the second electrode 101 of the diode chip 100. To house.

상기 중앙 도전패턴(371, 372, 373)은 상기 베이스층(350)의 상부에 배치되어 전기신호들을 전송한다. 본 실시예에서, 상기 중앙 도전패턴(371, 372, 373)은 상기 다이오드칩과 이격되어 배치된다. 이때, 상기 중앙 도전패턴(371, 372, 373)이 상기 연성회로기판의 인장강도를 증가시키는 기능을 수행할 수도 있다.The central conductive patterns 371, 372, and 373 are disposed on the base layer 350 to transmit electrical signals. In the present embodiment, the center conductive patterns 371, 372, and 373 are spaced apart from the diode chip. In this case, the central conductive patterns 371, 372, and 373 may serve to increase the tensile strength of the flexible printed circuit board.

상기 제2 도전패턴(341)은 상기 베이스층(350)의 하부면 상에 배치되고, 상기 제2 이방성 도전 패턴(342)의 도전볼(342b)을 통하여 상기 다이오드칩(100)의 상기 제2 전극(도 2의 101)에 전기적으로 연결된다. 예를 들어, 상기 제2 도전패턴(341)은 구리를 포함한다.The second conductive pattern 341 is disposed on the bottom surface of the base layer 350, and the second conductive pattern 342 of the diode chip 100 is formed through the conductive balls 342b of the second anisotropic conductive pattern 342. Electrically connected to an electrode (101 in FIG. 2). For example, the second conductive pattern 341 includes copper.

상기 제2 보호층(320)은 상기 베이스층(350)의 하부면 상에 배치되어 상기 제2 도전패턴(341)을 커버한다. 예를 들어, 상기 제2 보호층(320)은 폴리이미드를 포함한다.The second passivation layer 320 is disposed on the bottom surface of the base layer 350 to cover the second conductive pattern 341. For example, the second protective layer 320 includes polyimide.

상기 베이스층(350) 및 상기 제2 보호층(320)은 상기 중앙 도전패턴(373)을 부분적으로 노출하는 제1 하부 콘택홀(320a)을 포함하고, 상기 제2 보호층(320)은 상기 제2 도전패턴(341)을 부분적으로 노출하는 제2 하부 콘택홀(320b)을 포함한다.The base layer 350 and the second passivation layer 320 may include a first lower contact hole 320a partially exposing the center conductive pattern 373, and the second passivation layer 320 may be The second lower contact hole 320b partially exposes the second conductive pattern 341.

상기 하부 도전패턴(391, 392, 393)은 상기 제2 보호층(320) 상에 배치된다. 이때, 상기 하부 도전패턴(391, 392, 393)의 일부가 상기 제1 및 제2 하부 콘택홀들(320a, 320b)을 통하여 상기 중앙 도전패턴(373) 및 상기 제2 도전패턴(341)에 각각 전기적으로 연결될 수 있다.The lower conductive patterns 391, 392, and 393 are disposed on the second passivation layer 320. In this case, a portion of the lower conductive patterns 391, 392, and 393 may pass through the first and second lower contact holes 320a and 320b to the central conductive pattern 373 and the second conductive pattern 341. Each may be electrically connected.

상기 결합층(351)은 상기 베이스층(350) 상에 배치되어 상기 중앙 도전패 턴(371, 372, 373)을 커버한다. 상기 결합층(351)은 상기 베이스층(350)과 상기 다이오드칩(100)을 결합하고, 상기 제1 도전패턴(330) 및 상기 제1 보호층(310)을 지지한다.The bonding layer 351 is disposed on the base layer 350 to cover the central conductive patterns 371, 372, and 373. The coupling layer 351 couples the base layer 350 and the diode chip 100 to support the first conductive pattern 330 and the first protective layer 310.

본 실시예에서, 상기 결합층(351)은 프리프레그(Prepreg)를 이용하여 형성한다. 상기 프리프레그는 합성수지원료 및 가교제를 포함한다.In the present embodiment, the bonding layer 351 is formed using a prepreg. The prepreg contains a synthetic water support material and a crosslinking agent.

상기 다이오드칩(100)은 상기 베이스층(350) 및 상기 결합층(351) 내에 형성된 수납홀(250a) 내에 배치된다.The diode chip 100 is disposed in the receiving hole 250a formed in the base layer 350 and the coupling layer 351.

상기 제1 도전패턴(330)은 상기 결합층(351) 상에 배치되고, 상기 제1 이방성 도전 패턴(332)의 도전볼(332b)을 통하여 상기 다이오드칩(100)의 상기 제1 전극(도 2의 108)에 전기적으로 연결된다. 예를 들어, 상기 제1 도전패턴(330)은 상기 제2 도전패턴(341)과 동일한 물질을 포함한다.The first conductive pattern 330 is disposed on the bonding layer 351 and the first electrode of the diode chip 100 is formed through the conductive balls 332b of the first anisotropic conductive pattern 332. Electrically connected to 108). For example, the first conductive pattern 330 includes the same material as the second conductive pattern 341.

상기 제1 보호층(310)은 상기 결합층(351) 상에 배치되어 상기 제1 도전패턴(330)을 커버한다. 예를 들어, 상기 제1 보호층(310)은 폴리이미드를 포함한다.The first protective layer 310 is disposed on the bonding layer 351 to cover the first conductive pattern 330. For example, the first protective layer 310 includes polyimide.

상기 결합층(351) 및 상기 제1 보호층(310)은 상기 중앙 도전패턴(371)을 부분적으로 노출하는 제1 상부 콘택홀(310a)을 포함하고, 상기 제1 보호층(310)은 상기 제1 도전패턴(330)을 부분적으로 노출하는 제2 상부 콘택홀(310b)을 포함한다.The bonding layer 351 and the first passivation layer 310 include a first upper contact hole 310a partially exposing the central conductive pattern 371, and the first passivation layer 310 is formed on the bonding layer 351 and the first passivation layer 310. The second upper contact hole 310b partially exposes the first conductive pattern 330.

상기 상부 도전패턴(301, 302, 303)은 상기 제1 보호층(310) 상에 배치된다. 이때, 상기 상부 도전패턴(301, 302, 303)의 일부가 상기 제1 및 제2 상부 콘택홀들(310a, 310b)을 통하여 상기 중앙 도전패턴(371) 및 상기 제1 도전패턴(330)에 각각 전기적으로 연결될 수 있다.The upper conductive patterns 301, 302, and 303 are disposed on the first protective layer 310. In this case, a portion of the upper conductive patterns 301, 302, and 303 may be formed on the central conductive pattern 371 and the first conductive pattern 330 through the first and second upper contact holes 310a and 310b. Each may be electrically connected.

본 실시예에서, 상기 도전패턴들(301, 302, 303, 330, 341, 371, 372, 373, 391, 392, 393)은 상기 콘택홀들(310a, 310b, 320a, 320b)을 통하여 전기적으로 연결된다. 이때, 상기 도전패턴들(301, 302, 303, 330, 341, 371, 372, 373, 391, 392, 393)이 상기 제1 보호층(310), 상기 결합층(351), 상기 베이스층(350) 또는 상기 제2 보호층(320)을 관통하는 도전성 범프(도시되지 않음)를 통하여 전기적으로 연결될 수도 있다.In the present embodiment, the conductive patterns 301, 302, 303, 330, 341, 371, 372, 373, 391, 392, and 393 are electrically connected to the contact holes 310a, 310b, 320a and 320b. Connected. In this case, the conductive patterns 301, 302, 303, 330, 341, 371, 372, 373, 391, 392, and 393 are the first protective layer 310, the bonding layer 351, and the base layer ( 350 or through a conductive bump (not shown) passing through the second passivation layer 320.

상기 제1 이방성 도전 패턴(332)은 상기 제1 도전패턴(130)과 상기 다이오드칩(100)의 제1 전극(도 2의 108) 사이에 배치되어 상기 제1 전극(108)을 상기 제1 도전층(130)에 전기적으로 연결시킨다.The first anisotropic conductive pattern 332 is disposed between the first conductive pattern 130 and the first electrode (108 in FIG. 2) of the diode chip 100 to connect the first electrode 108 to the first electrode. It is electrically connected to the conductive layer 130.

상기 제1 이방성 도전 패턴(132)은 매질(132a) 및 상기 매질(132a) 내에 배치되는 도전볼(132b)을 포함한다. 상기 도전볼(132b)은 상기 제1 도전층(130) 및 상기 제1 전극(108)에 접촉한다. 본 실시예에서, 상기 도전볼(132b)은 탄성을 갖는 합성수지볼 및 상기 합성수지볼 상에 코팅된 도전막을 포함한다. 상기 도전막은 금, 은 등을 포함한다.The first anisotropic conductive pattern 132 includes a medium 132a and a conductive ball 132b disposed in the medium 132a. The conductive ball 132b is in contact with the first conductive layer 130 and the first electrode 108. In the present embodiment, the conductive ball 132b includes a synthetic resin ball having elasticity and a conductive film coated on the synthetic resin ball. The conductive film contains gold, silver, or the like.

도 10을 참조하면, 먼저 상기 베이스층(350)의 하면에 제2 도전층(340a)을 형성한다.Referring to FIG. 10, first, a second conductive layer 340a is formed on the bottom surface of the base layer 350.

본 실시예에서, 상기 제2 도전층(340a)을 형성하기 위하여, 동박(Copper Thin Film, 도시되지 않음)을 상기 베이스층(350)의 상기 하면에 부착한다. 이어서, 상기 동박 상에 구리도금층(도시되지 않음)을 형성하여 상기 동박 및 상기 구리도금층을 포함하는 상기 제2 도전층(340a)을 형성한다.In this embodiment, in order to form the second conductive layer 340a, a copper thin film (not shown) is attached to the bottom surface of the base layer 350. Subsequently, a copper plating layer (not shown) is formed on the copper foil to form the second conductive layer 340a including the copper foil and the copper plating layer.

이어서, 상기 베이스층(350)의 상면에 중앙 도전층(370a)을 형성한다. 예를 들어, 상기 중앙 도전층(370a)은 도금공정을 통하여 형성된다.Subsequently, a central conductive layer 370a is formed on the upper surface of the base layer 350. For example, the center conductive layer 370a is formed through a plating process.

본 실시예에서, 상기 제2 도전층(340a)을 형성한 후에 상기 중앙 도전층(370a)을 형성한다. 다른 실시예에서, 상기 중앙 도전층(370a)을 형성한 후에 상기 제2 도전층(340a)을 형성할 수도 있다.In the present embodiment, after the second conductive layer 340a is formed, the center conductive layer 370a is formed. In another embodiment, the second conductive layer 340a may be formed after the center conductive layer 370a is formed.

도 11을 참조하면, 이후에 상기 제2 도전층(340a)을 패턴하여 상기 베이스층(350)의 하면에 상기 제2 도전패턴(341)을 형성한다. 본 실시예에서, 사진식각공정을 이용하여 상기 제2 도전층(340a)을 패턴한다.Referring to FIG. 11, the second conductive layer 340a is patterned to form the second conductive pattern 341 on the bottom surface of the base layer 350. In the present embodiment, the second conductive layer 340a is patterned using a photolithography process.

도 12를 참조하면, 계속해서 상기 중앙 도전층(370a)을 패턴하여 상기 베이스층(350)의 상면에 상기 중앙 도전패턴(371, 372, 373)을 형성한다.Referring to FIG. 12, the center conductive layers 370a are subsequently patterned to form the center conductive patterns 371, 372, and 373 on the top surface of the base layer 350.

도 13을 참조하면, 이어서 상기 베이스층(350)의 하면에 상기 제2 보호층(320)을 형성하여 상기 제2 도전패턴(341)을 커버한다.Referring to FIG. 13, the second protective layer 320 is formed on the bottom surface of the base layer 350 to cover the second conductive pattern 341.

도 14를 참조하면, 계속해서 상기 베이스층(350)을 부분적으로 제거하여 상기 다이오드칩(100)을 수납하는 수납홀(350a)을 형성한다. 예를 들어, 상기 수납 홀(350a)을 형성하기 위하여, 상기 베이스층(350)의 상면에 포토레지스트 필름(도시되지 않음)을 형성하고, 상기 포토레지스트 필름을 노광하고 현상하여 포토레지스트 패턴을 형성한다. 이어서, 상기 베이스층(350)의 상면에 배치된 포토레지스트 패턴을 식각마스크로 이용하여 상기 베이스층(350)을 상면으로부터 식각하여 상기 수납홀(350a)을 형성한다.Referring to FIG. 14, the base layer 350 is partially removed to form a receiving hole 350a for accommodating the diode chip 100. For example, to form the accommodating hole 350a, a photoresist film (not shown) is formed on an upper surface of the base layer 350, and the photoresist film is exposed and developed to form a photoresist pattern. do. Subsequently, the storage layer 350a is formed by etching the base layer 350 from the upper surface by using the photoresist pattern disposed on the upper surface of the base layer 350 as an etching mask.

이어서, 상기 베이스층(350a) 및 상기 제2 보호층(320)을 부분적으로 제거하여 상기 중앙 도전패턴(373)을 부분적으로 노출하는 상기 제1 하부 콘택홀(320a) 및 상기 제2 도전패턴(341)을 부분적으로 노출하는 상기 제2 하부 콘택홀(320b)을 형성한다. 예를 들어, 상기 하부 제1 콘택홀(320a) 및 상기 제2 하부 콘택홀(320b)을 형성하기 위하여, 상기 제2 보호층(320)의 하면에 포토레지스트 필름(도시되지 않음)을 형성하고, 마스크를 이용하여 상기 포토레지스트 필름을 노광하고 현상하여 포토레지스트 패턴을 형성한다. 이어서, 상기 제2 보호층(320)의 하면에 배치된 포토레지스트 패턴을 식각마스크로 이용하여 상기 베이스층(350) 및 상기 제2 보호층(320)을 부분적으로 식각하여 상기 제1 하부 콘택홀(320a) 및 상기 제2 하부 콘택홀(320b)을 형성한다.Subsequently, the base layer 350a and the second passivation layer 320 are partially removed to partially expose the center conductive pattern 373 and the first lower contact hole 320a and the second conductive pattern ( The second lower contact hole 320b partially exposing 341 is formed. For example, in order to form the lower first contact hole 320a and the second lower contact hole 320b, a photoresist film (not shown) is formed on the lower surface of the second protective layer 320. The photoresist film is exposed and developed using a mask to form a photoresist pattern. Subsequently, the base layer 350 and the second passivation layer 320 are partially etched using the photoresist pattern disposed on the bottom surface of the second passivation layer 320 as an etch mask to form the first lower contact hole. 320a and the second lower contact hole 320b are formed.

본 실시예에서, 상기 중앙 도전패턴(373) 및 상기 제2 도전패턴(341)이 식각저지막으로 기능하여 상기 제1 하부 콘택홀(320a) 및 상기 제2 하부 콘택홀(320b)의 깊이를 결정한다. 이때, 상기 마스크가 하프톤 마스크이고, 상기 제1 및 제2 하부 콘택홀들(320a, 320b)은 복수회의 식각공정들 및 에싱공정을 더 이용하여 형성될 수도 있다.In the present exemplary embodiment, the center conductive pattern 373 and the second conductive pattern 341 serve as an etch stop layer, thereby reducing the depth of the first lower contact hole 320a and the second lower contact hole 320b. Decide In this case, the mask is a halftone mask, and the first and second lower contact holes 320a and 320b may be formed using a plurality of etching processes and an ashing process.

도 15를 참조하면, 이어서 상기 제2 보호층(320)의 하면 및 상기 제1 및 제2 하부 콘택홀들(320a, 320b)의 내면에 하부 도전층(도시되지 않음)을 형성한다.Referring to FIG. 15, a lower conductive layer (not shown) is formed on the lower surface of the second protective layer 320 and the inner surfaces of the first and second lower contact holes 320a and 320b.

이후에, 상기 하부 도전층을 패턴하여 상기 하부 도전패턴(391, 392, 393)을 형성한다.Thereafter, the lower conductive layer is patterned to form the lower conductive patterns 391, 392, and 393.

계속해서, 상기 다이오드칩(100)의 상기 제2 전극(도 2의 101)상에 상기 제2 이방성 도전 패턴(342)을 부착한다.Subsequently, the second anisotropic conductive pattern 342 is attached onto the second electrode (101 in FIG. 2) of the diode chip 100.

이후에, 상기 제2 이방성 도전 패턴(342) 및 상기 다이오드칩(100)을 상기 수납홀(350a)에 삽입하고, 상기 다이오드칩(100)을 압착하여 상기 제2 이방성 도전 패턴(342)의 상기 도전볼(342b)이 상기 제2 전극(101) 및 상기 제2 도전패턴(341)을 전기적으로 연결한다.Subsequently, the second anisotropic conductive pattern 342 and the diode chip 100 are inserted into the accommodation hole 350a and the diode chip 100 is compressed to form the second anisotropic conductive pattern 342. A conductive ball 342b electrically connects the second electrode 101 and the second conductive pattern 341.

계속해서, 상기 다이오드칩(100)의 상기 제1 전극(도 2의 108) 상에 상기 제1 이방성 도전 패턴(332)을 부착한다.Subsequently, the first anisotropic conductive pattern 332 is attached onto the first electrode (108 in FIG. 2) of the diode chip 100.

이후에, 상기 베이스층(350) 상에 프리프레그층(351a)을 형성한다.Thereafter, a prepreg layer 351a is formed on the base layer 350.

도 15 및 16을 참조하면, 이어서 상기 프리프레그층(351a) 상에 제1 도전층(330a)을 형성한다. 본 실시예에서, 상기 제1 도전층(330a)을 형성하기 위하여, 먼저 상기 프리프레그층(351a) 및 상기 제1 이방성 도전 패턴(332) 상에 상기 제1 도전층(330a)을 정렬한다. 이어서, 상기 프리프레그층(351a) 및 상기 제1 이방성 도전 패턴(332)을 가열하고, 상기 제1 도전층(330) 상부에 압력을 인가한다.15 and 16, a first conductive layer 330a is formed on the prepreg layer 351a. In the present embodiment, to form the first conductive layer 330a, the first conductive layer 330a is first aligned on the prepreg layer 351a and the first anisotropic conductive pattern 332. Subsequently, the prepreg layer 351a and the first anisotropic conductive pattern 332 are heated, and a pressure is applied to the first conductive layer 330.

따라서, 상기 제1 이방성 도전 패턴(332)의 상기 도전볼(332b)이 상기 제1 도전층(330a) 및 상기 다이오드칩(100)의 상기 제1 전극(108)에 접촉되고, 상기 프 리프레그층(351a)이 경화되어 상기 결합층(351)을 형성한다.Accordingly, the conductive ball 332b of the first anisotropic conductive pattern 332 contacts the first conductive layer 330a and the first electrode 108 of the diode chip 100, and the prepreg layer 351a is cured to form the bonding layer 351.

도 17을 참조하면, 이후에 상기 제1 도전층(도 16의 330a)을 패턴하여 상기 제1 도전패턴(330)을 형성한다.Referring to FIG. 17, the first conductive layer 330a of FIG. 16 is patterned to form the first conductive pattern 330.

도 18을 참조하면, 계속해서 상기 결합층(351) 상에 상기 제1 보호층(310)을 형성하여 상기 제1 도전패턴(330)을 커버한다.Referring to FIG. 18, the first protective layer 310 is formed on the bonding layer 351 to cover the first conductive pattern 330.

도 19를 참조하면, 이어서 상기 결합층(351) 및 상기 제1 보호층(310)을 부분적으로 제거하여 상기 중앙 도전패턴(371)을 부분적으로 노출하는 상기 제1 상부 콘택홀(310a) 및 상기 제1 도전패턴(330)을 부분적으로 노출하는 상기 제2 상부 콘택홀(310b)을 형성한다. 예를 들어, 상기 제1 및 제2 상부 콘택홀(310a, 310b)은 사진식각공정을 통하여 형성된다.Referring to FIG. 19, the first upper contact hole 310a partially exposing the central conductive pattern 371 by partially removing the bonding layer 351 and the first protective layer 310, and the The second upper contact hole 310b partially exposing the first conductive pattern 330 is formed. For example, the first and second upper contact holes 310a and 310b are formed through a photolithography process.

이후에, 상기 제1 보호층(310)의 상면 및 상기 제1 및 제2 상부 콘택홀들(310a, 310b)의 내면에 상부 도전층(도시되지 않음)을 형성한다.Thereafter, an upper conductive layer (not shown) is formed on an upper surface of the first protective layer 310 and inner surfaces of the first and second upper contact holes 310a and 310b.

계속해서, 상기 상부 도전층을 패턴하여 상기 상부 도전패턴(301, 302, 303)을 형성한다.Subsequently, the upper conductive layer is patterned to form the upper conductive patterns 301, 302, and 303.

본 실시예에서, 상기 연성회로기판은 5개의 도전층들을 포함한다. 이때, 상기 연성회로기판이 2개 내지 4개 또는 6개 이상의 도전층들을 포함할 수도 있다.In the present embodiment, the flexible circuit board includes five conductive layers. In this case, the flexible circuit board may include two to four or six or more conductive layers.

상기와 같은 본 실시예에 따르면, 상기 다이오드칩(100) 상에 다른 전자부품이 중첩될 수 있어서 상기 인쇄회로기판의 크기가 감소한다. 또한, 상기 인쇄회로기판이 복층구조를 갖는 도전층들을 포함하여 상기 인쇄회로기판의 집적도(Degree of Integration)가 증가한다.According to the present exemplary embodiment as described above, other electronic components may be superimposed on the diode chip 100, thereby reducing the size of the printed circuit board. In addition, the degree of integration of the printed circuit board is increased by including conductive layers having a multilayer structure.

도 20을 참조하면, 상기 표시장치는 연성회로기판(10) 및 표시패널(50)을 포함한다.Referring to FIG. 20, the display device includes a flexible circuit board 10 and a display panel 50.

상기 표시패널(50)은 표시기판(20), 패널 구동회로(22) 및 대향기판(30)을 포함하고, 상기 연성회로기판(10)으로부터 구동신호들을 인가받아 영상을 표시한다. 본 실시예에서, 상기 표시패널(50)은 상기 표시기판(20)과 상기 대향기판(30)의 사이에 배치된 액정층(도시되지 않음)을 더 포함한다.The display panel 50 includes a display substrate 20, a panel driving circuit 22, and an opposing substrate 30, and receives driving signals from the flexible circuit board 10 to display an image. In the present exemplary embodiment, the display panel 50 further includes a liquid crystal layer (not shown) disposed between the display substrate 20 and the counter substrate 30.

상기 표시기판(20)은 매트릭스 형상으로 배열된 복수개의 박막 트랜지스터들(도시되지 않음) 및 상기 박막 트랜지스터들에 전기적으로 연결된 복수개의 화소전극들(도시되지 않음)을 포함한다.The display substrate 20 includes a plurality of thin film transistors (not shown) arranged in a matrix and a plurality of pixel electrodes (not shown) electrically connected to the thin film transistors.

상기 패널 구동회로(22)는 상기 표시기판(20)의 단부에 인접하게 배치된다. 상기 패널 구동회로(22)는 상기 구동신호들을 인가받아 구동전압들을 생성한다. 상기 구동전압들은 상기 박막 트랜지스터들을 통하여 상기 화소전극들에 인가된다.The panel driving circuit 22 is disposed adjacent to an end of the display substrate 20. The panel driving circuit 22 receives the driving signals to generate driving voltages. The driving voltages are applied to the pixel electrodes through the thin film transistors.

상기 대향기판(30)은 상기 표시기판(20)을 마주보고, 공통전극(도시되지 않음)을 포함한다. 상기 각 화소전극과 상기 공통전극에 전압차가 인가되면, 상기 화소전극과 상기 공통전극의 사이에 전계가 발생한다. 상기 전계에 의해 상기 액정층 내의 액정의 배열이 변경되어 상기 액정층의 광투과도가 변경된다. 따라서, 상기 표시패널(50)이 상기 영상을 표시한다.The opposing substrate 30 faces the display substrate 20 and includes a common electrode (not shown). When a voltage difference is applied to each of the pixel electrode and the common electrode, an electric field is generated between the pixel electrode and the common electrode. The arrangement of liquid crystals in the liquid crystal layer is changed by the electric field, thereby changing the light transmittance of the liquid crystal layer. Thus, the display panel 50 displays the image.

상기 연성회로기판(10)은 다이오드칩(100), 내장(Embedded) 캐패시터(12) 및 구동칩(14)을 포함한다. 상기 연성회로기판(10) 및 상기 다이오드칩(100)은 상기 도 2 및 도 9에 도시된 연성회로기판 및 다이오드칩과 동일하므로 중복되는 설명은 생략한다.The flexible circuit board 10 includes a diode chip 100, an embedded capacitor 12, and a driving chip 14. Since the flexible circuit board 10 and the diode chip 100 are the same as the flexible circuit board and the diode chips shown in FIGS. 2 and 9, redundant description thereof will be omitted.

본 실시예에서, 상기 표시패널(50)은 액정표시패널이다. 이때, 상기 표시패널(50)이 유기전계발광표시패널, 전기영동표시패널, 플라즈마표시패널 등을 포함할 수도 있다.In the present embodiment, the display panel 50 is a liquid crystal display panel. In this case, the display panel 50 may include an organic light emitting display panel, an electrophoretic display panel, a plasma display panel, and the like.

상기 내장 캐패시터(12)는 제1 캐패시터 전극(도시되지 않음), 제2 캐패시터 전극(도시되지 않음) 및 유전층(도시되지 않음)을 포함한다. 본 실시예에서, 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극은 각각 제1 도전패턴(도 9의 330)과 제2 도전패턴(도 9의 341)과 동일한 층으로부터 형성되고, 상기 유전층은 상기 결합층(351) 및 상기 베이스층(350)으로부터 형성된다. 이때, 상기 제1 및 제2 캐패시터 전극들이 다양한 도전층으로부터 형성될 수 있다.The embedded capacitor 12 includes a first capacitor electrode (not shown), a second capacitor electrode (not shown), and a dielectric layer (not shown). In the present embodiment, the first capacitor electrode and the second capacitor electrode are each formed from the same layer as the first conductive pattern (330 in FIG. 9) and the second conductive pattern (341 in FIG. 9), and the dielectric layer is It is formed from the bonding layer 351 and the base layer 350. In this case, the first and second capacitor electrodes may be formed from various conductive layers.

상기 구동칩(14)은 상기 연성회로기판(10)의 상면에 배치된다. 본 실시예에서, 상기 구동칩(14)은 이방성 도전필름(도시되지 않음)을 통하여 상기 연성회로기판(10)의 도전라인들(도시되지 않음)에 전기적으로 연결된다. 이때, 상기 구동칩(14)이 솔더링에 의해 상기 도전라인들에 전기적으로 연결될 수도 있다. 또한, 상기 구동칩(14)이 상기 연성회로기판(10) 내에 내장될 수도 있다.The driving chip 14 is disposed on an upper surface of the flexible circuit board 10. In this embodiment, the driving chip 14 is electrically connected to conductive lines (not shown) of the flexible circuit board 10 through an anisotropic conductive film (not shown). In this case, the driving chip 14 may be electrically connected to the conductive lines by soldering. In addition, the driving chip 14 may be embedded in the flexible circuit board 10.

상기와 같은 본 실시예에 따르면, 상기 표시장치의 조립공정이 단순해지고 불량이 감소한다. 또한, 부품수가 감소하여 재고관리(Inventory Control)가 단순해지고, 상기 표시장치의 제조비용이 감소한다.According to the present embodiment as described above, the assembling process of the display device is simplified and defects are reduced. In addition, the number of parts is reduced, inventory control is simplified, and the manufacturing cost of the display device is reduced.

상기와 같은 본 발명에 따르면, 상기 다이오드칩이 상기 연성회로기판 내에 내장되어, 상기 연성회로기판의 두께가 감소한다.According to the present invention as described above, the diode chip is embedded in the flexible circuit board, the thickness of the flexible circuit board is reduced.

또한, 상기 다이오드칩의 상기 제1 전극에 전기적으로 연결되는 상기 제1 도전층이 상기 다이오드칩의 상기 제2 전극에 전기적으로 연결되는 상기 제2 도전층과 서로 다른 층에 형성되고, 상기 다이오드칩 상에 다른 전자부품이 중첩될 수 있다. 따라서, 상기 인쇄회로기판의 크기가 감소하고 상기 연성회로기판의 디자인마진(Design Margin)이 향상된다.The first conductive layer electrically connected to the first electrode of the diode chip is formed on a different layer from the second conductive layer electrically connected to the second electrode of the diode chip. Other electronic components may be superimposed on them. Therefore, the size of the printed circuit board is reduced and the design margin of the flexible circuit board is improved.

더욱이, 상기 다이오드칩을 솔더링 온도보다 낮은 온도에서 상기 연성회로기판 내에 배치하여, 상기 다이오드칩의 열에 의한 불량을 방지한다.Furthermore, the diode chip is disposed in the flexible circuit board at a temperature lower than the soldering temperature, thereby preventing a defect due to heat of the diode chip.

또한, 부품수가 감소하여 재고관리(Inventory Control) 및 제조공정이 단순해지고, 상기 표시장치의 제조비용이 감소한다.In addition, the number of parts is reduced, so that inventory control and manufacturing processes are simplified, and the manufacturing cost of the display device is reduced.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims

Flexible base substrate;

A first conductive portion disposed on the first surface of the flexible base substrate;

A second conductive portion disposed on a second surface of the flexible base substrate facing the first surface; And

A diode embedded in the flexible base substrate and electrically connected between the first and second conductive portions,

The flexible base substrate may include a base layer in contact with the second conductive portion, a coupling layer disposed on the base layer and in contact with the first conductive portion, and a center conductive pattern disposed between the base layer and the coupling layer. Flexible circuit board containing.

The semiconductor device of claim 1, further comprising: a first anisotropic conductive pattern disposed between the diode and the first conductive portion; And

The flexible circuit board further comprises a second anisotropic conductive pattern disposed between the diode and the second conductive portion.

The semiconductor device of claim 1, further comprising: a protective layer disposed on the flexible base substrate and having a contact hole partially exposing the first conductive portion; And

And an upper conductive pattern disposed on the protective layer and electrically connected to the first conductive portion through the contact hole.

The method of claim 1, wherein the diode,

A first electrode electrically connected to the first conductive portion;

A barrier metal layer disposed on the first electrode;

A semiconductor layer disposed on the barrier metal layer; And

And a second electrode disposed on the semiconductor layer and electrically connected to the second conductive portion.

delete

The flexible circuit board of claim 1, wherein the bonding layer comprises a synthetic water support material and a crosslinking agent.

The flexible circuit board of claim 1, wherein the first conductive part and the second conductive part comprise copper.

The flexible circuit board of claim 1, wherein the flexible base board comprises a synthetic resin.

Forming a second conductive layer on the second surface of the base layer;

Partially removing the base layer to form a receiving hole;

Inserting a diode chip into the receiving hole;

Forming a coupling layer exposing the first electrode of the diode chip on the first surface of the base layer facing the second surface;

Forming a first conductive layer on the bonding layer and the first electrode; And

And forming a central conductive pattern on the first surface of the base layer before forming the accommodation hole.

The method of claim 10, wherein forming the bonding layer,

Forming a prepreg layer on the first surface; And

Method of manufacturing a flexible circuit board comprising the step of curing the prepreg layer.

The method of claim 10, wherein inserting the diode chip,

Attaching a second anisotropic conductive pattern on the second electrode of the diode chip;

Inserting a lower portion of the diode chip and the second anisotropic conductive pattern into the accommodation hole;

Pressing the diode chip to electrically connect the second electrode to the second conductive layer through the second anisotropic conductive pattern; And

And attaching a first anisotropic conductive pattern on the first electrode of the diode chip.

The method of claim 12, wherein the forming of the first conductive layer comprises pressing the first conductive layer to electrically connect the first conductive layer to the first electrode through the first anisotropic conductive pattern. Method of manufacturing a flexible circuit board comprising a.

The method of claim 10, further comprising forming a second conductive pattern by patterning the second conductive layer.

The method of claim 14, further comprising forming a second protective layer on the base layer to cover the second conductive pattern.

The method of claim 15, further comprising: partially removing the second protective layer to form a contact hole partially exposing the second conductive pattern; And

And forming a lower conductive pattern electrically connected to the second conductive pattern through the contact hole on the second protective layer.

delete

The method of claim 10, further comprising: forming a first conductive pattern by patterning the first conductive layer; And

Forming a first protective layer on the bonding layer to cover the first conductive pattern.

The method of claim 18, further comprising: partially removing the first protective layer and the bonding layer to form a contact hole partially exposing the central conductive pattern; And

And forming an upper conductive pattern electrically connected to the central conductive pattern through the contact hole on the first protective layer.

A flexible base substrate, a first conductive portion disposed on a first surface of the flexible base substrate, a second conductive portion disposed on a second surface of the flexible base substrate facing the first surface, and the flexible A diode embedded in a base substrate and electrically connected between the first and second conductive portions, and a driving chip disposed on the flexible base substrate and electrically connected to the first conductive portion, A flexible circuit board generating a driving signal; And

A display panel electrically connected to the flexible circuit board and configured to display an image by receiving the driving signal;

The flexible base substrate may include a base layer in contact with the second conductive portion, a coupling layer disposed on the base layer and in contact with the first conductive portion, and a center conductive pattern disposed between the base layer and the coupling layer. Including display device.