KR101262299B1 - Nonvolatile memory device and manufacturing method of the same - Google Patents

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Abstract

다결정 실리콘 박막 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법이 개시된다. 비휘발성 메모리 소자는 유리기판상에 다결정 실리콘, 금속 실리사이드 소스 및 드레인, 3층 적층구조의 터널링 절연막, 고유전율의 전하 트랩층과 블로킹 절연막 및 높은 일함수를 가지는 게이트 전극층이 순차적으로 적층된 구조를 가진다.Disclosed are a nonvolatile memory device using a polycrystalline silicon thin film transistor and a method of manufacturing the same. The nonvolatile memory device has a structure in which polycrystalline silicon, a metal silicide source and drain, a tunneling insulating film having a three-layer stacked structure, a charge trapping layer and a blocking insulating film having a high dielectric constant, and a gate electrode layer having a high work function are sequentially stacked on a glass substrate. .

Description

비휘발성 메모리 소자 및 그 제조방법{Nonvolatile memory device and manufacturing method of the same}Nonvolatile memory device and method for manufacturing same

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 다결정 실리콘 박막 트랜지스터를 이용한 비휘발성 메모리 소자에 관한 것이다.The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device using a polycrystalline silicon thin film transistor.

본 발명은 지식경제부의 지원하에 광운대학교 산학협력단이 수행한 연구로부터 도출된 것이다 [과제고유번호: 10029944, 과제명: 고신뢰성 터널링 밴드갭 플래시 메모리 개발].The present invention is derived from a study conducted by the Kwangwoon University Industry-Academic Cooperation Foundation with the support of the Ministry of Knowledge Economy [Task No .: 10029944, Task name: Development of highly reliable tunneling bandgap flash memory].

반도체 메모리소자는 데이터 저장 방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 읽는 소자로서, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등이 있다. 반면 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지하는 특성이 있으며 대표적으로 플래시(flash) 메모리가 있다.Semiconductor memory devices are classified into volatile memory devices and nonvolatile memory devices according to data storage methods. A volatile memory device reads stored data when a power supply is cut off, and includes a dynamic random access memory (DRAM) or a static random access memory (SRAM). On the other hand, nonvolatile memory devices retain data even when power is not supplied, and a typical flash memory device is a flash memory.

비휘발성 메모리 소자인 플래시 메모리는 이동성이 요구되는 휴대폰 등의 개인용 통신 기기나, USB 메모리, MP3, PMP 등의 각종 소형 전자기기, 디지털 음성 기록이나 메모리 카드 등의 데이터 저장 장치로 널리 사용되고 있다. 특히 휴대폰, MP3, 디지털 카메라, USB 메모리 등에 사용되는 NAND(NOT-AND) 플래시 메모리는 DRAM 소자의 휘발성 동작의 단점을 해결한 대표적 비휘발성 메모리 소자이다. Flash memory, which is a nonvolatile memory device, is widely used as a personal communication device such as a mobile phone that requires mobility, various small electronic devices such as USB memory, MP3, PMP, and data storage devices such as digital voice recording and memory cards. In particular, NAND (NOT-AND) flash memory used in mobile phones, MP3s, digital cameras, USB memory, etc. is a representative nonvolatile memory device that solves the disadvantages of volatile operation of DRAM devices.

플래시 메모리는 비휘발성 및 저전력 소모 특성으로 인해 휴대기기의 주기억 소자로 사용되고 있으며 DRAM 보다 우수한 집적도로 인해 디지털 가전제품 등의 대용량 저장매체로 그 수요가 급속히 신장하고 있다. 대용량 저장 매체로서 플래시 메모리는 하드디스크를 대체하는 대안으로 떠오르고 있기도 하다.Flash memory is used as a main memory device for portable devices because of its non-volatile and low power consumption, and its demand is rapidly increasing to mass storage media such as digital home appliances due to better integration than DRAM. As a mass storage medium, flash memory is also emerging as an alternative to hard disks.

다결정 실리콘 박막 트랜지스터는 능동행렬 액정 표시 소자와 DRAM과 같은 메모리 분야에 폭넓게 적용 가능하기 때문에 많은 연구가 진행되고 있다. 최근 다결정 실리콘 박막 트랜지스터의 우수한 특성으로 인해 주변 드라이빙 회로에 집적화가 가능하게 되었다. 또한 디스플레이 LCD 패널에 컨트롤러나 메모리와 같은 다기능의 장치를 집적화하여 비용 절감과 소자의 소형화가 가능한 SOP(System on Panels)에 대한 연구가 진행되고 있다. Many researches are being conducted because polycrystalline silicon thin film transistors are widely applicable to memory fields such as active matrix liquid crystal display devices and DRAMs. Recently, due to the excellent properties of polycrystalline silicon thin film transistors, integration into peripheral driving circuits is possible. In addition, research on SOPs (System on Panels), which enables cost reduction and miniaturization of devices by integrating multifunction devices such as controllers and memories on display LCD panels, is being conducted.

비휘발성 메모리는 낮은 소비전력과 비휘발성이라는 특성 때문에 이동식 디바이스의 데이터 저장장치로 널리 사용되고 있으나, 플로팅 타입의 비휘발성 메모리 소자는 제작공정의 문제로 인하여 SOP 적용에 어려움이 있다. SONOS 타입의 메모리는 빠른 쓰기/지우기 효율과 긴 데이터 유지 특성이 있으나 소자의 스케일링에 따른 누설전류의 증가 문제와 10년의 데이터 보존 특성을 만족시킬 수 없는 문제가 있다.Nonvolatile memory is widely used as a data storage device of a mobile device because of low power consumption and nonvolatile characteristics, but floating type nonvolatile memory devices have difficulty in applying SOPs due to manufacturing process problems. SONOS type memory has fast write / erase efficiency and long data retention, but there is a problem of increasing leakage current due to scaling of the device and failing to satisfy 10 years of data retention.

플래시 메모리는 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 구조를 바탕으로 게이트 전극과 채널 사이에 산화막/부유게이트(floating gate)/산화막을 삽입한 구조를 가진다. 이러한 플래시 메모리 소자의 동작 원리는 폴리실리콘으로 만들어진 부유 게이트에 전하의 주입 여부에 따라 트랜지스터의 문턱 전압의 변화를 이용하는 것이다.The flash memory has a structure in which an oxide film, a floating gate, and an oxide film are inserted between a gate electrode and a channel based on a metal-oxide semiconductor field effect transistor (MOSFET) structure. The operation principle of such a flash memory device is to use a change in the threshold voltage of a transistor depending on whether or not charge is injected into a floating gate made of polysilicon.

그러나 이와 같은 종래 MOSFET 비휘발성 메모리 소자는 기판으로 결정질 실리콘을 사용하므로 높은 농도의 공정이 필요하고 아울러 제작 공정 시설 및 재료비가 비싸지는 문제점이 있다.However, such a conventional MOSFET nonvolatile memory device uses crystalline silicon as a substrate, and thus requires a high concentration of the process, and a manufacturing process facility and material cost are expensive.

도 1은 종래 MOSFET 비휘발성 메모리의 일종인 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하트랩형 비휘발성 메모리 소자의 단면 구조를 도시한 도면이다.FIG. 1 is a cross-sectional view of a charge trap type nonvolatile memory device having a silicon-oxide-nitride-oxide-silicon (SONOS) type, which is a type of a conventional MOSFET nonvolatile memory.

도 1을 참조하면, SONOS 형태의 전하트랩형 비휘발성 메모리는 반도체 채널 위에 실리콘 산화막으로 이루어진 터널링 절연막(11), 실리콘 질화막으로 이루어진 전하트랩층(12), 실리콘 산화막으로 이루어진 블로킹 절연막(13), 그리고 폴리실리콘 게이트 전극층(14)이 순차적으로 적층된 구조를 가진다. 이 비휘발성 메모리는 40nm이하 급의 부유 게이트 메모리에서 발생하는 간섭 문제를 제거하고, 불연속적인 트랩을 통해 메모리 소자의 신뢰성을 향상시킬 수 있지만 다음과 같은 단점을 가진다.Referring to FIG. 1, the SONOS type charge trapping nonvolatile memory includes a tunneling insulating layer 11 made of silicon oxide, a charge trap layer 12 made of silicon nitride, a blocking insulating layer 13 made of silicon oxide, The polysilicon gate electrode layer 14 is sequentially stacked. This non-volatile memory eliminates the interference problem that occurs in the floating gate memory of 40 nm or less and improves the reliability of the memory device through discontinuous traps, but has the following disadvantages.

첫째, 단일 층의 실리콘 산화막으로 구성된 터널링 절연막(11)은 동작 속도의 향상을 위하여 두께를 감소시킬 경우 직접 터널링(direct tunneling) 현상이 발생하고 전기적 스트레스에 의한 누설 전류(stress induced leakage current) 현상이 증가하여 비휘발성 메모리가 가져야 할 10년 이상의 데이터 보존 특성을 확보할 수 없다. 또한 산화막을 위한 높은 공정 온도는 SOP 적용에 문제가 되고 있으며, 데이터 보존 특성을 달성하기 위하여 단일 층의 실리콘 산화막으로 구성된 터널링 절연막(11)의 두께를 증가시키면 데이터 기록/소거 특성의 열화가 발생하는 문제점이 있다.First, the tunneling insulating film 11 composed of a single layer of silicon oxide film has a direct tunneling phenomenon and a stress induced leakage current phenomenon when the thickness is reduced to improve the operation speed. Increasingly, data retention characteristics of more than 10 years that nonvolatile memory must have cannot be obtained. In addition, the high process temperature for the oxide film is a problem in the application of the SOP, and in order to achieve data retention characteristics, if the thickness of the tunneling insulating film 11 composed of a single layer of silicon oxide film is increased, deterioration of data recording / erasing characteristics occurs. There is a problem.

둘째, 실리콘 질화막으로 이루어진 전하트랩층(12)은 공정온도가 높기 때문에 허용 공정 온도가 낮은 고유전막의 터널이 절연막 적용을 제한한다.Second, since the charge trap layer 12 made of a silicon nitride film has a high process temperature, the tunnel of the high dielectric film having a low allowable process temperature limits application of the insulating film.

셋째, 실리콘 산화막으로 이루어진 블로킹 절연막(13)은 유전상수가 낮기 때문에 채널에 전하를 형성시키는 전압이 커서 메모리 소자의 저전압화 및 고속화를 방해한다.Third, since the blocking insulating layer 13 made of a silicon oxide film has a low dielectric constant, a voltage for forming charges in a channel is high, thereby preventing a low voltage and a high speed of the memory device.

넷째, 다결정 실리콘을 이용한 게이트 전극(14)은 낮은 일함수를 가지고 있어서 데이터 소거를 위해 실리콘 기판 측에 주입시킨 정공이 제어 게이트에서 주입된 전자에 의해 상쇄되기 때문에 소거 속도가 느려지거나 완전히 소거되지 않는 문제점이 있다. Fourth, the gate electrode 14 using the polycrystalline silicon has a low work function, so that the erase speed is not slowed down or completely erased because holes injected to the silicon substrate side for data erasing are canceled by electrons injected from the control gate. There is a problem.

도 2는 종래 단일 층의 터널링 절연막을 가지는 SONOS 형태의 전하 트랩형 비휘발성 메모리 소자의 단면 구조를 도시한 도면이고, 도 3a 및 도 3b는 도 2의 SONOS 메모리 소자의 A-A' 방향의 단면 구조에 대한 열평형 상태에서의 에너지 밴드 다이어그램을 도시한 도면이다.FIG. 2 is a cross-sectional view of a conventional SONOS type charge trapping nonvolatile memory device having a single layer tunneling insulating film, and FIGS. 3A and 3B are cross-sectional views in the AA 'direction of the SONOS memory device of FIG. A diagram showing an energy band diagram for thermal equilibrium.

도 3a를 참조하면, SONOS 형태의 전하트랩형 비휘발성 메모리 소자 전체에서 페르미 준위(Efn)는 일정하기 때문에 일함수 차이에 의해 P형으로 도핑된 반도체 기판(20)과 N형으로 도핑된 제어 게이트 전극(25)의 에너지 밴드는 열평형 상태에서 휘어지게 된다. Referring to FIG. 3A, since the Fermi level E fn is constant in the entire SONOS type charge trapping nonvolatile memory device, the semiconductor substrate 20 doped with P-type and N-type doped by the work function difference are controlled. The energy band of the gate electrode 25 is bent in the thermal equilibrium state.

도 3b를 참조하면, SONOS 형태의 전하트랩형 비휘발성 메모리 소자는 소거모드에서 제어 게이트 전극(25)에 비해 반도체 기판(20)에 높은 전압이 인가된다. 따라서 도 3b에 도시된 바와 같이 외부 인가 전압에 의해 열평형 상태는 깨어지게 되고 페르미 준위(Efn)가 반도체 기판의 페르미 준위보다 높게 상승하여 터널링 절연막(22), 전하 트랩층(23), 블로킹 절연막(24)의 전도대의 형태가 변형된다. 이러한 소거모드에서 전하 트랩층(23)의 내부에 저장된 전자들이 터널링 절연막(22)을 터널링하여 반도체 기판(20)으로 주입되어 데이터 소거가 이루어진다. 그러나 정공의 주입이 용이하지 못하고, 폴리실리콘의 일함수가 낮기 때문에 전극으로부터 블로킹 절연막(24)을 터널링하여 전자가 전하 트랩층(23)으로 주입됨으로써 문턱전압을 낮추는데 오랜 시간이 소요되므로 전체적으로 데이터 소거 시간이 길어지는 문제점이 발생한다.Referring to FIG. 3B, in the SONOS type charge trap type nonvolatile memory device, a high voltage is applied to the semiconductor substrate 20 in comparison with the control gate electrode 25 in the erase mode. Accordingly, as shown in FIG. 3B, the thermal equilibrium is broken by an externally applied voltage, and the Fermi level E fn rises higher than the Fermi level of the semiconductor substrate, so that the tunneling insulating layer 22, the charge trap layer 23, and the blocking are blocked. The shape of the conduction band of the insulating film 24 is changed. In such an erase mode, electrons stored in the charge trap layer 23 are tunneled through the tunneling insulating layer 22 and injected into the semiconductor substrate 20 to erase data. However, since hole injection is not easy and the work function of polysilicon is low, it takes a long time to lower the threshold voltage by tunneling the blocking insulating film 24 from the electrode and injecting electrons into the charge trap layer 23, thereby erasing data as a whole. The problem is that the time is long.

본 발명이 이루고자 하는 기술적 과제는, 대용량/고집적이 가능하고 저온 공정이 가능하며 낮은 전압에서 빠른 쓰기/지우기 속도를 가질 뿐만 아니라 데이터 보존 특성이 향상된 비휘발성 메모리 소자 및 그 소자의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a nonvolatile memory device and a method of manufacturing the device, which have a large capacity / high density, low temperature process, fast write / erase speed at low voltage, and improved data retention. There is.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 비휘발성 메모리 소자의 일 예는, 유리기판상에 형성되는 다결정 실리콘; 상기 다결정 실리콘 상에 형성된 금속 실리사이드 소스 및 드레인; 상기 금속 실리사이드 소스 및 드레인 영역과 접촉하여 상기 다결정 실리콘 상에 형성된 3층 적층구조로서, 3층 적층구조의 중간층의 전도대 에너지가 다른 층의 전도대 에너지보다 낮은 터널링 절연막; 상기 터널링 절연막 상에 형성되며, 상기 터널링 절연막의 3층 적층구조의 중간층보다 전도대 에너지가 낮은 전하 트랩층; 상기 전하 트랩층 상에 형성되며, 상기 전하 트랩층보다 전도대 에너지가 높은 블로킹 절연막; 및 상기 블로킹 절연막 상에 형성되는 게이트 전극층;을 포함한다.In order to achieve the above technical problem, an example of a nonvolatile memory device according to the present invention, polycrystalline silicon formed on a glass substrate; A metal silicide source and drain formed on the polycrystalline silicon; A three-layer stacked structure formed on the polycrystalline silicon in contact with the metal silicide source and drain regions, the tunneling insulating layer having a lower conduction band energy of an intermediate layer of the three-layer laminate structure than that of another layer; A charge trap layer formed on the tunneling insulating layer and having a lower conduction band energy than an intermediate layer of the three-layer stacked structure of the tunneling insulating layer; A blocking insulating layer formed on the charge trap layer and having a higher conduction band energy than the charge trap layer; And a gate electrode layer formed on the blocking insulating layer.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 일 예는, 유리기판상에 형성된 다결정 실리콘 위에 금속 실리사이드 소스 및 드레인을 형성하는 단계; 다결정 실리콘 채널 상에 3층 적층구조의 터널링 절연막을 형성하되, 3층 적층구조의 중간층의 전도대 에너지가 다른 층의 전도대 에너지보다 낮도록 형성하는 단계; 상기 터널링 절연막 상에 상기 터널링 절연막의 3층 적층구조의 중간층보다 전도대 에너지가 낮은 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 상에 상기 전하 트랩층보다 전도대 에너지가 높은 블로킹 절연막을 형성하는 단계; 및 상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 포함한다.In order to achieve the above technical problem, an example of a method of manufacturing a nonvolatile memory device according to the present invention, forming a metal silicide source and drain on the polycrystalline silicon formed on a glass substrate; Forming a three-layered tunneling insulating film on the polycrystalline silicon channel, wherein the conduction band energy of the intermediate layer of the three-layer laminate structure is lower than that of the other layers; Forming a charge trap layer having a lower conduction band energy on the tunneling insulating layer than an intermediate layer of the three-layer stacked structure of the tunneling insulating layer; Forming a blocking insulating layer on the charge trap layer, the blocking insulating layer having a higher conduction band energy than the charge trap layer; And forming a gate electrode layer on the blocking insulating layer.

본 발명에 따르면, 다결정 실리콘 상에 금속 실리사이드를 사용하여 소스/드레인 층을 형성하므로 저온공정이 가능하며, 유리기판을 사용하므로 재료비가 싸고, 적층구조의 터널링 절연막과 고유전율의 전하 트랩층 및 블록킹 절연막을 사용하므로 인가된 전압에 따른 민감도율을 높여 빠른 쓰기/지우기 속도와 큰 메모리 윈도우를 확보할 수 있다. 또한 박막공정으로 비휘발성 메모리 소자를 제조하므로 비교적 값이 싸고 대면적의 기억소자를 제조할 수 있다. 또한 적층된 터널링 절연막의 물리적인 두께의 증가와 높은 일함수의 게이트 전극으로 인해 누설전류가 감소되어 데이터 보존 특성을 향상시킬 수 있다. According to the present invention, a source / drain layer is formed on the polycrystalline silicon using a metal silicide to form a source / drain layer, and a glass substrate is used to reduce the cost of materials. By using an insulating film, the sensitivity ratio according to the applied voltage can be increased to secure a fast write / erase speed and a large memory window. In addition, since a nonvolatile memory device is manufactured by a thin film process, a relatively low cost and large area memory device can be manufactured. In addition, the increase in the physical thickness of the stacked tunneling insulating layer and the high work function gate electrode reduce leakage current, thereby improving data retention characteristics.

도 1은 종래 MOSFET 비휘발성 메모리의 일종인 SONOS 형태의 전하트랩형 비휘발성 메모리 소자의 단면 구조를 도시한 도면,
도 2는 종래 단일 층의 터널링 절연막을 가지는 SONOS 형태의 전하 트랩형 비휘발성 메모리 소자의 단면 구조를 도시한 도면,
도 3a 및 도 3b는 도 2의 SONOS 메모리 소자의 A-A' 방향의 단면 구조에 대한 열평형 상태에서의 에너지 밴드 다이어그램을 도시한 도면,
도 4는 본 발명에 따른 비휘발성 메모리 소자의 일 예의 단면 구조를 도시한 도면,
도 5는 본 발명에 따른 비휘발성 메모리 소자에서 플래티늄(Pt) 금속 실리사이드 소스/드레인을 가지는 일 예의 단면 구조를 도시한 도면,
도 6a 및 도 6b는 도 5의 플래티늄 금속 실리사이드의 열처리 온도에 따른 드레인 전류를 도시한 그래프,
도 7은 본 발명에 따른 비휘발성 메모리 소자의 다른 일 예의 단면 구조를 도시한 도면,
도 8a 내지 도 8e는 도 7의 비휘발성 메모리 소자에 대한 특성을 도시한 그래프, 그리고,
도 9는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예를 도시한 흐름도이다.1 is a cross-sectional view of a charge trapping type nonvolatile memory device having a SONOS type, which is a type of a conventional MOSFET nonvolatile memory.
2 is a cross-sectional view of a charge trapping type nonvolatile memory device having a SONOS type having a conventional single layer tunneling insulating film;
3A and 3B are diagrams showing energy band diagrams at thermal equilibrium with respect to the cross-sectional structure in the AA ′ direction of the SONOS memory device of FIG. 2;
4 illustrates a cross-sectional structure of an example of a nonvolatile memory device according to the present invention;
FIG. 5 illustrates an example cross-sectional structure having a platinum (Pt) metal silicide source / drain in a nonvolatile memory device according to the present invention; FIG.
6A and 6B are graphs illustrating drain currents according to heat treatment temperatures of the platinum metal silicide of FIG. 5;
7 illustrates a cross-sectional structure of another example of a nonvolatile memory device according to the present invention;
8A through 8E are graphs illustrating characteristics of the nonvolatile memory device of FIG. 7, and
9 is a flowchart illustrating an example of a method of manufacturing a nonvolatile memory device according to the present invention.

이하, 첨부된 도면들을 참조하여 본 발명에 따른 비휘발성 메모리 소자 및 그 소자의 제조방법에 대해 상세히 설명한다.Hereinafter, a nonvolatile memory device and a method of manufacturing the device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 비휘발성 메모리 소자의 일 예의 단면 구조를 도시한 도면이다.4 illustrates a cross-sectional structure of an example of a nonvolatile memory device according to the present invention.

도 4를 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 유리기판(40), 다결정 실리콘(41), 금속 실리사이드 소스(42)와 드레인(43), 3층 박막구조의 엔지니어드 터널 배리어(Staggered Tunnel Barrier) 절연막(47), 전하 트랩층(48), 블로킹 절연막(49), 금속 게이트 전극층(50)이 순차적으로 적층된 구조를 가진다.Referring to FIG. 4, a nonvolatile memory device according to the present invention includes a glass substrate 40, polycrystalline silicon 41, a metal silicide source 42 and a drain 43, and an engineered tunnel barrier having a three-layer thin film structure. Barrier) The insulating film 47, the charge trap layer 48, the blocking insulating film 49, and the metal gate electrode layer 50 are sequentially stacked.

다결정 실리콘(41) 상에 금속 실리사이드에 의해 형성되는 소스(43)와 드레인(43)은 미세 소자에서 요구되는 매우 얕은 접합 형성을 용이하게 한다. 또한 금속 실리사이드의 형성 온도가 낮으므로 SOP(System on Panels) 적용에 매우 적합하며 소자의 신뢰성을 향상시킬 수 있다.The source 43 and the drain 43 formed by the metal silicide on the polycrystalline silicon 41 facilitate the formation of the very shallow junction required in the micro device. In addition, since the formation temperature of the metal silicide is low, it is very suitable for SOP (System on Panels) application and improves the reliability of the device.

엔지니어드 터널 배리어(Staggered Tunnel Barrier) 절연막(47)은 제1 터널링 절연막(44), 제2 터널링 절연막(45), 제3 터널링 절연막(46)의 3층 구조의 박막으로 형성된다. 제2 터널링 절연막(45)은 제1 터널링 절연막(44)보다 낮은 전도대 에너지를 가진다. 예를 들어, 제1 터널링 절연막(44) 및 제3 터널릴 절연막(46)은 실리콘 산화막(SiO2)로 형성되고 제2 터널릴 절연막(45)은 제1 터널링 절연막(44)보다 낮은 전도대 에너지를 가지는 실리콘 질화막(Si3N4)로 형성될 수 있다. The engineered tunnel barrier insulating film 47 is formed of a thin film having a three-layer structure of the first tunneling insulating film 44, the second tunneling insulating film 45, and the third tunneling insulating film 46. The second tunneling insulating layer 45 has lower conduction band energy than the first tunneling insulating layer 44. For example, the first tunneling insulating film 44 and the third tunneling insulating film 46 may be formed of a silicon oxide film SiO 2 , and the second tunneling insulating film 45 may have a lower conduction band energy than the first tunneling insulating film 44. It may be formed of a silicon nitride film (Si 3 N 4 ) having a.

전하 트랩층(48)은 제2 터널링 절연막(45)보다 낮은 전도대 에너지 준위를 가지며, 블로킹 절연막(49)은 전하 트랩층(48)보다 높은 전도대 에너지를 가진다. 또한 전하 트랩층(48)과 블록킹 절연막(49)은 고유전율을 가진다. 예를 들어, 전하 트랩층(48)은 Si3N4보다 유전율이 큰 HfO2, ZrO2 또는 Si3N4로 형성될 수 있으며, 블로킹 절연막(49)은 Al2O3 또는 SiO2로 형성될 수 있다. The charge trap layer 48 has a lower conduction band energy level than the second tunneling insulation layer 45, and the blocking insulation layer 49 has a higher conduction band energy than the charge trap layer 48. In addition, the charge trap layer 48 and the blocking insulating film 49 have a high dielectric constant. For example, the charge trap layer 48 is a Si 3 N 4 than can be dielectric constant is formed to a large HfO 2, ZrO 2 or Si 3 N 4, a blocking insulating film 49 is formed of Al 2 O 3 or SiO 2 Can be.

게이트 전극층(50)은 4.5eV 이상의 높은 일함수를 가지는 금속으로 구성된다. The gate electrode layer 50 is made of a metal having a high work function of 4.5 eV or more.

도 5는 본 발명에 따른 비휘발성 메모리 소자에서 플래티늄(Pt) 금속 실리사이드 소스/드레인을 가지는 일 예의 단면 구조를 도시한 도면이다. 도 6a 및 도 6b는 도 5의 플래티늄 금속 실리사이드의 열처리 온도에 따른 드레인 전류를 도시한 그래프이다. 5 is a cross-sectional view illustrating an example of having a platinum (Pt) metal silicide source / drain in a nonvolatile memory device according to the present invention. 6A and 6B are graphs showing drain currents according to heat treatment temperatures of the platinum metal silicide of FIG. 5.

도 5를 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 유리기판(40), 다결정 실리콘(41), 플래티늄(Pt) 금속 실리사이드 소스(42)/드레인(43), 실리콘 산화막(44)이 적층된 구조를 가진다.Referring to FIG. 5, in the nonvolatile memory device according to the present invention, a glass substrate 40, a polycrystalline silicon 41, a platinum (Pt) metal silicide source 42 / drain 43, and a silicon oxide film 44 are stacked. Has a structure.

도 6a을 참조하면, 도 5의 플래티늄 금속 실리사이드 소스(42)/드레인(43) 열처리 온도를 각각 450℃, 500℃, 550℃로 한 경우에 게이트 전압에 따른 드레인 전류를 나타낸다.Referring to FIG. 6A, when the platinum metal silicide source 42 / drain 43 heat treatment temperatures of FIG. 5 are set to 450 ° C., 500 ° C., and 550 ° C., respectively, the drain current according to the gate voltage is shown.

도 6b를 참조하면, 도 5의 플래티늄 금속 실리사이드 소스(42)/드레인(43) 열처리 온도를 각각 450℃, 500℃, 550℃로 한 경우에 드레인 전압에 따른 드레인 전류를 나타낸다. Referring to FIG. 6B, when the platinum metal silicide source 42 / drain 43 heat treatment temperatures of FIG. 5 are set to 450 ° C., 500 ° C., and 550 ° C., respectively, the drain current according to the drain voltage is shown.

도 7은 본 발명에 따른 비휘발성 메모리 소자의 다른 일 예의 단면 구조를 도시한 도면이다.7 illustrates a cross-sectional structure of another example of a nonvolatile memory device according to the present invention.

도 7을 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 도 4와 비교하여 트랜치 구조가 아닌 것을 제외하면 그 적층구조는 유리기판(40), 다결정 실리콘(41), 3층 적층 구조의 터널링 절연막(47), 전하트랩층(48), 블로킹 절연막(49), 금속 재료를 이용한 게이트 전극층(50)의 구조로서 도 4의 적층 구조와 동일하다. Referring to FIG. 7, except that the nonvolatile memory device according to the present invention is not a trench structure in comparison with FIG. 4, the stacked structure includes a glass substrate 40, a polycrystalline silicon 41, and a three-layered tunneling insulating layer. The structure of 47, the charge trap layer 48, the blocking insulating film 49, and the gate electrode layer 50 using a metal material is the same as that of the laminated structure of FIG.

도 8a 내지 도 8e는 도 7의 비휘발성 메모리 소자에 대한 특성을 도시한 그래프로서, 특히 터널링 절연막(47)은 실리콘 산화막(SiO2)(44)/실리콘 질화막(Si3N4)(45)/실리콘 산화막(SiO2)(46)의 적층구조를 가지고, 전하 트랩층(48)은 HfO2로 구성되고, 블로킹 절연막(49)은 Al2O3로 구성된 경우의 특성을 도시한 그래프이다. 8A to 8E are graphs illustrating characteristics of the nonvolatile memory device of FIG. 7. In particular, the tunneling insulating layer 47 may include a silicon oxide layer (SiO 2 ) 44 / a silicon nitride layer (Si 3 N 4 ) 45. / Silicon oxide film (SiO 2 ) 46 having a lamination structure, the charge trap layer 48 is composed of HfO 2 , and the blocking insulating film 49 is a graph showing the characteristic when composed of Al 2 O 3 .

도 8a는 도 7의 비휘발성 메모리 소자의 쓰기/지우기 특성을 나타내는 그래프이다. 도 8a를 참조하면, 쓰기 모드시 초기상태에서 +20 V/1초 전압을 게이트(50)에 인가하였을 때 다결정 실리콘 기판(41)에 높은 전압이 인가되며, 터널링 절연막(47)을 통하여 전자가 전하 트랩층(48)의 내부에 저장된다. 반대로 쓰기 모드에서 -20V/1초 전압을 게이트(50)에 인가하였을 때 다결정 실리콘 기판(41)에 높은 전압이 인가되어 전하 트랩층(48)의 내부에 저장된 전자들이 터널링 절연막(47)을 터널링하여 반도체 기판으로 주입되어 데이터 소거가 이루어진다. 동시에 가전자대 에너지 준위 장벽이 낮아지면서 전하 트랩층(48)의 내부에 정공의 주입이 원활해지므로 소거 속도의 향상을 가져올 수 있다.8A is a graph illustrating the write / erase characteristics of the nonvolatile memory device of FIG. 7. Referring to FIG. 8A, when the +20 V / 1 second voltage is applied to the gate 50 in the initial state in the write mode, a high voltage is applied to the polycrystalline silicon substrate 41, and electrons are transferred through the tunneling insulating layer 47. It is stored inside the charge trap layer 48. On the contrary, when a -20V / 1 second voltage is applied to the gate 50 in the write mode, a high voltage is applied to the polycrystalline silicon substrate 41 so that the electrons stored inside the charge trap layer 48 tunnel the tunneling insulating layer 47. Is injected into the semiconductor substrate to erase data. At the same time, as the valence band energy level barrier is lowered, the injection of holes into the inside of the charge trap layer 48 is facilitated, thereby improving the erase speed.

도 8b는 도 7의 비휘발성 메모리 소자의 기록 특성을 나타내는 그래프이다. 도 8b를 참조하면, 전압에 따라 높은 전자의 주입효과와 빠른 기록 특성을 확인할 수 있다. 이러한 결과는, 터널링 베리어의 적층(44~46)으로 인해 전계민감도가 향상되었을 뿐만 아니라 고유전율의 전하 트랩층(47)과 블로킹 절연막(48)의 적용으로 인해 터널링 베리어(47)에 전계가 집중되었기 때문이다.8B is a graph illustrating the write characteristics of the nonvolatile memory device of FIG. 7. Referring to FIG. 8B, it is possible to confirm the high electron injection effect and the fast recording characteristic according to the voltage. This result indicates that not only the field sensitivity is improved due to the stacking of the tunneling barriers 44 to 46 but also the electric field is concentrated in the tunneling barrier 47 due to the application of the high-permittivity charge trap layer 47 and the blocking insulating film 48. Because

도 8c는 도 7의 비휘발성 메모리 소자의 소거 특성을 나타내는 그래프이다. 도 8c를 참조하면, 전압에 따른 높은 홀의 주입효과와 빠른 소거 특성을 확인할 수 있다. 이러한 결과는, 터널링 베리어의 적층(44~46)으로 인해 전계민감도가 향상되었을 뿐만 아니라 고유전율의 전하 트랩층(47)과 블로킹 절연막(48)의 적용으로 인해 터널링 베리어(47)에 전계가 집중되었기 때문이다.8C is a graph illustrating erase characteristics of the nonvolatile memory device of FIG. 7. Referring to FIG. 8C, it is possible to confirm a high hole injection effect and a fast erase characteristic according to voltage. This result indicates that not only the field sensitivity is improved due to the stacking of the tunneling barriers 44 to 46 but also the electric field is concentrated in the tunneling barrier 47 due to the application of the high-permittivity charge trap layer 47 and the blocking insulating film 48. Because

도 8d는 도 7의 비휘발성 메모리 소장의 데이터 보존 특성을 나타낸 그래프이다. 도 8d를 참조하면, 10년 이후 상온에서 2.97V 메모리 윈도를 보이고 있음을 알 수 있다. 적층된 터널링 절연막(47)의 물리적인 두께의 증가와 높은 일함수의 게이트 전극(50)으로 인해 누설 전류가 감소되어 데이터 보존특성이 향상된다.FIG. 8D is a graph illustrating data retention characteristics of the nonvolatile memory storage device of FIG. 7. Referring to FIG. 8D, it can be seen that the 2.97V memory window is shown at room temperature after 10 years. Due to the increase in the physical thickness of the stacked tunneling insulating layer 47 and the gate electrode 50 having a high work function, the leakage current is reduced, thereby improving data retention characteristics.

도 8e는 도 7의 비휘발성 메모리 소자의 내구성을 나타내는 그래프이다. 도 8e를 참조하면, 총 103번의 기록/소거 이후에도 2.05V의 메모리 윈도가 남는 것을 확인할 수 있다. 이는 낮은 구동전압과 빠른 속도에 의해 터널링 절연막(47)의 열화가 감소되었기 때문이다. 8E is a graph illustrating the durability of the nonvolatile memory device of FIG. 7. Referring to FIG. 8E, it can be seen that a memory window of 2.05V remains after a total of 10 3 write / erase operations. This is because deterioration of the tunneling insulating film 47 is reduced by the low driving voltage and the high speed.

도 9는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예를 도시한 흐름도이다.9 is a flowchart illustrating an example of a method of manufacturing a nonvolatile memory device according to the present invention.

도 4 및 도 9를 함께 참조하면, 다결정 실리콘(41)을 유리기판(40) 위에 증착시켜 패터닝(Pattening)한 액티브 영역에 Ni을 증착하여 패터닝한 후 급속열처리 장비를 이용하여 금속 실리사이드 소스(42)/드레인(43) 층을 형성한다(S900). 이때 열처리 온도는 대략 600도 이하에서 할 수 있다. Referring to FIGS. 4 and 9, polysilicon 41 is deposited on the glass substrate 40 to deposit and pattern Ni in a patterned active region, and then a metal silicide source 42 using a rapid heat treatment device. ) / Drain 43 layer (S900). At this time, the heat treatment temperature may be approximately 600 degrees or less.

그리고 소스(42)와 드레인(43) 사이의 채널 상에 3nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제1 터널링 절연막(44)을 형성한다(S910). 제1 터널링 절연막(44) 상에 제1 터널링 절연막(44)보다 낮은 전도대 에너지를 가지면서 4nm 이하 두께의 실리콘 질화막(Si3N4)으로 이루어진 제2 터널링 절연막(45)을 형성한다(S920). 제2 터널링 절연막(45) 상에 4 nm 이하 두께의 실리콘 산화막(SiO2)으로 이루어진 제3 터널링 절연막(46)을 형성한다(S930). In operation S910, a first tunneling insulating layer 44 including a silicon oxide layer SiO 2 having a thickness of 3 nm or less is formed on a channel between the source 42 and the drain 43. A second tunneling insulating layer 45 formed of a silicon nitride film Si 3 N 4 having a thickness of 4 nm or less is formed on the first tunneling insulating layer 44 while having a lower conduction band energy than the first tunneling insulating layer 44 (S920). . A third tunneling insulating layer 46 formed of a silicon oxide layer (SiO 2 ) having a thickness of 4 nm or less is formed on the second tunneling insulating layer 45 (S930).

제 3 터널링 절연막(46) 위에 제2 터널링 절연막(45)보다 전도대 에너지 준위가 낮으면서 10nm 이하 두께의 하프늄 산화막(HfO2)으로 이루어진 전하 트랩층(48)을 형성한다(S940). A charge trap layer 48 formed of a hafnium oxide film HfO 2 having a thickness of 10 nm or less is formed on the third tunneling insulating layer 46 while having a lower conduction band energy level than the second tunneling insulating layer 45 (S940).

전하 트랩층(48) 상에 전하 트랩층(48)보다 전도대의 에너지 준위가 높으면서 20nm 이하 두께의 알루미늄 산화막(Al2O3)으로 이루어진 블로킹 절연막(49)을 형성한다(S950).A blocking insulating film 49 made of aluminum oxide film Al 2 O 3 having a thickness of 20 nm or less is formed on the charge trap layer 48 while the energy level of the conduction band is higher than that of the charge trap layer 48 (S950).

블로킹 절연막(49) 상에 4.5eV 이상의 일함수를 가지는 게이트 전극층(50)을 형성한다(S960). A gate electrode layer 50 having a work function of 4.5 eV or more is formed on the blocking insulating film 49 (S960).

이와 같이 본 발명에서는 터널링 절연막(47)을 단층의 SiO2가 아닌 적층된 SiO2/Si3N4/SiO2 터널링 절연막(47)과 고유전율의 전하 트랩층(48) 및 블로킹 절연막(49)을 사용하므로 낮은 구동 전압 및 빠른 기록/소거 특성을 나타내며 또한 내구성의 향상을 이룰 수 있다. 또한 적층된 터널링 절연막의 물리적인 두께의 증가와 높은 일함수의 게이트 전극으로 인해 누설전류가 감소되어 데이터 보존 특성을 향상시킬 수 있다. As described above, in the present invention, the tunneling insulating film 47 is not a single layer of SiO 2 but a stacked SiO 2 / Si 3 N 4 / SiO 2 tunneling insulating film 47, a high-k charge trap layer 48, and a blocking insulating film 49. Because of this, low drive voltage and fast write / erase characteristics can be exhibited and durability can be improved. In addition, the increase in the physical thickness of the stacked tunneling insulating layer and the high work function gate electrode reduce leakage current, thereby improving data retention characteristics.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far I looked at the center of the preferred embodiment for the present invention. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

40: 기판 41: 다결정 실리콘
42: 소스 43: 드레인
44: 제1 터널링 절연막 45: 제2 터널링 절연막
46: 제3 터널링 절연막 47: 엔지니어드 터널 배리어 절연막
48: 전하 트랩층 49: 블로킹 절연막
50: 게이트 전극층40: substrate 41 polycrystalline silicon
42: source 43: drain
44: first tunneling insulating film 45: second tunneling insulating film
46: third tunneling insulating film 47: engineered tunnel barrier insulating film
48: charge trap layer 49: blocking insulating film
50: gate electrode layer

Claims (10)

유리기판상에 형성되는 다결정 실리콘;
상기 다결정 실리콘 상에 형성된 금속 실리사이드 소스 및 드레인;
상기 금속 실리사이드 소스 및 드레인 영역과 접촉하여 상기 다결정 실리콘 상에 형성된 3층 적층구조로서, 3층 적층구조의 중간층의 전도대 에너지가 다른 층의 전도대 에너지보다 낮은 터널링 절연막;
상기 터널링 절연막 상에 형성되며, 상기 터널링 절연막의 3층 적층구조의 중간층보다 전도대 에너지가 낮은 전하 트랩층;
상기 전하 트랩층 상에 형성되며, 상기 전하 트랩층보다 전도대 에너지가 높은 블로킹 절연막; 및
상기 블로킹 절연막 상에 형성되는 게이트 전극층;을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.Polycrystalline silicon formed on a glass substrate;
A metal silicide source and drain formed on the polycrystalline silicon;
A three-layer stacked structure formed on the polycrystalline silicon in contact with the metal silicide source and drain regions, the tunneling insulating layer having a lower conduction band energy of an intermediate layer of the three-layer laminate structure than that of another layer;
A charge trap layer formed on the tunneling insulating layer and having a lower conduction band energy than an intermediate layer of the three-layer stacked structure of the tunneling insulating layer;
A blocking insulating layer formed on the charge trap layer and having a higher conduction band energy than the charge trap layer; And
And a gate electrode layer formed on the blocking insulating layer. 제 1항에 있어서, 상기 터널링 절연막의 3층 적층구조는,
실리콘 산화막으로 형성되는 제1 터널링 절연막, 실리콘 질화막으로 형성되는 제2 터널링 절연막 및 실리콘 산화막으로 형성되는 제3 터널릴 절연막으로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.According to claim 1, wherein the three-layer laminated structure of the tunneling insulating film,
And a third tunneling insulating film formed of a silicon oxide film, a second tunneling insulating film formed of a silicon nitride film, and a third tunneling insulating film formed of a silicon oxide film. 제 1항에 있어서,
상기 전하 트랩층은 HfO2, ZrO2 및 Si3N4 중 어느 하나로 형성되고, 상기 블로킹 절연막은 Al2O3 또는 SiO2로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.The method of claim 1,
The charge trap layer is HfO 2 , ZrO 2 and Si 3 N 4 And the blocking insulating layer is formed of Al 2 O 3 or SiO 2 . 제 1항에 있어서,
상기 터널링 절연막의 3층 구조에서 첫 번째 층은 3nm 이하 두께로 형성되고, 두 번째 및 세 번째 층은 4nm 이하 두께로 형성되고,
상기 전하 트랩층은 10nm 이하 두께로 형성되고,
상기 블로킹 절연막은 20nm 이하 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.The method of claim 1,
In the three-layer structure of the tunneling insulating film, the first layer is formed to a thickness of 3nm or less, the second and third layers are formed to a thickness of 4nm or less,
The charge trap layer is formed to a thickness of less than 10nm,
And said blocking insulating film is formed to a thickness of 20 nm or less. 제 1항에 있어서,
상기 게이트 전극층은 4.5eV 이상의 일함수를 가지는 금속으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.The method of claim 1,
The gate electrode layer is formed of a metal having a work function of 4.5 eV or more. 유리기판상에 형성된 다결정 실리콘 위에 금속 실리사이드 소스 및 드레인을 형성하는 단계;
다결정 실리콘 채널 상에 3층 적층구조의 터널링 절연막을 형성하되, 3층 적층구조의 중간층의 전도대 에너지가 다른 층의 전도대 에너지보다 낮도록 형성하는 단계;
상기 터널링 절연막 상에 상기 터널링 절연막의 3층 적층구조의 중간층보다 전도대 에너지가 낮은 전하 트랩층을 형성하는 단계;
상기 전하 트랩층 상에 상기 전하 트랩층보다 전도대 에너지가 높은 블로킹 절연막을 형성하는 단계; 및
상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.Forming a metal silicide source and drain on the polycrystalline silicon formed on the glass substrate;
Forming a three-layered tunneling insulating film on the polycrystalline silicon channel, wherein the conduction band energy of the intermediate layer of the three-layer laminate structure is lower than that of the other layers;
Forming a charge trap layer having a lower conduction band energy on the tunneling insulating layer than an intermediate layer of the three-layer stacked structure of the tunneling insulating layer;
Forming a blocking insulating layer on the charge trap layer, the blocking insulating layer having a higher conduction band energy than the charge trap layer; And
And forming a gate electrode layer on the blocking insulating film. 제 6항에 있어서, 상기 소스 및 드레인을 형성하는 단계는,
600도 이하의 열처리 온도에서 금속 실리사이드 소스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.The method of claim 6, wherein the forming of the source and the drain comprises:
Forming a metal silicide source and a drain at a heat treatment temperature of 600 degrees or less. 제 7항에 있어서, 상기 터널링 절연막을 형성하는 단계는,
실리콘 산화막을 3nm 이하의 두께로 형성하는 단계;
상기 실리콘 산화막 위에 실리콘 질화막을 4nm 이하의 두께로 형성하는 단계; 및
상기 실리콘 질화막 위에 실리콘 산화막을 4nm 이하의 두께로 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.The method of claim 7, wherein forming the tunneling insulating film,
Forming a silicon oxide film with a thickness of 3 nm or less;
Forming a silicon nitride film having a thickness of 4 nm or less on the silicon oxide film; And
And forming a silicon oxide film on the silicon nitride layer to a thickness of 4 nm or less. 제 7항에 있어서,
상기 전하 트랩층은 HfO2, ZrO2 및 Si3N4 중 어느 하나로 형성되고, 상기 블로킹 절연막은 Al2O3 또는 SiO2로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.8. The method of claim 7,
The charge trap layer is HfO 2 , ZrO 2 and Si 3 N 4 And the blocking insulating film is formed of Al 2 O 3 or SiO 2 . 제 7항에 있어서, 상기 게이트 전극층을 형성하는 단계는,
4.5eV 이상의 일함수를 가지는 금속을 상기 블로킹 절연막 상에 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.

The method of claim 7, wherein forming the gate electrode layer,
Forming a metal having a work function of 4.5 eV or more on the blocking insulating layer.

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