KR101244004B1 - Power semiconductor device - Google Patents

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김원찬
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Abstract

본 발명은 쇼트에 대한 견고성을 높여주면서도, 내압이 떨어지지 않도록 하는 고전력 반도체 소자 구조를 제공하는데 그 목적이 있다.
일례로 반도체 기판; 상기 반도체 기판의 둘레를 따라 형성된 공통 게이트 전극; 상기 반도체 기판을 횡단하여 형성되며, 상기 공통 게이트 전극에 연결된 제 1 트렌치; 상기 제 1 트렌치에 충진되어 상기 공통 게이트 전극에 연결된 제 1 게이트 전극; 상기 제 1 트렌치와 나란한 방향으로 형성되며, 상기 공통 게이트 전극과 이격되어 형성된 제 2 트렌치; 상기 제 2 트렌치에 충진되며, 상기 공통 게이트 전극과 전기적으로 분리된 제 2 게이트 전극; 및 상기 공통 게이트 전극 위에 형성되어, 상기 공통 게이트 전극과 전기적으로 연결된 공통 게이트 라인을 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자가 제공된다.SUMMARY OF THE INVENTION An object of the present invention is to provide a high power semiconductor device structure which increases the robustness against a short and does not drop the breakdown voltage.
For example, a semiconductor substrate; A common gate electrode formed along a circumference of the semiconductor substrate; A first trench formed across the semiconductor substrate and connected to the common gate electrode; A first gate electrode filled in the first trench and connected to the common gate electrode; A second trench formed in a direction parallel to the first trench and spaced apart from the common gate electrode; A second gate electrode filled in the second trench and electrically separated from the common gate electrode; And a common gate line formed on the common gate electrode and electrically connected to the common gate electrode.

Description

전력 반도체 소자{POWER SEMICONDUCTOR DEVICE}POWER SEMICONDUCTOR DEVICE

본 발명의 일 실시예는 전력 반도체 소자에 관한 것이다.
One embodiment of the present invention relates to a power semiconductor device.

고전력 반도체 소자(MOSFET 또는 IGBT)에 있어서 쇼트가 발생한 경우, 소자에 흐르는 전류 값을 작게 함으로써, 쇼트에 대한 견고성(short circuit ruggedness)을 높여줄 필요가 있다.
When a short occurs in a high power semiconductor device (MOSFET or IGBT), it is necessary to increase the short circuit ruggedness by shortening the current value flowing through the device.

본 발명은 쇼트에 대한 견고성(short circuit ruggedness)을 높여주면서도, 내압이 떨어지지 않도록 하는 고전력 반도체 소자(MOSFET 또는 IGBT) 구조를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a high power semiconductor device (MOSFET or IGBT) structure that increases the short circuit ruggedness and prevents the breakdown voltage.

본 발명에 따른 전력 반도체 소자는 상기의 목적을 달성하기 위해 반도체 기판; 상기 반도체 기판의 둘레를 따라 형성된 공통 게이트 전극; 상기 반도체 기판을 횡단하여 형성되며, 상기 공통 게이트 전극에 연결된 제 1 트렌치; 상기 제 1 트렌치에 충진되어 상기 공통 게이트 전극에 연결된 제 1 게이트 전극; 상기 제 1 트렌치와 나란한 방향으로 형성되며, 상기 공통 게이트 전극과 이격되어 형성된 제 2 트렌치; 상기 제 2 트렌치에 충진되며, 상기 공통 게이트 전극과 전기적으로 분리된 제 2 게이트 전극; 및 상기 공통 게이트 전극 위에 형성되어, 상기 공통 게이트 전극과 전기적으로 연결된 공통 게이트 라인을 포함하여 이루어질 수 있으며,The power semiconductor device according to the present invention comprises a semiconductor substrate to achieve the above object; A common gate electrode formed along a circumference of the semiconductor substrate; A first trench formed across the semiconductor substrate and connected to the common gate electrode; A first gate electrode filled in the first trench and connected to the common gate electrode; A second trench formed in a direction parallel to the first trench and spaced apart from the common gate electrode; A second gate electrode filled in the second trench and electrically separated from the common gate electrode; And a common gate line formed on the common gate electrode and electrically connected to the common gate electrode.

상기 공통 게이트 전극 중 상기 제2 트렌치와 대응되는 부분이 공통 게이트 전극의 내측으로 오목하게 들어가도록 형성되거나, 상기 제 2 트렌치는 제1 트렌치보다 공통 게이트 전극을 향하는 방향으로 더 짧게 형성될 수 있다.A portion of the common gate electrode corresponding to the second trench may be formed to concave into the common gate electrode, or the second trench may be shorter in a direction toward the common gate electrode than the first trench.

또한, 상기 공통 게이트 전극, 상기 제 1 게이트 전극 및 제 2 게이트 전극은 도핑된 폴리 실리콘으로 형성될 수 있으며,In addition, the common gate electrode, the first gate electrode and the second gate electrode may be formed of doped polysilicon,

상기 공통 게이트 전극과 반도체 기판 사이에는 공통 절연막이 형성되고, 상기 제 1 트렌치 및 제 2 트렌치의 내벽에는 각각 게이트 절연막이 형성될 수 있고,A common insulating layer may be formed between the common gate electrode and the semiconductor substrate, and a gate insulating layer may be formed on inner walls of the first trench and the second trench, respectively.

상기 공통 게이트 라인은 상기 공통 게이트 전극 위에 도전성 금속이 증착되어 형성될 수 있으며,The common gate line may be formed by depositing a conductive metal on the common gate electrode.

상기 공통 게이트 전극은 상기 제 1 트렌치 및 제 2 트렌치와 상호간 직각을 이룰 수 있다.The common gate electrode may be perpendicular to each other with the first trench and the second trench.

또한, 상기 반도체 기판은 제2도전형 콜렉터 영역; 상기 콜렉터 영역 위에 형성된 제1도전형 드리프트 영역; 및 상기 드리프트 영역 위에 형성된 제2도전형 웰 영역을 포함하고, 상기 제 1 트렌치 및 제 2 트렌치는 상기 웰 영역을 관통하여 상기 드리프트 영역에까지 형성되며, 상기 제 1 트렌치 및 제 2 트렌치의 외측인 상기 웰 영역에 제1도전형 에미터 영역이 형성될 수 있다.The semiconductor substrate may further include a second conductive collector region; A first conductive drift region formed over the collector region; And a second conductive well region formed over the drift region, wherein the first trench and the second trench are formed through the well region to the drift region and are outside of the first trench and the second trench. A first conductive emitter region may be formed in the well region.

상기 제 1 게이트 전극 및 제 2 게이트 전극 위에는 층간 절연막이 형성되고, 에미터 전극이 상기 층간 절연막, 상기 에미터 영역 및 상기 웰 영역을 덮을 수 있으며, 상기 콜렉터 영역의 하면에는 콜렉터 전극이 형성될 수 있다.An interlayer insulating layer may be formed on the first gate electrode and the second gate electrode, and an emitter electrode may cover the interlayer insulating layer, the emitter region, and the well region, and a collector electrode may be formed on the bottom surface of the collector region. have.

또한, 상기 반도체 기판은 제 1 도전형 드레인 영역; 상기 드레인 영역 위에 형성된 제 1 도전형 드리프트 영역; 및 상기 드리프트 영역 위에 형성된 제 2 도전형 웰 영역을 포함하고, 상기 제 1 트렌치 및 제 2 트렌치는 상기 웰 영역을 관통하여 상기 드리프트 영역에까지 형성되며, 상기 제 1 트렌치 및 제 2 트렌치의 외측인 상기 웰 영역에 제1도전형 소스 영역이 형성될 수 있다.In addition, the semiconductor substrate may include a first conductivity type drain region; A first conductivity type drift region formed on the drain region; And a second conductivity type well region formed over the drift region, wherein the first trench and the second trench are formed in the drift region through the well region and are outside of the first trench and the second trench. The first conductive source region may be formed in the well region.

또한, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에는 층간 절연막이 형성되고, 소스 전극이 상기 층간 절연막, 상기 소스 영역 및 상기 웰 영역을 덮을 수 있으며, 상기 드레인 영역의 하면에는 드레인 전극이 형성될 수 있다.
In addition, an interlayer insulating layer may be formed on the first gate electrode and the second gate electrode, a source electrode may cover the interlayer insulating layer, the source region, and the well region, and a drain electrode may be formed on the bottom surface of the drain region. have.

본 발명에 따른 고전력 반도체 소자(MOSFET 또는 IGBT)는 쇼트에 대한 견고성(short circuit ruggedness)을 높여주면서도, 내압이 떨어지지 않는 효과를 가져온다.
The high power semiconductor device (MOSFET or IGBT) according to the present invention increases the short circuit ruggedness to short, but does not drop the breakdown voltage.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도시한 평면도이다.
도 2는 도 1의 2-2선을 절취한 단면도이다.
도 3은 도 1의 3-3선을 절취한 단면도이다.
도 4는 도 1의 4-4선을 절취한 단면도이다.
도 5는 도 1의 5-5선을 절취한 단면도이다.
도 6은 셀 피치에 따른 내압 변동을 나타내는 그래프이다.
도7 내지 도 10은 본 발명의 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.1 is a plan view illustrating a part of a power semiconductor device according to an exemplary embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line 2-2 of FIG. 1.
3 is a cross-sectional view taken along line 3-3 of FIG. 1.
4 is a cross-sectional view taken along line 4-4 of FIG. 1.
5 is a cross-sectional view taken along line 5-5 of FIG. 1.
6 is a graph showing the breakdown voltage with respect to the cell pitch.
7 to 10 are cross-sectional views illustrating a power semiconductor device according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 1내지 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 반도체 기판(110), 공통 게이트 전극(121), 공통 게이트 절연막(122), 다수의 제 1 트렌치(131), 제1 게이트 전극(132), 제 1 게이트 절연막(133), 다수의 제 2 트렌치(141), 제 2 게이트 전극(142), 제 2 게이트 절연막(143), 및 공통 게이트 라인(151)을 포함한다.1 to 5, the power semiconductor device 100 according to an exemplary embodiment of the present invention may include a semiconductor substrate 110, a common gate electrode 121, a common gate insulating layer 122, and a plurality of first electrodes. The trench 131, the first gate electrode 132, the first gate insulating layer 133, the plurality of second trenches 141, the second gate electrode 142, the second gate insulating layer 143, and the common gate line 151.

상기 반도체 기판(110)은 통상의 트렌치형 IGBT 소자일 수 있으나, 이로서 본 발명을 한정하는 것은 아니다. 상기 반도체 기판(110)의 단면 구조에 대해서는 아래에서 더욱 상세하게 설명한다.
The semiconductor substrate 110 may be a conventional trench type IGBT device, but the present invention is not limited thereto. The cross-sectional structure of the semiconductor substrate 110 will be described in more detail below.

상기 공통 게이트 전극(121)은 반도체 기판(110)의 둘레를 따라서 반도체 기판(110)의 표면에 형성된다. 이 때, 상기 반도체 기판(110)과 공통 게이트 전극(121) 사이에는 공통 게이트 절연막(122)이 형성된다. 상기 공통 게이트 전극(121)은 반도체 기판(110)이 사각일 경우 대략 사각 라인 형태로 형성될 수 있다. 그러나, 상기 사각 라인 형태로 본 발명을 한정하는 것은 아니며, 경우에 따라 반도체 기판(110)의 서로 대향하는 양변을 따라 형성됨으로써, 상호간 이격된 두줄의 스트라이프 형태를 갖도록 형성될 수도 있다. 상기 공통 게이트 전극(121)은 통상의 도핑된 폴리 실리콘으로 형성될 수 있다.The common gate electrode 121 is formed on the surface of the semiconductor substrate 110 along the circumference of the semiconductor substrate 110. In this case, a common gate insulating layer 122 is formed between the semiconductor substrate 110 and the common gate electrode 121. The common gate electrode 121 may have a substantially rectangular line shape when the semiconductor substrate 110 is rectangular. However, the present invention is not limited to the rectangular line shape. In some cases, the semiconductor substrate 110 may be formed along two opposite sides of the semiconductor substrate 110 to have two stripe shapes spaced apart from each other. The common gate electrode 121 may be formed of conventional doped polysilicon.

상기 다수의 제 1 트렌치(131)는 공통 게이트 전극(121)의 길이 방향과 대략 직각 방향으로 연장되어 반도체 기판(110)을 횡단하도록 형성된다. 즉, 상기 제 1 트렌치(131)는 끝단이 공통 게이트 전극(121) 및 공통 게이트 절연막(122)과 연결된다. 상기 제 1 트렌치(131)는 반도체 기판(110)의 표면으로부터 일정 깊이로 형성된다. 또한, 상기 다수의 제 1 트렌치(131)는 일정 피치를 가지며 형성됨으로써, 상호간 이격된 여러 줄의 스트라이프 형태를 갖도록 형성된다. The plurality of first trenches 131 extend in a direction substantially perpendicular to the longitudinal direction of the common gate electrode 121 to cross the semiconductor substrate 110. That is, the end of the first trench 131 is connected to the common gate electrode 121 and the common gate insulating layer 122. The first trench 131 is formed to have a predetermined depth from the surface of the semiconductor substrate 110. In addition, the plurality of first trenches 131 are formed to have a predetermined pitch, and thus have a plurality of stripe shapes spaced apart from each other.

상기 다수의 제 1 게이트 전극(132)은 제 1 트렌치(131)에 형성되어 있으며, 통상의 도핑된 폴리 실리콘으로 형성될 수 있다. 따라서, 상기 다수의 제 1 게이트 전극(132)은 공통 게이트 전극(121)에 전기적으로 연결된다. 상기 제1 트렌치(131)와 제 1 게이트 전극(132)의 사이에는 제 1 게이트 절연막(133)이 형성되며, 제 1 게이트 절연막(133)은 공통 게이트 절연막(122)와 연결되도록 형성될 수 있다. The plurality of first gate electrodes 132 are formed in the first trench 131, and may be formed of conventional doped polysilicon. Thus, the plurality of first gate electrodes 132 are electrically connected to the common gate electrode 121. A first gate insulating layer 133 may be formed between the first trench 131 and the first gate electrode 132, and the first gate insulating layer 133 may be formed to be connected to the common gate insulating layer 122. .

상기 다수의 제 2 트렌치(141) 각각은 서로 인접한 제 1 트렌치(131) 각각의 사이에 형성되며, 제 1 트렌치(131)와 대략 나란한 방향으로 연장되어 형성된다. 따라서, 상기 제 1 트렌치(131)와 제 2 트렌치(141)는 반도체 기판(110)의 표면으로부터 일정 깊이로 형성된다. 상기 다수의 제 2 트렌치(141)는 제 1 트렌치(131)와 일정 피치를 가지며 형성됨으로써, 여러 줄의 스트라이프 형태를 갖도록 형성된다. Each of the plurality of second trenches 141 is formed between each of the first trenches 131 adjacent to each other, and extends in a direction substantially parallel to the first trenches 131. Therefore, the first trench 131 and the second trench 141 are formed to have a predetermined depth from the surface of the semiconductor substrate 110. The plurality of second trenches 141 are formed to have a predetermined pitch with the first trenches 131, and thus have a plurality of stripes.

상기 제 2 트렌치(141)는 공통 게이트 전극(121)을 향하는 끝단이 공통 게이트 전극(121)과 소정의 거리(d)만큼 이격되도록 형성된다. 즉, 상기 공통 게이트 전극(121) 중 제2 트렌치(141)와 대응되는 부분이 공통 게이트 전극(121)의 내측으로 거리 d1만큼 오목하게 형성됨으로써 공통 게이트 전극(121)과 제 2 트렌치(141)가 서로 이격될 수 있다. (도 1 참조) 또한, 본 발명의 도면에는 도시되어 있지 않으나, 제 2 트렌치(142)가 제1 트렌치(131)보다 공통 게이트 전극(121)을 향하는 방향으로 더 짧게 형성됨으로써 공통 게이트 전극(121)과 제 2 트렌치(141)가 서로 이격되는 경우도 가능하다.The second trench 141 is formed such that an end facing the common gate electrode 121 is spaced apart from the common gate electrode 121 by a predetermined distance d. That is, the portion of the common gate electrode 121 corresponding to the second trench 141 is formed to be concave inside the common gate electrode 121 by a distance d1, so that the common gate electrode 121 and the second trench 141 are formed. Can be spaced apart from each other. In addition, although not shown in the drawing of the present invention, the second trench 142 is formed to be shorter in the direction toward the common gate electrode 121 than the first trench 131, thereby making it common gate electrode 121. ) And the second trench 141 may be spaced apart from each other.

상기 다수의 제 2 게이트 전극(142)은 제 2 트렌치(141)에 형성됨으로써 공통 게이트 전극(121)과 이격된 상태를 유지한다. 상기 제 2 게이트 전극(142)은 통상의 도핑된 폴리 실리콘으로 형성될 수 있다. 또한, 상기 제2 트렌치(141)와 제 2 게이트 전극(142)의 사이에는 제 2 게이트 절연막(143)이 형성된다.
The plurality of second gate electrodes 142 are formed in the second trench 141 to maintain a state spaced apart from the common gate electrode 121. The second gate electrode 142 may be formed of conventional doped polysilicon. In addition, a second gate insulating layer 143 is formed between the second trench 141 and the second gate electrode 142.

상술한 바와 같이 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 게이트 전극(132,142) 중 제 2 게이트 전극(142)이 게이트로서 기능하지 않도록 한다. 즉, 실질적으로 셀 피치가 증가하는 것과 동일한 효과를 가져옴으로써, 쇼트가 발생한 경우에 있어서의 전류량을 감소시켜 쇼트에 대한 견고성(short circuit ruggedness)을 증가시키는 효과를 가져온다.
As described above, in the power semiconductor device 100 according to the exemplary embodiment of the present invention, the second gate electrode 142 of the gate electrodes 132 and 142 does not function as a gate. In other words, the effect of increasing the cell pitch is substantially the same, thereby reducing the amount of current when a short occurs, thereby increasing the short circuit ruggedness.

상기 공통 게이트 라인(151)은 실질적으로 상기 공통 게이트 전극(121)의 표면에 형성된다. 물론, 상기 공통 게이트 전극(121) 및 게이트 전극(132,142)을 제외한 주변의 반도체 기판(110) 표면에는 게이트 절연막(133,143)이 형성되어 있어, 공통 게이트 라인(151)이 반도체 기판(110)에 직접 쇼트되지 않도록 되어 있다. 상기 공통 게이트 라인(151)은 알루미늄, 알루미늄 합금, 구리, 구리 합금 및 그 등가물 중에서 선택된 어느 하나가 공통 게이트 전극(121)의 표면에 증착되어 형성될 수 있다. 그러나, 이러한 재질로 본 발명이 한정되는 것은 아니다.
The common gate line 151 is substantially formed on the surface of the common gate electrode 121. Of course, gate insulating layers 133 and 143 are formed on the surface of the semiconductor substrate 110 except for the common gate electrode 121 and the gate electrodes 132 and 142, so that the common gate line 151 is directly connected to the semiconductor substrate 110. It is not to be shorted. The common gate line 151 may be formed by depositing any one selected from aluminum, an aluminum alloy, copper, a copper alloy, and an equivalent thereof on the surface of the common gate electrode 121. However, the present invention is not limited to these materials.

다음은 도 2 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 구성하는 반도체 기판(110)의 단면 구조를 설명하기로 한다.
Next, a cross-sectional structure of the semiconductor substrate 110 constituting the power semiconductor device 100 according to an embodiment of the present invention will be described with reference to FIGS. 2 to 5.

도 2내지 도 5를 참조하면, 상기 반도체 기판(110)은 제 2 도전형 콜렉터 영역(111), 제 1 도전형 드리프트 영역(112), 제 2 도전형 웰 영역(113) 및 제 1 도전형 에미터 영역(114)을 포함한다. 2 to 5, the semiconductor substrate 110 may include a second conductivity type collector region 111, a first conductivity type drift region 112, a second conductivity type well region 113, and a first conductivity type. Emitter region 114.

상기 제 2 도전형 콜렉터 영역(111)은 일례로 p+형 반도체일 수 있다. 즉, 상기 제 2 도전형 콜렉터 영역(111)은 붕소와 같은 p형 불순물이 주입되어 형성된 p+형 반도체 웨이퍼일 수 있다.For example, the second conductivity type collector region 111 may be a p + type semiconductor. That is, the second conductivity type collector region 111 may be a p + type semiconductor wafer formed by implanting p type impurities such as boron.

상기 제 1 도전형 드리프트 영역(112)은 일례로 콜렉터 영역(111) 위에 일정 두께로 형성된 n-형 에피텍셜층일 수 있다. 상기 제 1 도전형 드리프트 영역(112)의 두께 및 농도는 전력 반도체 소자에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자가 된다. 더불어, 상기 콜렉터 영역(111) 및 상기 드리프트 영역(112)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.The first conductivity type drift region 112 may be, for example, an n-type epitaxial layer formed to have a predetermined thickness on the collector region 111. The thickness and concentration of the first conductivity type drift region 112 are important factors in determining breakdown voltage and on-resistance in the power semiconductor device. In addition, the collector region 111 and the drift region 112 may be formed in a substantially rectangular flat plate shape, but the present invention is not limited thereto.

상기 제2도전형 웰 영역(113)은 상기 드리프트 영역(112)의 상면으로부터 하부 방향을 향해 일정 깊이로 형성된다. 일례로, 상기 제2도전형 웰 영역(113)은 붕소와 같은 p형 불순물이 상기 드리프트 영역(112)의 상면으로부터 하부 방향을 따라 이온 주입 및 확산되어 형성될 수 있다.
The second conductive well region 113 is formed to have a predetermined depth from the upper surface of the drift region 112 toward the lower direction. For example, the second conductive well region 113 may be formed by ion implantation and diffusion of a p-type impurity such as boron in a downward direction from an upper surface of the drift region 112.

한편, 상기 제2도전형 웰 영역(113)을 관통하여 상기 제1도전형 드리프트 영역(112)에까지 일정 깊이의 제 1 트렌치(131) 및 제 2 트렌치(141)가 형성된다. 상술한 바와 같이 상기 트렌치들(131,141) 중 제 1 트렌치(131)는 길이방향 일측 끝단이 공통 트렌치 전극(121)에 연결된다.(도 1 및 도 4 참조) 더불어, 상기 제 1 트렌치(131)의 내벽에는 제 1게이트 절연막(133)이 형성된다. 상기 제 1게이트 절연막(133)은 통상의 실리콘 산화막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기 제 1 트렌치(131)에는 제 1 게이트 전극(132)이 형성되어 있다. 상기 제 1 게이트 전극(132)은 도핑된 폴리 실리콘 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 더불어, 상기 제 1 게이트 전극(132)의 상면에는 일정 두께의 층간 절연막(134)이 형성되어 있다. 상기 층간 절연막(134)은 상기 제 1 게이트 전극(132) 및 제 1게이트 절연막(133)의 상부를 덮는다. 상기 층간 절연막(134)은 통상의 PSG(phosphosilicate glass) 막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. Meanwhile, the first trench 131 and the second trench 141 having a predetermined depth are formed through the second conductive well region 113 to the first conductive drift region 112. As described above, one end of the first trench 131 of the trenches 131 and 141 is connected to the common trench electrode 121 in one longitudinal direction thereof (see FIGS. 1 and 4). A first gate insulating film 133 is formed on the inner wall of the. The first gate insulating layer 133 may be a conventional silicon oxide layer, but the material is not limited thereto. In addition, a first gate electrode 132 is formed in the first trench 131. The first gate electrode 132 may be any one selected from doped polysilicon and equivalents thereof. In addition, an interlayer insulating layer 134 having a predetermined thickness is formed on an upper surface of the first gate electrode 132. The interlayer insulating layer 134 covers the upper portion of the first gate electrode 132 and the first gate insulating layer 133. The interlayer insulating layer 134 may be a conventional PSG (phosphosilicate glass) film, but the material is not limited thereto.

한편, 상술한 바와 같이 상기 트렌치들(131,141) 중 제 2 트렌치(141)는 길이방향 일측 끝단이 공통 트렌치 전극(121)과 소정의 거리(d)만큼 이격되도록 형성된다. (도 1 및 도 5 참조) 더불어, 상기 제 2 트렌치(141)의 내벽에는 제 2 게이트 절연막(143)이 형성된다. 상기 제 2 게이트 절연막(143)은 제 1 게이트 절연막(133)과 같이 통상의 실리콘 산화막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기 제 2 트렌치(141)에는 제 2 게이트 전극(142)이 형성되어 있다. 상기 제 2 게이트 전극(142)은 제 1 게이트 전극(132)과 같이 도핑된 폴리 실리콘 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 더불어, 상기 제 2 게이트 전극(142)의 상면에는 제 1 게이트 전극(132)과 같이 일정 두께의 층간 절연막(134)이 형성되어 있다. 상기 층간 절연막(134)은 상기 제 2 게이트 전극(142) 및 제 2 게이트 절연막(143)의 상부를 덮는다. Meanwhile, as described above, the second trench 141 of the trenches 131 and 141 is formed such that one end in the longitudinal direction is spaced apart from the common trench electrode 121 by a predetermined distance d. 1 and 5, a second gate insulating layer 143 is formed on an inner wall of the second trench 141. The second gate insulating layer 143 may be a conventional silicon oxide layer like the first gate insulating layer 133, but the material is not limited thereto. In addition, a second gate electrode 142 is formed in the second trench 141. The second gate electrode 142 may be any one selected from doped polysilicon and the like, such as the first gate electrode 132. In addition, an interlayer insulating layer 134 having a predetermined thickness is formed on the top surface of the second gate electrode 142 like the first gate electrode 132. The interlayer insulating layer 134 covers the upper portion of the second gate electrode 142 and the second gate insulating layer 143.

한편, 상기 제1도전형 에미터 영역(114)은 상기 트렌치(131,141)의 외측으로서 상기 제 2 도전형 웰 영역(113)의 상면으로부터 하부 방향을 향해 일정 깊이로 형성된다. 또한, 상기 에미터 영역(114)은 스트라이프(stripe), 래더(ladder) 또는 사다리 형태 등으로 형성될 수 있다. 일례로, 상기 에미터 영역(114)은 n형 이온이 상기 웰 영역(113)의 상면으로부터 하부 방향으로 따라 대략 스트라이프, 래더 또는 사다리 형태로 주입 및 확산되어 형성될 수 있다. 여기서, 상기 스트라이프, 래더 또는 사다리 형태라 함은 에미터 영역(114)의 평면 형태를 의미한다.On the other hand, the first conductive emitter region 114 is formed at a predetermined depth from the upper surface of the second conductive well region 113 toward the lower side as the outer side of the trenches 131 and 141. In addition, the emitter region 114 may be formed in a stripe, ladder or ladder shape. For example, the emitter region 114 may be formed by implanting and diffusing n-type ions in a substantially stripe, ladder, or ladder form from the upper surface of the well region 113 in a downward direction. Here, the shape of the stripe, ladder or ladder refers to the planar shape of the emitter region 114.

더불어, 상기 층간 절연막(134), 에미터 영역(114) 및 웰 영역(113) 에는 에미터 전극(115)이 형성되어 있다. 상기 에미터 전극(115)은 층간 절연막(134), 에미터 영역(114) 및 웰 영역(113)을 동시에 덮도록 형성된다. 상기 에미터 전극(115)은 통상의 알루미늄, 알루미늄 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. In addition, an emitter electrode 115 is formed in the interlayer insulating layer 134, the emitter region 114, and the well region 113. The emitter electrode 115 is formed to simultaneously cover the interlayer insulating layer 134, the emitter region 114, and the well region 113. The emitter electrode 115 may be formed of any one selected from ordinary aluminum, aluminum alloy, and equivalents thereof, but is not limited thereto.

또한, 상기 콜렉터 영역(111)의 하면에는 콜렉터 전극(116)이 형성된다. 이러한 콜렉터 전극(116)은 통상의 금, 은, 팔라듐, 니켈, 솔더 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
In addition, a collector electrode 116 is formed on the lower surface of the collector region 111. The collector electrode 116 is formed of any one selected from ordinary gold, silver, palladium, nickel, solder, an alloy thereof, or an equivalent thereof, but the material is not limited thereto.

상술한 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)(예를 들면, IGBT)는 게이트 전극(132,142) 중 제 2 게이트 전극(142)이 공통 게이트 전극(121)과 연결되지 않는 구조를 갖는다. 따라서, 실질적으로 셀간 피치가 늘어나는 효과를 가져오며, 이로 인해 쇼트가 발생한 경우에 있어서의 전류량을 감소시켜 쇼트에 대한 견고성(short circuit ruggedness)을 증가시키는 효과를 가져온다. As described above, in the power semiconductor device 100 (eg, the IGBT) according to the exemplary embodiment of the present invention, the second gate electrode 142 of the gate electrodes 132 and 142 is not connected to the common gate electrode 121. Does not have a structure. Therefore, the pitch between the cells is substantially increased, thereby reducing the amount of current in the case of a short circuit, thereby increasing the short circuit ruggedness.

또한, 상기 전력 반도체 소자(100)는 공통 게이트 전극(121)과 전기적으로 분리된 제 2 게이트 전극(142)의 상면에도 층간 절연막(134)이 형성되어 있어 제 2 게이트 전극(142)이 에미터 영역(111) 및 웰 영역(113)과 절연된 구조를 가짐으로써 내압 감소를 방지하는 효과를 가져온다. 이러한 효과는 도 6에 나타난 그래프를 통해서 알 수 있다.In addition, in the power semiconductor device 100, an interlayer insulating layer 134 is formed on an upper surface of the second gate electrode 142 electrically separated from the common gate electrode 121, so that the second gate electrode 142 is an emitter. Having a structure insulated from the region 111 and the well region 113 brings about an effect of preventing the breakdown voltage. This effect can be seen through the graph shown in FIG.

도 6은 셀 피치(가로 축)에 따른 내압(break down voltage, 세로 축)의 값을 나타낸 그래프이다. 도 6을 참조하면, 전력 반도체 소자에 있어서, 쇼트에 대한 견고성(short circuit ruggedness)을 증가시키기 위해 셀 피치를 증가시키는 경우, 소자의 내압이 떨어지는 것이 일반적임을 알 수 있다. 그러나, 상기 전력 반도체 소자(100)의 경우, 제 1 게이트 전극(132)과 제 2 게이트 전극(142) 사이의 거리가 5㎛인 경우를 예로 든 것으로서, 실질적인 셀 피치는 10㎛에 해당함에도 불구하고 내압이 감소하지 않는 것을 알 수 있다.
6 is a graph showing the value of breakdown voltage (vertical axis) according to the cell pitch (horizontal axis). Referring to FIG. 6, in the power semiconductor device, when the cell pitch is increased in order to increase short circuit ruggedness, it is common that the breakdown voltage of the device falls. However, in the case of the power semiconductor device 100, the distance between the first gate electrode 132 and the second gate electrode 142 is 5 μm. For example, the actual cell pitch corresponds to 10 μm. It can be seen that the internal pressure does not decrease.

도 7 내지 도 10은 본 발명의 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다. 7 to 10 are cross-sectional views illustrating a power semiconductor device according to another embodiment of the present invention.

도 7 내지 도 10에 도시된 전력 반도체 소자(200)는 실질적으로 MOSFET일 수 있다. 상기 MOSFET은 도 2 내지 도 5에 도시된 IGBT와 달리 제 1 도전형 드리프트 영역(212)의 하면에 제 1 도전형 드레인 영역(211)이 형성된다.The power semiconductor device 200 illustrated in FIGS. 7 to 10 may be a MOSFET substantially. Unlike the IGBT shown in FIGS. 2 to 5, the MOSFET has a first conductive drain region 211 formed on a lower surface of the first conductive drift region 212.

더불어, 상기 제 1 도전형 드레인 영역(211)의 하면에는 드레인 전극(216)이 형성된다. 또한, 트렌치(231,241)의 외측인 제 2 도전형 웰 영역(213)에는 일정 깊이의 제 1 도전형 소스 영역(214)이 형성된다. 또한, 게이트 전극(232,242)을 덮는 층간 절연막(234) 위에는 소스 전극(215)이 형성되며, 상기 소스 전극(215)은 소스 영역(214) 및 웰 영역(213)을 함께 덮는다.In addition, a drain electrode 216 is formed on the bottom surface of the first conductivity type drain region 211. In addition, a first conductivity type source region 214 having a predetermined depth is formed in the second conductivity type well region 213 that is outside the trenches 231 and 241. In addition, a source electrode 215 is formed on the interlayer insulating layer 234 covering the gate electrodes 232 and 242, and the source electrode 215 covers the source region 214 and the well region 213 together.

한편, 상기 MOSFET과 같은 전력 반도체 소자(200) 역시 소자의 종단 영역을 따라 공통 게이트 전극(221)이 형성되고, 공통 게이트 전극(221)의 길이 방향에 대략 직각인 방향으로 트렌치(231,232)가 형성된다. 또한, 공통 게이트 전극(221)과 제 1 트렌치(231)의 내측에 형성된 제 1 게이트 전극(232)은 서로 전기적으로 연결되는 반면, 공통 게이트 전극(221)과 제 2 트렌치(241)의 내측에 형성된 제 2 게이트 전극(242)은 전기적으로 분리되어 있다. 더불어, 상기 공통 게이트 전극(221)의 상면에는 공통 게이트 라인(251)이 형성된다. 실질적으로 상기 MOSFET과 같은 전력 반도체 소자(200)는 드레인 영역(211)을 제외한 나머지 구성 요소가 상술한 IGBT와 같은 전력 반도체 소자(100)와 동일하며, 작용 효과 역시 동일하다. 다만, 동작에 있어서 IGBT는 주로 바이폴라형 캐리어(전자 및 정공)가 전류로서 흐르는 반면, MOSFET은 주로 유니폴라형 캐리어(전자 또는 정공)가 전류로서 흐르는 차이가 있을 뿐이다.
Meanwhile, in the power semiconductor device 200 such as the MOSFET, the common gate electrode 221 is formed along the termination region of the device, and the trenches 231 and 232 are formed in the direction substantially perpendicular to the longitudinal direction of the common gate electrode 221. do. In addition, while the first gate electrode 232 formed inside the common gate electrode 221 and the first trench 231 is electrically connected to each other, the inside of the common gate electrode 221 and the second trench 241 may be formed. The formed second gate electrode 242 is electrically separated. In addition, a common gate line 251 is formed on an upper surface of the common gate electrode 221. Substantially, the power semiconductor device 200 such as the MOSFET has the same components as the above-described power semiconductor device 100 such as the IGBT except for the drain region 211, and the effect is the same. In operation, however, the IGBT mainly flows through bipolar carriers (electrons and holes) as currents, whereas the MOSFETs differ only mainly through unipolar carriers (electrons or holes) as currents.

이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is only one embodiment for implementing the power semiconductor device according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the gist of the present invention Without departing from the scope of the present invention, any person having ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

100,200; 본 발명의 실시예에 따른 전력 반도체 소자
110; 반도체 기판 111; 제1도전형 콜렉터 영역
112; 제1도전형 드리프트 영역 113; 제2도전형 웰 영역
114; 제1도전형 에미터 영역 115; 에미터 전극
116; 콜렉터 전극 121; 공통 게이트 전극
122; 공통 게이트 절연막 131; 제 1 트렌치
132; 제1 게이트 전극 133: 제 1 게이트 절연막
141: 제 2 트렌치 142: 제 2 게이트 전극
143: 제 2 게이트 절연막 151: 공통 게이트 라인100,200; Power semiconductor device according to an embodiment of the present invention
110; Semiconductor substrate 111; 1st conductive collector area
112; First conductive drift region 113; Second Conductive Well Area
114; First conductive emitter region 115; Emitter electrode
116; Collector electrode 121; Common gate electrode
122; Common gate insulating film 131; Trench 1
132; First gate electrode 133: first gate insulating film
141: second trench 142: second gate electrode
143: second gate insulating film 151: common gate line

Claims (13)

반도체 기판;
상기 반도체 기판의 둘레를 따라 형성된 공통 게이트 전극;
상기 반도체 기판을 횡단하여 형성되며, 상기 공통 게이트 전극에 연결된 제 1 트렌치;
상기 제 1 트렌치에 충진되어 상기 공통 게이트 전극에 연결된 제 1 게이트 전극;
상기 제 1 트렌치와 나란한 방향으로 형성되며, 상기 공통 게이트 전극과 이격되어 형성된 제 2 트렌치;
상기 제 2 트렌치에 충진되며, 상기 공통 게이트 전극과 전기적으로 분리된 제 2 게이트 전극; 및
상기 공통 게이트 전극 위에 형성되어, 상기 공통 게이트 전극과 전기적으로 연결된 공통 게이트 라인을 포함하고,
상기 제1게이트 전극과 상기 제2게이트 전극은 전기적으로 분리됨을 특징으로 하는 전력 반도체 소자.A semiconductor substrate;
A common gate electrode formed along a circumference of the semiconductor substrate;
A first trench formed across the semiconductor substrate and connected to the common gate electrode;
A first gate electrode filled in the first trench and connected to the common gate electrode;
A second trench formed in a direction parallel to the first trench and spaced apart from the common gate electrode;
A second gate electrode filled in the second trench and electrically separated from the common gate electrode; And
A common gate line formed on the common gate electrode and electrically connected to the common gate electrode,
And the first gate electrode and the second gate electrode are electrically separated from each other. 제 1 항에 있어서,
상기 공통 게이트 전극 중 상기 제2 트렌치와 대응되는 부분이 공통 게이트 전극의 내측으로 오목하게 들어가도록 형성된 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
And a portion of the common gate electrode corresponding to the second trench is recessed into the common gate electrode.
제 1 항에 있어서,
상기 제 2 트렌치는 제1 트렌치보다 공통 게이트 전극을 향하는 방향으로 더 짧게 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the second trench is shorter in a direction toward the common gate electrode than the first trench. 제 1 항에 있어서,
상기 공통 게이트 전극, 상기 제 1 게이트 전극 및 제 2 게이트 전극은 도핑된 폴리 실리콘으로 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the common gate electrode, the first gate electrode and the second gate electrode are formed of doped polysilicon. 제 1 항에 있어서,
상기 공통 게이트 전극과 반도체 기판 사이에는 공통 게이트 절연막이 형성되고,
상기 제 1 트렌치 및 제 2 트렌치의 내벽에는 각각 게이트 절연막이 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
A common gate insulating layer is formed between the common gate electrode and the semiconductor substrate.
And a gate insulating film formed on inner walls of the first and second trenches, respectively. 제 1 항에 있어서,
상기 공통 게이트 라인은 상기 공통 게이트 전극 위에 도전성 금속이 증착되어 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The common gate line is a power semiconductor device, characterized in that formed by depositing a conductive metal on the common gate electrode. 제 1 항에 있어서,
상기 공통 게이트 전극은 상기 제 1 트렌치 및 제 2 트렌치와 상호간 직각을 이룸을 특징으로 하는 전력 반도체 소자. The method of claim 1,
The common gate electrode is a power semiconductor device, characterized in that perpendicular to each other with the first trench and the second trench. 제 1 항에 있어서,
상기 반도체 기판은
제2도전형 콜렉터 영역;
상기 콜렉터 영역 위에 형성된 제1도전형 드리프트 영역; 및
상기 드리프트 영역 위에 형성된 제2도전형 웰 영역을 포함하고,
상기 제 1 트렌치 및 제 2 트렌치는 상기 웰 영역을 관통하여 상기 드리프트 영역에까지 형성되며,
상기 제 1 트렌치 및 제 2 트렌치의 외측인 상기 웰 영역에 제1도전형 에미터 영역이 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The semiconductor substrate
A second conductive collector region;
A first conductive drift region formed over the collector region; And
A second conductive well region formed over the drift region;
The first trench and the second trench are formed in the drift region through the well region;
And a first conductive emitter region formed in the well region outside the first trench and the second trench. 제 8 항에 있어서,
상기 제 1 게이트 전극 및 제 2 게이트 전극 위에는 층간 절연막이 형성되고,
에미터 전극이 상기 층간 절연막, 상기 에미터 영역 및 상기 웰 영역을 덮음을 특징으로 하는 전력 반도체 소자.The method of claim 8,
An interlayer insulating layer is formed on the first gate electrode and the second gate electrode,
And an emitter electrode covers the interlayer insulating film, the emitter region and the well region. 제 8 항에 있어서,
상기 콜렉터 영역의 하면에는 콜렉터 전극이 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 8,
And a collector electrode formed on a lower surface of the collector region. 제 1 항에 있어서,
상기 반도체 기판은 제 1 도전형 드레인 영역;
상기 드레인 영역 위에 형성된 제 1 도전형 드리프트 영역; 및
상기 드리프트 영역 위에 형성된 제 2 도전형 웰 영역을 포함하고,
상기 제 1 트렌치 및 제 2 트렌치는 상기 웰 영역을 관통하여 상기 드리프트 영역에까지 형성되며,
상기 제 1 트렌치 및 제 2 트렌치의 외측인 상기 웰 영역에 제1도전형 소스 영역이 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The semiconductor substrate may include a first conductivity type drain region;
A first conductivity type drift region formed on the drain region; And
A second conductivity type well region formed over the drift region,
The first trench and the second trench are formed in the drift region through the well region;
And a first conductive source region formed in the well region outside the first trench and the second trench. 제 11 항에 있어서,
상기 제 1 게이트 전극 및 제 2 게이트 전극 위에는 층간 절연막이 형성되고,
소스 전극이 상기 층간 절연막, 상기 소스 영역 및 상기 웰 영역을 덮음을 특징으로 하는 전력 반도체 소자.The method of claim 11,
An interlayer insulating layer is formed on the first gate electrode and the second gate electrode,
And a source electrode covering the interlayer insulating film, the source region and the well region. 제 11항에 있어서,
상기 드레인 영역의 하면에는 드레인 전극이 형성된 것을 특징으로 하는 전력 반도체 소자.12. The method of claim 11,
A power semiconductor device, characterized in that the drain electrode is formed on the lower surface of the drain region.
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