KR101234225B1 - flexible organic memory device and method of fabricating the same - Google Patents

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Abstract

플렉서블 유기 메모리 소자 및 그 제조방법이 제공된다. 플렉서블 기판이 제공되고, 제어 게이트 전극은 상기 플렉서블 기판 상에 투명 도전체를 포함하여 제공된다. 블로킹 유기 절연층은 상기 제어 게이트 전극 상에 제공된다. 전하 트랩층은 상기 블로킹 유기 절연층 상에 복수의 나노입자들을 포함하여 제공된다. 터널링 유기 절연층은 상기 전하 트랩층 상에 제공된다. 유기 반도체층은 상기 터널링 유기 절연층 상에 제공된다. 투명 도전체를 포함하는 소오스 전극은 상기 제어 게이트 전극의 일측 상에 상기 유기 반도체층과 연결되게 배치된다. 투명 도전체를 포함하는 드레인 전극은 상기 제어 게이트 전극의 타측 상에 상기 유기 반도체층과 연결되게 배치된다.Provided are a flexible organic memory device and a method of manufacturing the same. A flexible substrate is provided, and a control gate electrode is provided including the transparent conductor on the flexible substrate. A blocking organic insulating layer is provided on the control gate electrode. The charge trap layer is provided including a plurality of nanoparticles on the blocking organic insulating layer. A tunneling organic insulating layer is provided on the charge trap layer. An organic semiconductor layer is provided on the tunneling organic insulating layer. A source electrode including a transparent conductor is disposed to be connected to the organic semiconductor layer on one side of the control gate electrode. The drain electrode including the transparent conductor is disposed to be connected to the organic semiconductor layer on the other side of the control gate electrode.

Description

플렉서블 유기 메모리 소자 및 그 제조방법{flexible organic memory device and method of fabricating the same}Flexible organic memory device and method of fabricating the same

본 발명은 반도체 소자에 관한 것으로서, 특히 플렉서블 유기 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a flexible organic memory device and a method of manufacturing the same.

[지원 과제] 본 발명은 교육과학기술부 기초연구사업 (과제번호: 2008-0059952, 2009-0077593, 2010-0014925, 2010-0015014), 지식경제부 산업원천기술개발사업(정보통신) (과제번호: 10030559)의 지원으로 수행된 연구 결과를 포함한다.[Support project] The present invention is the basic research project of the Ministry of Education, Science and Technology (Task No .: 2008-0059952, 2009-0077593, 2010-0014925, 2010-0015014), Ministry of Knowledge Economy, Industrial Source Technology Development Project (Information and Communication) (Task No .: 10030559) Includes the results of research conducted in support of

전자 제품의 소형화와 더불어 고용량화가 요구됨에 따라서, 이러한 전자 제품에 사용되는 메모리 소자의 고집적화가 요구되고 있다. 하지만, 반도체 집적 공정의 한계로 인해서, 이러한 메모리 소자의 고집적화는 한계에 부딪치고 있다. 나노입자계 메모리 소자는 그 구조가 간단하고, 멀티 레벨 셀(multi level cell; MLC) 동작에 유리하다는 점에서 그 대안으로 고려되고 있다. 한편, 최근 플렉서블 디스플레이 등을 비롯하여 플렉서블 장치에 대한 연구가 진행되고 있는 바, 이러한 플렉서블 장치에 이용되는 메모리 소자도 플렉서블 특성을 가질 것이 요구된다. As miniaturization of electronic products and high capacities are required, high integration of memory devices used in such electronic products is required. However, due to the limitations of the semiconductor integration process, high integration of such memory devices is facing limitations. Nanoparticle-based memory devices are considered as an alternative in that their structure is simple and advantageous for multi level cell (MLC) operation. On the other hand, research on a flexible device, including a flexible display, has recently been conducted. Therefore, a memory device used in the flexible device is required to have a flexible characteristic.

하지만, 통상적인 플렉서블 소자의 경우, 유리 기판에 소자를 형성한 후 플렉서블 기판 상으로 전사하는 등 그 공정이 복잡하다. 이에, 본 발명의 일 과제는 플렉서블 기판을 이용한 경제적인 플렉서블 유기 메모리 소자 및 그 제조 방법을 제공하는 것이다. 이러한 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 과제에 의해서 제한되는 것은 아니다.However, in the case of a conventional flexible device, the process is complicated, for example, after the device is formed on the glass substrate and transferred onto the flexible substrate. Accordingly, an object of the present invention is to provide an economical flexible organic memory device using the flexible substrate and a method of manufacturing the same. These tasks are presented by way of example, and the scope of the present invention is not limited by these tasks.

본 발명의 일 관점에 따른 플렉서블 유기 메모리 소자가 제공된다. 플렉서블 기판이 제공되고, 제어 게이트 전극은 상기 플렉서블 기판 상에 투명 도전체를 포함하여 제공된다. 블로킹 유기 절연층은 상기 제어 게이트 전극 상에 제공된다. 전하 트랩층은 상기 블로킹 유기 절연층 상에 복수의 나노입자들을 포함하여 제공된다. 터널링 유기 절연층은 상기 전하 트랩층 상에 제공된다. 유기 반도체층은 상기 터널링 유기 절연층 상에 제공된다. 투명 도전체를 포함하는 소오스 전극은 상기 제어 게이트 전극의 일측 상에 상기 유기 반도체층과 연결되게 배치된다. 투명 도전체를 포함하는 드레인 전극은 상기 제어 게이트 전극의 타측 상에 상기 유기 반도체층과 연결되게 배치된다.According to one or more exemplary embodiments, a flexible organic memory device is provided. A flexible substrate is provided, and a control gate electrode is provided including the transparent conductor on the flexible substrate. A blocking organic insulating layer is provided on the control gate electrode. The charge trap layer is provided including a plurality of nanoparticles on the blocking organic insulating layer. A tunneling organic insulating layer is provided on the charge trap layer. An organic semiconductor layer is provided on the tunneling organic insulating layer. A source electrode including a transparent conductor is disposed to be connected to the organic semiconductor layer on one side of the control gate electrode. The drain electrode including the transparent conductor is disposed to be connected to the organic semiconductor layer on the other side of the control gate electrode.

상기 플렉서블 유기 메모리 소자는, 상기 소오스 전극과 상기 유기 반도체층의 사이, 및 상기 드레인 전극과 상기 유기 반도체층의 사이에 각각 개재된 버퍼층들을 더 포함할 수 있다. 상기 버퍼층들은 도전성 천이 금속 산화물을 포함할 수 있다.The flexible organic memory device may further include buffer layers interposed between the source electrode and the organic semiconductor layer and between the drain electrode and the organic semiconductor layer. The buffer layers may include a conductive transition metal oxide.

상기 플렉서블 유기 메모리 소자에 있어서, 상기 전하 트랩층은 상기 블로킹 유기 절연층 상에 상기 복수의 나노입자들을 정전기력에 의해서 고정하는 유기 접착층을 더 포함할 수 있다.In the flexible organic memory device, the charge trap layer may further include an organic adhesive layer which fixes the plurality of nanoparticles by electrostatic force on the blocking organic insulating layer.

상기 플렉서블 유기 메모리 소자에 있어서, 상기 전하 트랩층은 상기 복수의 나노입자들 상에 캡핑 유기 절연층을 더 포함할 수 있다.In the flexible organic memory device, the charge trap layer may further include a capping organic insulating layer on the plurality of nanoparticles.

상기 플렉서블 유기 메모리 소자는 가시광선 영역에서 전체적으로 투명할 수 있다.The flexible organic memory device may be entirely transparent in the visible light region.

본 발명의 다른 관점에 따른 플렉서블 유기 메모리 소자의 제조방법이 제공된다. 플렉서블 기판 상에, 투명 도전체를 포함하는 제어 게이트 전극을 형성한다. 상기 제어 게이트 전극 상에 블로킹 유기 절연층을 형성한다. 상기 블로킹 유기 절연층 상에, 복수의 나노입자들을 포함하는 전하 트랩층을 형성한다. 상기 전하 트랩층 상에 터널링 유기 절연층을 형성한다. 상기 터널링 유기 절연층 상에 유기 반도체층을 형성한다. 상기 유기 반도체층 상에, 투명 도전체를 각각 포함하는 소오스 전극 및 드레인 전극을 형성한다.According to another aspect of the present invention, a method of manufacturing a flexible organic memory device is provided. On the flexible substrate, a control gate electrode including a transparent conductor is formed. A blocking organic insulating layer is formed on the control gate electrode. A charge trap layer including a plurality of nanoparticles is formed on the blocking organic insulating layer. A tunneling organic insulating layer is formed on the charge trap layer. An organic semiconductor layer is formed on the tunneling organic insulating layer. A source electrode and a drain electrode each including a transparent conductor are formed on the organic semiconductor layer.

상기 플렉서블 유기 메모리 소자의 제조방법은, 상기 소오스 전극과 상기 유기 반도체층의 사이, 및 상기 드레인 전극과 상기 유기 반도체층의 사이에 버퍼층들을 형성하는 단계를 더 포함할 수 있다.The method of manufacturing the flexible organic memory device may further include forming buffer layers between the source electrode and the organic semiconductor layer and between the drain electrode and the organic semiconductor layer.

상기 플렉서블 유기 메모리 소자의 제조방법에 있어서, 상기 전하 트랩층을 형성하는 단계는, 상기 블로킹 유기 절연층 상에 유기 접착층을 형성하는 단계; 및In the method of manufacturing the flexible organic memory device, the forming of the charge trap layer may include forming an organic adhesive layer on the blocking organic insulating layer; And

상기 유기 접착층 상에 상기 복수의 나노입자들을 정전기력을 이용하여 고정하는 단계를 포함할 수 있다.And fixing the plurality of nanoparticles on the organic adhesive layer by using electrostatic force.

상기 플렉서블 유기 메모리 소자에 있어서, 상기 전하 트랩층을 형성하는 단계는, 상기 복수의 나노입자들 상에 캡핑 유기 절연층을 형성하는 단계를 더 포함할 수 있다.The forming of the charge trap layer in the flexible organic memory device may further include forming a capping organic insulating layer on the plurality of nanoparticles.

본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자에 의하면, 전체적으로 투명한 플렉서블 유기 메모리 소자가 제공될 수 있다. 이러한 플렉서블 유기 메모리 소자는 투명성을 확보함으로써 디스플레이 소자 등에 이용될 수 있다.According to the flexible organic memory device according to the embodiments of the present invention, an overall transparent flexible organic memory device may be provided. Such a flexible organic memory device may be used for a display device by securing transparency.

또한, 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 제조방법에 따르면, 저온 공정을 적용하여 유기 기판을 통한 전사 없이 플렉서블 기판 상에 바로 유기 메모리 소자를 제조할 수 있다.In addition, according to the manufacturing method of the flexible organic memory device according to the embodiments of the present invention, by applying a low-temperature process, it is possible to manufacture the organic memory device directly on the flexible substrate without transferring through the organic substrate.

도 1은 본 발명의 일 실시예에 따른 플렉서블 유기 메모리 소자를 도시하는 부분적으로 절단된 개략적인 사시도이다.
도 2는 도 1의 플렉서블 유기 메모리 소자의 II-II선에서 절취한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 플렉서블 유기 메모리 소자를 보여주는 단면도이다.
도 4는 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 굽힘 시험 과정을 보여주는 개략도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 플렉서블 유기 메모리 소자의 제조방법을 보여주는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 프로그램/소거 특성을 보여주는 그래프이다.
도 9는 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 리텐션 특성을 보여주는 그래프이다.
도 10은 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 굽힘 시험 결과를 보여주는 그래프이다.1 is a partially cut schematic perspective view illustrating a flexible organic memory device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line II-II of the flexible organic memory device of FIG. 1.
3 is a cross-sectional view illustrating a flexible organic memory device according to another exemplary embodiment of the present invention.
4 is a schematic diagram illustrating a bending test process of a flexible organic memory device according to example embodiments.
5 to 7 are cross-sectional views illustrating a method of manufacturing a flexible organic memory device according to an embodiment of the present invention.
8 is a graph illustrating program / erase characteristics of a flexible organic memory device according to example embodiments.
9 is a graph illustrating retention characteristics of a flexible organic memory device according to example embodiments.
FIG. 10 is a graph illustrating a bending test result of a flexible organic memory device according to example embodiments. FIG.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장 또는 축소될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the drawings, the components may be exaggerated or reduced in size for convenience of description.

도 1은 본 발명의 일 실시예에 따른 플렉서블 유기 메모리 소자를 도시하는 부분적으로 절단된 개략적인 사시도이다. 도 2는 도 1의 플렉서블 유기 메모리 소자의 II-II선에서 절취한 단면도이다.1 is a partially cut schematic perspective view illustrating a flexible organic memory device according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II-II of the flexible organic memory device of FIG. 1.

도 1 및 도 2를 참조하면, 플렉서블 기판(105)이 제공될 수 있다. 예를 들어, 플렉서블 기판(105)은 유연성을 갖는 플라스틱 기판을 포함할 수 있다. 예컨대, 플라스틱 기판은 폴리카보네이트(poly carbonate; PC), 폴리아릴레이트(poly arylate; PAR), 폴리에테르술폰(poly ether sulfone; PES), 폴리이미드(polyimide; PI) 등과 같은 고분자 수지를 포함할 수 있다. 이러한 플라스틱 기판은 기본적으로 유연성을 가질 것이 요구되며, 더불어 디스 플레이 소자 등에 이용될 경우에는 투명성을 요구할 수도 있다.1 and 2, a flexible substrate 105 may be provided. For example, the flexible substrate 105 may include a plastic substrate having flexibility. For example, the plastic substrate may include a polymer resin such as polycarbonate (PC), poly arylate (PAR), poly ether sulfone (PES), polyimide (PI), or the like. have. Such plastic substrates are basically required to have flexibility, and may also require transparency when used in display devices.

제어 게이트 전극(110)은 플렉서블 기판(105) 상에 제공될 수 있다. 제어 게이트 전극(110)은 메모리셀의 온-오프(on-off) 동작을 제어할 수 있다. 제어 게이트 전극(110)은 다양한 도전성 물질로 형성될 수 있다. 예를 들어, 제어 게이트 전극(110)은 금속, 금속 실리사이드, 금속 질화물, 폴리실리콘 등을 포함할 수 있다. 이 실시예에서 제어 게이트 전극(110)은 전체적인 투명성을 위해서 투명 도전체(transparent conductor)를 포함할 수 있다. 예를 들어, 투명 도전체는 ITO(Indium Tin Oxide) 또는 주석-도핑된 인듐 옥사이드(tin-doped indium oxide)를 포함할 수 있다. ITO는 인듐 산화물(indium oxide)과 주석 산화물(tin oxide)의 고용체일 수 있다.The control gate electrode 110 may be provided on the flexible substrate 105. The control gate electrode 110 may control an on-off operation of the memory cell. The control gate electrode 110 may be formed of various conductive materials. For example, the control gate electrode 110 may include metal, metal silicide, metal nitride, polysilicon, or the like. In this embodiment, the control gate electrode 110 may include a transparent conductor for overall transparency. For example, the transparent conductor may include indium tin oxide (ITO) or tin-doped indium oxide (ITO). ITO may be a solid solution of indium oxide and tin oxide.

블로킹 유기 절연층(115)은 제어 게이트 전극(110) 상에 제공될 수 있다. 블로킹 유기 절연층(115)은 전하 트랩층(130)의 전하가 제어 게이트 전극(110)으로 역터널링되어 소실되는 것을 막아주는 역할을 할 수 있다. 예를 들어, 블로킹 유기 절연층(115)은 적절한 유기 절연물, 예컨대 폴리메틸메타크릴레이트(polymethyl methacrylate; PMMA), 폴리비닐페놀(polyvinyl phenol; PVP) 밀 폴리비닐알코올(polyvinyl alcohol; PVA)로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.The blocking organic insulating layer 115 may be provided on the control gate electrode 110. The blocking organic insulating layer 115 may serve to prevent the charge of the charge trap layer 130 from being reverse tunneled to the control gate electrode 110 to be lost. For example, the blocking organic insulating layer 115 may be formed of a suitable organic insulator such as polymethyl methacrylate (PMMA), polyvinyl phenol (PVP) wheat polyvinyl alcohol (PVA). It may include at least one selected from the group.

전하 트랩층(130)은 블로킹 유기 절연층(115) 상에 제공될 수 있다. 전하 트랩층(130)은 전하 저장 능력을 갖는 복수의 나노입자들(125)을 포함할 수 있다. 예를 들어, 전하 트랩층(130)은 블로킹 유기 절연층(115) 상의 유기 접착층(120) 및 유기 접착층(120) 상에 고정된 복수의 나노입자들(125)을 포함할 수 있다. The charge trap layer 130 may be provided on the blocking organic insulating layer 115. The charge trap layer 130 may include a plurality of nanoparticles 125 having charge storage capability. For example, the charge trap layer 130 may include an organic adhesive layer 120 on the blocking organic insulating layer 115 and a plurality of nanoparticles 125 fixed on the organic adhesive layer 120.

예를 들어, 유기 접착층(120)은 3-아미노프로필트리에톡시실란(3-aminopropyltriethoxysilane; APTES)을 포함할 수 있다. 다른 예로, 유기 접착층(120)은 고분자 전해질막, 예컨대 PAH(poly(allylamine hydrochloride))층으로 형성할 수 있다. 고분자 전해질막은 상호 대향된 PAH(poly(allylamine hydrochloride))층들과 그 사이에 개재된 PSS(ploly(styrenesulfonate))층을 포함할 수도 있다.For example, the organic adhesive layer 120 may include 3-aminopropyltriethoxysilane (APTES). As another example, the organic adhesive layer 120 may be formed of a polymer electrolyte membrane, for example, a poly (allylamine hydrochloride) layer. The polymer electrolyte membrane may include opposing poly (allylamine hydrochloride (PAH) layers and interspersed psly (styrenesulfonate) layers interposed therebetween.

나노입자들(125)은 전하 트랩 능력을 갖고, 이러한 전하 트랩은 데이터 프로그램과 결부될 수 있다. 나노입자들(125)은 그 결정 형태, 크기, 기능 등에 따라서, 나노 도트(nano dots), 양자 도트(quantum dots), 나노크리스탈(nanocrystals) 등으로 불릴 수도 있다. 예를 들어, 나노입자들(125)은 다양한 금속 물질, 예컨대 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd) 및 카드뮴(Cd)의 군에서 선택된 적어도 하나를 포함할 수 있다. 다른 예로, 나노입자들(125)은 반도체 물질, 예컨대 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함할 수 있다.Nanoparticles 125 have a charge trap capability, which can be associated with a data program. The nanoparticles 125 may be referred to as nano dots, quantum dots, nanocrystals, or the like, depending on their crystal shape, size, function, and the like. For example, the nanoparticles 125 may be formed of various metal materials such as cobalt (Co), iron (Fe), nickel (Ni), chromium (Cr), gold (Au), silver (Ag), and copper (Cu). It may include at least one selected from the group consisting of aluminum (Al), platinum (Pt), tin (Sn), tungsten (W), ruthenium (Ru), palladium (Pd), and cadmium (Cd). As another example, the nanoparticles 125 may include a semiconductor material such as silicon, germanium, silicon-germanium, or the like.

터널링 유기 절연층(135)은 전하 트랩층(130) 상에 제공될 수 있다. 터널링 유기 절연층(135)은 유기 반도체층(140) 및 전하 트랩층(130) 사이에서 전하의 터널링 통로로 이용될 수 있다. 예를 들어, 터널링 유기 절연층(135)은 적절한 유기 절연물, 예컨대 폴리메틸메타크릴레이트(polymethyl methacrylate; PMMA), 폴리비닐페놀(polyvinyl phenol; PVP) 및 폴리비닐알코올(polyvinyl alcohol; PVA)로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.The tunneling organic insulating layer 135 may be provided on the charge trap layer 130. The tunneling organic insulating layer 135 may be used as a tunneling path of charge between the organic semiconductor layer 140 and the charge trap layer 130. For example, the tunneling organic insulating layer 135 is made of a suitable organic insulator such as polymethyl methacrylate (PMMA), polyvinyl phenol (PVP), and polyvinyl alcohol (PVA). It may include at least one selected from the group.

유기 반도체층(140)은 터널링 유기 절연층(135) 상에 제공될 수 있다. 유기 반도체층(140)은 메모리셀의 동작 시 인버젼층을 통해서 전하의 이동 경로를 제공할 수 있다. 이 실시예에서, 유기 반도체층(140)은 유연성을 제공하기 위해서, 통상의 실리콘 웨이퍼가 아닌 유기물에서 선택될 수 있다. The organic semiconductor layer 140 may be provided on the tunneling organic insulating layer 135. The organic semiconductor layer 140 may provide a movement path of the charge through the inversion layer when the memory cell operates. In this embodiment, the organic semiconductor layer 140 may be selected from organic materials other than conventional silicon wafers to provide flexibility.

예를 들어, 유기 반도체층(140)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체, 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체 등에서 선택될 수 있다.For example, the organic semiconductor layer 140 may include pentacene, tetracene, anthracene, naphthalene, alpha-6-thiophene, alpha-4-thiophene, perylene ( perylene and its derivatives, rubrene and its derivatives, coronene and its derivatives, perylene tetracarboxylic diimide and its derivatives, perylene tetracarboxylic dihydride (perylene tetracarboxylic dianhydride) and its derivatives, polythiophene and its derivatives, polyparaphenylenevinylene and its derivatives, polyparaphenylene and its derivatives, polyfluorene and its derivatives, polythiophenevinylene and its derivatives, Polythiophene-heterocyclic aromatic copolymers and derivatives thereof, oligoacenes and derivatives thereof of naphthalene, oligothiophenes and derivatives thereof of alpha-5-thiophene, phthalocyanines with or without metals and their derivatives , Pyromellitic dianhydride and derivatives thereof, pyromellitic diimide and derivatives thereof, perylenetetracarboxylic acid dianhydride and derivatives thereof, and perylenetetracarboxylic diimide and derivatives thereof, and the like. Can be.

소오스 전극(145)은 제어 게이트 전극(110)의 일측 상에 유기 반도체층(140)에 연결되도록 배치되고, 드레인 전극(150)은 제어 게이트 전극(110)의 타측 상에 유기 반도체층(140)에 연결되도록 배치될 수 있다. 예를 들어, 소오스 전극(145) 및 드레인 전극(150)은 제어 게이트 전극(110)을 사이에 두고 유기 반도체층(140) 상에 서로 이격되게 배치될 수 있다. 소오스 전극(145) 및 드레인 전극(150)의 배치는 다양하게 변형될 수 있다. The source electrode 145 is disposed to be connected to the organic semiconductor layer 140 on one side of the control gate electrode 110, and the drain electrode 150 is disposed on the other side of the control gate electrode 110. It may be arranged to be connected to. For example, the source electrode 145 and the drain electrode 150 may be spaced apart from each other on the organic semiconductor layer 140 with the control gate electrode 110 interposed therebetween. Arrangement of the source electrode 145 and the drain electrode 150 may be variously modified.

소오스 전극(145) 및 드레인 전극(150)은 다양한 도전성 물질로 형성될 수 있다. 예를 들어, 소오스 전극(145) 및 드레인 전극(150)은 금속, 금속 실리사이드, 금속 질화물, 폴리실리콘 등을 포함할 수 있다. 바람직하게는, 소오스 전극(145) 및 드레인 전극(150)은 전체적인 투명성을 위해서 투명 도전체(transparent conductor)를 포함할 수 있다. 예를 들어, 투명 도전체는 ITO(Indium Tin Oxide) 또는 주석-도핑된 인듐 옥사이드(tin-doped indium oxide)를 포함할 수 있다.The source electrode 145 and the drain electrode 150 may be formed of various conductive materials. For example, the source electrode 145 and the drain electrode 150 may include metal, metal silicide, metal nitride, polysilicon, or the like. Preferably, the source electrode 145 and the drain electrode 150 may include a transparent conductor for overall transparency. For example, the transparent conductor may include indium tin oxide (ITO) or tin-doped indium oxide (ITO).

버퍼층들(142)은 소오스 전극(145)과 유기 반도체층(140)의 사이, 및 드레인 전극(150)과 유기 반도체층(140)의 사이에 개재될 수 있다. 소오스 전극(145) 및 드레인 전극(150)으로 사용되는 ITO와 유기 반도체층(140)이 직접 접촉되는 경우, 둘 사이의 접촉 저항은 매우 큰 것으로 알려져 있다. 버퍼층들(142)은 이들 사이에서 접촉 저항(contact resistance)을 낮추도록 선택될 수 있다. The buffer layers 142 may be interposed between the source electrode 145 and the organic semiconductor layer 140, and between the drain electrode 150 and the organic semiconductor layer 140. When ITO used as the source electrode 145 and the drain electrode 150 and the organic semiconductor layer 140 are in direct contact, the contact resistance between the two is known to be very large. The buffer layers 142 may be selected to lower the contact resistance between them.

예를 들어, 버퍼층들(142)은 접촉 저항을 낮추기 위해서 천이금속 산화물(transition metal oxide), 예컨대 몰리브데늄 트리옥사이드(molybdenum trioxide, MoO3)를 포함할 수 있다. 이러한 버퍼층(142)은 또한 소오스 전극(145), 드레인 전극(150)과 유기 반도체층(140) 사이에서 에너지 레벨을 정렬하기 위한 홀 인젝터(hole injector)로 이용될 수도 있다.For example, the buffer layers 142 may include transition metal oxides such as molybdenum trioxide (MoO 3 ) to lower contact resistance. The buffer layer 142 may also be used as a hole injector for aligning energy levels between the source electrode 145, the drain electrode 150, and the organic semiconductor layer 140.

도 3은 본 발명의 다른 실시예에 따른 플렉서블 유기 메모리 소자를 보여주는 단면도이다. 이 실시예에 따른 소자는 전술한 도 1 및 도 2의 플렉서블 유기 메모리 소자에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.3 is a cross-sectional view illustrating a flexible organic memory device according to another exemplary embodiment of the present invention. The device according to this embodiment is a modification of some of the configuration in the flexible organic memory device of FIGS. 1 and 2 described above, and thus redundant description is omitted.

도 3을 참조하면, 전하 트랩층(130)은 나노입자들(125) 상에 캡핑 유기 절연층(127)을 더 포함할 수도 있다. 예를 들어, 캡핑 유기 절연층(127)은 적절한 유기 유전체를 포함할 수 있다. 예컨대, 전하 트랩층(130)은 그와 인접한 유기 접착층(120) 또는 터널링 절연층(135)과 동일한 물질로 형성될 수도 있다.Referring to FIG. 3, the charge trap layer 130 may further include a capping organic insulating layer 127 on the nanoparticles 125. For example, the capping organic insulating layer 127 may comprise a suitable organic dielectric. For example, the charge trap layer 130 may be formed of the same material as the organic adhesive layer 120 or the tunneling insulating layer 135 adjacent thereto.

전술한 실시예들에 따른 플렉서블 유기 메모리 소자는 제어 게이트 전극(110), 소오스 전극(145) 및 드레인 전극(150)의 3-터미널을 갖고, 제어 게이트 전극(110)이 바닥에 배치되고 유기 반도체층(140)이 위에 배치되는 역전 구조를 가질 수 있다. 이러한 소자는 전하 트랩층(130)을 이용하여, 나노입자계 비휘발성 메모리 소자로 이용될 수 있다. 특히, 나노입자들(125)에 단계적으로 전하를 주입함으로써, 멀티-레벨 셀(MLC) 동작을 안정적으로 구현할 수 있다.The flexible organic memory device according to the above-described embodiments has three terminals of the control gate electrode 110, the source electrode 145, and the drain electrode 150, and the control gate electrode 110 is disposed at the bottom, and the organic semiconductor is provided. The layer 140 may have an inversion structure disposed thereon. Such a device may be used as a nanoparticle-based nonvolatile memory device using the charge trap layer 130. In particular, by injecting charge into the nanoparticles 125 step by step, it is possible to stably implement the multi-level cell (MLC) operation.

도 8은 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 프로그램/소거(program/erase) 특성을 보여주는 그래프이다.8 is a graph illustrating program / erase characteristics of a flexible organic memory device according to example embodiments.

도 8을 참조하면, 제어 게이트 전극(도 1의 115)에 프로그램/소거 전압 인가 후 문턱전압의 변화와 드레인 전류의 변화가 관찰된다. 프로그램 후 문턱전압의 변화와 드레인 전류의 천이는 나노입자들(도 1의 125) 내에 전하, 예컨대 홀(hole)이 트랩된 것을 나타낼 수 있다. 이 그래프 상에서, 메모리 윈도우는 약 14.9V로 관찰되었다.Referring to FIG. 8, after the program / erase voltage is applied to the control gate electrode 115 of FIG. 1, a change in the threshold voltage and a change in the drain current are observed. The change in the threshold voltage and the transition of the drain current after the program may indicate that a charge, such as a hole, is trapped in the nanoparticles (125 in FIG. 1). On this graph, the memory window was observed at about 14.9V.

도 9는 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 리텐션 특성을 보여주는 그래프이다. (a)는 소거 및 프로그램 동작 후 일정 시간 유지 후 프로그램 상태 및 소거 상태를 읽는 리텐션 시험용 펄스 시퀀스를 나타낸다. (b)는 유지 시간에 따른 드레인 전류의 변화를 프로그램 상태(programmed state)와 소거 상태(erased state)에 대해서 각각 나타낸다.  9 is a graph illustrating retention characteristics of a flexible organic memory device according to example embodiments. (a) shows a retention test pulse sequence that reads a program state and an erase state after a certain time after the erase and program operations. (b) shows the change of the drain current according to the holding time for the programmed state and erased state, respectively.

도 9를 참조하면, 유지 시간이 커짐에 따라서 프로그램 상태와 소거 상태의드레인 전류가 조금씩 변화되는 것이 관찰되었다. 하지만, 1년 경과 후에도, 프로그램 상태와 소거 상태가 여전히 구분될 수 있었다. 아울러, 이 정도의 악화는 통상적인 다른 유기 반도체 소자에 비해서 여전히 낮은 레벨에 속한다. 따라서, 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자는 우수한 데이터 리텐션 특성을 갖는 것으로 판단된다.Referring to Fig. 9, it was observed that the drain currents of the program state and the erase state change little by little as the holding time increases. However, after one year, the program state and the erase state could still be distinguished. In addition, this degree of deterioration is still at a lower level than other organic semiconductor devices that are conventional. Therefore, the flexible organic memory device according to the embodiments of the present invention is determined to have excellent data retention characteristics.

도 10은 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자의 굽힘 시험 결과를 보여주는 그래프이다. 굽힘 시험은 샘플을 약 20 mm의 곡률반경을 갖도록 반복적으로 굽히는 동작을 통해서 수행하였다.FIG. 10 is a graph illustrating a bending test result of a flexible organic memory device according to example embodiments. FIG. The bending test was performed by repeatedly bending the sample to have a radius of curvature of about 20 mm.

도 11을 참조하면, 약 2,000회의 굽힘 시험(bending cycles) 후에도 프로그램 상태(programmed state)와 소거 상태(erased state)의 문턱전압(threshold voltage)이 거의 일정하게 유지되는 것을 알 수 있다. 따라서, 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자는 우수한 유연성 특성을 보이고, 따라서 각종 플렉서블 장치에 응용될 수 있을 것으로 기대된다.Referring to FIG. 11, it can be seen that even after about 2,000 bending cycles, the threshold voltages of the programmed state and the erased state remain almost constant. Therefore, the flexible organic memory device according to the embodiments of the present invention exhibits excellent flexibility, and therefore, is expected to be applicable to various flexible devices.

또한, 본 발명의 실시예들에 따른 플렉서블 유기 메모리 소자는 대부분의 구성 또는 전체 구성을 유기물로 구현함으로써, 도 4에 도시된 바와 같이, 전체적인 투명성 및 유연성을 확보할 수 있다. 이러한 플렉서블 유기 메모리 소자는 투명성 및 유연성을 확보함으로써 디스플레이 소자 등에 이용될 수 있다.In addition, the flexible organic memory device according to the exemplary embodiments of the present invention implements most of the configuration or the entire configuration of the organic material, as shown in FIG. 4, thereby ensuring overall transparency and flexibility. Such a flexible organic memory device may be used for a display device by securing transparency and flexibility.

본 발명자의 실험에 따르면, 폴리에테르술폰(poly ether sulfone; PES) 기판(sbustrate)이 가시광선 영역, 즉 파장이 약 400nm 내지 700nm 범위에서 약 85%의 투과도(transmittance)를 나타내고, PES 기판, 펜타센, PVP, ITO 등을 사용하는유기 TFT 소자의 경우도 가시광선 영역에서 약 85%에 근접하는 투과도를 나타냈다. 한편, PES 기판, PVP, 금 나노입자, 펜타센, MoO3, ITO 등을 이용하는 유기 메모리 소자는 가시광선 영역에서 약 61% 내지 69%의 투과도를 나타냈다. 즉, 유기 메모리 소자는 유기 TFT 소자에 비해서는 낮지만 전체적으로 60% 이상의 투과도를 나타내어 전체적으로 투명성을 띄는 것을 알 수 있다. 한편, 제조 공정을 일부 변경하거나 또는 금 나노입자를 다른 금속 나노입자로 변경함으로써 유기 메모리 소자의 투명도는 70% 이상으로 더 향상될 수 있을 것으로 기대된다.According to the experiments of the present inventors, a poly ether sulfone (PES) substrate exhibits a transmittance of about 85% in the visible region, that is, a wavelength ranging from about 400 nm to 700 nm, and a PES substrate, penta. Organic TFT devices using Sen, PVP, ITO and the like also exhibited transmittances of about 85% in the visible region. On the other hand, organic memory devices using PES substrates, PVP, gold nanoparticles, pentacene, MoO 3 , ITO and the like exhibited transmittances of about 61% to 69% in the visible region. In other words, the organic memory device is lower than the organic TFT device, but exhibits a transparency of 60% or more as a whole. Meanwhile, it is expected that the transparency of the organic memory device may be further improved to 70% or more by partially changing the manufacturing process or changing the gold nanoparticles to other metal nanoparticles.

도 5 내지 도 7은 본 발명의 일 실시예에 따른 플렉서블 유기 메모리 소자의 제조방법을 보여주는 단면도들이다.5 to 7 are cross-sectional views illustrating a method of manufacturing a flexible organic memory device according to an embodiment of the present invention.

도 5를 참조하면, 플렉서블 기판(105) 상에 제어 게이트 전극(110)을 형성할 수 있다. 예를 들어, 제어 게이트 전극들(110)은 적절한 도전층, 예컨대 ITO층 형성한 후, 이를 포토리소그래피 및 식각 기술을 이용해서 패터닝해서 형성할 수 있다.Referring to FIG. 5, the control gate electrode 110 may be formed on the flexible substrate 105. For example, the control gate electrodes 110 may be formed by forming a suitable conductive layer, such as an ITO layer, and then patterning them using photolithography and etching techniques.

이어서, 제어 게이트 전극(110) 상에 블로킹 유기 절연층(115)을 형성할 수 있다. 예를 들어, 블로킹 유기 절연층(115)은 용액-처리(solution-process) 또는 스핀 코팅(spin coating) 기술을 이용하여, 적절한 유기물을 제어 게이트 전극(110) 상에 코팅하여 형성할 수 있다. 예를 들어, 블로킹 유기 절연층(115)은 폴리메틸메타크릴레이트(PMMA), 폴리비닐페놀(PVP) 및 폴리비닐알코올(PVA)로 이루어진 군에서 선택된 적어도 하나를 포함도록 형성할 수 있다.Subsequently, the blocking organic insulating layer 115 may be formed on the control gate electrode 110. For example, the blocking organic insulating layer 115 may be formed by coating an appropriate organic material on the control gate electrode 110 using a solution-process or spin coating technique. For example, the blocking organic insulating layer 115 may be formed to include at least one selected from the group consisting of polymethyl methacrylate (PMMA), polyvinylphenol (PVP), and polyvinyl alcohol (PVA).

선택적으로, 블로킹 유기 절연층(115)은 상온 내지 200℃ 이하, 특히 180℃ 이하의 저온 범위에서 가교된(cross-linked) 폴리비닐페놀(PVP)을 포함하여 형성할 수 있다. 이러한 온도 범위는 이 실시예에 따른 플렉서블 유기 메모리 소자에서 최고 온도 범위에 속할 수 있으나, 통상적인 300℃ 온도 보다는 크게 낮다. 이와 같이, 가교 온도를 낮춤으로써, 플렉서블 기판(105)에 가해지는 열량을 줄일 수 있어서, 유리 기판을 이용하지 않고서도 플렉서블 기판(105) 상에 바로 유기 메모리 소자를 제조할 수 있게 된다.Optionally, the blocking organic insulating layer 115 may be formed including polyvinylphenol (PVP) cross-linked in a low temperature range of room temperature to 200 ° C or lower, particularly 180 ° C or lower. This temperature range may belong to the highest temperature range in the flexible organic memory device according to this embodiment, but is significantly lower than the typical 300 ° C temperature. As such, by lowering the crosslinking temperature, the amount of heat applied to the flexible substrate 105 can be reduced, so that an organic memory device can be manufactured directly on the flexible substrate 105 without using a glass substrate.

도 6을 참조하면, 블로킹 유기 절연층(115) 상에 유기 접착층(120)을 형성할 수 있다. 예를 들어, 유기 접착층(120)은 플렉서블 기판(106)을 APTES 용액에 소정 시간 동안 침지하여 형성할 수 있다. 이어서, 유기 접착층(120) 상에 나노입자들(125)을 고정하여, 전하 트랩칭(130)을 형성할 수 있다. 예를 들어, 나노입자들(125)은 구연산염 환원(citrate reduction)법을 이용하여 형성할 수 있다.Referring to FIG. 6, an organic adhesive layer 120 may be formed on the blocking organic insulating layer 115. For example, the organic adhesive layer 120 may be formed by immersing the flexible substrate 106 in an APTES solution for a predetermined time. Subsequently, the nanoparticles 125 may be fixed on the organic adhesive layer 120 to form charge trapping 130. For example, the nanoparticles 125 may be formed using a citrate reduction method.

예를 들어, 250㎖의 2mM HAuCl4를 교반하면서 대략 70℃로 가열한 후 68mM 구연산나트륨 용액 25㎖를 첨가하면, 황색에서 보라색으로 변색되면서 나노입자들(125)이 형성될 수 있다. 이와 같은 방식으로 형성된 금 나노입자의 평균 직경은 대략 15ㅁ3.9㎚일 수 있다. For example, when 250 ml of 2 mM HAuCl 4 is heated to approximately 70 ° C. while stirring, and 25 ml of 68 mM sodium citrate solution is added, nanoparticles 125 may be formed while discoloring from yellow to purple. The average diameter of the gold nanoparticles formed in this manner may be approximately 15 W3.9 nm.

유기 접착층(120)은 나노입자들(125)의 균일하고 안정적인 흡착을 도와줄 수 있다. 예를 들어, 나노입자들(125)은 음으로 대전되고 터미널 아미노 그룹(terminal amino group)은 양으로 대전되어, 정전기력(electrostatic attraction)에 의해서 서로 안정적으로 흡착될 수 있다. 나아가, 나노입자들(125)이 음으로 대전되어 있기 때문에, 서로간의 반발력으로 인해서 균일하게 분포될 수 있다.The organic adhesive layer 120 may help uniform and stable adsorption of the nanoparticles 125. For example, the nanoparticles 125 may be negatively charged and the terminal amino group may be positively charged, thereby stably adsorbing to each other by electrostatic attraction. Furthermore, since the nanoparticles 125 are negatively charged, they may be uniformly distributed due to the repulsive force between each other.

다른 예로, 블록 코폴리머(block copolymer) 용매에 나노입자 전구체를 부가한 미셀 용액(micellar solution)을 이용하여 나노입자들(125)을 형성할 수도 있다. 예를 들어, 블록 코폴리머 용매는 폴리스티렌-블록-폴리(4-비닐 피리딘(polystyrene-block-poly(4-vinyl pyridine); PS-b-P4VP)을 톨루엔(toluene)에 용해하여 제조하고, 나노입자 전구체는 HAuCl4 용액으로 준비할 수 있다. 이어서, HAuCl4 용액을 블록 코폴리머 용매에 부가하면, Au가 P4VP 코어 구조로 치환해서 들어가서 나노입자 형태를 갖게 된다. 이어서, 이러한 폴리머 미셀층을 플라즈마 처리하여 나노입자들(125)을 합성할 수 있다. 예를 들어, 금 나노입자 형태를 포함하는 폴리머 미셀층을 산소 플라즈마로 처리하면, PS 코로나 구조가 제거되면서 금 산화물 나노입자들이 형성되고 이어서 불안정한 금 산화물 나노입자들이 상온에서도 나노입자들(125)로 환원될 수 있다.As another example, the nanoparticles 125 may be formed using a miceller solution in which a nanoparticle precursor is added to a block copolymer solvent. For example, the block copolymer solvent is prepared by dissolving polystyrene-block-poly (4-vinyl pyridine; PS-b-P4VP) in toluene and nano The particle precursor can be prepared with a solution of HAuCl 4. Subsequently, when the solution of HAuCl 4 is added to the block copolymer solvent, Au is substituted into the P4VP core structure to form nanoparticles. Treatment to synthesize nanoparticles 125. For example, treating a polymer micelle layer comprising a gold nanoparticle form with oxygen plasma removes the PS corona structure to form gold oxide nanoparticles, which are then unstable. Gold oxide nanoparticles may be reduced to nanoparticles 125 at room temperature.

이어서, 전하 트랩층(130) 상에 터널링 유기 절연층(135)을 형성할 수 있다. 터널링 유기 절연층(135)은 블로킹 유기 절연층(115)과 동일한 물질로 형성하거나 또는 다른 물질로 형성할 수 있다. 터널링 유기 절연층(135)의 형성 단계는 실질적으로 블로킹 유기 절연층(115)의 형성 단계를 참조할 수 있다.Subsequently, the tunneling organic insulating layer 135 may be formed on the charge trap layer 130. The tunneling organic insulating layer 135 may be formed of the same material as the blocking organic insulating layer 115 or may be formed of a different material. The forming of the tunneling organic insulating layer 135 may refer to the forming of the blocking organic insulating layer 115 substantially.

선택적으로, 터널링 유기 절연층(135)을 형성하기 전에, 도 3에 도시된 바와 같이, 나노입자들(125) 상에 캡핑 유기 절연층(127)을 형성할 수도 있다. 캡핑 유기 절연층(127)의 형성은 전술한 블로킹 유기 절연층(115)의 형성 단계를 참조할 수 있다.Optionally, before forming the tunneling organic insulating layer 135, a capping organic insulating layer 127 may be formed on the nanoparticles 125, as shown in FIG. 3. For the formation of the capping organic insulating layer 127, the forming of the blocking organic insulating layer 115 may be referred to.

도 7을 참조하면, 터널링 유기 절연층(135) 상에 유기 반도체층(140)을 형성할 수 있다. 예를 들어, 약 60℃의 온도에서 진공증착을 통해 펜타센층을 형성하여 유기 반도체층(140)을 형성할 수 있다. Referring to FIG. 7, an organic semiconductor layer 140 may be formed on the tunneling organic insulating layer 135. For example, the pentacene layer may be formed through vacuum deposition at a temperature of about 60 ° C. to form the organic semiconductor layer 140.

이어서, 유기 반도체층(140) 상에 버퍼층(142)을 형성할 수 있다. 예를 들어, 버퍼층(142)은 열증발법(thermal evaporation)을 이용하여 MoO3층으로 형성할 수 있다. 버퍼층(142)은 섀도우 마스크를 이용하여 형성되거나 또는 하나의 층으로 형성된 후 패터닝될 수도 있다.Subsequently, the buffer layer 142 may be formed on the organic semiconductor layer 140. For example, the buffer layer 142 may be formed of a MoO 3 layer using thermal evaporation. The buffer layer 142 may be formed using a shadow mask or may be patterned after being formed as one layer.

이어서, 버퍼층(142) 상에 소오스 전극(145) 및 드레인 전극(150)을 형성할 수 있다. 소오스 전극(145) 및 드레인 전극(150)은 섀도우 마스크를 이용한 스퍼터링으로 형성할 수 있다. 다른 예로, 소오스 전극(145) 및 드레인 전극(150)은 도전층 증착 후 패터닝 공정을 통해서 형성할 수도 있다.Subsequently, the source electrode 145 and the drain electrode 150 may be formed on the buffer layer 142. The source electrode 145 and the drain electrode 150 may be formed by sputtering using a shadow mask. As another example, the source electrode 145 and the drain electrode 150 may be formed through a patterning process after depositing a conductive layer.

전술한 제조방법에 따르면, 제어 게이트 전극(110)의 형성에서 소오스 전극(145)/드레인 전극(150)의 형성에 이르는 모든 단계가 상온 내지 200℃ 이하, 특히 180℃ 이하의 저온 범위에서 수행될 수 있다.According to the above-described manufacturing method, all steps from the formation of the control gate electrode 110 to the formation of the source electrode 145 / drain electrode 150 may be performed in a low temperature range of room temperature to 200 ° C or lower, particularly 180 ° C or lower. Can be.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Therefore, the present invention is not limited to the above embodiments, and various modifications and changes can be made by those skilled in the art within the technical spirit of the present invention in combination with the above embodiments. Do.

105: 플렉서블 기판 110: 제어 게이트 전극
115: 블로킹 유기 절연층 120: 유기 접착층
125: 나노입자 130; 전하 트랩층
135: 터널링 유기 절연층 140; 유기 반도체층
142: 버퍼층 145: 소오스 전극
150: 드레인 전극105: flexible substrate 110: control gate electrode
115: blocking organic insulating layer 120: organic adhesive layer
125: nanoparticle 130; Charge trap layer
135: tunneling organic insulating layer 140; The organic semiconductor layer
142: buffer layer 145: source electrode
150: drain electrode

Claims (17)

플렉서블 기판;
상기 플렉서블 기판 상에 배치되고, 투명 도전체를 포함하는 제어 게이트 전극;
상기 제어 게이트 전극 상의 블로킹 유기 절연층;
상기 블로킹 유기 절연층 상에 배치되고, 복수의 나노입자들을 포함하는 전하 트랩층;
상기 전하 트랩층 상의 터널링 유기 절연층;
상기 터널링 유기 절연층 상의 유기 반도체층;
상기 제어 게이트 전극의 일측 상에 상기 유기 반도체층과 연결되게 배치되고, 투명 도전체를 포함하는 소오스 전극; 및
상기 제어 게이트 전극의 타측 상에 상기 유기 반도체층과 연결되게 배치되고, 투명 도전체를 포함하는 드레인 전극을 포함하고,
상기 전하 트랩층은 상기 블로킹 유기 절연층 상에 상기 복수의 나노입자들을 정전기력에 의해서 고정하는 유기 접착층을 더 포함하는,
플렉서블 유기 메모리 소자.A flexible substrate;
A control gate electrode disposed on the flexible substrate, the control gate electrode including a transparent conductor;
A blocking organic insulating layer on the control gate electrode;
A charge trap layer disposed on the blocking organic insulating layer and including a plurality of nanoparticles;
A tunneling organic insulating layer on the charge trap layer;
An organic semiconductor layer on the tunneling organic insulating layer;
A source electrode disposed on one side of the control gate electrode so as to be connected to the organic semiconductor layer and including a transparent conductor; And
A drain electrode disposed on the other side of the control gate electrode and connected to the organic semiconductor layer, the drain electrode including a transparent conductor;
The charge trap layer further comprises an organic adhesive layer for fixing the plurality of nanoparticles by electrostatic force on the blocking organic insulating layer,
Flexible organic memory device. 제 1 항에 있어서, 상기 소오스 전극과 상기 유기 반도체층의 사이, 및 상기 드레인 전극과 상기 유기 반도체층의 사이에 각각 개재된 버퍼층들을 더 포함하는, 플렉서블 유기 메모리 소자.The flexible organic memory device of claim 1, further comprising buffer layers interposed between the source electrode and the organic semiconductor layer and between the drain electrode and the organic semiconductor layer. 제 2 항에 있어서, 상기 버퍼층들은 도전성 천이 금속 산화물을 포함하는, 플렉서블 유기 메모리 소자.The flexible organic memory device of claim 2, wherein the buffer layers comprise a conductive transition metal oxide. 제 3 항에 있어서, 상기 도전성 천이 금속 산화물은 몰리브데늄 트리옥사이드(MoO3)를 포함하는, 플렉서블 유기 메모리 소자.The flexible organic memory device of claim 3, wherein the conductive transition metal oxide comprises molybdenum trioxide (MoO 3 ). 삭제delete 제 1 항에 있어서, 상기 유기 접착층은 3-아미노프로필트리에톡시실란(APTES)을 포함하는, 플렉서블 유기 메모리 소자.The flexible organic memory device of claim 1, wherein the organic adhesive layer comprises 3-aminopropyltriethoxysilane (APTES). 제 1 항에 있어서, 상기 전하 트랩층은 상기 복수의 나노입자들 상에 캡핑 유기 절연층을 더 포함하는, 플렉서블 유기 메모리 소자.The flexible organic memory device of claim 1, wherein the charge trap layer further comprises a capping organic insulating layer on the plurality of nanoparticles. 제 7 항에 있어서, 상기 터널링 유기 절연층 및 상기 블로킹 유기 절연층은 폴리메틸메타크릴레이트(PMMA), 폴리비닐페놀(PVP) 및 폴리비닐알코올(PVA)로 이루어진 군에서 선택된 적어도 하나를 포함하는, 플렉서블 유기 메모리 소자.The method of claim 7, wherein the tunneling organic insulating layer and the blocking organic insulating layer comprises at least one selected from the group consisting of polymethyl methacrylate (PMMA), polyvinylphenol (PVP) and polyvinyl alcohol (PVA). , Flexible organic memory device. 제 1 항 내지 제 4 항 중의 어느 한 항 또는 제 6 항 내지 제 8 항 중의 어느 한 항에 있어서, 상기 플렉서블 유기 메모리 소자는 가시광선 영역에서 전체적으로 투명한, 플렉서블 유기 메모리 소자.The flexible organic memory device of claim 1, wherein the flexible organic memory device is entirely transparent in the visible region. 플렉서블 기판 상에, 투명 도전체를 포함하는 제어 게이트 전극을 형성하는 단계;
상기 제어 게이트 전극 상에 블로킹 유기 절연층을 형성하는 단계;
상기 블로킹 유기 절연층 상에, 복수의 나노입자들을 포함하는 전하 트랩층을 형성하는 단계;
상기 전하 트랩층 상에 터널링 유기 절연층을 형성하는 단계;
상기 터널링 유기 절연층 상에 유기 반도체층을 형성하는 단계; 및
상기 유기 반도체층 상에, 투명 도전체를 각각 포함하는 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
상기 전하 트랩층을 형성하는 단계는,
상기 블로킹 유기 절연층 상에 유기 접착층을 형성하는 단계; 및
상기 유기 접착층 상에 상기 복수의 나노입자들을 정전기력을 이용하여 고정하는 단계를 포함하는,
플렉서블 유기 메모리 소자의 제조방법.Forming a control gate electrode on the flexible substrate, the control gate electrode comprising a transparent conductor;
Forming a blocking organic insulating layer on the control gate electrode;
Forming a charge trap layer including a plurality of nanoparticles on the blocking organic insulating layer;
Forming a tunneling organic insulating layer on the charge trap layer;
Forming an organic semiconductor layer on the tunneling organic insulating layer; And
Forming a source electrode and a drain electrode each comprising a transparent conductor on the organic semiconductor layer,
Forming the charge trap layer,
Forming an organic adhesive layer on the blocking organic insulating layer; And
Fixing the plurality of nanoparticles on the organic adhesive layer by using electrostatic force.
Method of manufacturing a flexible organic memory device. 제 10 항에 있어서, 상기 소오스 전극과 상기 유기 반도체층의 사이, 및 상기 드레인 전극과 상기 유기 반도체층의 사이에 버퍼층들을 형성하는 단계를 더 포함하는, 플렉서블 유기 메모리 소자의 제조방법.The method of claim 10, further comprising forming buffer layers between the source electrode and the organic semiconductor layer and between the drain electrode and the organic semiconductor layer. 제 11 항에 있어서, 상기 버퍼층들은 도전성 천이 금속 산화물을 포함하는, 플렉서블 유기 메모리 소자의 제조방법.The method of claim 11, wherein the buffer layers include a conductive transition metal oxide. 삭제delete 제 10 항에 있어서, 상기 전하 트랩층을 형성하는 단계는,
상기 복수의 나노입자들 상에 캡핑 유기 절연층을 형성하는 단계를 더 포함하는 플렉서블 유기 메모리 소자의 제조방법.The method of claim 10, wherein forming the charge trap layer,
Forming a capping organic insulating layer on the plurality of nanoparticles further comprising the manufacturing method of a flexible organic memory device. 제 10 항에 있어서, 상기 블로킹 유기 절연층 및 상기 터널링 유기 절연층 중 적어도 하나는 폴리메틸메타크릴레이트(PMMA), 폴리비닐페놀(PVP) 및 폴리비닐알코올(PVA)로 이루어진 군에서 선택된 적어도 하나를 포함하도록 형성하는, 플렉서블 유기 메모리 소자의 제조방법.The method of claim 10, wherein at least one of the blocking organic insulating layer and the tunneling organic insulating layer is at least one selected from the group consisting of polymethyl methacrylate (PMMA), polyvinylphenol (PVP), and polyvinyl alcohol (PVA). Forming to include, a method of manufacturing a flexible organic memory device. 제 15 항에 있어서, 상기 블로킹 유기 절연층 및 상기 터널링 유기 절연층은 상온 내지 200℃ 이하의 온도 범위에서 가교된 폴리비닐페놀(PVP)을 포함하여 형성하는, 플렉서블 유기 메모리 소자의 제조방법.The method of claim 15, wherein the blocking organic insulating layer and the tunneling organic insulating layer are formed of polyvinylphenol (PVP) crosslinked at a temperature in a range of about room temperature to about 200 ° C. or less. 제 10 항에 있어서, 상기 제어 게이트 전극을 형성하는 단계부터 상기 소오스 전극 및 드레인 전극을 형성하는 단계들은 상온 내지 180℃ 이하의 온도 범위에서 수행되는, 플렉서블 유기 메모리 소자의 제조방법.


The method of claim 10, wherein forming the source electrode and the drain electrode from forming the control gate electrode is performed at a temperature ranging from room temperature to 180 ° C. or less.


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