KR101216171B1 - Display Device And Method For Fabricating Thereof - Google Patents
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Abstract
본 발명은 박막 패턴들 간의 접촉의 신뢰성을 향상시킬 수 있는 표시장치와 그 제조방법에 관한 것으로, 절연막을 관통하는 콘택홀을 통해 서로 접촉되는 상부 및 하부 도전패턴을 포함한다. 상기 상부 도전패턴은 상기 콘택홀 내의 저면과 측면에 형성된 적어도 하나의 제1 금속층; 및 상기 콘택홀 내에서 상기 제1 금속층을 덮고, 상기 절연막의 표면과 직접 접촉되는 제2 금속층을 포함한다.The present invention relates to a display device capable of improving the reliability of contact between thin film patterns and a method of manufacturing the same, and includes upper and lower conductive patterns contacting each other through a contact hole penetrating through an insulating layer. The upper conductive pattern may include at least one first metal layer formed on a bottom surface and a side surface of the contact hole; And a second metal layer covering the first metal layer in the contact hole and in direct contact with a surface of the insulating layer.
Description
도 1은 종래의 표시소자의 패드영역을 나타내는 단면도. 1 is a cross-sectional view showing a pad region of a conventional display element.
도 2a 내지 도 2c는 도 1에 도시된 패드영역의 제조방법을 단계적으로 나타내는 도면. 2A to 2C are diagrams illustrating a method of manufacturing the pad region illustrated in FIG. 1 in stages.
도 3은 제2 도전패턴의 단차에 의한 제3 도전패턴의 단선을 나타내는 도면. 3 is a diagram illustrating disconnection of a third conductive pattern due to a step of the second conductive pattern;
도 4는 본 발명의 실시예에 따른 표시소자의 패드영역을 나타내는 단면도. 4 is a cross-sectional view illustrating a pad area of a display device according to an exemplary embodiment of the present invention.
도 5는 제2 도전패턴 상에 제3 도전패턴이 형성됨을 나타내는 도면. FIG. 5 illustrates that a third conductive pattern is formed on the second conductive pattern.
도 6a 내지 도 6f는 도 5에 도시된 패드영역의 제조방법을 단계적으로 나타내는 도면.6A through 6F are diagrams illustrating a method of manufacturing the pad region illustrated in FIG. 5 in stages.
도 7은 폴리형 박막 트랜지스터 및 그와 접속된 화소 전극을 나타내는 도면. Fig. 7 is a diagram showing a poly type thin film transistor and a pixel electrode connected thereto.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
2,102 : 기판 4,104 : 제1 도전패턴2,102: substrate 4,104: first conductive pattern
6,106 : 절연막 8,108 : 제2 도전패턴6,106 insulating film 8,108 second conductive pattern
15,115 : 제3 도전패턴 108a : 제1 금속층15,115: third
108b : 제2 금속층 10,110 : 콘택홀108b: second metal layer 10,110: contact hole
본 발명은 표시장치에 관한 것으로, 특히 박막 패턴들 간의 접촉의 신뢰성을 향상시킬 수 있는 표시장치와 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to a display device and a method of manufacturing the same that can improve the reliability of contact between thin film patterns.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로루미네센스(Electro-luminescence : EL) 표시소자 등이 있다. PDP는 구조와 제조공정이 비교적 단순하기 때문에 대화면화에 가장 유리하지만 발광효율과 휘도가 낮고 소비전력이 큰 단점이 있다. EL 표시소자는 무기 EL과 유기 EL로 대별되며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 장점이 있으나 대화면화가 어렵다. 2. Description of the Related Art Recently, various flat panel display devices capable of reducing weight and volume, which are disadvantages of cathode ray tubes (CRTs), have been developed. Flat display devices include Liquid Crystal Display (LCD), Field Emission Display (FED), Plasma Display Panel (PDP) and Electro-luminescence (EL). Display elements; PDP is most advantageous for large screens because of its relatively simple structure and manufacturing process, but it has the disadvantages of low luminous efficiency, low luminance and high power consumption. The EL display device is roughly classified into an inorganic EL and an organic EL, and has a high response speed, light emission efficiency, brightness, and viewing angle, but is difficult to achieve large screens.
LCD는 EL표시소자에 비해 대화면화에 유리하고 PDP에 비해 소비전력이 작기 때문에 사무실, 가정의 PC에 많이 이용되고 있다.LCDs are widely used in offices and home PCs because they are advantageous for larger screens than EL display elements and consume less power than PDPs.
평판표시소자는 다수의 박막패턴을 포함하고, 서로다른 성질을 가지는 도전성 박막들은 절연막을 사이에 두고 위치하며 특정영역에서 절연막을 관통하는 콘택홀을 통해 서로 접촉되게 된다. The flat panel display device includes a plurality of thin film patterns, and conductive thin films having different properties are positioned to contact each other through contact holes penetrating the insulating film in a specific region.
외부 구동신호를 공급받기 위해 표시소자의 외곽에 위치하는 패드, 또는 박막 트랜지스터 및 전극들과의 접촉 등에서 콘택홀을 통해 도전성 박막 들이 서로 접촉된다. In order to receive an external driving signal, the conductive thin films are in contact with each other through a contact hole in a pad disposed outside the display element, or in contact with the thin film transistor and the electrodes.
도 1은 종래 표시장치의 패드부를 나타내는 도면이다. 1 is a diagram illustrating a pad part of a conventional display device.
도 1에 도시된 패드부는 기판(2) 상에 형성된 제1 도전패턴(4), 제1 도전패턴(4)을 부분적으로 노출시키는 콘택홀(10)을 가지는 절연막(6), 콘택홀(10)을 통해 제1 도전패턴(4)과 접촉된 제2 도전패턴(8)을 구비한다. 여기서, 제2 도전패턴(8)은 접촉저항을 줄이거나 도전패턴들간의 접촉 특성을 향상시키기 위해서 또는 필요에 따라 2중층 이상으로 형성되게 된다. 도 1에서는 2중층의 구조로써 제1 금속층(8a) 및 제2 금속층(8b)으로 구성됨을 나타내었다. The pad part illustrated in FIG. 1 has an
도 2a 내지 도 2c의 참조하여 도 1에 도시된 패드부의 제조방법을 설명하면 다음과 같다. Referring to FIGS. 2A to 2C, a method of manufacturing the pad unit illustrated in FIG. 1 is as follows.
기판(2) 상에 제1 도전물질이 형성된 후 포토리쏘그래피 공정 및 식각공정에 의해 제1 도전물질이 패터닝됨으로써 도 2a에 도시된 바와 같이 제1 도전패턴(4)이 형성된다. After the first conductive material is formed on the
제1 도전패턴(4)이 형성된 기판(2) 상에 절연물질이 증착된 후 포토리쏘그래피 공정 및 식각공정에 의해 절연물질이 패터닝됨으로써 도 2b에 도시된 바와 같이 제1 도전패턴(4)을 부분적으로 노출시키는 콘택홀(10)을 가지는 절연막(6)이 형성된다. After the insulating material is deposited on the
절연막(6)이 형성된 기판(2) 상에 적어도 2 이상의 금속층 즉, 제1 금속층 (8a) 및 제2 금속층(8b)이 순차적으로 형성된 후 포토리쏘그래피 공정 및 식각공정에 의해 제1 도전물질이 패터닝됨으로써 도 2c에 도시된 바와 같이 제1 금속층(8a) 및 제2 금속층(8b)으로 이루어지는 제2 도전패턴(8)이 형성된다. After the at least two metal layers, that is, the
여기서, 제2 도전패턴(8)을 2중층 이상으로 형성하는 경우 제2 도전패턴 끝단에서의 식각이 용이하게 이루어지지 않는 문제가 발생된다. Here, when the second
이를 상세히 설명하면, 제1 금속층(8a) 및 제2 금속층(8b)은 서로 다른 물질이므로 같은 식각공정에 의해 패터닝되더라도 그들의 식각 속도, 식각되는 특성에 차이가 나게 된다. 동일한 조건 하에서 제1 금속층(8a) 및 제2 금속층(8b)을 동시에 식각하더라도 그들간의 특성의 차이로 인하여 제2 도전패턴(8)의 양 끝단(A)에서 원하는 테퍼(taper) 형상이 형성되지 않게 된다. 이에 따라, 절연막(6)과 제2 도전패턴(8) 간의 단차가 크게 나타나게 된다. 이후, 도 3에 도시된 바와 같이 제2 도전패턴(8) 상에 제3의 도전패턴(15)을 형성하는 경우, 제2 도전패턴(8)과 제3 도전패턴(15) 사이에도 여전히 큰 단자가 유지되게 됨으로써 단차영역(A)에서 제3 도전패턴(15)이 단선되는 문제가 발생될 수 있다. 이러한, 문제를 막기 위해 제2 도전패턴(8) 끝단이 소정의 완만한 경사를 가지도록 형성되어야 한다. 그러나, 제1 금속층(8a) 및 제2 금속층(8b)이 서로 다른 식각 특성을 가지므로 제2 도전패턴(8)의 끝단(A)에서의 테퍼형상이 정상적으로 형성되지 않는 문제가 발생된다.In detail, since the
본 발명의 목적은 콘택홀 내에서 박막 패턴들 간의 접촉의 신뢰성을 향상시킬 수 있는 표시장치와 그 제조방법을 제공하는데 있다. An object of the present invention is to provide a display device and a method of manufacturing the same, which can improve the reliability of contact between thin film patterns in a contact hole.
본 발명의 표시장치는 절연막을 관통하는 콘택홀을 통해 서로 접촉되는 상부 및 하부 도전패턴을 포함한다. 상기 상부 도전패턴은 상기 콘택홀 내의 저면과 측면에 형성된 적어도 하나의 제1 금속층; 및 상기 콘택홀 내에서 상기 제1 금속층을 덮고, 상기 절연막의 표면과 직접 접촉되는 제2 금속층을 포함한다.
본 발명의 표시장치는 기판 상에 형성된 버퍼막; 상기 버퍼막 상에 형성되고 소스영역과 드레인영역을 포함한 액티브층; 상기 액티브층을 덮도록 상기 버퍼막 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 박막트랜지스터의 게이트 전극; 상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 형성되고 상기 액티브층의 소스영역을 노출하는 소스 콘택홀과, 상기 액티브층의 드레인영역을 노출하는 드레인 콘택홀을 포함하는 층간 절연막; 상기 소스 콘택홀을 통해 상기 액티브층의 소스영역에 접촉되는 상기 박막트랜지스터의 소스 전극; 상기 드레인 콘택홀을 통해 상기 액티브층의 드레인영역에 접촉되는 상기 박막트랜지스터의 드레인 전극; 상기 박막트랜지스터의 소스 전극과 드레인 전극을 덮도록 상기 층간 절연막 상에 형성되고, 상기 박막트랜지스터의 드레인 전극의 일부를 노출하는 화소 콘택홀을 포함하는 보호막; 및 상기 화소 콘택홀을 통해 상기 박막트랜지스터의 드레인 전극에 접촉되는 화소 전극을 포함하고, 상기 소스 전극, 상기 드레인 전극 및 상기 화소 전극 각각은 제1 금속층과 상기 제1 금속층 상에 형성된 제2 금속층을 포함한다. 상기 소스 전극의 제1 금속층은 상기 소스 콘택홀 내의 저면과 측면에 형성되고, 상기 소스 전극의 제2 금속층은 상기 소스 콘택홀 내에서 상기 소스 전극의 제1 금속층을 덮고 상기 층간 절연막의 표면과 직접 접촉된다. 상기 드레인 전극의 제1 금속층은 상기 드레인 콘택홀 내의 저면과 측면에 형성되고, 상기 드레인 전극의 제2 금속층은 상기 드레인 콘택홀 내에서 상기 드레인 전극의 제1 금속층을 덮고 상기 층간 절연막의 표면과 직접 접촉된다. 상기 화소 전극의 제1 금속층은 상기 화소 콘택홀 내의 저면과 측면에 형성되고, 상기 화소 전극의 제2 금속층은 상기 화소 콘택홀 내에서 상기 화소 전극의 제1 금속층을 덮고 상기 보호막의 표면과 직접 접촉된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.The display device of the present invention includes upper and lower conductive patterns contacting each other through contact holes penetrating the insulating film. The upper conductive pattern may include at least one first metal layer formed on a bottom surface and a side surface of the contact hole; And a second metal layer covering the first metal layer in the contact hole and in direct contact with a surface of the insulating layer.
A display device of the present invention includes a buffer film formed on a substrate; An active layer formed on the buffer layer and including a source region and a drain region; A gate insulating film formed on the buffer film to cover the active layer; A gate electrode of the thin film transistor formed on the gate insulating film; An interlayer insulating film formed on the gate insulating film to cover the gate electrode and including a source contact hole exposing a source region of the active layer and a drain contact hole exposing a drain region of the active layer; A source electrode of the thin film transistor contacting the source region of the active layer through the source contact hole; A drain electrode of the thin film transistor contacting the drain region of the active layer through the drain contact hole; A passivation layer formed on the interlayer insulating layer to cover the source electrode and the drain electrode of the thin film transistor and including a pixel contact hole exposing a portion of the drain electrode of the thin film transistor; And a pixel electrode contacting the drain electrode of the thin film transistor through the pixel contact hole, wherein each of the source electrode, the drain electrode, and the pixel electrode includes a first metal layer and a second metal layer formed on the first metal layer. Include. The first metal layer of the source electrode is formed on the bottom and side surfaces in the source contact hole, the second metal layer of the source electrode covers the first metal layer of the source electrode in the source contact hole and directly with the surface of the interlayer insulating film. Contact. The first metal layer of the drain electrode is formed on the bottom and side surfaces in the drain contact hole, and the second metal layer of the drain electrode covers the first metal layer of the drain electrode in the drain contact hole and directly with the surface of the interlayer insulating film. Contact. The first metal layer of the pixel electrode is formed on the bottom and side surfaces of the pixel contact hole, and the second metal layer of the pixel electrode covers the first metal layer of the pixel electrode and directly contacts the surface of the passivation layer in the pixel contact hole. do.
Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.
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이하, 도 4 내지 도 7을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 7.
도 4는 본 발명의 실시예에 따른 표시장치의 일영역을 나타내는 도면이다.4 is a diagram illustrating an area of a display device according to an exemplary embodiment of the present invention.
도 4에 도시된 표시장치의 일영역은 외부 구동신호를 공급받기 위해 표시장치의 외곽에 위치하는 패드부 일수도 있고, 박막 트랜지스터와 화소 전극 등의 접촉영역일 수 있다. 나아가, 콘택홀을 통한 도전성 박막패턴들 간의 접촉영역일 수 있다.One region of the display device illustrated in FIG. 4 may be a pad part positioned outside the display device to receive an external driving signal, or may be a contact area of a thin film transistor and a pixel electrode. Furthermore, the contact hole may be a contact area between the conductive thin film patterns through the contact hole.
이하, 도 4를 표시장치의 패드영역이라 가정하에 기술하겠다. Hereinafter, FIG. 4 will be described on the assumption that the pad region of the display device.
도 4에 도시된 패드부는 기판(102) 상에 형성된 제1 도전패턴(104), 제1 도전패턴(104)을 부분적으로 노출시키는 콘택홀(110)을 가지는 절연막(106), 콘택홀(110)을 통해 제1 도전패턴(104)과 접촉되며 적어도 제1 및 제2 금속층(108a,108b)으로 이루어진 제2 도전패턴(108)을 구비한다.
제2 도전패턴(108)에서, 제1 금속층(108a)은 콘택홀(110) 내의 저면과 측면에 형성된다. 제2 도전패턴(108)은 제1 금속층(108a)의 패턴 보다 더 넓은 패턴으로 형성되어 제1 금속층(108a)을 덮고 또한, 절연막(106)의 표면에 직접 접촉된다. 따라서, 제1 금속층(108a)의 패턴 끝단은 제2 금속층(108b)의 패턴 끝단 보다 바깥 쪽에 위치하기 때문에 제1 금속층(108a)의 끝단과 제2 금속층(108b)의 끝단이 서로 중첩되지 않는다. 그 결과, 제2 도전패턴(108) 끝단(B)의 테퍼진 영역은 제2 금속층(108b)의 끝단(B)과 같게 되기 때문에 종래와 비교하여 제2 도전패턴(108)의 끝단(B)에서의 테퍼 형성이 용이하고 그 두께가 낮아진다. The pad part illustrated in FIG. 4 has an insulating
In the second
제2 도전패턴(108) 중 단일 금속층인 제2 금속층(108b) 만이 절연막(106) 상에 위치하게 됨으로써 도 5에 도시된 바와 같이 제3 도전패턴(115)이 형성되더라도 제3 도전패턴(115)에서의 단차(B)가 작게 나타나게 된다. 그 결과, 제3 도전패턴(115)에서의 단차(B) 영역에서의 단선 문제는 발생되지 않는다.Since only the
제2 도전패턴(108)에서 제1 금속층(108a)은 콘택홀(110) 내에 위치하게 됨으로써 실질적으로 패터닝 공정에서 테퍼를 가지게 되는 박막은 제2 금속층(108b) 뿐이다. 이에 따라, 서로 다른 특성을 가지는 2개의 금속층을 식각하는 경우와 비교하여 훨신 용이하게 제2 도전패턴(108) 끝단(B)에 테퍼를 형성할 수 있게 된다. 그 결과, 이후에 형성될 또 다른 제3의 도전패턴(115)이 제2 도전패턴(108)에서의 단차영역(B)에 의해 단선되는 일은 일어나지 않게 된다.In the second
이하, 도 6a 내지 도 6f를 참조하여 도 4의 패드영역의 형성방법을 설명하면 다음과 같다. Hereinafter, the method of forming the pad region of FIG. 4 will be described with reference to FIGS. 6A to 6F.
기판(102) 상에 제1 도전물질이 형성된 후 포토리쏘그래피 공정 및 식각공정에 의해 제1 도전물질이 패터닝됨으로써 도 6a에 도시된 바와 같이 제1 도전패턴(104)이 형성된다. After the first conductive material is formed on the
제1 도전패턴(104)이 형성된 기판(102) 상에 절연물질이 증착된 후 포토리쏘그래피 공정 및 식각공정에 의해 절연물질이 패터닝됨으로써 도 6b에 도시된 바와 같이 제1 도전패턴(104)을 부분적으로 노출시키는 콘택홀(110)을 가지는 절연막(106)이 형성된다. After the insulating material is deposited on the
절연막(106)이 형성된 기판(102) 상에 포토레지스트가 도포된 후 노광 및 현상 공정을 포함하는 포토리쏘그래피 공정이 실시됨으로써 도 6c에 도시된 바와 같이 콘택홀(110)을 그대로 노출시키는 포토레지스트 패턴(112)이 형성된다. 이어서, 도 6d에 도시된 바와 같이 제1 금속물질(108c)이 전면 증착된다. After the photoresist is applied onto the
이어서, 리프트 오프(lift off)를 공정이 실시됨으로써 포토레지스트 패턴(112)이 제거됨과 동시에 포토레지스트 패턴(112)과 중첩되게 형성된 제1 금속물질(108c) 만이 제거되고 포토레지스트 패턴(112)과 비중첩되었던 제1 금속물질(108c)은 잔류하게 된다. 이에 따라, 도 6e에 도시된 바와 같이 콘택홀(110) 내에서 그 콘택홀(110)의 저면과 측면에만 제1 금속층(108a)의 패턴이 잔류하게 된다.Subsequently, the
제1 금속층(108a)이 콘택홀(110) 내에 삽입된 후, 제2 금속물질이 증착된 후 포토리쏘그래피 공정 및 식각 공정이 실시됨으로써 도 6f에 도시된 바와 같이 제2 금속층(108b)이 형성된다. 이에 따라, 제1 금속층(108a) 및 제2 금속층(108b)의 2중층으로 구성되는 제2 도전패턴(108)이 형성된다. 여기서, 제2 도전패턴(108)에서 콘택홀(110) 외부에 위치함과 아울러 절연막(106) 위에 위치하는 것은 제2 금속층(108b) 만이 위치하게 됨으로써 또 다른 제3의 도전패턴(115)이 제2 도전패턴(108) 상에 형성되더라도 단차에 의한 제3 도전패턴(115)의 단선 문제는 발생되지 않게 된다. After the
또한, 제2 금속층(108b)을 패터닝하는 공정에서 단일의 제2 금속층(108b) 만이 식각 공정에 의해 패터닝됨으로써 제2 금속층(108b)의 끝단의 테퍼가 완만하게 형성될 수 있게 된다. 이에 따라, 제3 도전패턴(115)의 형성시 단선 문제는 더욱 방지될 수 있게 된다. In addition, in the process of patterning the
도 7은 도 4 내지 도 6f에서 설명한 방식을 이용하여 형성된 폴리형 액정표시소자의 박막 트랜지스터를 나타내는 도면이다.FIG. 7 is a diagram illustrating a thin film transistor of a polycrystalline liquid crystal display device formed using the method described with reference to FIGS. 4 to 6F.
박막 트랜지스터는 버퍼막(202) 상에 형성되는 액티브층(214)과, 게이트 절연막(212) 상에 형성되는 게이트 전극(206)과, 게이트 전극(206)을 사이에 두고 양측에 형성되는 소스 및 드레인전극(208,210)을 구비한다.The thin film transistor may include an active layer 214 formed on the
액티브층(214)은 버퍼막(202)을 사이에 두고 하부기판(201) 상에 폴리 실리콘으로 형성된다. 게이트 전극(206)은 게이트 절연막(212)을 사이에 두고 액티브층(214)과 중첩되게 형성된다. 소스 전극(208) 및 드레인 전극(210)은 층간 절연막(216)을 사이에 두고 게이트 전극(206)과 절연되게 형성되며, 층간 절연막(216)과 게이트 절연막(212)을 관통하여 형성된 소스 콘택홀(204S) 및 드레인 콘택홀(204D)을 통해 액티브층(214)의 소스영역(214S) 및 드레인영역(214D)과 각각 접촉하게 된다. The active layer 214 is formed of polysilicon on the lower substrate 201 with the
화소 전극(222)은 소스 및 드레인전극(208,210)을 덮도록 형성되는 보호막(220) 상에 투명전도성 물질로 형성되고, 보호막(220)을 관통하는 화소 콘택홀(224)을 통해 드레인 전극(210)과 접속된다.The
여기서, 소스 및 드레인전극(208,210)은 2중 구조로 되어 있다. 소스 및 드레인전극(208,210)은 액티브층과의 확산(diffusion)을 막기 위해 이용되며 몰리브덴 등으로 이루어짐과 아울러 소스 콘택홀(204S) 및 드레인 콘택홀(204D) 내에 위치하는 제1 금속층(208a)과, 제1 금속층(208a)을 덮도록 형성되며 알루미늄 등으로 이루어지는 제2 금속층으로 구성된다. Here, the source and drain
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화소 전극(222)은 드레인 전극(210)과의 양호한 접촉을 위해 몰리브덴이나 알루미늄으로 화소 콘택홀(224)의 저면과 측면에 형성되는 제1 금속층(222a)과, 제1 금속층(222a)을 덮는 투명전도성 물질(예, ITO)로 형성되는 제2 금속층(222b)으로 구성된다. The
한편, 다른 실시예로서 소스 및 드레인전극(208,210)이 3중 구조로 형성될 수도 있다. 예를 들어, 소스 및 드레인전극(208,210)은 액티브층과의 확산(diffusion)을 막기 위해 이용되며 몰리브덴 등으로 이루어짐과 아울러 소스 콘택홀(204S) 및 드레인 콘택홀(204D) 내에 위치하는 제1 금속층(208a)과, 제1 금속층(208a)을 덮도록 형성되며 알루미늄 등으로 이루어지는 제2 금속층(208a)과, 제2 금속층(208a) 상에 몰리브덴 등으로 형성되어 화소 전극(222)과의 접촉을 향상시키는 제3 금속층으로 이루어지는 3중 구조를 가질 수 있다.Meanwhile, as another embodiment, the source and drain
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본 발명에 따른 표시장치의 제조방법은 액정표시소자(LCD) 뿐만아니라, 전계 방출 표시소자(FED), 플라즈마 디스플레이 패널(PDP) 및 전계발광소자(EL) 등의 평판표시소자의 전극층, 유기물층 및 무기물층 등을 패터닝하기 위한 어떠한 공정에 적용될 수 있다. The manufacturing method of the display device according to the present invention is not only a liquid crystal display (LCD) but also an electrode layer, an organic layer, It can be applied to any process for patterning the inorganic layer or the like.
상술한 바와 같이, 본 발명에 따른 표시소자 및 그 제조방법은 적어도 2중층으로 구성되는 상부 도전패턴이 절연막을 관통하는 콘택홀을 통해 하부에 위치하는 하부 도전패턴과 접촉하는 경우, 상부 도전패턴을 구성하는 하부 금속층이 콘택홀 내에 위치하게 된다. 그에 따라, 상부 도전패턴과 절연막 간의 단차를 줄일 수 있게 됨으로써 상부 도전패턴 상에 또 다른 제3의 도전패턴이 형성되더라도 제3의 도전패턴이 상부 도전패턴의 단차에 의해 단선되는 등의 문제는 발생되지 않게 된다. As described above, the display device and the method of manufacturing the same according to the present invention, when the upper conductive pattern consisting of at least a double layer is in contact with the lower conductive pattern located below through the contact hole penetrating the insulating film, the upper conductive pattern The lower metal layer constituting the above is positioned in the contact hole. Accordingly, the step difference between the upper conductive pattern and the insulating layer can be reduced, so that even if another third conductive pattern is formed on the upper conductive pattern, the third conductive pattern is disconnected due to the step of the upper conductive pattern. Will not be.
또한, 상부 도전패턴 중 콘택홀 외부에 위치하는 금속층이 단일층으로 형성될 수 있게 됨으로써 상부 도전패턴의 끝단에 완만한 테퍼가 용이하게 형성될 수 있게 된다. 이에 따라, 상부 도전패턴 위에 제3의 도전패턴이 형성되더라도 단차에 의한 단선문제를 더욱 방지할 수 있게 된다. In addition, since the metal layer located outside the contact hole among the upper conductive patterns may be formed as a single layer, a gentle taper may be easily formed at the end of the upper conductive pattern. Accordingly, even if the third conductive pattern is formed on the upper conductive pattern, the disconnection problem due to the step can be further prevented.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050084678A KR101216171B1 (en) | 2005-09-12 | 2005-09-12 | Display Device And Method For Fabricating Thereof |
Applications Claiming Priority (1)
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KR1020050084678A KR101216171B1 (en) | 2005-09-12 | 2005-09-12 | Display Device And Method For Fabricating Thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070029981A KR20070029981A (en) | 2007-03-15 |
KR101216171B1 true KR101216171B1 (en) | 2012-12-28 |
Family
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Application Number | Title | Priority Date | Filing Date |
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KR1020050084678A KR101216171B1 (en) | 2005-09-12 | 2005-09-12 | Display Device And Method For Fabricating Thereof |
Country Status (1)
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KR (1) | KR101216171B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US9640557B2 (en) | 2013-04-03 | 2017-05-02 | Mitsubishi Electric Corporation | TFT array substrate and method for producing the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005122182A (en) | 2003-10-14 | 2005-05-12 | Lg Phillips Lcd Co Ltd | Thin-film transistor substrate for display device and manufacturing method thereof |
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- 2005-09-12 KR KR1020050084678A patent/KR101216171B1/en active IP Right Grant
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