KR101201706B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시장치는 한 화소 내에 FFS(Fringe Field Switching) 모드와 IPS(In Plane Switching) 모드를 혼용하여 형성함으로써 개구율과 휘도 및 T-V 특성을 향상시키기 위한 것으로, 기판에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인 및 데이터라인; 상기 게이트라인과 데이터라인의 교차영역에 형성된 박막 트랜지스터; 상기 화소영역에 투명한 도전물질로 형성된 박스 형태의 공통전극; 상기 공통전극 위에 불투명한 도전물질로 형성되며, 각각 상기 화소영역의 중앙부(제 1 영역)와 상기 게이트라인과 인접하는 제 2 영역에 상기 게이트라인 방향으로 배열되는 제 1 브랜치 라인과 상, 하부의 제 2 브랜치 라인 및 상기 데이터라인 방향으로 배열되어 상기 상, 하부의 제 2 브랜치 라인 사이를 연결하는 연결라인을 포함하는 공통라인; 및 상기 공통전극과 공통라인 상부에 절연층을 개재하여 형성되되, 상기 게이트라인 방향으로 배열되는 복수개의 슬릿을 가진 박스 형태로 형성되는 화소전극을 포함하며, 상기 공통전극은 상기 제 1 영역과 제 2 영역의 공통전극 부분이 제거되어 있는 한편, 상기 복수개의 슬릿들 사이의 화소전극은 상기 제 1 영역을 제외한 화소영역 전체에 걸쳐 복수개의 브랜치 전극을 구성하며, 상기 화소전극의 브랜치 전극은 상기 제 1 영역과 제 2 영역에서는 상기 공통라인의 제 1, 제 2 브랜치 라인과 엇갈리게 배열되어 IPS 모드가 구현되는 한편, 상기 제 1 영역과 제 2 영역을 제외한 제 3 영역에서는 상기 공통전극과 중첩되게 배열되는 동시에 브랜치전극간의 거리가 브랜치전극의 폭보다 조밀하게 형성되어 FFS 모드가 구현되는 것을 특징으로 한다.
FFS, IPS, 휘도, T-V 특성

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}
도 1은 일반적인 IPS 모드 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 2는 FFS 모드 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 3은 도 2에 도시된 어레이 기판의 IIa-IIa'선에 따른 단면을 나타내는 도면.
도 4는 도 2에 도시된 어레이 기판의 IIb-IIb'선에 따른 단면을 나타내는 도면.
도 5는 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 6a 내지 도 6e는 도 5에 도시된 어레이 기판의 Va-Va'선 및 Vb-Vb'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 7a 내지 도 7e는 도 5에 도시된 어레이 기판의 Va-Va'선 및 Vb-Vb'선에 따른 제조공정을 순차적으로 나타내는 평면도.
도 8a는 일반적인 IPS 모드 액정표시장치와 FFS 모드 액정표시장치의 T-V 특 성을 나타내는 그래프.
도 8b는 본 발명의 실시예에 따른 액정표시장치의 T-V 특성을 나타내는 그래프.
** 도면의 주요부분에 대한 부호의 설명 **
108,208 : 공통전극 116,216 : 게이트라인
117,217 : 데이터라인 118,218 : 화소전극
208a,208b : 제 2 브랜치 라인 208c : 연결라인
208L : 제 1 브랜치 라인 218a : 제 1 브랜치 전극
218b : 제 2 브랜치 전극
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 개구율과 휘도 및 T-V 특성을 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크 탑 모니터 등에 활발하게 적용되고 있다.
이때, 상기 액정표시장치에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 상기 방식의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 인 플레인 스위칭(In Plane Switching; IPS) 모드가 있으며, 이를 자세히 설명하면 다음과 같다.
도 1은 일반적인 IPS 모드 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
도면에 도시된 바와 같이, 투명한 유리기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있으며, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(Thin Film Transistor; TFT)(20)가 형성되어 있다.
이때, 상기 박막 트랜지스터(20)는 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인 전극(23)으로 구성된다. 또한, 도면에는 도시하지 않았지만, 상기 박막 트랜지스터(20)는 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 절연막 및 게이트전극(21)에 공급되는 게이트전압에 의해 상기 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브층, 즉 채널층을 포함한다.
상기 화소영역 내에는 횡전계를 발생시키기 위해 공통전극(8)과 화소전극(18)이 데이터라인(17)의 길이방향으로 교대로 배치되어 있다. 이때, 상기 화소전극(18)은 제 1 콘택홀(40A)을 통해 화소전극라인(18L)과 연결되어 상기 드레인전극(23)과 전기적으로 접속하게 되며, 상기 공통전극(8)은 게이트라인(16)과 평행하게 배치된 공통전극라인(8L)과 제 2 콘택홀(40B)을 통해 전기적으로 접속하게 된다.
상기 공통전극(8)과 화소전극(18)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO)와 같은 투명한 도전물질로 동일한 평면상에 형성되어 있다.
이와 같이 구성되는 IPS 모드 액정표시장치에 있어서 상기 게이트라인(16)과 공통전극라인(8L)은 동일층에 동일한 불투명한 도전물질을 이용하여 형성하게 되는데, 이때 개구율을 향상시키기 위해서 상기 공통전극라인(8L)을 게이트라인(16)쪽으로 인접하여 형성하는 경우에는 상기 게이트라인(16)과 공통전극라인(8L)간에 단락(short)이 발생할 가능성이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 공통전극의 적절한 패터닝을 통해 한 화소 내에 IPS 모드와 FFS 모드를 혼용하여 구현함으로써 T-V 특성을 향상시킨 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 게이트라인에 인접하는 화소영역에는 IPS 모드를 구현함으로써 개구율 및 휘도를 향상시킨 액정표시장치 및 그 제조방법을 제공한다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 기판에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인 및 데이터라인; 상기 게이트라인과 데이터라인의 교차영역에 형성된 박막 트랜지스터; 상기 화소영역에 투명한 도전물질로 형성된 박스 형태의 공통전극; 상기 공통전극 위에 불투명한 도전물질로 형성되며, 각각 상기 화소영역의 중앙부(제 1 영역)와 상기 게이트라인과 인접하는 제 2 영역에 상기 게이트라인 방향으로 배열되는 제 1 브랜치 라인과 상, 하부의 제 2 브랜치 라인 및 상기 데이터라인 방향으로 배열되어 상기 상, 하부의 제 2 브랜치 라인 사이를 연결하는 연결라인을 포함하는 공통라인; 및 상기 공통전극과 공통라인 상부에 절연층을 개재하여 형성되되, 상기 게이트라인 방향으로 배열되는 복수개의 슬릿을 가진 박스 형태로 형성되는 화소전극을 포함하며, 상기 공통전극은 상기 제 1 영역과 제 2 영역의 공통전극 부분이 제거되어 있는 한편, 상기 복수개의 슬릿들 사이의 화소전극은 상기 제 1 영역을 제외한 화소영역 전체에 걸쳐 복수개의 브랜치 전극을 구성하며, 상기 화소전극의 브랜치 전극은 상기 제 1 영역과 제 2 영역에서는 상기 공통라인의 제 1, 제 2 브랜치 라인과 엇갈리게 배열되어 IPS 모드가 구현되는 한편, 상기 제 1 영역과 제 2 영역을 제외한 제 3 영역에서는 상기 공통전극과 중첩되게 배열되는 동시에 브랜치전극간의 거리가 브랜치전극의 폭보다 조밀하게 형성되어 FFS 모드가 구현되는 것을 특징으로 한다.
또한, 본 발명의 액정표시장치의 제조방법은 기판 위에 박스 형태의 공통전극을 형성하는 단계; 상기 공통전극이 형성된 기판 위에 게이트전극과 게이트라인 및 공통라인을 형성하되, 각각 화소영역의 중앙부(제 1 영역)와 상기 게이트라인과 인접하는 제 2 영역에 상기 게이트라인 방향으로 배열되는 제 1 브랜치 라인과 상, 하부의 제 2 브랜치 라인 및 데이터라인 방향으로 배열되어 상기 상, 하부의 제 2 브랜치 라인 사이를 연결하는 연결라인을 포함하는 공통라인을 형성하는 단계; 상기 게이트전극과 게이트라인 및 공통라인이 형성된 기판 위에 제 1 절연층을 형성하는 단계; 상기 게이트전극 상부에 액티브층과 소오스전극 및 드레인전극을 포함하는 박막 트랜지스터를 형성하며, 상기 게이트라인과 교차하여 상기 화소영역을 정의하는 상기 데이터라인을 형성하는 단계; 상기 박막 트랜지스터가 형성된 기판 위에 제 2 절연층을 형성하고, 상기 제 2 절연층을 선택적으로 제거하여 상기 드레인전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하며, 상기 게이트라인 방향으로 배열되는 복수개의 슬릿을 가진 박스 형태의 화소전극을 형성하는 단계를 포함하며, 상기 공통전극은 상기 제 1 영역과 제 2 영역의 공통전극 부분이 제거되어 있는 한편, 상기 복수개의 슬릿들 사이의 화소전극은 상기 제 1 영역을 제외한 화소영역 전체에 걸쳐 복수개의 브랜치 전극을 구성하며, 상기 화소전극의 브랜치 전극은 상기 제 1 영역과 제 2 영역에서는 상기 공통라인의 제 1, 제 2 브랜치 라인과 엇갈리게 배열되어 IPS 모드가 구현되는 한편, 상기 제 1 영역과 제 2 영역을 제외한 제 3 영역에서는 상기 공통전극과 중첩되게 배열되는 동시에 브랜치전극간의 거리가 브랜치전극의 폭보다 조밀하게 형성되어 FFS 모드가 구현되는 것을 특징으로 한다.
이하, 상기와 같이 구성되는 본 발명의 액정표시장치 및 그 제조방법을 실시예를 통해 상세히 설명한다.
도 2는 프린지 필드 스위칭(Fringe Field Switching; FFS) 모드 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이며, 도 3은 도 2에 도시된 어레이 기판의 IIa-IIa'선에 따른 단면을 나타내는 도면이고 도 4는 도 2에 도시된 어레이 기판의 IIb-IIb'선에 따른 단면을 나타내는 도면이다.
이때, 상기 FFS 모드 액정표시장치는 액정층 내에 포물선 형태의 횡전계인 프린지 필드(Fringe Field)를 유발시켜 액정분자를 구동시키게 되며, 이를 위하여 화소전극의 전극 간격이 전극 폭에 비해 조밀하게 형성되게 된다.
도 1 내지 도 3에 도시된 바와 같이, FFS 모드 액정표시장치의 어레이 기판(110)에는 공통전극(108)이 박스형태로 형성되고, 화소전극(118)이 상기 공통전극(108)과 게이트절연층(115A) 및 보호층(115B)을 사이에 두고 슬릿(slit)을 가진 형태로 형성된다. 이때, 슬릿형태를 갖는 화소전극(118)간의 거리(L1)는 상기 화소전극(118)의 폭(L2)보다 좁은 것을 특징으로 한다. 또한, 화소전극(118)의 폭(L2)은 양 전극, 즉 공통전극(108)과 화소전극(118)사이에 발생되는 전계에 의하여 상기 양 전극의 상부에 존재하는 액정분자(미도시)들이 모두 실질적으로 동작될 수 있을 만큼의 폭인 것을 특징으로 한다.
상기 어레이 기판(110)에는 매트릭스 형태로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되며, 이때 상기 게이트라인(116)은 제 1 방향으로 배열되고 상기 데이터라인(117)은 상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 배열된다.
스위칭소자인 박막 트랜지스터는 상기 게이트라인(116)과 데이터라인(117)의 교차영역에 형성되며, 이때 상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성된다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 절연층(115A, 115B) 및 게이트전극(121)에 공급되는 게이트전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브층을 포함한다.
전술한 바와 같이 상기 공통전극(108)과 화소전극(118)은 어레이 기판(110)의 단위 화소영역에 각각 형성되어 프린지 필드 전계를 형성한다. 이때, 형성되는 전계는 포물선형 전계로서 전극 상부의 액정분자 모두를 동작시켜 액정분자의 장축이 전계에 따라 트위스트 되도록 한다. 따라서, 사용자는 어느 방향에서나 액정분자의 장축을 보게되어 액정표시장치의 시야각(viewing angle)이 개선되게 된다.
이때, 상기 화소전극(118)은 콘택홀(140)을 통해 상기 드레인전극(123)과 전기적으로 접속하게 되며, 상기 공통전극(108)은 게이트라인(116)과 평행하게 배치된 공통라인(108L)과 직접 전기적으로 접속하게 된다. 또한, 상기 공통전극(108)과 화소전극(118) 및 공통라인(108L)은 개구율을 향상시키기 위해 인듐-틴-옥사이드와 같은 투명한 도전물질로 형성할 수 있다.
이와 같이 FFS 모드의 액정표시장치에서는 투명한 도전물질로 이루어진 공통전극(108)이 박스형태로 형성되고 슬릿 형태의 화소전극(118)이 그 폭(L2)이 상기 화소전극(L1)간 거리보다 넓게 형성되어, 스토리지 커패시턴스(Cst)의 값이 증가되고 화소전극(118)의 전압강하(△Vp)가 감소하게 된다. 따라서, 고투과율 및 필드의 강화효과를 얻을 수 있을 수 있어 화면의 표시품질이 향상된다.
한편, FFS 모드 액정표시장치에 있어서 개구율의 극대화를 위해 상기 공통전극(108)은 게이트라인(116) 근처에 배치하게 되는데, 이때 공통전극(108)과 게이트라인(116) 사이의 간격이 좁아져 단락이 발생하기도 한다. 또한, 상기 공통전극(108)이 게이트라인(116)에 너무 인접하는 경우에는 상기 게이트라인(116)과 공통전극(108) 사이의 기생 전기장에 의해 블랙 상태에서 빛샘이 발생하게 되며, 그 결과 개구율이 감소하게 되는 문제가 있다.
도 5는 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.
이때, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
도면에 도시된 바와 같이, 본 실시예의 액정표시장치의 어레이 기판에는 매트릭스 형태로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217) 이 형성되어 있으며, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있다.
이때, 상기 게이트라인(216)은 제 1 방향으로 배열되고 상기 데이터라인(217)은 상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 배열된다.
상기 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극(218)에 연결된 드레인전극(223)으로 구성된다. 또한, 상기 박막 트랜지스터는 게이트전극(221)과 소오스/드레인전극(222, 223)의 절연을 위한 절연층(미도시) 및 게이트전극(221)에 공급되는 게이트전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브층을 포함한다.
상기 화소영역 내에는 투명한 도전물질로 이루어진 공통전극(208) 및 공통라인(208a~208c, 208L)이 형성되어 있으며, 화소전극(218)이 절연층을 사이에 두고 상기 공통전극(208)과 중첩되게 형성되어 있다. 이때, 상기 공통라인(208a~208c, 208L)은 상기 게이트라인(216) 방향으로 배열된 제 1 브랜치(branch) 라인(208L)과 제 2 브랜치 라인(208a, 208b) 및 상기 데이터라인(217) 방향으로 배열되어 상기 상, 하부의 제 2 브랜치 라인(208a, 208b) 사이를 연결시키는 연결 라인(208c)으로 구성된다.
상기 공통라인의 제 1 브랜치 라인(208L)은 화소영역의 중앙부(이하, 제 1 영역이라 함)에 배열되고 제 2 브랜치 라인(208a, 208b)은 게이트라인(216) 인접부(이하, 제 2 영역이라 함)에 배열될 수 있다. 이와 같이 상기 제 1 영역과 제 2 영 역에 형성된 공통라인의 브랜치 라인(208a, 208b, 208L)들은 상기 상부의 화소전극(218)과 함께 화소영역에 횡전계를 발생시켜 상기 제 1 영역과 제 2 영역에 IPS 모드를 구현시키게 한다.
한편, 플레이트(plate) 전극으로 구성된 공통전극(208)은 화소영역의 중앙부인 제 1 영역과 게이트라인(216)에 인접하는 제 2 영역의 패턴이 일부 제거되어 있는데, 이는 상기와 같이 제 1 영역과 제 2 영역에서 IPS 모드를 구현시키기 위한 것이다.
또한, 다수의 브랜치 전극(218a, 218b)으로 구성된 화소전극(218)은 상기 제 1 영역을 제외한 화소영역의 전체에 걸쳐 슬릿을 가진 형태로 형성되어 있다.
이때, 본 실시예의 화소전극(218)은 화소 내에서 FFS 모드와 IPS 모드를 혼용하여 구현시키기 위해, 상기 화소전극(218)의 브랜치 전극(218a, 218b)은 IPS 모드가 구현되는 제 1 영역과 제 2 영역에서는 하부의 공통라인(208a, 208b, 208L)과 엇갈리게 배열되어 있으며, 상기 제 1 영역과 제 2 영역을 제외한 FFS 모드가 구현되는 제 3 영역에서는 하부의 공통전극(208)과 중첩되게 배열되어 있다.
즉, IPS 모드가 구현되는 제 1 영역과 제 2 영역에서는 화소전극(218)과 공통라인(208a, 208b, 208L)이 이격되는 구조를 형성하며, FFS 모드가 구현되는 제 3 영역에서는 화소전극(218)과 공통전극(208)이 중첩되는 구조를 형성하게 된다. 여기서 IPS 모드와 FFS 모드가 각각 구현되는 제 1 영역과 제 2 영역 및 제 3 영역은 본 발명을 설명하기 위한 하나의 예시에 불과하며 본 발명이 이에 한정되는 것은 아니다.
상기 화소전극(218)은 콘택홀(240)을 통해 하부의 드레인전극(223)과 전기적으로 접속하며, 상기 공통전극(208)은 데이터라인(217) 방향으로 배열된 공통라인의 연결 라인(208c)과 직접 전기적으로 접속되어 있다.
여기서, 상기 공통전극(208)과 화소전극(218) 및 공통라인(208a~208c, 208L) 도전성이 좋은 금속층으로 형성할 수도 있지만, 모두 인듐-틴-옥사이드(Indium Tin Oxide; ITO)나 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등의 투명전극으로 형성하여 액정표시장치의 휘도 및 개구율을 향상시키는 것이 바람직하다.
또한, 슬릿형태를 갖는 화소전극(218)의 제 2 브랜치 전극(218b)간의 거리는 상기 제 2 브랜치 전극(218b)의 폭에 비하여 조밀하게 형성된다.
이와 같이 본 실시예의 액정표시장치는 게이트라인(216)에 인접하는 제 2 영역에 상기 게이트라인(216)과 동일층에 형성되는 공통전극(208) 또는 공통라인의 제 2 브랜치 라인(208a, 208b)이 게이트라인(216)과 상당한 거리로 떨어져 형성되게 되므로, 상기 공통전극(208) 또는 공통라인의 제 2 브랜치 라인(208a, 208b)과 게이트라인(216)이 단락되는 문제를 해결할 수 있게 된다. 또한, 상기 게이트라인(216)에 인접하는 제 2 영역에서는 상기 게이트라인(216)에 인접하여 형성된 화소전극의 제 1 브랜치 전극(218a)과 상기 게이트라인(216)과 이격되어 형성된 공통라인의 제 2 브랜치 라인(208a) 사이에 IPS 모드를 구현하게 되므로, 게이트라인(216)과 공통라인의 제 2 브랜치 라인(208a) 사이의 전기장에 의한 빛샘현상이 방지되는 동시에 개구율을 향상시킬 수 있게 되며, 이를 다음의 어레이 기판의 제조공정을 통해 상세히 설명한다.
도 6a 내지 도 6e는 도 5에 도시된 어레이 기판의 Va-Va'선 및 Vb-Vb'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 7a 내지 도 7e는 도 5에 도시된 어레이 기판의 Va-Va'선 및 Vb-Vb'선에 따른 제조공정을 순차적으로 나타내는 평면도이다.
이때, 도 6a 내지 도 6e의 좌측에는 도 5에 도시된 어레이 기판의 Va-Va'선에 따른 제조공정을 순차적으로 나타내고 있으며, 우측에는 도 5에 도시된 어레이 기판의 Vb-Vb'선에 따른 제조공정을 순차적으로 나타내고 있다.
먼저, 도 6a 및 도 7a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210) 위에 포토리소그래피(photolithography)공정(제 1 마스크공정)을 통해 공통전극(208)을 형성한다.
상기 공통전극(208)은 기판(210) 전면에 도전성 금속물질을 증착한 후, 포토리소그래피공정을 이용하여 상기 도전성 금속물질을 패터닝함으로써 화소영역에 형성하게 되며, 이때 플레이트 전극으로 구성된 공통전극(208)은 패터닝을 통해 화소영역의 중앙부인 제 1 영역(A)과 게이트라인에 인접하는 제 2 영역(B, B')의 패턴 일부가 제거되게 되는데, 이는 전술한 바와 같이 상기 제 1 영역(A)과 제 2 영역(B, B')에 IPS 모드를 구현시키기 위한 것이다.
다음으로, 도 6b 및 도 7b에 도시된 바와 같이, 상기 기판(210) 위에 포토리소그래피공정(제 2 마스크공정)을 이용하여 도전성 금속물질로 게이트전극(221)과 게이트라인(216) 및 공통라인(208a~208c, 208L)을 형성한다.
상기 공통라인(208a~208c, 208L)은 상기 게이트라인(216) 방향으로 배열된 제 1 브랜치(branch) 라인(208L)과 제 2 브랜치 라인(208a, 208b) 및 상기 데이터라인(217) 방향으로 배열되어 상기 상, 하부의 제 2 브랜치 라인(208a, 208b) 사이를 연결시키는 연결 라인(208c)으로 구성된다.
상기 공통라인의 제 1 브랜치 라인(208L)은 상기 공통전극(208)의 중앙부인 제 1 영역에 배열되고 제 2 브랜치 라인(208a, 208b)은 게이트라인(216)에 인접한 제 2 영역에 배열될 수 있다. 이때, 상기 공통라인의 제 2 브랜치 라인(208a, 208b)은 공통전극(208)보다 게이트라인(216)쪽으로 더 돌출되어 있을 수 있으며, 상기 공통라인의 브랜치라인(208a, 208b, 208L)들은 패터닝되어 제거된 상기 공통전극(208)의 상, 하부(즉, 제 1 영역) 및 중앙부(즉, 제 2 영역)에 위치하게 된다.
이와 같이 상기 제 1 영역과 제 2 영역에 형성된 공통라인의 브랜치 라인(208a, 208b, 208L)들은 후공정에서 형성될 화소전극과 함께 화소영역에 횡전계를 발생시켜 상기 제 1 영역과 제 2 영역에 IPS 모드를 구현시키게 한다.
한편, 본 실시예에서는 2번의 마스크공정으로 공통전극과 게이트배선 및 공통라인을 형성하는 경우를 예를 들어 나타내고 있으나, 회절노광을 이용한 한번의 마스크공정을 통해서 상기와 같은 공통전극과 게이트배선 및 공통라인을 형성할 수도 있다.
다음으로, 도 6c 및 도 7c에 도시된 바와 같이, 상기 기판(210) 전면에 게이트절연층인 제 1 절연층(215A)을 형성한다.
그리고, 상기 제 1 절연층(215A)이 형성된 기판(110) 전면에 차례대로 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 증착한 후 포토리소그래피공정(제 3 마 스크공정)을 이용하여 상기 n+ 비정질 실리콘 박막 및 비정질 실리콘 박막을 패터닝함으로써 소자영역에 액티브층(224)을 형성한다. 이때, 상기 n+ 비정질 실리콘 박막 역시 패터닝되어 후술할 소오스/드레인전극과 상기 액티브층(224)의 소오스/드레인영역과의 오믹-콘택층(ohmic contact layer)(225)을 형성하게 된다.
이후, 상기 기판(210) 전면에 도전성 금속물질을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 도전성 금속물질을 패터닝함으로써 소자영역에 소오스전극(222) 및 드레인전극(223)을 형성한다. 이후, 상기 소오스/드레인전극(222, 223)을 마스크로 사용하여 채널부의 오믹-콘택층(225)을 제거함으로써 액티브층(224)의 표면이 노출되게 한다.
이때, 본 실시예에서는 2번의 마스크공정을 통해 소자영역에 박막 트랜지스터를 형성하는 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 회절노광을 이용함으로써 한번의 마스크공정으로 상기와 같은 박막 트랜지스터를 형성할 수도 있다.
다음으로, 도 6d 및 도 7d에 도시된 바와 같이, 상기 기판(210) 전면에 보호층인 제 2 절연층(215B)을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 2 절연층(115B)의 일부를 제거함으로써 상기 드레인전극(223)의 일부를 노출시키는 콘택홀(240)을 형성한다.
다음으로, 도 6e 및 도 7e에 도시된 바와 같이, 포토리소그래피공정(제 6 마스크공정)을 이용하여 화소영역에 도전성 금속층으로 화소전극(218)을 형성한다.
상기 화소전극(218)은 다수의 브랜치 전극(218a, 218b)으로 구성되며, 공통 라인의 제 1 브랜치 라인(208L)이 배열된 상기 제 1 영역을 제외한 화소영역의 전체에 걸쳐 슬릿을 가진 형태로 형성되어 있다.
이때, 전술한 바와 같이 상기 화소전극(218)의 브랜치 전극(218a, 218b)은 IPS 모드가 구현되는 제 1 영역과 제 2 영역에서는 하부의 공통라인(208a, 208b, 208L)과 엇갈리게 배열되어 있으며, 상기 제 1 영역과 제 2 영역을 제외한 FFS 모드가 구현되는 제 3 영역에서는 하부의 공통전극(208)과 중첩되게 배열되어 있다.
즉, IPS 모드가 구현되는 제 1 영역과 제 2 영역에서는 화소전극(218)과 공통라인(208a, 208b, 208L)이 이격되는 구조를 형성하며, FFS 모드가 구현되는 제 3 영역에서는 화소전극(218)과 공통전극(208)이 중첩되는 구조를 형성하게 된다. 여기서 IPS 모드와 FFS 모드가 각각 구현되는 제 1 영역과 제 2 영역 및 제 3 영역은 본 발명을 설명하기 위한 하나의 예시에 불과하며 본 발명이 이에 한정되는 것은 아니다.
상기 화소전극(218)은 콘택홀(240)을 통해 하부의 드레인전극(223)과 전기적으로 접속되어 화소전압을 공급받으며, 상기 공통전극(208)은 데이터라인(217) 방향으로 배열된 공통라인의 연결 라인(208c)과 직접 전기적으로 접속되어 공통전압을 공급받게 된다.
이와 같이 본 실시예의 액정표시장치는 게이트라인(216)에 인접하는 제 2 영역에 상기 게이트라인(216)과 동일층에 형성되는 공통전극(208) 또는 공통라인의 제 2 브랜치 라인(208a, 208b)이 게이트라인(216)과 상당한 거리로 떨어져 형성되게 되므로, 상기 공통전극(208) 또는 공통라인의 제 2 브랜치 라인(208a, 208b)과 게이트라인(216)이 단락되는 문제를 해결할 수 있게 된다. 또한, 상기 게이트라인(216)에 인접하는 제 2 영역에서는 상기 게이트라인(216)에 인접하여 형성된 화소전극의 제 1 브랜치 전극(218a)과 상기 게이트라인(216)과 이격되어 형성된 공통라인의 제 2 브랜치 라인(208a) 사이에 IPS 모드를 구현하게 되므로, 게이트라인(216)과 공통라인의 제 2 브랜치 라인(208a) 사이의 전기장에 의한 빛샘현상이 방지되는 동시에 개구율을 향상시킬 수 있게 된다.
또한, 본 실시예의 액정표시장치는 IPS 모드와 FFS 모드를 혼용하여 형성함으로써 T-V 특성이 개선되게 되는데, 이하 도면을 참조하여 상세히 설명한다.
도 8a는 일반적인 IPS 모드 액정표시장치와 FFS 모드 액정표시장치의 T-V 특성을 나타내는 그래프이며, 도 8b는 본 발명의 실시예에 따른 액정표시장치의 T-V 특성을 나타내는 그래프이다.
도 8a에 도시된 바와 같이, IPS 모드 액정표시장치와 FFS 모드 액정표시장치에 있어서는 인가전압에 따른 최대 투과도를 나타내는 포화(saturation)전압 영역(SI, SF)이 좁다는 것을 알 수 있다. 이와 같이 포화전압 영역(SI, SF)의 폭이 좁기 때문에 최대 투과 영역의 전압 사용이 어려운 단점이 있다.
다음으로, 도 8b에 도시된 바와 같이, 본 발명의 실시예에 따른 액정표시장치는 IPS 모드와 FFS 모드를 혼용하여 구현함으로써 포화전압 영역(SF+I)이 증가하게 된다. 즉, 본 발명의 액정표시장치는 한 화소 내에서 IPS 모드와 FFS 모드의 개수를 적절히 조절함으로써 포화영역의 전압 폭을 넓힐 수 있으며, 이와 같이 포화 전압 영역(SF+I)이 넓기 때문에 최대 투과 영역의 전압 사용이 가능하게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치는 게이트라인과 공통전극 또는 공통라인 사이에 발생하는 단락을 방지함으로써 수율을 증가시키는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치는 게이트라인과 공통전극 또는 공통라인 사이의 기생 전기장의 발생을 차단함으로써 빛샘현상이 방지되는 동시에 개구율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 액정표시장치는 한 화소 내에서 IPS 모드와 FFS 모드의 개수를 적절히 조절하여 형성함으로써 T-V 곡선의 포화영역 전압을 보다 넓게 사용할 수 있게 되는 이점이 있다.

Claims (15)

  1. 기판에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인 및 데이터라인;
    상기 게이트라인과 데이터라인의 교차영역에 형성된 박막 트랜지스터;
    상기 화소영역에 투명한 도전물질로 형성된 박스 형태의 공통전극;
    상기 공통전극 위에 불투명한 도전물질로 형성되며, 각각 상기 화소영역의 중앙부(제 1 영역)와 상기 게이트라인과 인접하는 제 2 영역에 상기 게이트라인 방향으로 배열되는 제 1 브랜치 라인과 상, 하부의 제 2 브랜치 라인 및 상기 데이터라인 방향으로 배열되어 상기 상, 하부의 제 2 브랜치 라인 사이를 연결하는 연결라인을 포함하는 공통라인; 및
    상기 공통전극과 공통라인 상부에 절연층을 개재하여 형성되되, 상기 게이트라인 방향으로 배열되는 복수개의 슬릿을 가진 박스 형태로 형성되는 화소전극을 포함하며,
    상기 공통전극은 상기 제 1 영역과 제 2 영역의 공통전극 부분이 제거되어 있는 한편, 상기 복수개의 슬릿들 사이의 화소전극은 상기 제 1 영역을 제외한 화소영역 전체에 걸쳐 복수개의 브랜치 전극을 구성하며,
    상기 화소전극의 브랜치 전극은 상기 제 1 영역과 제 2 영역에서는 상기 공통라인의 제 1, 제 2 브랜치 라인과 엇갈리게 배열되어 IPS 모드가 구현되는 한편, 상기 제 1 영역과 제 2 영역을 제외한 제 3 영역에서는 상기 공통전극과 중첩되게 배열되는 동시에 브랜치전극간의 거리가 브랜치전극의 폭보다 조밀하게 형성되어 FFS 모드가 구현되는 것을 특징으로 하는 액정표시장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 상, 하부의 제 2 브랜치 라인은 상기 화소영역 내에서 각각 상, 하부에 위치하는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서, 상기 공통전극은 상기 공통라인의 연결 라인과 직접 전기적으로 접속되는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서, 상기 화소전극은 드레인전극과 전기적으로 접속하는 것을 특징으로 하는 액정표시장치.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서, 상기 공통전극과 화소전극은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
  10. 기판 위에 박스 형태의 공통전극을 형성하는 단계;
    상기 공통전극이 형성된 기판 위에 게이트전극과 게이트라인 및 공통라인을 형성하되, 각각 화소영역의 중앙부(제 1 영역)와 상기 게이트라인과 인접하는 제 2 영역에 상기 게이트라인 방향으로 배열되는 제 1 브랜치 라인과 상, 하부의 제 2 브랜치 라인 및 데이터라인 방향으로 배열되어 상기 상, 하부의 제 2 브랜치 라인 사이를 연결하는 연결라인을 포함하는 공통라인을 형성하는 단계;
    상기 게이트전극과 게이트라인 및 공통라인이 형성된 기판 위에 제 1 절연층을 형성하는 단계;
    상기 게이트전극 상부에 액티브층과 소오스전극 및 드레인전극을 포함하는 박막 트랜지스터를 형성하며, 상기 게이트라인과 교차하여 상기 화소영역을 정의하는 상기 데이터라인을 형성하는 단계;
    상기 박막 트랜지스터가 형성된 기판 위에 제 2 절연층을 형성하고, 상기 제 2 절연층을 선택적으로 제거하여 상기 드레인전극을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하며, 상기 게이트라인 방향으로 배열되는 복수개의 슬릿을 가진 박스 형태의 화소전극을 형성하는 단계를 포함하며,
    상기 공통전극은 상기 제 1 영역과 제 2 영역의 공통전극 부분이 제거되어 있는 한편, 상기 복수개의 슬릿들 사이의 화소전극은 상기 제 1 영역을 제외한 화소영역 전체에 걸쳐 복수개의 브랜치 전극을 구성하며,
    상기 화소전극의 브랜치 전극은 상기 제 1 영역과 제 2 영역에서는 상기 공통라인의 제 1, 제 2 브랜치 라인과 엇갈리게 배열되어 IPS 모드가 구현되는 한편, 상기 제 1 영역과 제 2 영역을 제외한 제 3 영역에서는 상기 공통전극과 중첩되게 배열되는 동시에 브랜치전극간의 거리가 브랜치전극의 폭보다 조밀하게 형성되어 FFS 모드가 구현되는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 10 항에 있어서, 상기 공통전극은 상기 제 1 브랜치 라인이 위치하는 상기 제 1 영역의 공통전극 부분이 제거되어 상기 게이트라인과 소정거리 이격되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 11 항에 있어서, 상기 공통전극은 상기 상, 하부의 제 2 브랜치 라인이 위치하는 상기 제 2 영역의 공통전극 부분이 제거되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 10 항에 있어서, 상기 상, 하부의 제 2 브랜치 라인은 상기 화소영역 내에서 각각 상, 하부에 위치하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 삭제
  15. 삭제
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