KR101185451B1 - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨에서 관통 실리콘 비아를 형성하는 동시에 관통 실리콘 비아에 입출력단자가 되는 전도성 금속범프를 일체로 연결시킨 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a structure in which a through silicon via is formed at a wafer level and a conductive metal bump that is an input / output terminal is integrally connected to the through silicon via. It is about a method.

이를 위해, 본 발명은 웨이퍼 상태의 각 반도체 칩 상하면에 부착되는 절연막과; 상기 절연막에 형성되는 다수개의 제1비아홀과; 상기 제1비아홀과 상하로 일치되도록 상기 각 반도체 칩에 관통 형성된 다수개의 제2비아홀과; 상기 제1 및 제2비아홀내에 충진시킨 전도성 금속물질이 응고되어 이루어진 전도성 스터드 범프; 를 포함하여 구성된 것을 특징으로 하는 반도체 장치 및 그 제조 방법을 제공한다.To this end, the present invention is an insulating film attached to the upper and lower surfaces of each semiconductor chip in the wafer state; A plurality of first via holes formed in the insulating film; A plurality of second via holes penetrated through the semiconductor chips so as to coincide with the first via holes vertically; A conductive stud bump formed by solidifying a conductive metal material filled in the first and second via holes; It provides a semiconductor device and a manufacturing method characterized in that it comprises a.

반도체 장치, 웨이퍼, 전도성 스터드 범프, 반도체 칩, 스트립, 제조 방법, 관통 실리콘 비아, 비아홀 Semiconductor devices, wafers, conductive stud bumps, semiconductor chips, strips, manufacturing method, through silicon vias, via holes

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨에서 관통 실리콘 비아를 형성하는 동시에 관통 실리콘 비아에 입출력단자가 되는 전도성 금속범프를 일체로 연결시킨 새로운 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. More particularly, a semiconductor device having a novel structure in which a through silicon via is formed at a wafer level and a conductive metal bump that is an input / output terminal connected to the through silicon via are integrally connected. It relates to a manufacturing method.

반도체 패키지는 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목적를 두고 개발되어 왔으며, 이 목적을 실현할 수 있는 패키지중 하나가 적층 칩 패키지(Stack Chip Package)이다.Semiconductor packages have been developed for the purpose of reducing the size of electronic devices, increasing the mounting density and improving their performance, and one of the packages capable of realizing this purpose is a stack chip package.

적층 칩 패키지는 기판의 칩부착영역에 복수개의 칩이 적층 부착된 상태에서, 각 칩의 본딩패드와 기판간을 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.Since the stacked chip package is manufactured in a structure in which a plurality of chips are stacked and attached to a chip attaching region of the substrate, the bonding pads of the chips and the substrate are electrically connected to each other with wires, so that space for wire bonding is required. In addition, since the circuit pattern area of the substrate to which the wire is connected is required, the size of the semiconductor package is increased.

이러한 점을 감안하여 개발된 스택 패키지의 한 예로 관통 실리콘 비아(TSV: Through silicon via)를 이용한 패키지가 제안되었다.In view of this, a package using a through silicon via (TSV) has been proposed as an example of a stack package developed.

즉, 상기 관통 실리콘 비아를 이용한 패키지는 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조로서, 그 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.In other words, the package using the through-silicon vias is a structure in which through-vias are formed in each chip in the wafer stage, and then the physical and electrical connection between the chips is made vertically by the through-silicon vias. Looking briefly as follows.

첨부한 도 5는 종래의 관통 실리콘 비아 형성 방법 및 칩 적층 방법을 설명하는 단면도이다.5 is a cross-sectional view illustrating a conventional through silicon via forming method and a chip stacking method.

먼저, 웨이퍼 레벨에서 각 칩(100)의 본딩패드(103) 인접부분에 수직홀(102)을 형성하고, 이 수직홀(102)의 표면에 절연막(미도시됨)을 형성한다.First, a vertical hole 102 is formed in a portion adjacent to the bonding pad 103 of each chip 100 at the wafer level, and an insulating film (not shown) is formed on the surface of the vertical hole 102.

상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(102) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(104)을 매립해서 관통 실리콘 비아(106)를 형성한다.In the state in which the seed metal film is formed on the insulating layer, a through silicon via 106 is formed by filling an electrolytic material, that is, a conductive metal 104, through the electroplating process in the vertical hole 102.

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(106)에 매립된 전도성 금속(104)을 노출시킨다.Next, the backside of the wafer is back ground to expose the conductive metal 104 embedded in the through silicon vias 106.

이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속를 통해 신호 교환 가능하게 수직으로 쌓아올려 적층시킨다.Subsequently, the wafer is sawed and separated into individual chips, and then at least two or more chips are stacked and stacked vertically on the substrate in a signal exchangeable manner via conductive metal of through silicon vias.

보다 상세하게는, 서로 적층된 상부칩(100a)과 하부칩(100b)간의 전기적 연결 구조를 보면, 상부칩(100a)의 관통 실리콘 비아(106)를 통해 저부로 노출된 전 도성 금속(104)과, 하부칩(100b)의 관통 실리콘 비아(106)를 통해 상부로 노출된 전도성 금속(104)간이 별도의 전도성 범프(108)에 의하여 서로 전기적으로 연결된다.More specifically, in the electrical connection structure between the upper chip 100a and the lower chip 100b stacked on each other, the conductive metal 104 exposed to the bottom through the through-silicon vias 106 of the upper chip 100a. And the conductive metal 104 exposed upward through the through-silicon vias 106 of the lower chip 100b are electrically connected to each other by a separate conductive bump 108.

그러나, 상부칩과 하부칩간의 적층시, 상부 및 하부칩의 전도성 금속간을 별도로 구비된 전도성 범프를 이용하여 연결하는 공정이 더 진행됨에 따라, 칩 적층 공정에서의 공정수가 많이 들고, 그에 따른 비용이 소모되는 단점이 있었다.However, when stacking the upper chip and the lower chip, as the process of connecting the conductive metal of the upper and lower chips by using the conductive bumps provided separately, the number of processes in the chip stacking process increases, resulting in cost There was a downside to this being exhausted.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 웨이퍼 상태의 각 반도체 칩 상하면에 절연재질의 스트립을 부착하고, 스트립 및 반도체 칩에 비아홀을 형성한 후, 각 비아홀에 전도성 금속을 충진함으로써, 반도체 칩의 비아홀내에는 관통 실리콘 비아가 구성되는 동시에 스트립의 바아홀내에는 전도성의 스터드 범프가 일체로 형성되도록 함으로써, 기존에 전도성 범프를 별도의 공정으로 연결하는 공정없이도 반도체 칩을 용이하게 적층할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made in view of the above, by attaching an insulating strip to the upper and lower surfaces of each semiconductor chip in a wafer state, forming a via hole in the strip and the semiconductor chip, and then filling each via hole with a conductive metal, Through-vias are formed in the via hole of the semiconductor chip, and conductive stud bumps are integrally formed in the bar hole of the strip, so that the semiconductor chip can be easily stacked without the process of connecting the conductive bumps in a separate process. It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는 웨이퍼 상태의 각 반도체 칩 상하면에 부착되는 절연막과; 상기 절연막에 형성되는 다수개의 제1비아홀 과; 상기 제1비아홀과 상하로 일치되도록 상기 각 반도체 칩에 관통 형성된 다수개의 제2비아홀과; 상기 제1 및 제2비아홀내에 충진시킨 전도성 금속물질이 응고되어 이루어진 전도성 스터드 범프; 를 포함하여 구성된 것을 특징으로 하는 반도체 장치를 제공한다.One embodiment of the present invention for achieving the above object is an insulating film attached to the upper and lower surfaces of each semiconductor chip in the wafer state; A plurality of first via holes formed in the insulating film; A plurality of second via holes penetrated through the semiconductor chips so as to coincide with the first via holes vertically; A conductive stud bump formed by solidifying a conductive metal material filled in the first and second via holes; It provides a semiconductor device comprising a.

바람직하게는, 상기 절연막에 형성된 제1비아홀은 상기 각 반도체 칩에 형성된 제2비아홀보다 더 큰 단면적을 갖도록 하여, 상기 제1비아홀내의 전도성 스터드 범프가 상기 제2비아홀내의 전도성 스터드 범프에 비하여 더 큰 단면적으로 형성되도록 한 것을 특징으로 한다.Preferably, the first via hole formed in the insulating film has a larger cross-sectional area than the second via hole formed in each of the semiconductor chips, so that the conductive stud bump in the first via hole is larger than the conductive stud bump in the second via hole. Characterized in that it is formed in a cross-sectional area.

더욱 바람직하게는, 상기 전도성 스터드 범프의 상하 양끝단이 상기 절연막에 형성된 제1비아홀을 통하여 돌출되도록 한 것을 특징으로 한다.More preferably, the upper and lower ends of the conductive stud bump are protruded through the first via hole formed in the insulating film.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 웨이퍼 상태의 각 반도체 칩 상하면에 절연막을 부착하는 단계와; 상기 절연막에 다수개의 제1비아홀을 관통 형성하는 동시에 상기 각 반도체 칩에 상기 제1비아홀과 상하로 일치되는 다수개의 제2비아홀을 관통 형성하는 단계와; 상기 제1 및 제2비아홀내에 전도성 금속물질을 충진시킨 후, 소정의 응고방식으로 응고시킨 기둥 형태의 전도성 스터드 범프를 만들어주는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.Another embodiment of the present invention for achieving the above object comprises attaching an insulating film on the upper and lower surfaces of each semiconductor chip in the wafer state; Forming a plurality of first via holes through the insulating layer and through the plurality of second via holes vertically coincident with the first via holes in each of the semiconductor chips; Filling the conductive metal material in the first and second via holes, and then forming a conductive stud bump in the form of a column solidified by a predetermined solidification method; It provides a method for manufacturing a semiconductor device comprising a.

바람직한 다른 구현예로서, 상기 전도성 스터드 범프를 만들어주는 단계후, 상기 절연막을 일부 또는 전부 제거하는 단계를 더 진행하여, 상기 전도성 스터드 범프의 상하 양끝단이 스트립의 두께만큼 더 돌출되도록 한 것을 특징으로 한다.In another preferred embodiment, after the step of making the conductive stud bump, the step of removing some or all of the insulating film further proceeds, so that the upper and lower ends of the conductive stud bump further protrudes by the thickness of the strip do.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.Through the above problem solving means, the present invention can provide the following effects.

본 발명에 따르면, 웨이퍼 상태의 각 칩에 관통 실리콘 비아를 형성하는 동시에 전도성 스터드 범프를 미리 형성해줌으로써, 칩 적층형 패키지를 위한 반도체 칩간의 전기적 연결을 별도의 범프 등을 이용하지 않고도 손쉽게 연결할 수 있다.According to the present invention, through-via vias are formed on each chip in a wafer state, and conductive stud bumps are formed in advance, so that electrical connection between semiconductor chips for a chip stacked package can be easily connected without using a separate bump or the like.

특히, 각 반도체 칩이 전도성 스터드 범프가 미리 구비됨에 따라, 기존에 별도의 범프를 이용하여 반도체 칩을 적층 연결하는 공정이 배제되어, 공정수를 절감하는 동시에 비용을 절감할 수 있다.In particular, since each semiconductor chip is provided with conductive stud bumps in advance, a process of stacking semiconductor chips by using a separate bump in the past is eliminated, thereby reducing the number of processes and cost.

또한, 웨이퍼 상하면에 패시베이션 막 또는 고분자 절연막을 형성하거나, 웨이퍼 상하면중 어느 한면에 패시베이션 막 또는 고분자 절연막을 형성하여 워피지 현상을 방지할 수 있다.Further, the passivation film or the polymer insulating film may be formed on the upper and lower surfaces of the wafer, or the passivation film or the polymer insulating film may be formed on either or both surfaces of the wafer.

또한, 관통 실리콘 비아(TSV)를 구현하기 위해서 웨이퍼를 백그라인딩함에 따라 100um 이하로 두께가 얇아지는데, 이러한 경우 웨이퍼 핸들링에 어려움이 있어 별도의 지지수단인 웨이퍼 지지 시스템(WSS: Wafer Support System)을 사용하였지만, 본 발명에 따르면 웨이퍼의 상하면에 패시베이션 막 또는 고분자 절연막을 형성하여 그 두께가 증가됨에 따라 용이한 핸들링성을 제공할 수 있다.In addition, in order to realize through-silicon via (TSV), the thickness of the wafer is reduced to 100 μm or less as the wafer is backgrinded. In this case, there is a difficulty in handling the wafer, and thus, a wafer support system (WSS) is used. Although used, according to the present invention, a passivation film or a polymer insulating film may be formed on the upper and lower surfaces of the wafer, thereby providing easy handling as the thickness thereof is increased.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 웨이퍼 레벨에서 각 반도체 칩에 입출력단자가 되는 필러(pillar:기둥) 형상의 전도성 스터드 범프를 미리 형성시킨 점에 주안점이 있으며, 이를 위한 본 발명의 반도체 장치 및 그 제조 방법은 첨부한 도 1 및 도 2에 도시된 바와 같다.The present invention focuses on the formation of a pillar-shaped conductive stud bump that becomes an input / output terminal at each semiconductor chip at a wafer level. 1 and as shown in FIG. 2.

첨부한 도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 개략적 사시도이고, 도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도이다.1 is a schematic perspective view illustrating a semiconductor device and a manufacturing method thereof according to the present invention, and FIG. 2 is a cross-sectional view illustrating the semiconductor device and the manufacturing method thereof according to the present invention.

먼저, 웨이퍼(10) 상태의 각 반도체 칩(12) 상하면에 고분자 절연재 또는 패시베이션 구성을 위한 재질 등을 이용한 절연막(14)을 부착시킨다.First, an insulating film 14 using a polymer insulating material or a material for passivation is attached to the upper and lower surfaces of each semiconductor chip 12 in the wafer 10 state.

다음으로, 상기 절연막(14)에 수직홀 형태인 다수개의 제1비아홀(16)을 관통 형성하는 동시에 상기 제1비아홀(16)과 상하로 일치되도록 상기 각 반도체 칩(12)에도 수직홀 형태인 다수개의 제2비아홀(18)을 관통 형성시킨다.Next, each of the semiconductor chips 12 has a vertical hole shape so as to penetrate a plurality of first via holes 16 having a vertical hole shape in the insulating layer 14 and to vertically coincide with the first via holes 16. A plurality of second via holes 18 are formed therethrough.

이어서, 상기 절연막(14)의 제1비아홀(16) 및 상기 각 반도체 칩(12)의 제2비아홀(18)내에 전도성 금속물질(예를 들어, 텅스턴 또는 알루미늄 등과 같은 도전성 물질)을 채워준다.Subsequently, a conductive metal material (eg, a conductive material such as tungsten or aluminum) is filled in the first via hole 16 of the insulating layer 14 and the second via hole 18 of each semiconductor chip 12. .

이렇게 상기 제1 및 제2비아홀(16,18)에 채워진 전도성 금속물질을 통상의 방법으로 응고시키게 되면, 제1 및 제2비아홀(16,18)내에 마치 기둥이 삽입된 것과 같은 전도성 스터드 범프(20)가 형성되는 상태가 된다.When the conductive metal material filled in the first and second via holes 16 and 18 is solidified in a conventional manner, the conductive stud bumps as if the pillars are inserted into the first and second via holes 16 and 18 may be formed. 20) is formed.

따라서, 상기 전도성 스터드 범프(20)의 상하 양끝단이 상기 각 반도체 칩(12)의 상하면에 부착된 스트립(14)의 제1비아홀(16)을 통해 외부로 노출되는 상태가 되며, 첨부한 도 3a에 도시된 바와 같이 상기 제1비아홀(16)을 통해 노출된 전도성 스터드 범프(20)의 상하표면을 서로 전기적으로 연결함으로써, 각 반도체 칩의 적층을 용이하게 구현할 수 있다.Accordingly, both top and bottom ends of the conductive stud bumps 20 are exposed to the outside through the first via holes 16 of the strips 14 attached to the top and bottom surfaces of the semiconductor chips 12. As shown in 3a, the upper and lower surfaces of the conductive stud bumps 20 exposed through the first via holes 16 are electrically connected to each other, thereby easily stacking the semiconductor chips.

미도시되었지만, 상기 반도체 칩(12)의 본딩패드와 상기 반도체 칩(12)의 제2비아홀(18)내의 전도성 스터드 범프(20)는 전도성 패턴에 의하여 전기적으로 연결된다.Although not shown, the bonding pads of the semiconductor chip 12 and the conductive stud bumps 20 in the second via hole 18 of the semiconductor chip 12 are electrically connected by a conductive pattern.

이때, 상기 절연막(14)에 형성된 제1비아홀(16)은 상기 각 반도체 칩(12)에 형성된 제2비아홀(18)보다 더 큰 단면적을 갖도록 함으로써, 상기 제1비아홀(16)내의 전도성 스터드 범프(20)가 상기 제2비아홀(18)내의 전도성 스터드 범프(20)에 비하여 보다 큰 단면적으로 형성될 수 있으며, 이에 따라 상기 제1비아홀(16)을 통해 노출되는 전도성 스터드 범프(20)의 노출면적을 증대시킬 수 있고, 결국 반도체 칩의 적층시 첨부한 도 4a에 도시된 바와 같이 증대된 노출면적을 갖는 전도성 스터드 범프(20)끼리의 전기적 접촉이 좀 더 양호하게 이루어질 수 있다.In this case, the first via hole 16 formed in the insulating layer 14 has a larger cross-sectional area than the second via hole 18 formed in each of the semiconductor chips 12, and thus, the conductive stud bumps in the first via hole 16 are formed. 20 may be formed to have a larger cross-sectional area than the conductive stud bumps 20 in the second via holes 18, thereby exposing the conductive stud bumps 20 exposed through the first via holes 16. The area can be increased, and as a result, the electrical contact between the conductive stud bumps 20 having an increased exposed area can be better achieved when the semiconductor chip is stacked.

한편, 상기 전도성 스터드 범프(20)를 만들어주는 단계후, 상기 절연막(14)의 일부 두께 또는 전부를 제거하는 단계를 더 진행하여, 상기 절연막(14)에 형성된 제1비아홀(16)을 통해 상기 전도성 스터드 범프(20)의 상하 양끝단 일부길이가 제거된 절연막(14)의 두께만큼 더 돌출되도록 한다.On the other hand, after the step of making the conductive stud bump 20, the step of removing a part of the thickness or all of the insulating film 14 further proceeds, through the first via hole 16 formed in the insulating film 14 Partial lengths of the upper and lower ends of the conductive stud bumps 20 are further protruded by the thickness of the insulating layer 14 removed.

이렇게 상기 전도성 스터드 범프(20)의 상하 양끝단부를 일부 돌출시킴으로 써, 반도체 칩(12)의 적층시 기존과 같이 별도의 전도성 플립칩 내지 범프를 이용하지 않고도, 첨부한 도 3b 내지 도 4c에 도시된 바와 같이 상기 전도성 스터드 범프(20)의 돌출된 부분끼리 전기적으로 연결하기만 하면 되므로, 칩 적층 공정수를 단축시킬 수 있다.Thus, by partially protruding the upper and lower ends of the conductive stud bump 20, the stacked semiconductor chip 12, as shown in the accompanying Figures 3b to 4c without using a separate conductive flip chip or bump as in the past As described above, since the protruding portions of the conductive stud bumps 20 need only be electrically connected to each other, the number of chip stacking processes can be shortened.

또한, 상기 반도체 칩(12)을 기판(미도시됨)에 실장하는 경우, 기존에 별도의 범프를 이용하는 방법을 채택하지 않고도 상기 전도성 스터드 범프(20)의 돌출된 부분을 기판의 전도성패턴에 용이하게 융착시킴으로써, 기판에 대한 반도체 칩의 부착 공정을 간단하게 실시할 수 있다.In addition, when the semiconductor chip 12 is mounted on a substrate (not shown), the protruding portion of the conductive stud bump 20 may be easily applied to the conductive pattern of the substrate without adopting a conventional method using a separate bump. By fusion bonding, the step of attaching the semiconductor chip to the substrate can be easily performed.

한편, 상기 전도성 스터드 범프(20)의 상하 양끝단이 서로 평행하지 않는 경우, 파인 그라인딩(fine grinding) 공정을 통하여 각 전도성 스터드 범프(20)의 상하 양끝단을 일정한 높이로 평행하게 만들어줄 수 있다.On the other hand, when the upper and lower ends of the conductive stud bumps 20 are not parallel to each other, the upper and lower ends of each conductive stud bump 20 may be made parallel to a certain height through a fine grinding process. .

또한, 웨이퍼의 상하면에 패시베이션 막 또는 고분자 절연막을 형성하여 그 두께가 증가됨에 따라 핸들링시 워피지(warpage: 휨 현상) 현상을 방지할 수 있다.In addition, as the passivation film or the polymer insulating film is formed on the upper and lower surfaces of the wafer and the thickness thereof is increased, a warpage phenomenon may be prevented during handling.

특히, 종래에 관통 실리콘 비아(TSV)를 구현하기 위해서 웨이퍼를 백그라인딩함에 따라 웨이퍼가 100~25um 정도로 두께가 얇아지는데, 이러한 경우 웨이퍼 핸들링에 어려움이 있어 별도의 지지수단인 웨이퍼 지지 시스템(WSS: Wafer Support System)을 사용하였지만, 본 발명에 따르면 웨이퍼의 상하면에 패시베이션 막 또는 고분자 절연막을 형성하여 그 두께가 증가됨에 따라 별도의 웨이퍼 지지 시스템없이도 용이한 핸들링성을 제공할 수 있다.In particular, as the wafer is ground back to implement through-silicon vias (TSV), the thickness of the wafer is reduced to about 100 to 25 um. In this case, there is a difficulty in handling the wafer, and thus, a wafer support system (WSS) is used as a separate support means. According to the present invention, as the passivation film or the polymer insulating film is formed on the upper and lower surfaces of the wafer, the thickness thereof is increased, thereby providing easy handling without a separate wafer support system.

도 1은 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 개략적 사시도,1 is a schematic perspective view illustrating a semiconductor device and a manufacturing method thereof according to the present invention;

도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도,2 is a cross-sectional view illustrating a semiconductor device and a manufacturing method thereof according to the present invention;

도 3a 내지 도 3c, 그리고 도 4a 내지 도 4c는 본 발명에 따른 반도체 장치의 전도성 스터드 범프에 의하여 반도체 칩이 적층되는 것을 보여주는 단면도,3A to 3C and 4A to 4C are cross-sectional views illustrating that semiconductor chips are stacked by conductive stud bumps of a semiconductor device according to the present invention;

도 5는 종래의 관통 실리콘 비아를 이용한 칩 적층 방법을 설명하는 단면도.5 is a cross-sectional view illustrating a chip stacking method using a conventional through silicon via.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 웨이퍼 12 : 반도체 칩10 wafer 12 semiconductor chip

14 : 절연막 16 : 제1비아홀14 insulating film 16 first via hole

18 : 제2비아홀 20 : 전도성 스터드 범프18: second via hole 20: conductive stud bump

Claims (5)

웨이퍼 상태의 각 반도체 칩 상하면에 부착되는 절연막;An insulating film attached to upper and lower surfaces of each semiconductor chip in a wafer state; 상기 절연막에 형성되는 다수개의 제1비아홀;A plurality of first via holes formed in the insulating layer; 상기 제1비아홀과 상하로 일치되도록 상기 각 반도체 칩에 관통 형성된 다수개의 제2비아홀;A plurality of second via holes penetrating through the semiconductor chips so as to coincide with the first via holes; 상기 제1 및 제2비아홀 내에 충진시킨 전도성 금속물질이 응고되어 이루어진 전도성 스터드 범프;A conductive stud bump formed by solidifying a conductive metal material filled in the first and second via holes; 를 포함하여 구성되고,And, 상기 제1 및 제2비아홀은 상호 부착된 상기 절연막 및 상기 반도체 칩에 대하여 상하로 연통되도록 이루어지며, 상기 전도성 스터드 범프는 상기 제1 및 제2비아홀 내에 일체로 형성되는 한편, 상하끝단이 상기 절연막에 형성된 제1비아홀을 통하여 돌출되도록 형성된 것을 특징으로 하는 반도체 장치.The first and second via holes communicate with each other up and down with respect to the insulating film and the semiconductor chip, and the conductive stud bumps are integrally formed in the first and second via holes, and the upper and lower ends of the first and second via holes are formed in the insulating film. And protrude through the first via hole formed in the semiconductor device. 청구항 1에 있어서, The method according to claim 1, 상기 절연막에 형성된 제1비아홀은 상기 각 반도체 칩에 형성된 제2비아홀보다 더 큰 단면적을 갖도록 하여, 상기 제1비아홀내의 전도성 스터드 범프가 상기 제2비아홀내의 전도성 스터드 범프에 비하여 더 큰 단면적으로 형성되도록 한 것을 특징으로 하는 반도체 장치.The first via hole formed in the insulating layer has a larger cross-sectional area than the second via hole formed in each of the semiconductor chips, so that the conductive stud bump in the first via hole is formed to have a larger cross-sectional area than the conductive stud bump in the second via hole. The semiconductor device characterized by the above-mentioned. 삭제delete 웨이퍼 상태의 각 반도체 칩 상하면에 절연막을 부착하는 단계;Attaching an insulating film to upper and lower surfaces of each semiconductor chip in a wafer state; 상기 절연막에 다수개의 제1비아홀을 관통 형성하는 동시에 상기 각 반도체 칩에 상기 제1비아홀과 상하로 일치되는 다수개의 제2비아홀을 관통 형성하여 상하로 연통된 제1 및 제2비아홀을 형성하는 단계;Forming a plurality of first via holes through the insulating layer and through the plurality of second via holes corresponding to the first via holes vertically in the semiconductor chip to form first and second via holes communicating vertically with each other; ; 상기 제1 및 제2비아홀 내에 전도성 금속물질을 충진시킨 후, 소정의 응고방식으로 응고시켜 상기 제1 및 제2비아홀 내에 일체로 형성된 기둥 형태의 전도성 스터드 범프를 만들어주는 단계; Filling the conductive metal material in the first and second via holes, and solidifying by a predetermined solidification method to form a pillar-shaped conductive stud bump integrally formed in the first and second via holes; 를 포함하며, / RTI &gt; 상기 전도성 스터드 범프를 만들어주는 단계 후, 상기 절연막을 일부 또는 전부 제거하는 단계를 더 진행하여, 상기 전도성 스터드 범프의 상하 양끝단이 스트립의 두께만큼 더 돌출되도록 한 것을 특징으로 반도체 장치 제조 방법.And after the forming of the conductive stud bumps, further removing some or all of the insulating layer so that upper and lower ends of the conductive stud bumps protrude further by the thickness of the strip. 삭제delete
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