KR101184498B1 - Nano wire transistor and manufacruing method thereof - Google Patents
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Abstract
본 발명은 나노 와이어 수용홈을 형성하여 나노 와이어의 형성시 나노 와이어의 성장 제어를 용이하게 함으로써, 일정한 공간에 일정한 크기의 나노 와이어가 형성되게 할 수 있는 나노 와이어 트랜지스터 및 그의 제조 방법에 관한 것이다.
일례로, 서브스트레이트; 상기 서브스트레이트의 상부에 형성되는 버퍼층; 상기 버퍼층의 상부에 형성되는 게이트 전극; 상기 버퍼층의 상부에 상기 게이트 전극을 덮도록 형성되는 게이트 절연막; 상기 게이트 절연막의 상부에 형성되는 씨드층; 상기 씨드층을 덮도록 상기 게이트 절연막의 상부에 형성되는 전극층; 및 상기 게이트 절연막의 상부 중 상기 게이트 전극과 대응하는 영역에 상기 씨드층과 접촉하도록 형성되는 나노 와이어를 포함하는 나노 와이어 트랜지스터가 개시된다.The present invention relates to a nanowire transistor capable of forming nanowire receiving grooves and facilitating growth control of nanowires when forming nanowires, thereby allowing nanowires of a certain size to be formed in a predetermined space and a method of manufacturing the same.
In one example, a substrate; A buffer layer formed on the substrate; A gate electrode formed on the buffer layer; A gate insulating layer formed on the buffer layer to cover the gate electrode; A seed layer formed on the gate insulating layer; An electrode layer formed on the gate insulating layer to cover the seed layer; And a nanowire formed in contact with the seed layer in a region of the gate insulating layer corresponding to the gate electrode.
Description
본 발명은 나노 와이어 트랜지스터 및 그의 제조 방법에 관한 것이다.
The present invention relates to a nanowire transistor and a method of manufacturing the same.
나노기술은 나노미터 크기의 범주에서 조작 및 분석하고 이를 제어함으로써 새롭거나 개선된 물리적?화학적?생물학적 특성을 나타내는 소재나 소자 또는 시스템을 만들어 내는 과학기술로 정의된다.Nanotechnology is defined as the technology that creates materials, devices, or systems that exhibit new or improved physical, chemical, and biological properties by manipulating, analyzing, and controlling nanometer-scale categories.
이러한 나노기술이 발전되면서 다양한 나노 구조물이 소개되고 있는데, 그 중에서 나노 튜브, 나노 와이어 등이 대표적이다.As the nanotechnology is developed, various nanostructures are introduced, and among them, nanotubes and nanowires are representative.
나노 튜브로는 탄소 나노 튜브가 널리 알려져 있다. 나노 와이어는 레이저, 트랜지스터, 메모리, 화학감지용 센서 등 다양한 분야에 사용될 수 있다.Carbon nanotubes are widely known as nanotubes. Nanowires can be used in various fields such as lasers, transistors, memories, and chemical sensors.
현재의 나노 와이어 제조 기술은 소재의 길이를 자유자재로 조절할 수 있는 수준까지 발전했다. 예를 들면, 그 넓이를 사람 머리카락의 1000분의 1에서 100분의 1까지 조절할 수 있고, 두께도 5나노미터에서 수백 나노미터까지 조절할 수 있다.
Current nanowire manufacturing technology has advanced to the extent that material length can be adjusted freely. For example, the width can be adjusted from one thousandth to one hundredth of human hair, and the thickness can be adjusted from 5 nanometers to hundreds of nanometers.
본 발명의 목적은 나노 와이어 수용홈을 형성하여 나노 와이어의 형성시 나노 와이어의 성장 제어를 용이하게 함으로써, 일정한 공간에 일정한 크기의 나노 와이어가 형성되게 할 수 있는 나노 와이어 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
Disclosure of Invention An object of the present invention is to provide a nanowire transistor and a method of manufacturing the same, by forming a nanowire receiving groove to facilitate the growth control of the nanowires when the nanowires are formed, so that nanowires of a predetermined size are formed in a predetermined space. There is.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 나노 와이어 트랜지스터는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되는 버퍼층; 상기 버퍼층의 상부에 형성되는 게이트 전극; 상기 버퍼층의 상부에 상기 게이트 전극을 덮도록 형성되는 게이트 절연막; 상기 게이트 절연막의 상부에 형성되는 씨드층; 상기 씨드층을 덮도록 상기 게이트 절연막의 상부에 형성되는 전극층; 및 상기 게이트 절연막의 상부 중 상기 게이트 전극과 대응하는 영역에 상기 씨드층과 접촉하도록 형성되는 나노 와이어를 포함하는 것을 특징으로 한다. In order to achieve the above object, the nano-wire transistor according to an embodiment of the present invention is a substrate; A buffer layer formed on the substrate; A gate electrode formed on the buffer layer; A gate insulating layer formed on the buffer layer to cover the gate electrode; A seed layer formed on the gate insulating layer; An electrode layer formed on the gate insulating layer to cover the seed layer; And nanowires formed in contact with the seed layer in a region of the gate insulating layer corresponding to the gate electrode.
상기 게이트 절연막은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함할 수 있다. 상기 나노 와이어에서 상기 씨드층과 접촉하는 면은 상기 게이트 절연막의 상면과 동일 평면을 이룰 수 있다.The gate insulating film may include a nanowire receiving groove accommodating the nanowire. A surface of the nanowire contacting the seed layer may be coplanar with an upper surface of the gate insulating layer.
본 발명의 실시예에 따른 나노 와이어 트랜지스터는 상기 게이트 절연막과 상기 전극층 사이에 형성되는 희생층을 더 포함할 수 있다. 상기 희생층은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함할 수 있다. 상기 나노 와이어에서 상기 씨드층과 접촉하는 면은 상기 희생층의 상면과 동일 평면을 이룰 수 있다. The nanowire transistor according to an embodiment of the present invention may further include a sacrificial layer formed between the gate insulating layer and the electrode layer. The sacrificial layer may include a nanowire receiving groove accommodating the nanowires. A surface of the nanowire contacting the seed layer may be coplanar with an upper surface of the sacrificial layer.
상기 씨드층은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함할 수 있다. The seed layer may include a nanowire receiving groove for receiving the nanowires.
상기 씨드층은 상기 나노 와이어의 일측과 연결되는 제 1 씨드층; 및 상기 제 1 씨드층과 이격되며, 상기 나노 와이어의 타측과 연결되는 제 2 씨드층을 포함할 수 있다. The seed layer may include a first seed layer connected to one side of the nanowires; And a second seed layer spaced apart from the first seed layer and connected to the other side of the nanowire.
상기 전극층은 상기 제 1 씨드층을 덮는 제 1 전극; 및 제 1 전극과 이격되며 상기 제 2 씨드층을 덮는 제 2 전극을 포함할 수 있다. The electrode layer may include a first electrode covering the first seed layer; And a second electrode spaced apart from the first electrode and covering the second seed layer.
상기 전극층은 상기 나노 와이어를 노출하도록 형성될 수 있다. The electrode layer may be formed to expose the nanowires.
상기 씨드층은 Au, graphite, ZnO, AuZnO, Cu, Al, AuAl, Ni, SnO2, In2O3, ZnS 로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물로 형성될 수 있다. The seed layer may be formed of any one selected from the group consisting of Au, graphite, ZnO, AuZnO, Cu, Al, AuAl, Ni, SnO 2 , In 2 O 3 , ZnS or a mixture thereof.
상기 나노 와이어는The nano wire
CaS:Eu, ZnS:Sm, ZnS:Mn, Y2O2S:Eu, Y2O2S:Eu,Bi, Gd2O3:Eu, (Sr,Ca,Ba,Mg)P2O7:Eu,Mn, CaLa2S4:Ce, SrY2S4: Eu, (Ca,Sr)S:Eu, SrS:Eu, Y2O3:Eu, YVO4:Eu,Bi,CaS: Eu, ZnS: Sm, ZnS: Mn, Y 2 O 2 S: Eu, Y 2 O 2 S: Eu, Bi, Gd 2 O 3 : Eu, (Sr, Ca, Ba, Mg) P 2 O 7 : Eu, Mn, CaLa 2 S 4 : Ce, SrY 2 S 4 : Eu, (Ca, Sr) S: Eu, SrS: Eu, Y 2 O 3 : Eu, YVO 4 : Eu, Bi,
ZnS:Tb, ZnS:Ce,Cl, ZnS:Cu,Al, Gd2O2S:Tb, Gd2O3:Tb,Zn, Y2O3: Tb,Zn, SrGa2S4:Eu, Y2SiO5:Tb, Y2Si2O7:Tb, Y2O2S:Tb, ZnO:Ag, ZnO:Cu,Ga, CdS:Mn, BaMgAl10O17:Eu,Mn, (Sr,Ca,Ba)(Al,Ga)2S4:Eu, Ca8Mg(SiO4)4Cl2:Eu,Mn, YBO3:Ce,Tb, Ba2SiO4:Eu, (Ba,Sr)2SiO4:Eu, Ba2(Mg,Zn)Si2O7:Eu, (Ba,Sr)Al2O4:Eu, Sr2Si3O8,2SrCl2:Eu,ZnS: Tb, ZnS: Ce, Cl, ZnS: Cu, Al, Gd 2 O 2 S: Tb, Gd 2 O 3 : Tb, Zn, Y 2 O 3 : Tb, Zn, SrGa 2 S 4 : Eu, Y 2 SiO 5 : Tb, Y 2 Si 2 O 7 : Tb, Y 2 O 2 S: Tb, ZnO: Ag, ZnO: Cu, Ga, CdS: Mn, BaMgAl 10 O 17 : Eu, Mn, (Sr, Ca , Ba) (Al, Ga) 2 S 4 : Eu, Ca 8 Mg (SiO 4 ) 4 Cl 2 : Eu, Mn, YBO 3 : Ce, Tb, Ba 2 SiO 4 : Eu, (Ba, Sr) 2 SiO 4 : Eu, Ba 2 (Mg, Zn) Si 2 O 7 : Eu, (Ba, Sr) Al 2 O 4 : Eu, Sr 2 Si 3 O 8 , 2SrCl 2 : Eu,
SrS:Ce, ZnS:Tm, ZnS:Ag,Cl, ZnS:Te, Zn2SiO4:Mn, YSiO5:Ce, (Sr,Mg,Ca)10(PO4)6Cl2:Eu, BaMgAl10O17:Eu, BaMg2Al16O27:Eu,SrS: Ce, ZnS: Tm, ZnS: Ag, Cl, ZnS: Te, Zn 2 SiO 4 : Mn, YSiO 5 : Ce, (Sr, Mg, Ca) 10 (PO 4 ) 6Cl 2 : Eu, BaMgAl 10 O 17 : Eu, BaMg 2 Al 16 O 27 : Eu,
YAG(Yittrium, Alumium, Garnet) 또는 CaAl2O3와 SrAl2O3를 합성한 CaxSrx -1Al2O3:Eu+2를 이용한 혼합물 또는 화합물, 또는YAG (Yittrium, Alumium, Garnet) or a mixture or compound using Ca x Sr x -1 Al 2 O 3 : Eu +2 synthesized with CaAl 2 O 3 and SrAl 2 O 3 , or
ZnO, In2O3, SnO2, SiGe, GaN, InP, InAs, Ge, GaP, GaAs, GaAs/P, InAs/P, ZnS, ZnSe, CdS, CdSe로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 또는 화합물로 형성될 수 있다. ZnO, In 2 O 3 , SnO 2 , SiGe, GaN, InP, InAs, Ge, GaP, GaAs, GaAs / P, InAs / P, ZnS, ZnSe, CdS, CdSe or any one selected from It can be formed as a mixture or compound.
상기 나노 와이어는 Ce, Tm, Ag, Cl, Te, Mn, Eu, Bi, Tb, Cu, Zn, Ga으로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 또는 화합물인 도펀트를 더 포함할 수 있다. The nanowires may further include a dopant which is any one selected from the group consisting of Ce, Tm, Ag, Cl, Te, Mn, Eu, Bi, Tb, Cu, Zn, Ga, or a mixture or compound thereof.
상기 희생층은 SiO2 또는 SiNx를 포함하는 절연 물질로 형성되거나, Al, ITO 및 Ti 중 적어도 어느 하나를 포함하는 금속 물질로 형성될 수 있다. The sacrificial layer is SiO 2 Or an insulating material including SiNx or a metal material including at least one of Al, ITO, and Ti.
또한 상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 나노 와이어 트랜지스터는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되는 버퍼층; 상기 버퍼층의 상부에 형성되는 씨드층; 상기 씨드층을 덮도록 상기 버퍼층의 상부에 형성되는 전극층; 상기 전극층의 상부에 형성되는 게이트 절연막; 상기 게이트 절연막의 상부에 형성되는 게이트 전극; 및 상기 게이트 절연막의 하부 중 상기 게이트 전극과 대응되는 영역에 상기 씨드층과 접촉하도록 형성되는 나노 와이어를 포함하는 것을 특징으로 한다. In addition, to achieve the above object, the nano-wire transistor according to an embodiment of the present invention is a substrate; A buffer layer formed on the substrate; A seed layer formed on the buffer layer; An electrode layer formed on the buffer layer to cover the seed layer; A gate insulating film formed on the electrode layer; A gate electrode formed on the gate insulating film; And nanowires formed in contact with the seed layer in a region of the lower portion of the gate insulating layer to correspond to the gate electrode.
상기 씨드층은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함할 수 있다. The seed layer may include a nanowire receiving groove for receiving the nanowires.
상기 씨드층은 상기 나노 와이어의 일측과 연결되는 제 1 씨드층; 및 상기 제 1 씨드층과 이격되며, 상기 나노 와이어의 타측과 연결되는 제 2 씨드층을 포함할 수 있다.The seed layer may include a first seed layer connected to one side of the nanowires; And a second seed layer spaced apart from the first seed layer and connected to the other side of the nanowire.
상기 전극층은 상기 제 1 씨드층을 덮는 제 1 전극; 및 제 1 전극과 이격되며 상기 제 2 씨드층을 덮는 제 2 전극을 포함할 수 있다.The electrode layer may include a first electrode covering the first seed layer; And a second electrode spaced apart from the first electrode and covering the second seed layer.
상기 전극층은 상기 나노 와이어를 노출하도록 형성될 수 있다.The electrode layer may be formed to expose the nanowires.
또한, 본 발명의 실시예에 따른 나노 와이어 트랜지스터는 상기 씨드층을 덮도록 상기 버퍼층의 상부에 형성되며, 상기 씨드층과 상기 전극층 사이에 개재되는 블럭층을 더 포함할 수 있다.In addition, the nanowire transistor according to the embodiment of the present invention may be formed on the buffer layer to cover the seed layer, and may further include a block layer interposed between the seed layer and the electrode layer.
상기 블럭층은 상기 제 1 씨드층과 상기 제 1 전극 사이에 개재되는 제 1 블럭; 및 제 1 블럭과 이격되며 상기 제 2 씨드층과 상기 제 2 전극 사이에 개재되는 제 2 블럭을 포함할 수 있다.The block layer may include a first block interposed between the first seed layer and the first electrode; And a second block spaced apart from the first block and interposed between the second seed layer and the second electrode.
또한 상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 나노 와이어 트랜지스터의 제조 방법은 서브스트레이트의 상부에 형성된 버퍼층의 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계; 상기 버퍼층의 상부에 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 상기 게이트 절연막의 상부에 씨드층을 형성하는 씨드층 형성 단계; 상기 씨드층을 덮도록 상기 게이트 절연막의 상부에 전극층을 형성하는 전극층 형성 단계; 상기 게이트 절연막의 상부 중 상기 게이트 전극과 대응하는 영역에 나노 와이어 수용홈을 형성하는 나노 와이어 수용홈 형성 단계; 및 상기 나노 와이어 수용홈에 나노 와이어를 형성하는 나노 와이어 형성 단계를 포함하는 것을 특징으로 한다. In addition, in order to achieve the above object, a method of manufacturing a nano-wire transistor according to an embodiment of the present invention comprises the steps of forming a gate electrode on top of the buffer layer formed on the substrate; Forming a gate insulating film on the buffer layer to cover the gate electrode; A seed layer forming step of forming a seed layer on the gate insulating layer; An electrode layer forming step of forming an electrode layer on the gate insulating layer to cover the seed layer; A nanowire receiving groove forming step of forming a nanowire receiving groove in an area of the upper portion of the gate insulating layer corresponding to the gate electrode; And a nanowire forming step of forming nanowires in the nanowire receiving grooves.
상기 나노 와이어 수용홈 형성 단계는 상기 게이트 절연막에 상기 나노 와이어 수용홈을 형성할 수 있다. In the forming of the nano wire receiving groove, the nano wire receiving groove may be formed in the gate insulating layer.
또한, 본 발명의 실시예에 따른 나노 와이어 트랜지스터의 제조 방법은 상기 게이트 절연막과 상기 전극층 사이에 희생층을 형성하는 희생층 형성 단계를 더 포함할 수 있다. 상기 나노 와이어 수용홈 형성 단계는 상기 희생층에 상기 나노 와이어 수용홈을 형성할 수 있다. In addition, the method of manufacturing a nanowire transistor according to an embodiment of the present invention may further include a sacrificial layer forming step of forming a sacrificial layer between the gate insulating film and the electrode layer. In the forming of the nano wire receiving groove, the nano wire receiving groove may be formed in the sacrificial layer.
상기 나노 와이어 수용홈 형성 단계는 상기 씨드층에 상기 나노 와이어 수용홈을 형성할 수 있다. In the forming of the nano wire receiving groove, the nano wire receiving groove may be formed in the seed layer.
상기 나노 와이어 수용홈 형성 단계는 에칭 방법에 의해 이루어질 수 있다.The nanowire receiving groove forming step may be performed by an etching method.
상기 나노 와이어 형성 단계는 상기 씨드층으로부터 나노 와이어 형성 물질을 성장시켜 이루어질 수 있다. The nanowire forming step may be performed by growing a nanowire forming material from the seed layer.
상기 나노 와이어 형성 단계는 thermal CVD, laser ablation CVD(LACVD), plasma enhanced CVD(PECVD), LPCVD, MOCVD 중에서 선택되는 어느 하나의 방법에 의해 이루어질 수 있다.The nanowire forming step may be performed by any one method selected from thermal CVD, laser ablation CVD (LACVD), plasma enhanced CVD (PECVD), LPCVD, and MOCVD.
또한, 본 발명의 실시예에 따른 나노 와이어 트랜지스터의 제조 방법은 서브스트레이트의 상부에 형성된 버퍼층의 상부에 희생층을 형성하는 희생층 형성 단계; 상기 희생층의 양측을 덮도록 상기 버퍼층의 상부에 씨드층을 형성하는 씨드층 형성 단계; 상기 씨드층을 덮도록 상기 버퍼층의 상부에 전극층을 형성하는 전극층 형성 단계; 상기 희생층을 제거하여 나노 와이어 수용홈을 형성하는 나노 와이어 수용홈 형성 단계; 상기 나노 와이어 수용홈에 나노 와이어를 형성하는 나노 와이어 형성 단계; 상기 전극층과 나노 와이어의 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 및 상기 게이트 절연막 중 상기 나노 와이어와 대응하는 영역에 게이트 전극을 형성하는 게이트 전극 형성 단계를 포함하는 것을 특징으로 한다. In addition, the method of manufacturing a nano-wire transistor according to an embodiment of the present invention comprises the steps of forming a sacrificial layer on top of the buffer layer formed on the substrate; Forming a seed layer on the buffer layer to cover both sides of the sacrificial layer; An electrode layer forming step of forming an electrode layer on the buffer layer to cover the seed layer; Forming a nano wire receiving groove by removing the sacrificial layer; Forming a nanowire in the nanowire receiving groove; Forming a gate insulating film on the electrode layer and the nanowires; And forming a gate electrode in a region corresponding to the nanowires of the gate insulating layer.
상기 전극층 형성 단계는 상기 나노 와이어 수용홈 형성 단계 이전에 수행될 수 있다.The electrode layer forming step may be performed before the nanowire receiving groove forming step.
또한, 본 발명의 실시예에 따른 나노 와이어 트랜지스터의 제조 방법은 상기 씨드층 형성 단계와 상기 전극층 형성 단계 사이에 상기 씨드층을 덮도록 상기 버퍼층의 상부에 블럭층을 형성하는 블럭층 형성 단계를 더 포함하며, 상기 전극층 형성 단계는 상기 나노 와이어 형성 단계 이후에 수행될 수 있다.
In addition, the method of manufacturing a nanowire transistor according to an embodiment of the present invention further comprises a block layer forming step of forming a block layer on the buffer layer to cover the seed layer between the seed layer forming step and the electrode layer forming step. The electrode layer forming step may be performed after the nanowire forming step.
본 발명의 실시예에 따른 나노 와이어 트랜지스터 및 그의 제조 방법은 게이트 절연막, 희생층 또는 씨드층에 나노 와이어 수용홈을 구비함으로써, 나노 와이어의 형성시 나노 와이어의 성장 제어를 용이하게 할 수 있다. According to an embodiment of the present invention, a nanowire transistor and a method of manufacturing the same may include nanowire receiving grooves in a gate insulating layer, a sacrificial layer, or a seed layer, thereby facilitating growth control of the nanowires when the nanowires are formed.
따라서, 본 발명의 실시예에 따른 나노 와이어 트랜지스터 및 그의 제조 방법은 일정한 공간에 일정한 크기의 나노 와이어가 형성되게 할 수 있다.
Therefore, the nanowire transistor and the method of manufacturing the same according to the embodiment of the present invention may allow a nanowire having a predetermined size to be formed in a predetermined space.
도 1은 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 7a 내지 도 7f는 도 6의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 9 내지 도 13은 도 8의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다.
도 14는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 15 내지 도 19는 도 14의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다.
도 20은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 21a 내지 도 21h는 도 20의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다.
도 22는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 23 내지 도 28은 도 22의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다. 1 is a cross-sectional view of a nanowire transistor according to an embodiment of the present invention.
2 is a cross-sectional view of a nanowire transistor according to another exemplary embodiment of the present invention.
3 is a cross-sectional view of a nanowire transistor according to another embodiment of the present invention.
4 is a cross-sectional view of a nano wire transistor according to another embodiment of the present invention.
5 is a cross-sectional view of a nanowire transistor according to another embodiment of the present invention.
6 is a flowchart illustrating a method of manufacturing a nanowire transistor according to an embodiment of the present invention.
7A to 7F are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 6.
8 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention.
9 to 13 are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 8.
14 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention.
15 to 19 are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 14.
20 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention.
21A to 21H are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 20.
22 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention.
23 to 28 are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 22.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
Here, the same reference numerals are attached to parts having similar configurations and operations throughout the specification. In addition, when a part is electrically connected to another part, this includes not only a case in which the part is directly connected, but also a case in which another element is interposed therebetween.
도 1은 본 발명의 실시예에 따른 나노 와이어 트랜지스터의 단면도이다. 1 is a cross-sectional view of a nanowire transistor according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)는 서브스트레이트(110), 버퍼층(120), 게이트 전극(130), 게이트 절연막(140), 씨드층(150), 전극층(160) 및 나노 와이어(170)를 포함한다. Referring to FIG. 1, the
상기 서브스트레이트(110)는 세라믹 기판, 실리콘 웨이퍼 기판, 유리 기판, 폴리머 기판 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 여기서, 상기 유리 기판은 실리콘 산화물로 이루어질 수 있다. 또한, 상기 폴리머 기판은 폴리에틸렌테레프탈레이트(PET), 폴리에릴렌나프탈레이트(PEN), 폴리이미드와 같은 폴리머 재질로 형성될 수 있다.The
상기 버퍼층(120)은 서브스트레이트(110)의 상부 전체에 형성되며 불순물 이온이 상부로 확산되는 것을 방지한다. 이러한 버퍼층(120)은 산화물 또는 질화물로 형성될 수 있다.The
상기 게이트 전극(130)은 상기 버퍼층(120)의 상부에 폭과 길이를 가지는 패턴으로 형성된다. 상기 게이트 전극(130)은 게이트 전극 형성 물질 예를 들어 알루미늄(Al), 주석(Sn), 텅스텐(W), 금(Au), 크롬(Cr), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti) 및 그 등가물 중에서 선택된 어느 하나의 불투명 반사 금속으로 형성될 수 있다. 또한, 상기 게이트 전극(130)은 인듐주석 산화물(Indium Tin Oxide:ITO), 인듐아연산화물(Indium Zinc Oxide:IZO), 산화아연(Zinc Oxide), 산화주석(SnO2), 산하인듐(In2O3) 및 그 등가물 중에서 선택된 어느 하나의 투명 도전성 산화물로 형성될 수 있다.
The
상기 게이트 절연막(140)은 게이트 전극(120)을 덮도록 버퍼층(120)의 상부에 형성된다. 이러한 게이트 절연막(140)은 게이트 절연막 형성 물질, 예를 들어 통상의 산화막, 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 한편, 상기 게이트 절연막(140)은 게이트 전극(130)과 대응하는 영역에 형성되는 나노 와이어 수용홈(142)을 포함한다. 상기 나노 와이어 수용홈(142)은 후술되는 나노 와이어(170)가 형성되는 공간을 제공한다.
The
상기 씨드층(150)은 게이트 절연막(140)의 상부에 형성된다. 구체적으로, 상기 씨드층(150)은 나노 와이어 수용홈(142)과 접하는 영역에 형성되며, 나노 와이어 수용홈(142)을 중심으로 일측에 형성되는 제 1 씨드층(152)과 타측에 형성되는 제 2 씨드층(154)을 포함할 수 있다. 여기서, 상기 제 1 씨드층(152)과 제 2 씨드층(154)는 서로 이격된다. 이러한 씨드층(150)은 나노 와이어 수용홈(142)에 나노 와이어(150)를 형성시킬 때 나노 와이어(150)의 형성을 위한 촉매 역할을 한다. 상기 씨드층(150)은 씨드층 형성 물질, 예를 들어 Au, graphite, ZnO, AuZnO, Cu, Al, AuAl, Ni, SnO2, In2O3, ZnS 로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물로 형성될 수 있다.
The
상기 전극층(160)은 씨드층(150)을 덮도록 게이트 절연막(140)의 상부에 형성된다. 구체적으로, 상기 전극층(160)은 제 1 씨드층(152)을 덮는 제 1 전극(162)과 제 2 씨드층(154)을 덮는 제 2 전극(164)을 포함할 수 있다. 여기서, 상기 제 1 전극(162)과 제 2 전극(164)은 서로 이격되어, 나노 와이어 수용홈(142)에 형성되는 나노 와이어(170)를 전극층(160)의 상부로 노출시킬 수 있다. The
상기 제 1 전극(162)은 일정한 두께를 가지도록 형성되며, 소스 전극(또는 드레인 전극)으로 이용될 수 있다. 이러한 제 1 전극(162)은 제 1 씨드층(152)과 전기적으로 연결된다. 이를 위해, 상기 제 1 전극(162)은 전극층 형성 물질, 예를 들어 알루미늄(Al), 주석(Sn), 텅스텐(W), 금(Au), 크롬(Cr), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti) 및 그 등가물 중에서 선택된 어느 하나의 금속으로 형성될 수 있다. 또한, 상기 제 1 전극(162)은 인듐주석 산화물(Indium Tin Oxide:ITO), 인듐아연산화물(Indium Zinc Oxide:IZO), 산화아연(Zinc Oxide), 산화주석(SnO2), 산화인듐(In2O3) 및 그 등가물 중에서 선택된 어느 하나의 투명 도전성 산화물로 형성될 수 있다.The
상기 제 2 전극(164) 역시 일정한 두께를 가지도록 형성되며 제 1 전극(162)과 반대의 극으로 형성된다. 즉, 상기 제 1 전극(162)이 소스 전극일 경우, 제 2 전극(164)은 드레인 전극(또는 소스 전극)으로 이용될 수 있다. 이러한 제 2 전극(164)은 제 2 씨드층(154)과 전기적으로 연결된다. 이를 위해, 상기 제 2 전극(164)은 알루미늄(Al), 주석(Sn), 텅스텐(W), 금(Au), 크롬(Cr), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti) 및 그 등가물 중에서 선택된 어느 하나의 금속으로 형성될 수 있다. 또한, 상기 제 2 전극(164)은 전극층 형성 물질, 예를 들어 인듐주석 산화물(Indium Tin Oxide:ITO), 인듐아연산화물(Indium Zinc Oxide:IZO), 산화아연(Zinc Oxide), 산화주석(SnO2), 산화인듐(In2O3) 및 그 등가물 중에서 선택된 어느 하나의 투명 도전성 산화물로 형성될 수 있다.
The
상기 나노 와이어(170)는 게이트 절연막(140)의 상부 중 게이트 전극(130)과 대응하는 영역에 씨드층(150)과 접촉하도록 형성된다. 즉, 상기 나노 와이어(170)는 나노 와이어 수용홈(142)에 제 1 씨드층(152)으로부터 제 2 씨드층(154)으로 가로지르도록 형성된다. 여기서, 상기 나노 와이어(170)의 가장 높은 면은 게이트 절연막(140)의 상면과 동일 평면을 이룰 수 있다. 이러한 나노 와이어(170)는 제 1 전극(162) 및 제 2 전극(164)과 전기적으로 연결되며, 반도체 활성층 영역 및 반도체 채널 영역으로 형성되어 나노 와이어 트랜지스터(100)에서 반도체 기능을 한다.The
상기 나노 와이어(170)는 수 um 에서 수십 um의 길이를 갖도록 형성된다. The
한편, 상기 나노 와이어(170)는 나노 와이어 형성 물질, 예를 들어 무기 발광 재료로 형성될 수 있다. 상기 무기 발광 재료는 색상에 따라 무기 형광체가 사용될 수 있다.Meanwhile, the
예를 들어, 상기 무기 발광 재료는 적색 형광체 물질로서, CaS:Eu, ZnS:Sm, ZnS:Mn, Y2O2S:Eu, Y2O2S:Eu,Bi, Gd2O3:Eu, (Sr,Ca,Ba,Mg)P2O7:Eu,Mn, CaLa2S4:Ce, SrY2S4: Eu, (Ca,Sr)S:Eu, SrS:Eu, Y2O3:Eu, YVO4:Eu,Bi로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 또는 화합물일 수 있다.For example, the inorganic light emitting material is a red phosphor material, CaS: Eu, ZnS: Sm, ZnS: Mn, Y 2 O 2 S: Eu, Y 2 O 2 S: Eu, Bi, Gd 2 O 3 : Eu , (Sr, Ca, Ba, Mg) P 2 O 7 : Eu, Mn, CaLa 2 S 4 : Ce, SrY 2 S 4 : Eu, (Ca, Sr) S: Eu, SrS: Eu, Y 2 O 3 It may be any one selected from the group consisting of: Eu, YVO 4 : Eu, Bi, or a mixture or a compound thereof.
또한, 상기 무기 발광 재료는 녹색 형광체 물질로서, ZnS:Tb(Host:dopant), ZnS:Ce,Cl, ZnS:Cu,Al, Gd2O2S:Tb, Gd2O3:Tb,Zn, Y2O3: Tb,Zn, SrGa2S4:Eu, Y2SiO5:Tb, Y2Si2O7:Tb, Y2O2S:Tb, ZnO:Ag, ZnO:Cu,Ga, CdS:Mn, BaMgAl10O17:Eu,Mn, (Sr,Ca,Ba)(Al,Ga)2S4:Eu, Ca8Mg(SiO4)4Cl2:Eu,Mn, YBO3:Ce,Tb, Ba2SiO4:Eu, (Ba,Sr)2SiO4:Eu, Ba2(Mg,Zn)Si2O7:Eu, (Ba,Sr)Al2O4:Eu, Sr2Si3O8,2SrCl2:Eu로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 또는 화합물일 수 있다. In addition, the inorganic light emitting material is a green phosphor material, ZnS: Tb (Host: dopant), ZnS: Ce, Cl, ZnS: Cu, Al, Gd 2 O 2 S: Tb, Gd 2 O 3 : Tb, Zn, Y 2 O 3 : Tb, Zn, SrGa 2 S 4 : Eu, Y 2 SiO 5 : Tb, Y 2 Si 2 O 7 : Tb, Y 2 O 2 S: Tb, ZnO: Ag, ZnO: Cu, Ga, CdS: Mn, BaMgAl 10 O 17 : Eu, Mn, (Sr, Ca, Ba) (Al, Ga) 2 S 4 : Eu, Ca 8 Mg (SiO 4 ) 4 Cl 2 : Eu, Mn, YBO 3 : Ce , Tb, Ba 2 SiO 4 : Eu, (Ba, Sr) 2 SiO 4 : Eu, Ba 2 (Mg, Zn) Si 2 O 7 : Eu, (Ba, Sr) Al 2 O 4 : Eu, Sr 2 Si It may be any one selected from the group consisting of 3 O 8 , 2SrCl 2 : Eu or mixtures or compounds thereof.
또한, 상기 무기 발광 재료는 청색 형광체 물질로서 SrS:Ce, ZnS:Tm, ZnS:Ag,Cl, ZnS:Te, Zn2SiO4:Mn, YSiO5:Ce, (Sr,Mg,Ca)10(PO4)6Cl2:Eu, BaMgAl10O17:Eu, BaMg2Al16O27:Eu로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 또는 화합물일 수 있다. In addition, the inorganic light emitting material is a blue phosphor material SrS: Ce, ZnS: Tm, ZnS: Ag, Cl, ZnS: Te, Zn 2 SiO 4 : Mn, YSiO 5 : Ce, (Sr, Mg, Ca) 10 ( PO 4 ) 6Cl 2 : Eu, BaMgAl 10 O 17 : Eu, BaMg 2 Al 16 O 27 : Eu, or any mixture or compound thereof.
또한, 상기 무기 발광 재료는 백색 형광체 물질로서, YAG(Yittrium, Alumium, Garnet)일 수 있다. 또한, 상기 나노 와이어 형성 물질은 CaAl2O3와 SrAl2O3를 합성한 CaxSrx -1Al2O3:Eu+2를 이용한 혼합물 또는 화합물일 수 있다. In addition, the inorganic light emitting material is a white phosphor material, and may be YAG (Yittrium, Alumium, Garnet). In addition, the nanowire forming material may be a mixture or a compound using Ca x Sr x -1 Al 2 O 3 : Eu +2 synthesized with CaAl 2 O 3 and SrAl 2 O 3 .
또한, 상기 무기 발광 재료는 모체를 형성하는 호스트(host)와 모체의 내부에서 발광의 중심이 되는 도펀트(dopant)를 포함하여 형성된다. In addition, the inorganic light emitting material includes a host forming a mother and a dopant serving as a center of light emission in the mother.
또한, 상기 나노 와이어(170)는 통상 Si, Ge, Sn, Se, Te, B, C(다이아몬드 포함), P, B-C, B-P(BP6), B-Si, Si-C, Si-Ge, Si-Sn 및 Ge-Sn, SiC, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb,InN/InP/InAs/InSb, ZnO/ZnS/ZnSe/ZnTe, CdS/CdSe/CdTe, HgS/HgSe/HgTe, BeS/BeSe/BeTe/MgS/MgSe, GeS, GeSe,GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe, CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr, AgI, BeSiN2, CaCN2,ZnGeP2, CdSnAs2, ZnSnSb2, CuGeP3, CuSi2P3, Si3N4, Ge3N4, Al2O3, Al2CO와 같은 물질로 형성될 수 있다.In addition, the
특히, ZnO, In2O3, SnO2, SiGe, GaN, InP, InAs, Ge, GaP, GaAs, GaAs/P, InAs/P, ZnS, ZnSe, CdS, CdSe의 각각, 혼합물 또는 화합물과 같은 물질로 만들어진 나노 와이어는 기본적으로 반도체 기능을 가지며, 별도의 도펀트 추가에 의해 발광 기능도 갖는다. 물론, 상기 도펀트의 조성을 조절함으로써, 발광 색상을 적절히 조절할 수 있다. 더불어, 도펀트로 주로 사용되는 물질은 Ce, Tm, Ag, Cl, Te, Mn, Eu, Bi, Tb, Cu, Zn, Ga의 각각, 그 화합물 또는 그 혼합물일 수 있으나, 이러한 물질로 본 발명이 한정되는 것은 아니다.
In particular, materials such as ZnO, In 2 O 3 , SnO 2 , SiGe, GaN, InP, InAs, Ge, GaP, GaAs, GaAs / P, InAs / P, ZnS, ZnSe, CdS, CdSe, respectively, mixtures or compounds Nanowires made of silicon nanoparticles basically have a semiconductor function and also have a light emitting function by adding a separate dopant. Of course, by adjusting the composition of the dopant, it is possible to appropriately adjust the emission color. In addition, a material mainly used as a dopant may be Ce, Tm, Ag, Cl, Te, Mn, Eu, Bi, Tb, Cu, Zn, Ga, each of the compounds, or mixtures thereof, and as such materials, the present invention It is not limited.
상기와 같이 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)는 나노 와이어 수용홈(142)을 가지는 게이트 절연막(140)을 구비함으로써, 나노 와이어(170)의 형성시 나노 와이어(170)의 성장 제어를 용이하게 할 수 있다As described above, the
따라서, 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)는 일정한 공간에 일정한 크기의 나노 와이어(170)가 형성되게 할 수 있다.Therefore, the
또한, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)는 나노 와이어(170)의 하부에 형성되는 게이트 전극(130)을 구비함으로써, 바텀 게이트 타입(bottom gate type)의 나노 와이어 트랜지스터를 구현할 수 있다.
In addition, the nano-
다음은 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터에 대해 설명하기로 한다. Next, a nanowire transistor according to another embodiment of the present invention will be described.
본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(200)는 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)와 비교하여 나노 와이어 수용홈(252)을 가지는 희생층(250)을 더 구비하는 점에서 차이가 있다. 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(200)에서는 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)와의 차이점을 위주로 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다. 2 is a cross-sectional view of a nanowire transistor according to another exemplary embodiment of the present invention.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(200)는 서브스트레이트(110), 버퍼층(120), 게이트 전극(130), 게이트 절연막(240), 희생층(250), 씨드층(260), 전극층(270) 및 나노 와이어(280)를 포함한다. Referring to FIG. 2, the
상기 게이트 절연막(240)은 도 1에 도시된 게이트 절연막(140)과 유사하다. 다만, 상기 게이트 절연막(240)은 나노 와이어 수용홈을 가지지 않는 점만 다르다.
The
상기 희생층(250)은 게이트 절연막(240)의 상부에 형성된다. 상기 희생층은 게이트 절연막(240)이 상부로 성장하는 것을 제한하여 나노 와이어 트랜지스터(200)에서 일정한 두께를 가지는 게이트 절연막(240)을 형성하게 할 수 있다. 이러한 희생층(250)은 희생층 형성 물질, 예를 들어 SiO2 또는 SiNx를 포함하는 절연 물질로 형성되거나, Al, ITO 및 Ti 중 적어도 어느 하나를 포함하는 금속 물질로 형성될 수 있다. 한편, 상기 희생층(250)은 게이트 전극(130)과 대응하는 영역에 형성되는 나노 와이어 수용홈(252)을 포함한다. 상기 나노 와이어 수용홈(252)은 후술되는 나노 와이어(280)가 형성되는 공간을 제공한다.
The
상기 씨드층(260)은 도 1에 도시된 씨드층(150)과 유사하다. 다만, 상기 씨드층(260)은 희생층(250)의 상부에 형성된다. 구체적으로, 상기 씨드층(260)은 나노 와이어 수용홈(252)을 중심으로 일측에 형성되는 제 1 씨드층(262)과 타측에 형성되는 제 2 씨드층(264)을 포함할 수 있다. 여기서, 상기 제 1 씨드층(262)과 제 2 씨드층(264)는 서로 이격된다.
The
상기 전극층(270)은 도 1에 도시된 전극층(160)과 유사하다. 다만, 상기 전극층(270)은 씨드층(260)을 덮도록 희생층(250)의 상부에 형성된다. 구체적으로, 상기 전극층(270)은 제 1 씨드층(262)을 덮는 제 1 전극(272)과 제 2 씨드층(264)를 덮는 제 2 전극(274)을 포함할 수 있다. 여기서, 상기 제 1 전극(272)과 제 2 전극(274)은 서로 이격되어, 나노 와이어 수용홈(252)에 형성되는 나노 와이어(280)를 전극층(270)의 상부로 노출시킬 수 있다.
The
상기 나노 와이어(280)는 도 1에 도시된 나노 와이어(170)와 유사하다. 다만, 상기 나노 와이어(280)는 나노 와이어 수용홈(252)에 제 1 씨드층(262)으로부터 제 2 씨드층(264)으로 가로지르도록 형성된다. 여기서, 상기 나노 와이어(280)의 가장 높은 면은 희생층(250)의 상면과 동일 평면을 이룰 수 있다. 이러한 나노 와이어(280)는 제 1 전극(272) 및 제 2 전극(274)과 전기적으로 연결되며, 반도체 활성층 영역 및 반도체 채널 영역으로 형성되어 나노 와이어 트랜지스터(200)에서 반도체 기능을 한다.
The
상기와 같이 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(200)는 나노 와이어 수용홈(252)을 가지는 희생층(250)을 구비함으로써, 원하지 않는 게이트 절연막(240)의 성장을 제한하면서 나노 와이어(280)의 형성시 나노 와이어(280)의 성장 제어를 용이하게 할 수 있다.As described above, the
따라서, 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(200)는 일정한 두께를 가지는 게이트 절연막(240)을 형성하면서 일정한 공간에 일정한 크기의 나노 와이어(280)가 형성되게 할 수 있다.
Therefore, the
다음은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터에 대해 설명하기로 한다. Next, a nanowire transistor according to another embodiment of the present invention will be described.
본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)는 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)과 비교하여 나노 와이어 수용홈(355)이 씨드층(350)에 형성되는 점에서 차이가 있다. 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)에서는 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)와의 차이점을 위주로 설명하기로 한다.
도 3은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다. 3 is a cross-sectional view of a nanowire transistor according to another embodiment of the present invention.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)는 서브스트레이트(110), 버퍼층(120), 게이트 전극(130), 게이트 절연막(340), 씨드층(350), 전극층(360) 및 나노 와이어(370)를 포함한다. Referring to FIG. 3, the
상기 게이트 절연막(340)은 도 1에 도시된 게이트 절연막(140)과 유사하다. 다만, 상기 게이트 절연막(340)은 나노 와이어 수용홈을 가지지 않는 점만 다르다.
The
상기 씨드층(350)은 도 1에 도시된 씨드층(150)과 유사하다. 상기 씨드층(350)은 게이트 절연막(340)의 상부 중 게이트 전극(130)과 대응하는 부분의 일측에 형성되는 제 1 씨드층(352)와 타측에 형성되는 제 2 씨드층(354)을 포함한다. 여기서, 상기 제 1 씨드층(352)과 제 2 씨드층(354)은 서로 이격된다. 이러한 제 1 씨드층(352)과 제 2 씨드층(354)은 서로 마주보는 측부의 하부에 형성되는 나노 와이어 수용홈(355)을 포함한다. 상기 나노 와이어 수용홈(356)은 후술되는 나노 와이어(370)가 형성되는 공간을 제공한다. 이러한 나노 와이어 수용홈(355)은 씨드층(350)의 측부 하부에 형성되어 나노 와이어(370)가 씨드층(350)의 측부 하부로부터 수평 성장이 용이하게 이루어지게 할 수 있다. 즉, 나노 와이어(370)의 수평 성장은 씨드층의 하부에서보다 씨드층의 측부 하부에서 용이하게 이루어진다.
The
상기 전극층(360)은 도 1에 도시된 전극층(160)과 유사하며, 제 1 전극(362)과 제 2 전극(364)을 포함할 수 있다. 여기서, 상기 제 1 전극(362)과 제 2 전극(364)은 서로 이격되어, 나노 와이어 수용홈(355)에 형성되는 나노 와이어(370)를 전극층(360)의 상부로 노출시킬 수 있다. 한편, 상기 제 1 전극(362)은 제 1 씨드층(352) 중 제 2 씨드층(354)과 마주보는 측부 하부는 덮지 않게 형성된다. 마찬가지로, 상기 제 2 전극(364)은 제 2 씨드층(354) 중 제 1 씨드층(352)과 마주보는 측부 하부는 덮지 않게 형성된다.
The
상기 나노 와이어(370)는 도 1에 도시된 나노 와이어(170)와 유사하다. 다만, 상기 나노 와이어(370)는 나노 와이어 수용홈(355)에 제 1 씨드층(352)으로부터 제 2 씨드층(354)으로 가로지르도록 형성된다. 이러한 나노 와이어(370)는 제 1 전극(362) 및 제 2 전극(364)과 전기적으로 연결되며, 반도체 활성층 영역 및 반도체 채널 영역으로 형성되어 나노 와이어 트랜지스터(300)에서 반도체 기능을 한다.
The
상기와 같이 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)는 나노 와이어 수용홈(355)을 가지는 씨드층(350)을 구비함으로써, 나노 와이어(370)의 용이한 수평 성장을 가능하게 하면서 일정한 공간에 일정한 크기의 나노 와이어(370)가 형성되게 할 수 있다. 따라서, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)는 우수한 반도체 활성층 영역 및 반도체 채널 영역을 형성할 수 있다.
As described above, the
다음은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터에 대해 설명하기로 한다. Next, a nanowire transistor according to another embodiment of the present invention will be described.
본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)는 도 3에 도시된 나노 와이어 트랜지스터(300)과 비교하여 나노 와이어(470)가 게이트 전극(470)의 하부에 형성되는 점에서 차이가 있다. 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)에서는 도 3에 도시된 나노 와이어 트랜지스터(300)와의 차이점을 위주로 설명하기로 한다. The
도 4는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다. 4 is a cross-sectional view of a nano wire transistor according to another embodiment of the present invention.
도 4를 참조하면, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)는 서브스트레이트(110), 버퍼층(120), 씨드층(430), 전극층(440), 나노 와이어(450), 게이트 절연막(460) 및 게이트 전극(470)을 포함한다. Referring to FIG. 4, the
상기 씨드층(430)은 제 1 씨드층(432), 제 2 씨드층(434) 및 나노 와이어 수용홈(435)을 포함하며, 도 3에 도시된 씨드층(150)과 유사하다. 다만, 상기 씨드층(430)은 버퍼층(120)의 상부에 형성되며, 제 1 씨드층(432)과 제 2 씨드층(434)이 버퍼층(120)의 상부에서 서로 이격된다. 이러한 제 1 씨드층(432)과 제 2 씨드층(434)은 서로 마주보는 측부의 하부에 형성되는 나노 와이어 수용홈(435)을 포함한다.
The
상기 전극층(440)은 제 1 전극(442)과 제 2 전극(444)을 포함하며, 도 3에 도시된 전극층(360)과 유사하다. 다만, 상기 전극층(440)은 씨드층(430)을 덮도록 버퍼층(120)의 상부에 형성된다.
The
상기 나노 와이어(450)는 도 3에 도시된 나노 와이어(370)와 유사하다. 다만, 상기 나노 와이어(450)는 나노 와이어(450)의 상부에 형성되는 게이트 절연막(460) 중 게이트 절연막(460)의 상부에 형성되는 게이트 전극(470)과 대응되는 영역에 씨드층(430)과 접촉하도록 형성된다.
The
상기 게이트 절연막(460)은 도 3에 도시된 게이트 절연막(340)과 유사하다. 다만, 상기 게이트 절연막(460)은 전극층(440)과 나노 와이어(450)의 상부에 패터닝 되어 형성된다.
The
상기 게이트 전극(470)은 도 3에 도시된 게이트 전극(130)과 유사하다. 다만, 상기 게이트 전극(470)은 게이트 절연막(460) 상부 중 나노 와이어(450)와 대응되는 영역에 형성된다.
The
상기와 같이 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)는 나노 와이어 수용홈(435)을 가지는 씨드층(430)을 구비함으로써, 나노 와이어(450)의 용이한 수평 성장을 가능하게 하면서 일정한 공간에 일정한 크기의 나노 와이어(450)가 형성되게 할 수 있다. 따라서, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)는 우수한 반도체 활성층 영역 및 반도체 채널 영역을 형성할 수 있다. As described above, the
또한, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)는 나노 와이어(450)의 상부에 형성되는 게이트 전극(470)을 구비함으로써, 탑 게이트 타입(top gate type)의 나노 와이어 트랜지스터를 구현할 수 있다.
In addition, the
다음은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터에 대해 설명하기로 한다. Next, a nanowire transistor according to another embodiment of the present invention will be described.
본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(500)는 도 4에 도시된 나노 와이어 트랜지스터(400)와 비교하여 블럭층(540)을 더 구비하는 점에서 차이가 있다. 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(500)에서는 도 4에 도시된 나노 와이어 트랜지스터(400)와의 차이점을 위주로 설명하기로 한다. The
도 5는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 단면도이다. 5 is a cross-sectional view of a nanowire transistor according to another embodiment of the present invention.
도 5를 참조하면, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(500)는 서브스트레이트(110), 버퍼층(120), 씨드층(430), 블럭층(540), 나노 와이어(550), 전극층(560), 게이트 절연막(570) 및 게이트 전극(580)을 포함한다. Referring to FIG. 5, the
상기 블럭층(540)은 씨드층(430)을 덮도록 버퍼층(120)의 상부에 형성되며, 씨드층(430)과 전극층(560) 사이에 개재된다. 상기 블럭층(540)은 구체적으로 제 1 씨드층(432)과 제 1 전극(562) 사이에 개재되는 제 1 블럭(542)과, 제 1 블럭(542)와 이격되며 제 2 씨드층(434)과 제 2 전극(564) 사이에 개재되는 제 2 블럭(544)을 포함할 수 있다. 여기서, 상기 제 1 블럭(542)와 제 2 블럭(544) 각각의 일단은 버퍼층(120)에 접촉하고, 제 1 블럭(542)와 제 2 블럭(544) 각각의 타단은 씨드층(430)으로부터 성장되어 형성된 나노 와이어(550)에 접촉한다. 이러한 블럭층(540)은 나노 와이어(550)를 씨드층(430)으로부터 성장시켜 형성시 나노 와이어(550)가 상부로 성장하는 것을 제한하여 나노 와이어(550)의 수평 성장이 용이하게 이루어지게 할 수 있다. 상기 블럭층(540)은 블럭층 형성 물질, 예를 들어 전극 형성 물질인 알루미늄(Al), 주석(Sn), 텅스텐(W), 금(Au), 크롬(Cr), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti) 및 그 등가물 중에서 선택된 어느 하나의 금속으로 형성될 수 있다. 또한, 상기 블럭층(540)은 인듐주석 산화물(Indium Tin Oxide:ITO), 인듐아연산화물(Indium Zinc Oxide:IZO), 산화아연(Zinc Oxide), 산화주석(SnO2), 산화인듐(In2O3) 및 그 등가물 중에서 선택된 어느 하나의 투명 도전성 산화물로 형성될 수 있다.
The
상기 나노 와이어(550)는 도 4에 도시된 나노 와이어(450)와 유사하다. 다만, 상기 나노 와이어(550)는 씨드층(430) 뿐만 아니라 블럭층(540)과 접촉한다.
The
상기 전극층(560)은 제 1 전극(562)과 제 2 전극(564)을 포함하며, 도 4에 도시된 전극층(440)과 유사하다. 다만, 상기 전극층(560)은 블럭층(540)을 덮도록 버퍼층(120)의 상부에 형성된다.
The
상기 게이트 절연막(570) 및 게이트 전극(580)은 도 4에 도시된 게이트 절연막(460) 및 게이트 전극(470)과 동일하므로, 중복된 설명은 생략하기로 한다.
Since the
상기와 같이 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(500)는 씨드층(430)을 덮는 블럭층(540)을 구비함으로써, 나노 와이어(550)의 형성시 나노 와이어(550)의 성장 제어를 더욱 용이하게 할 수 있다.
As described above, the
다음은 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing the
도 6은 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 7a 내지 도 7f는 도 6의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다. 6 is a flowchart illustrating a method of manufacturing a nanowire transistor according to an embodiment of the present invention, and FIGS. 7A to 7F are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 6.
도 6을 참조하면, 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)의 제조 방법은 게이트 전극 형성 단계(S1), 게이트 절연막 형성 단계(S2), 씨드층 형성 단계(S3), 전극층 형성 단계(S4), 나노 와이어 수용홈 형성 단계(S5) 및 나노 와이어 형성 단계(S6)를 포함한다. Referring to FIG. 6, in the method of manufacturing the
도 7a를 참조하면, 상기 게이트 전극 형성 단계(S1)는 서브스트레이트(110)의 상부에 형성된 버퍼층(120)의 상부에 폭과 길이를 가지는 패턴으로 게이트 전극(130)을 형성하는 단계이다. Referring to FIG. 7A, the gate electrode forming step S1 is a step of forming the
구체적으로, 상기 게이트 전극(130)은 화학 기상 증착법, 플라즘 강화 화학기상 증착법 등의 방법을 이용하여 도 1에서 설명된 게이트 전극 형성 물질을 버퍼층(120)의 상부에 증착한 후 포토리소그래피 방법 등을 이용하여 패터닝하여 형성될 수 있다. In detail, the
도 7b를 참조하면, 상기 게이트 절연막 형성 단계(S2)는 버퍼층(120)의 상부에 게이트 전극(130)을 덮도록 게이트 절연막(140)을 형성한다. Referring to FIG. 7B, in the forming of the gate insulating layer S2, the
구체적으로, 상기 게이트 절연막(140)은 화학기상 증착법(CVD), 플라즈마 강화 화학기상 증착법(PECVD) 및 원자층 증착법(ALD) 등을 이용하여 도 1에서 설명된 게이트 절연막 형성 물질을 버퍼층(120)의 상부 전체에 증착시켜 형성될 수 있다.In detail, the
도 7c를 참조하면, 상기 씨드층 형성 단계(S3)는 게이트 절연막(140)의 상부에 제 1 씨드층(152)과 제 2 씨드층(154)을 포함하는 씨드층(150)을 형성하는 단계이다. Referring to FIG. 7C, in the forming of the seed layer (S3), forming the
구체적으로, 상기 씨드층(150)은 화학 기상 증착법, 플라즘 강화 화학기상 증착법 등의 방법을 이용하여 도 1에서 설명된 씨드층 형성 물질을 게이트 절연막(140)의 상부에 증착한 후 포토리소그래피 방법 등을 이용하여 패터닝하여 형성될 수 있다. Specifically, the
도 7d를 참조하면, 상기 전극층 형성 단계(S4)는 씨드층(150)을 덮도록 게이트 절연막(140)의 상부에 제 1 전극(162)과 제 2 전극(164)을 포함하는 전극층(160)을 형성하는 단계이다. Referring to FIG. 7D, the electrode layer forming step S4 includes an
구체적으로, 상기 전극층(160)은 화학 기상 증착법, 플라즘 강화 화학기상 증착법 등의 방법을 이용하여 도 1에서 설명된 전극층 형성 물질을 게이트 절연막(140)의 상부에 증착한 후 포토리소그래피 방법 등을 이용하여 패터닝하여 형성될 수 있다. In detail, the
도 7e를 참조하면, 상기 나노 와이어 수용홈 형성 단계(S5)는 게이트 절연막(140)의 상부 중 게이트 절연막(140)과 대응하는 영역에 나노 와이어 수용홈(142)을 형성하는 단계이다. Referring to FIG. 7E, the nanowire receiving groove forming step (S5) is a step of forming the
구체적으로, 상기 나노 와이어 수용홈(142)은 제 1 전극(162)과 제 2 전극(164) 사이의 이격 공간으로 노출되는 게이트 절연막(140)을 에칭 방법 등에 의해 일부 제거하여 형성될 수 있다. In detail, the
도 7f를 참조하면, 상기 나노 와이어 형성 단계(S6)는 나노 와이어 수용홈(142)에 나노 와이어(170)를 형성하는 단계이다.Referring to FIG. 7F, the nanowire forming step S6 is a step of forming the
구체적으로, 상기 나노 와이어(170)는 thermal CVD, laser ablation CVD(LACVD), plasma enhanced CVD(PECVD), LPCVD, MOCVD 중에서 선택되는 어느 하나의 방법을 이용하여 도 1에서 설명된 나노 와이어 형성 물질을 씨드층(150)으로부터 성장시켜 형성될 수 있다.Specifically, the
상기와 같이 본 발명의 일 실시예에 따른 나노 와이어 트랜지스터(100)의 제조 방법은 에칭 방법을 통해 게이트 절연막(140)에 나노 와이어 수용홈(142)을 용이하게 형성하여 나노 와이어(170)를 형성할 수 있으며, 바텀 게이트 타입의 나노 와이어 트랜지스터를 구현할 수 있다. As described above, in the method of manufacturing the
다음은 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(200)의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing the
도 8은 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 9 내지 도 13은 도 8의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다. 8 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention, and FIGS. 9 to 13 are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 8.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(200)의 제조 방법은 게이트 전극 형성 단계(S11), 게이트 절연막 형성 단계(S12), 희생층 형성 단계(S13), 씨드층 형성 단계(S14), 전극층 형성 단계(S15), 나노 와이어 수용홈 형성 단계(S16) 및 나노 와이어 형성 단계(S17)를 포함한다. Referring to FIG. 8, in the method of manufacturing the
상기 게이트 전극 형성 단계(S11)와 게이트 절연막 형성 단계(S12)는 도 7a에 도시된 게이트 전극 형성 단계(S1)와 도 7b에 도시된 게이트 절연막 형성 단계(S2)와 동일하므로, 중복된 설명은 생략하기로 한다. Since the gate electrode forming step S11 and the gate insulating film forming step S12 are the same as the gate electrode forming step S1 shown in FIG. 7A and the gate insulating film forming step S2 shown in FIG. 7B, overlapping descriptions will be provided. It will be omitted.
도 9를 참조하면, 상기 희생층 형성 단계(S13)는 게이트 절연막(240)의 상부에 희생층(250)을 형성하는 단계이다. Referring to FIG. 9, the sacrificial layer forming step S13 is a step of forming the
상기 희생층(250)은 화학기상 증착법(CVD), 플라즈마 강화 화학기상 증착법(PECVD) 및 원자층 증착법(ALD) 등을 이용하여 도 2에서 설명된 희생층 형성 물질을 게이트 절연막(240)의 상부 전체에 증착시켜 형성될 수 있다.The
도 10을 참조하면, 상기 씨드층 형성 단계(S14)는 희생층(250)의 상부에 제 1 씨드층(262)과 제 2 씨드층(264)을 포함하는 씨드층(260)을 형성하는 단계이다. Referring to FIG. 10, the seed layer forming step S14 may include forming a
상기 씨드층 형성 단계(S14)는 도 7c에 도시된 씨드층 형성 단계(S3)와 유사하므로 구체적인 설명은 생략하기로 한다. Since the seed layer forming step S14 is similar to the seed layer forming step S3 shown in FIG. 7C, a detailed description thereof will be omitted.
도 11을 참조하면, 상기 전극층 형성 단계(S15)는 씨드층(260)을 덮도록 희생층(250)의 상부에 제 1 전극(272)과 제 2 전극(274)을 포함하는 전극층(270)을 형성하는 단계이다. Referring to FIG. 11, the electrode layer forming step S15 includes an
상기 전극층 형성 단계(S15)는 도 7d에 도시된 전극층 형성 단계(S4)와 유사하므로 구체적인 설명은 생략하기로 한다. Since the electrode layer forming step S15 is similar to the electrode layer forming step S4 illustrated in FIG. 7D, a detailed description thereof will be omitted.
도 12를 참조하면, 상기 나노 와이어 수용홈 형성 단계(S16)는 희생층(250)에 나노 와이어 수용홈(252)을 형성하는 단계이다. Referring to FIG. 12, the nanowire receiving groove forming step (S16) is a step of forming the
구체적으로, 상기 나노 와이어 수용홈(252)은 제 1 전극(272)과 제 2 전극(274) 사이의 이격 공간으로 노출되는 희생층(250)을 에칭 방법 등에 의해 일부 제거함으로써 형성될 수 있다. Specifically, the
도 13을 참조하면, 상기 나노 와이어 형성 단계(S17)는 나노 와이어 수용홈(252)에 나노 와이어(280)을 형성하는 단계이다. Referring to FIG. 13, the nanowire forming step S17 is a step of forming the
상기 나노 와이어 형성 단계(S17)는 도 7f에 도시된 나노 와이어 형성 단계(S6)와 유사하므로 구체적인 설명은 생략하기로 한다. Since the nanowire forming step S17 is similar to the nanowire forming step S6 illustrated in FIG. 7F, a detailed description thereof will be omitted.
상기와 같이 본 발명의 다른 실시예에 따른 나노 와이어 트랜지스터(100)의 제조 방법은 에칭 방법을 통해 희생층(250)에 나노 와이어 수용홈(252)을 용이하게 형성하여 나노 와이어(260)를 형성할 수 있다.
As described above, in the method of manufacturing the
다음은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing the
도 14는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 15 내지 도 19는 도 14의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다. 14 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention, and FIGS. 15 to 19 are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 14.
도 14를 참조하면, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)의 제조 방법은 게이트 전극 형성 단계(S21), 게이트 절연막 형성 단계(S22), 희생층 형성 단계(S23), 씨드층 형성 단계(S24), 전극층 형성 단계(S25), 나노 와이어 수용홈 형성 단계(S26) 및 나노 와이어 형성 단계(S27)를 포함한다. Referring to FIG. 14, in the method of manufacturing the
상기 게이트 전극 형성 단계(S21)와 게이트 절연막 형성 단계(S22)는 도 7a에 도시된 게이트 전극 형성 단계(S1)와 도 7b에 도시된 게이트 절연막 형성 단계(S2)와 동일하므로, 중복된 설명은 생략하기로 한다. Since the gate electrode forming step S21 and the gate insulating film forming step S22 are the same as the gate electrode forming step S1 shown in FIG. 7A and the gate insulating film forming step S2 shown in FIG. 7B, overlapping descriptions will be provided. It will be omitted.
도 15를 참조하면, 상기 희생층 형성 단계(S23)는 게이트 절연막(340)의 상부 중 게이트 전극(130)과 대응되는 영역에 희생층(345)을 형성하는 단계이다. Referring to FIG. 15, the sacrificial layer forming step (S23) is a step of forming the
상기 희생층(345)은 화학기상 증착법(CVD), 플라즈마 강화 화학기상 증착법(PECVD) 및 원자층 증착법(ALD) 등을 이용하여 도 2에서 설명된 희생층 형성 물질을 게이트 절연막(340)의 상부 전체에 증착시킨 후 포토리소그래피 방법 등을 이용하여 패터닝하여 형성될 수 있다. 여기서, 상기 희생층(345)은 임시적으로 존재하며, 이후 공정에서는 게이트 절연막(340)의 상부에서 씨드층(350)의 측부 하부에 나노 와이어 수용홈(355)을 형성하기 위해 제거된다. The
도 16을 참조하면, 상기 씨드층 형성 단계(S24)는 게이트 절연막(340)의 상부에서 희생층(345) 양측부를 덮도록 제 1 씨드층(352)과 제 2 씨드층(354)을 포함하는 씨드층(350)을 형성하는 단계이다. Referring to FIG. 16, the seed layer forming step S24 includes a
상기 씨드층 형성 단계(S24)는 도 7c에 도시된 씨드층 형성 단계(S3)과 유사하므로 구체적인 설명은 생략하기로 한다. Since the seed layer forming step S24 is similar to the seed layer forming step S3 shown in FIG. 7C, a detailed description thereof will be omitted.
도 17을 참조하면, 상기 전극층 형성 단계(S25)는 씨드층(350)을 덮도록 게이트 절연막(340)의 상부에 제 1 전극(362)과 제 2 전극(364)을 포함하는 전극층(360)을 형성하는 단계이다. Referring to FIG. 17, the electrode layer forming step S25 includes an
상기 전극층 형성 단계(S25)는 도 7d에 도시된 전극층 형성 단계(S4)와 유사하므로 구체적인 설명은 생략하기로 한다. Since the electrode layer forming step S25 is similar to the electrode layer forming step S4 illustrated in FIG. 7D, a detailed description thereof will be omitted.
도 18을 참조하면, 상기 나노 와이어 수용홈 형성 단계(S26)는 씨드층(350)에 나노 와이어 수용홈(355)을 형성하는 단계이다. Referring to FIG. 18, the nanowire receiving groove forming step S26 is a step of forming the
구체적으로, 상기 나노 와이어 수용홈(355)은 제 1 전극(272)과 제 2 전극(274) 사이의 이격 공간으로 노출되는 희생층(345)을 에칭 방법 등에 의해 완전히 제거함으로써 형성될 수 있다. Specifically, the
도 19를 참조하면, 상기 나노 와이어 형성 단계(S27)는 나노 와이어 수용홈(355)에 나노 와이어(370)를 형성하는 단계이다. Referring to FIG. 19, the nanowire forming step S27 is a step of forming the
상기 나노 와이어 형성 단계(S27)는 도 7f에 도시된 나노 와이어 형성 단계(S6)와 유사하므로 구체적인 설명은 생략하기로 한다. Since the nanowire forming step S27 is similar to the nanowire forming step S6 illustrated in FIG. 7F, a detailed description thereof will be omitted.
상기와 같이 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(300)의 제조 방법은 에칭 방법을 통해 씨드층(350)에 나노 와이어 수용홈(355)을 용이하게 형성하여 나노 와이어(370)를 형성할 수 있다.
As described above, in the method of manufacturing the
다음은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing the
도 20은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 21a 내지 도 21h는 도 20의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다. 20 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention, and FIGS. 21A to 21H are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 20.
도 20을 참조하면, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)의 제조 방법은 희생층 형성 단계(S31), 씨드층 형성 단계(S32), 전극층 형성 단계(S33), 나노 와이어 수용홈 형성 단계(S34), 나노 와이어 형성 단계(S35), 게이트 절연막 형성 단계(S36) 및 게이트 전극 형성 단계(S37)를 포함한다. Referring to FIG. 20, the method of manufacturing the
도 21a를 참조하면, 상기 희생층 형성 단계(S31)는 서브스트레이트(110)의 상부에 형성된 버퍼층(120)의 상부에 희생층(125)을 형성하는 단계이다. Referring to FIG. 21A, the sacrificial layer forming step S31 is a step of forming the
상기 희생층 형성 단계(S31)는 도 15에 도시된 희생층 형성 단계(S23)와 유사하다. 다만, 상기 희생층 형성 단계(S31)의 희생층(125)은 버퍼층(120)의 상부에 형성된다. The sacrificial layer forming step S31 is similar to the sacrificial layer forming step S23 illustrated in FIG. 15. However, the
도 21b를 참조하면, 상기 씨드층 형성 단계(S32)는 희생층(125)의 양측을 덮도록 버퍼층(120)의 상부에 제 1 씨드층(432)과 제 2 씨드층(434)을 포함하는 씨드층(430)을 형성하는 단계이다. Referring to FIG. 21B, the seed layer forming step S32 includes a
상기 씨드층 형성 단계(S32)는 도 16에 도시된 씨드층 형성 단계(S24)와 유사하다. 다만, 상기 씨드층 형성 단계(S32)의 씨드층(430)은 버퍼층(120)의 상부에 형성된다. The seed layer forming step S32 is similar to the seed layer forming step S24 shown in FIG. 16. However, the
도 21c를 참조하면, 상기 전극층 형성 단계(S33)는 씨드층(430)을 덮도록 상기 버퍼층(120)의 상부에 제 1 전극(442)과 제 2 전극(444)을 포함하는 전극층(440)을 형성하는 단계이다.Referring to FIG. 21C, the electrode layer forming step S33 includes an
상기 전극층 형성 단계(S33)는 도 17에 도시된 전극층 형성 단계(S25)와 유사하다. 다만, 상기 전극층 형성 단계(S33)의 전극층(430)은 버퍼층(120)의 상부에 형성된다. The electrode layer forming step S33 is similar to the electrode layer forming step S25 shown in FIG. 17. However, the
도 21d를 참조하면, 상기 나노 와이어 수용홈 형성 단계(S34)는 희생층(125)을 제거하여 나노 와이어 수용홈(435)을 형성하는 단계이다. Referring to FIG. 21D, the nanowire receiving groove forming step S34 is a step of forming the
상기 나노 와이어 수용홈 형성 단계(S34)는 도 18에 도시된 나노 와이어 수용홈 형성 단계(S26)와 유사하다. 다만, 상기 나노 와이어 수용홈 형성 단계(S34)의 나노 와이어 수용홈(435)은 버퍼층(120)의 상부에 형성된다. The nanowire receiving groove forming step S34 is similar to the nanowire receiving groove forming step S26 shown in FIG. 18. However, the
도 21e를 참조하면, 상기 나노 와이어 형성 단계(S35)는 나노 와이어 수용홈(435)에 나노 와이어(450)를 형성하는 단계이다. Referring to FIG. 21E, the nanowire forming step S35 is a step of forming the
상기 나노 와이어 형성 단계(S35)는 도 19에 도시된 나노 와이어 형성 단계(S27)와 유사하다. 다만, 상기 나노 와이어 형성 단계(S35)의 나노 와이어(450)는 버퍼층(120)의 상부에 형성된다.The nanowire forming step S35 is similar to the nanowire forming step S27 illustrated in FIG. 19. However, the
도 21f 및 도 21g를 참조하면, 상기 게이트 절연막 형성 단계(S36)는 전극층(430)과 나노 와이어(450)의 상부에 게이트 절연막(460)을 형성하는 단계이다. 21F and 21G, the gate insulating film forming step S36 is a step of forming the
구체적으로, 상기 게이트 절연막 형성 단계(S36)는 도 21f에 도시된 바와 같이 게이트 절연막 형성 물질(460a)을 화학기상 증착법(CVD), 플라즈마 강화 화학기상 증착법(PECVD) 및 원자층 증착법(ALD) 등을 이용하여 전극층(430)과 나노 와이어(450)의 상부 전체에 증착한 후 패터닝 방법에 의해 패터닝함으로써, 도 21g에 도시된 바와 같이 전극층(430)과 나노 와이어(450)의 상부에 패터닝된 게이트 절연막(460)을 형성한다. Specifically, the gate insulating film forming step (S36) may be performed by chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PECVD), atomic layer deposition (ALD), etc., as shown in FIG. 21F. By depositing the entire upper portion of the
도 21h를 참조하면, 상기 게이트 전극 형성 단계(S37)는 게이트 절연막(460) 중 나노 와이어(450)와 대응하는 영역에 게이트 전극(470)을 형성하는 단계이다.Referring to FIG. 21H, the gate electrode forming step S37 is a step of forming the
구체적으로, 상기 게이트 전극(470)은 화학 기상 증착법, 플라즘 강화 화학기상 증착법 등의 방법을 이용하여 도 1에서 설명된 게이트 전극 형성 물질을 게이트 절연막(460)의 상부에 증착한 후 포토리소그래피 방법 등을 이용하여 패터닝하여 형성될 수 있다. Specifically, the
상기와 같이 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(400)의 제조 방법은 에칭 방법을 통해 씨드층(430)에 나노 와이어 수용홈(435)을 용이하게 형성하여 나노 와이어(450)를 형성할 수 있고, 탑 게이트 타입의 나노 와이어 트랜지스터를 구현할 수 있다.
As described above, in the method of manufacturing the
다음은 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(500)의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing the
도 22는 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 23 내지 도 28은 도 22의 나노 와이어 트랜지스터의 제조 방법을 보여주는 단면도들이다.22 is a flowchart illustrating a method of manufacturing a nanowire transistor according to another embodiment of the present invention, and FIGS. 23 to 28 are cross-sectional views illustrating a method of manufacturing the nanowire transistor of FIG. 22.
도 22를 참조하면, 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(500)의 제조 방법은 희생층 형성 단계(S41), 씨드층 형성 단계(S42), 블럭층 형성 단계(S43), 나노 와이어 수용홈 형성 단계(S44), 나노 와이어 형성 단계(S45), 전극층 형성 단계(S46), 게이트 절연막 형성 단계(S47) 및 게이트 전극 형성 단계(S48)를 포함한다. Referring to FIG. 22, in the method of manufacturing the
상기 희생층 형성 단계(S41)와 씨드층 형성 단계(S42)는 도 21a에 도시된 희생층 형성 단계(S31)와 도 21b에 도시된 씨드층 형성 단계(S32)와 동일하므로, 중복된 설명은 생략하기로 한다. Since the sacrificial layer forming step S41 and the seed layer forming step S42 are the same as the sacrificial layer forming step S31 shown in FIG. 21A and the seed layer forming step S32 shown in FIG. 21B, overlapping descriptions will be provided. It will be omitted.
도 23을 참조하면, 상기 블럭층 형성 단계(S43)는 씨드층 형성 단계(S42)와 전극층 형성 단계(S46) 사이에서 씨드층(430)을 덮도록 버퍼층(120)의 상부에 블럭층(540)을 형성하는 단계이다. 여기서, 상기 블럭층(540)은 제 1 씨드층(432)를 덮는 제 1 블럭(542)과, 제 1 블럭(542)과 이격되며 제 2 씨드층(544)을 덮는 제 2 블럭(544)을 포함할 수 있다.Referring to FIG. 23, the block layer forming step S43 may include a
상기 블럭층(540)은 화학 기상 증착법, 플라즘 강화 화학기상 증착법 등의 방법을 이용하여 도 5에서 설명된 블럭층 형성 물질을 버퍼층(120)과 씨드층(430)의 상부에 증착한 후 포토리소그래피 방법 등을 이용하여 패터닝하여 형성될 수 있다. The
도 24를 참조하면, 상기 나노 와이어 수용홈 형성 단계(S44)는 희생층(도 23의 125)을 제거하여 나노 와이어 수용홈(435)을 형성하는 단계이다.Referring to FIG. 24, the nanowire receiving groove forming step S44 is a step of forming the
상기 나노 와이어 수용홈 형성 단계(S44)는 도 21d에 도시된 나노 와이어 수용홈 형성 단계(S34)와 유사하다. 다만, 상기 나노 와이어 수용홈 형성 단계(S44)의 나노 와이어 수용홈(435)은 블럭층(540)이 형성된 상태에서 형성된다.The nanowire receiving groove forming step S44 is similar to the nanowire receiving groove forming step S34 shown in FIG. 21D. However, the
도 25를 참조하면, 상기 나노 와이어 형성 단계(S45)는 나노 와이어 수용홈(435)에 나노 와이어(550)를 형성하는 단계이다.Referring to FIG. 25, the nanowire forming step S45 is a step of forming a
상기 나노 와이어 형성 단계(S45)는 도 21e에 도시된 나노 와이어 형성 단계(S35)와 유사하다. 다만, 상기 나노 와이어 형성 단계(S45)의 나노 와이어(550)는 블럭층(540)이 형성된 상태에서 형성된다.The nanowire forming step S45 is similar to the nanowire forming step S35 shown in FIG. 21E. However, the
그리고, 상기 전극층 형성 단계(S46)는 블럭층(540)을 덮도록 상기 버퍼층(120)의 상부에 제 1 전극(562)과 제 2 전극(564)을 포함하는 전극층(560)을 형성하는 단계이다.The electrode layer forming step S46 may include forming an
상기 전극층 형성 단계(S46)는 도 21c에 도시된 전극층 형성 단계(S33)와 유사하다. 다만, 상기 전극층 형성 단계(S46)의 전극층(560)은 나노 와이어(550)가 형성된 상태에서 형성된다. 즉, 상기 전극층 형성 단계(S46)는 나노 와이어 형성 단계(S45) 이후에 형성된다.The electrode layer forming step S46 is similar to the electrode layer forming step S33 shown in FIG. 21C. However, the
도 26 및 도 27을 참조하면, 상기 게이트 절연막 형성 단계(S47)는 게이트 절연막 형성 물질(570a)을 나노 와이어(550)와 전극층(560)의 상부에 증착시키고 패터닝하여 게이트 절연막(570)을 형성하는 단계이다. 26 and 27, the gate insulating film forming step S47 is performed by depositing and patterning a gate insulating
상기 게이트 절연막 형성 단계(S47)는 도 21f와 도 21g에 도시된 게이트 절연막 형성 단계(S36)와 동일하므로, 중복된 설명은 생략하기로 한다. Since the gate insulating film forming step S47 is the same as the gate insulating film forming step S36 shown in FIGS. 21F and 21G, a redundant description will be omitted.
도 28을 참조하면, 상기 게이트 전극 형성 단계(S48)는 게이트 절연막(570) 중 나노 와이어(550)와 대응하는 영역에 게이트 전극(580)을 형성하는 단계이다.Referring to FIG. 28, the gate electrode forming step S48 is a step of forming the
상기 게이트 전극 형성 단계(S48)는 도 21h에 도시된 게이트 전극 형성 단계(S37)와 동일하므로, 중복된 설명은 생략하기로 한다.Since the gate electrode forming step S48 is the same as the gate electrode forming step S37 illustrated in FIG. 21H, the overlapping description thereof will be omitted.
상기와 같이 본 발명의 또다른 실시예에 따른 나노 와이어 트랜지스터(500)의 제조 방법은 블럭층(540)을 형성한 후 씨드층(430)으로부터 나노 와이어(450)를 형성시며, 나노 와이어(450)의 성장 제어를 용이하게 할 수 있다.
As described above, the method of manufacturing the
본 발명은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
Although the present invention has been described with reference to the embodiments illustrated in the accompanying drawings, it is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.
100, 200, 300, 400, 500: 나노 와이어 트랜지스터
110: 서브스트레이트 120: 버퍼층
130, 470, 580: 게이트 전극
140, 240, 340, 460, 570: 게이트 절연막 150, 260, 350, 430: 씨드층
160, 270, 360, 440, 560: 전극층
170, 280, 370, 450, 550: 나노 와이어 250: 희생층
540: 블럭층100, 200, 300, 400, 500: nanowire transistor
110: substrate 120: buffer layer
130, 470, 580: gate electrode
140, 240, 340, 460, 570:
160, 270, 360, 440, 560: electrode layer
170, 280, 370, 450, 550: nanowire 250: sacrificial layer
540: block layer
Claims (32)
상기 서브스트레이트의 상부에 형성되는 버퍼층;
상기 버퍼층의 상부에 형성되는 게이트 전극;
상기 버퍼층의 상부에 상기 게이트 전극을 덮도록 형성되는 게이트 절연막;
상기 게이트 절연막의 상부에 형성되는 씨드층;
상기 씨드층을 덮도록 상기 게이트 절연막의 상부에 형성되는 전극층; 및
상기 게이트 절연막의 상부 중 상기 게이트 전극과 대응하는 영역에 상기 씨드층과 접촉하도록 형성되는 나노 와이어를 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.Substrate;
A buffer layer formed on the substrate;
A gate electrode formed on the buffer layer;
A gate insulating layer formed on the buffer layer to cover the gate electrode;
A seed layer formed on the gate insulating layer;
An electrode layer formed on the gate insulating layer to cover the seed layer; And
And a nanowire formed in contact with the seed layer in a region of the gate insulating layer corresponding to the gate electrode.
상기 게이트 절연막은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
The gate insulating film comprises a nanowire receiving groove for receiving the nanowires.
상기 나노 와이어에서 상기 씨드층과 접촉하는 면은 상기 게이트 절연막의 상면과 동일 평면을 이루는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
And a surface of the nanowire contacting the seed layer is coplanar with an upper surface of the gate insulating layer.
상기 게이트 절연막과 상기 전극층 사이에 형성되는 희생층을 더 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
And a sacrificial layer formed between the gate insulating film and the electrode layer.
상기 희생층은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 4, wherein
The sacrificial layer comprises a nanowire receiving groove for receiving the nanowires.
상기 나노 와이어에서 상기 씨드층과 접촉하는 면은 상기 희생층의 상면과 동일 평면을 이루는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 4, wherein
The nanowire transistor of claim 1, wherein a surface of the nanowire contacting the seed layer is coplanar with an upper surface of the sacrificial layer.
상기 씨드층은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
The seed layer comprises a nanowire receiving groove for receiving the nanowires.
상기 씨드층은
상기 나노 와이어의 일측과 연결되는 제 1 씨드층; 및
상기 제 1 씨드층과 이격되며, 상기 나노 와이어의 타측과 연결되는 제 2 씨드층을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
The seed layer is
A first seed layer connected to one side of the nanowires; And
And a second seed layer spaced apart from the first seed layer and connected to the other side of the nanowire.
상기 전극층은
상기 제 1 씨드층을 덮는 제 1 전극; 및
제 1 전극과 이격되며 상기 제 2 씨드층을 덮는 제 2 전극을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 8,
The electrode layer is
A first electrode covering the first seed layer; And
And a second electrode spaced apart from the first electrode and covering the second seed layer.
상기 전극층은 상기 나노 와이어를 노출하도록 형성되는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
And the electrode layer is formed to expose the nanowires.
상기 씨드층은 Au, graphite, ZnO, AuZnO, Cu, Al, AuAl, Ni, SnO2, In2O3, ZnS 로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물로 형성되는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
The seed layer is nanowire, characterized in that formed of any one or a mixture thereof selected from the group consisting of Au, graphite, ZnO, AuZnO, Cu, Al, AuAl, Ni, SnO 2 , In 2 O 3 , ZnS transistor.
상기 나노 와이어는
CaS:Eu, ZnS:Sm, ZnS:Mn, Y2O2S:Eu, Y2O2S:Eu,Bi, Gd2O3:Eu, (Sr,Ca,Ba,Mg)P2O7:Eu,Mn, CaLa2S4:Ce, SrY2S4: Eu, (Ca,Sr)S:Eu, SrS:Eu, Y2O3:Eu, YVO4:Eu,Bi,
ZnS:Tb, ZnS:Ce,Cl, ZnS:Cu,Al, Gd2O2S:Tb, Gd2O3:Tb,Zn, Y2O3: Tb,Zn, SrGa2S4:Eu, Y2SiO5:Tb, Y2Si2O7:Tb, Y2O2S:Tb, ZnO:Ag, ZnO:Cu,Ga, CdS:Mn, BaMgAl10O17:Eu,Mn, (Sr,Ca,Ba)(Al,Ga)2S4:Eu, Ca8Mg(SiO4)4Cl2:Eu,Mn, YBO3:Ce,Tb, Ba2SiO4:Eu, (Ba,Sr)2SiO4:Eu, Ba2(Mg,Zn)Si2O7:Eu, (Ba,Sr)Al2O4:Eu, Sr2Si3O8,2SrCl2:Eu,
SrS:Ce, ZnS:Tm, ZnS:Ag,Cl, ZnS:Te, Zn2SiO4:Mn, YSiO5:Ce, (Sr,Mg,Ca)10(PO4)6Cl2:Eu, BaMgAl10O17:Eu, BaMg2Al16O27:Eu,
YAG(Yittrium, Alumium, Garnet) 또는 CaAl2O3와 SrAl2O3를 합성한 CaxSrx -1Al2O3:Eu+2를 이용한 혼합물 또는 화합물, 또는
ZnO, In2O3, SnO2, SiGe, GaN, InP, InAs, Ge, GaP, GaAs, GaAs/P, InAs/P, ZnS, ZnSe, CdS, CdSe로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 또는 화합물로 형성되는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 1,
The nano wire
CaS: Eu, ZnS: Sm, ZnS: Mn, Y 2 O 2 S: Eu, Y 2 O 2 S: Eu, Bi, Gd 2 O 3 : Eu, (Sr, Ca, Ba, Mg) P 2 O 7 : Eu, Mn, CaLa 2 S 4 : Ce, SrY 2 S 4 : Eu, (Ca, Sr) S: Eu, SrS: Eu, Y 2 O 3 : Eu, YVO 4 : Eu, Bi,
ZnS: Tb, ZnS: Ce, Cl, ZnS: Cu, Al, Gd 2 O 2 S: Tb, Gd 2 O 3 : Tb, Zn, Y 2 O 3 : Tb, Zn, SrGa 2 S 4 : Eu, Y 2 SiO 5 : Tb, Y 2 Si 2 O 7 : Tb, Y 2 O 2 S: Tb, ZnO: Ag, ZnO: Cu, Ga, CdS: Mn, BaMgAl 10 O 17 : Eu, Mn, (Sr, Ca , Ba) (Al, Ga) 2 S 4 : Eu, Ca 8 Mg (SiO 4 ) 4 Cl 2 : Eu, Mn, YBO 3 : Ce, Tb, Ba 2 SiO 4 : Eu, (Ba, Sr) 2 SiO 4 : Eu, Ba 2 (Mg, Zn) Si 2 O 7 : Eu, (Ba, Sr) Al 2 O 4 : Eu, Sr 2 Si 3 O 8 , 2SrCl 2 : Eu,
SrS: Ce, ZnS: Tm, ZnS: Ag, Cl, ZnS: Te, Zn 2 SiO 4 : Mn, YSiO 5 : Ce, (Sr, Mg, Ca) 10 (PO 4 ) 6Cl 2 : Eu, BaMgAl 10 O 17 : Eu, BaMg 2 Al 16 O 27 : Eu,
YAG (Yittrium, Alumium, Garnet) or a mixture or compound using Ca x Sr x -1 Al 2 O 3 : Eu +2 synthesized with CaAl 2 O 3 and SrAl 2 O 3 , or
ZnO, In 2 O 3 , SnO 2 , SiGe, GaN, InP, InAs, Ge, GaP, GaAs, GaAs / P, InAs / P, ZnS, ZnSe, CdS, CdSe or any one selected from Nanowire transistor, characterized in that formed of a mixture or compound.
상기 나노 와이어는
Ce, Tm, Ag, Cl, Te, Mn, Eu, Bi, Tb, Cu, Zn, Ga으로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 또는 화합물인 도펀트를 더 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 12,
The nano wire
Nanowire transistor further comprising a dopant which is any one selected from the group consisting of Ce, Tm, Ag, Cl, Te, Mn, Eu, Bi, Tb, Cu, Zn, Ga or a mixture or compound thereof .
상기 희생층은
SiO2 또는 SiNx를 포함하는 절연 물질로 형성되거나,
Al, ITO 및 Ti 중 적어도 어느 하나를 포함하는 금속 물질로 형성되는 것을 특징으로 하는 나노 와이어 트랜지스터. The method of claim 4, wherein
The sacrificial layer
Formed of an insulating material comprising SiO 2 or SiNx, or
Nanowire transistor, characterized in that formed of a metal material comprising at least one of Al, ITO and Ti.
상기 서브스트레이트의 상부에 형성되는 버퍼층;
상기 버퍼층의 상부에 형성되는 씨드층;
상기 씨드층을 덮도록 상기 버퍼층의 상부에 형성되는 전극층;
상기 전극층의 상부에 형성되는 게이트 절연막;
상기 게이트 절연막의 상부에 형성되는 게이트 전극; 및
상기 게이트 절연막의 하부 중 상기 게이트 전극과 대응되는 영역에 상기 씨드층과 접촉하도록 형성되는 나노 와이어를 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터. Substrate;
A buffer layer formed on the substrate;
A seed layer formed on the buffer layer;
An electrode layer formed on the buffer layer to cover the seed layer;
A gate insulating film formed on the electrode layer;
A gate electrode formed on the gate insulating film; And
And a nanowire formed under the gate insulating layer to contact the seed layer in a region corresponding to the gate electrode.
상기 씨드층은 상기 나노 와이어를 수용하는 나노 와이어 수용홈을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 15,
The seed layer comprises a nanowire receiving groove for receiving the nanowires.
상기 씨드층은
상기 나노 와이어의 일측과 연결되는 제 1 씨드층; 및
상기 제 1 씨드층과 이격되며, 상기 나노 와이어의 타측과 연결되는 제 2 씨드층을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 15,
The seed layer is
A first seed layer connected to one side of the nanowires; And
And a second seed layer spaced apart from the first seed layer and connected to the other side of the nanowire.
상기 전극층은
상기 제 1 씨드층을 덮는 제 1 전극; 및
제 1 전극과 이격되며 상기 제 2 씨드층을 덮는 제 2 전극을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 17,
The electrode layer is
A first electrode covering the first seed layer; And
And a second electrode spaced apart from the first electrode and covering the second seed layer.
상기 전극층은 상기 나노 와이어를 노출하도록 형성되는 것을 특징으로 하는 나노 와이어 트랜지스터.The method of claim 15,
And the electrode layer is formed to expose the nanowires.
상기 씨드층을 덮도록 상기 버퍼층의 상부에 형성되며, 상기 씨드층과 상기 전극층 사이에 개재되는 블럭층을 더 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.The method according to claim 15 or 18,
And a block layer formed on the buffer layer to cover the seed layer and interposed between the seed layer and the electrode layer.
상기 블럭층은
상기 제 1 씨드층과 상기 제 1 전극 사이에 개재되는 제 1 블럭; 및
제 1 블럭과 이격되며 상기 제 2 씨드층과 상기 제 2 전극 사이에 개재되는 제 2 블럭을 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터.21. The method of claim 20,
The block layer
A first block interposed between the first seed layer and the first electrode; And
And a second block spaced apart from the first block and interposed between the second seed layer and the second electrode.
상기 버퍼층의 상부에 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 게이트 절연막 형성 단계;
상기 게이트 절연막의 상부에 씨드층을 형성하는 씨드층 형성 단계;
상기 씨드층을 덮도록 상기 게이트 절연막의 상부에 전극층을 형성하는 전극층 형성 단계;
상기 게이트 절연막의 상부 중 상기 게이트 전극과 대응하는 영역에 나노 와이어 수용홈을 형성하는 나노 와이어 수용홈 형성 단계; 및
상기 나노 와이어 수용홈에 나노 와이어를 형성하는 나노 와이어 형성 단계를 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법. Forming a gate electrode on the buffer layer formed on the substrate;
Forming a gate insulating film on the buffer layer to cover the gate electrode;
A seed layer forming step of forming a seed layer on the gate insulating layer;
An electrode layer forming step of forming an electrode layer on the gate insulating layer to cover the seed layer;
A nanowire receiving groove forming step of forming a nanowire receiving groove in an area of the upper portion of the gate insulating layer corresponding to the gate electrode; And
And a nanowire forming step of forming nanowires in the nanowire receiving grooves.
상기 나노 와이어 수용홈 형성 단계는 상기 게이트 절연막에 상기 나노 와이어 수용홈을 형성하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법. The method of claim 22,
The nanowire receiving groove forming step may include forming the nanowire receiving groove in the gate insulating film.
상기 게이트 절연막과 상기 전극층 사이에 희생층을 형성하는 희생층 형성 단계를 더 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법.The method of claim 22,
And a sacrificial layer forming step of forming a sacrificial layer between the gate insulating film and the electrode layer.
상기 나노 와이어 수용홈 형성 단계는 상기 희생층에 상기 나노 와이어 수용홈을 형성하는 것을 특징으로 하는 나논 와이어 트랜지스터의 제조 방법.25. The method of claim 24,
The forming of the nano wire receiving grooves may include forming the nano wire receiving grooves in the sacrificial layer.
상기 나노 와이어 수용홈 형성 단계는 상기 씨드층에 상기 나노 와이어 수용홈을 형성하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법. 25. The method of claim 24,
The nanowire receiving groove forming step of forming a nanowire receiving groove, characterized in that for forming the nanowire receiving groove in the seed layer.
상기 나노 와이어 수용홈 형성 단계는 에칭 방법에 의해 이루어지는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법. The method of claim 22,
The nanowire receiving groove forming step is a method of manufacturing a nanowire transistor, characterized in that made by the etching method.
상기 나노 와이어 형성 단계는 상기 씨드층으로부터 나노 와이어 형성 물질을 성장시켜 이루어지는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법. The method of claim 22,
The nanowire forming step is a nanowire transistor manufacturing method, characterized in that by growing a nanowire forming material from the seed layer.
상기 나노 와이어 형성 단계는 thermal CVD, laser ablation CVD(LACVD), plasma enhanced CVD(PECVD), LPCVD, MOCVD 중에서 선택되는 어느 하나의 방법에 의해 이루어지는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법.29. The method of claim 28,
The nanowire forming step is a method of manufacturing a nanowire transistor, characterized in that by any one selected from thermal CVD, laser ablation CVD (LACVD), plasma enhanced CVD (PECVD), LPCVD, MOCVD.
상기 희생층의 양측을 덮도록 상기 버퍼층의 상부에 씨드층을 형성하는 씨드층 형성 단계;
상기 씨드층을 덮도록 상기 버퍼층의 상부에 전극층을 형성하는 전극층 형성 단계;
상기 희생층을 제거하여 나노 와이어 수용홈을 형성하는 나노 와이어 수용홈 형성 단계;
상기 나노 와이어 수용홈에 나노 와이어를 형성하는 나노 와이어 형성 단계;
상기 전극층과 나노 와이어의 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 및
상기 게이트 절연막 중 상기 나노 와이어와 대응하는 영역에 게이트 전극을 형성하는 게이트 전극 형성 단계를 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법.Forming a sacrificial layer on top of the buffer layer formed on the substrate;
Forming a seed layer on the buffer layer to cover both sides of the sacrificial layer;
An electrode layer forming step of forming an electrode layer on the buffer layer to cover the seed layer;
Forming a nano wire receiving groove by removing the sacrificial layer;
Forming a nanowire in the nanowire receiving groove;
Forming a gate insulating film on the electrode layer and the nanowires; And
And forming a gate electrode in a region corresponding to the nanowires of the gate insulating film.
상기 전극층 형성 단계는 상기 나노 와이어 수용홈 형성 단계 이전에 수행되는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법.31. The method of claim 30,
Wherein the electrode layer forming step is performed before the nanowire receiving groove forming step.
상기 씨드층 형성 단계와 상기 전극층 형성 단계 사이에 상기 씨드층을 덮도록 상기 버퍼층의 상부에 블럭층을 형성하는 블럭층 형성 단계를 더 포함하며,
상기 전극층 형성 단계는 상기 나노 와이어 형성 단계 이후에 수행되는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조 방법.31. The method of claim 30,
A block layer forming step of forming a block layer on the buffer layer to cover the seed layer between the seed layer forming step and the electrode layer forming step;
Wherein the electrode layer forming step is performed after the nanowire forming step.
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