KR101175982B1 - Structure for multi-row lead frame and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체 패키지용 다열 리드리스 프레임에 관한 것으로, 본 발명의 구성은 리드프레임원소재에 감광성 물질을 도포하여 1차패턴부을 형성하는 1단계와 상기 1차패턴에 적어도 1 이상의 도금패턴을 형성하는 2단계를 포함하여 이루어지는 것을 특징으로 한다. 특히, 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층을 형성하는 것을 특징으로 한다.
본 발명에 따르면, 리드프레임을 제조하는 공정 시, 플래쉬(flash)도금 없이 바로 다층 도금이 진행되며, 리드프레임 원소재에 하프에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감을 극대화할 수 있는 효과가 있다.
특히, 본 발명에서는 도금패턴에서의 도금두께를 최소화하여 반도체 패키지의 슬림화가 가능하며, 그 특성은 우수한 반도체 패키지용 다열 리드 프레임을 제공할 수 있는 효과도 있다.The present invention relates to a multi-row leadless frame for a semiconductor package, the configuration of the present invention is a step of forming a primary pattern portion by applying a photosensitive material to the lead frame material and at least one plating pattern formed on the primary pattern Characterized in that comprises two steps to do. In particular, the plating pattern is characterized by forming a Pd, Ni, Pd layer using Au as an initial layer.
According to the present invention, in the process of manufacturing the lead frame, multi-layer plating proceeds immediately without flash plating, and circuit implementation is possible only by the plating pattern without half-etching the lead frame material. By forming the O portion and the die pad portion, there is an effect to maximize the simplification of the process and the reduction of the manufacturing cost.
Particularly, in the present invention, the thickness of the plating pattern in the plating pattern can be minimized to reduce the thickness of the semiconductor package, and the characteristics thereof can provide an excellent multi-row lead frame for the semiconductor package.

Description

다열 리드 프레임 및 그 제조방법{Structure for multi-row lead frame and manufacturing method thereof}Multi-row lead frame and manufacturing method thereof

본 발명은 반도체 패키지용 다열 리드프레임에 관한 것으로, 리드프레임 원소재에 하프에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감할 수 있는 공정기술과 이를 이용하여 제조되는 리드프레임에 관한 것이다.The present invention relates to a multi-row lead frame for a semiconductor package, and the circuit can be implemented only by the plating pattern without half-etching the lead frame material, thereby simplifying the process by forming the I / O portion and the die pad portion in a simple plating process. The present invention relates to a process technology capable of reducing manufacturing costs and a lead frame manufactured using the same.

반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하며, 이것이 반도체 패키지이다. 최근에는 칩의 크기 축소, 열 방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.Since the semiconductor chip itself is not supplied with electricity from the outside to transmit or receive electrical signals, it is necessary for the semiconductor chip to package the chip in order to exchange various electrical signals with the outside, which is a semiconductor package. Recently, in consideration of chip size reduction, heat dissipation capability and electrical performance improvement, reliability improvement, manufacturing cost, and the like, various structures such as lead frames, printed circuit boards, and circuit films have been manufactured.

그리고 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드프레임의 반도체 칩 패키지가 주목받고 있다.In addition, according to the trend of higher integration of semiconductor chips, it is necessary to increase the number of input and output terminals, which are electrical leads between the semiconductor chip and the external circuit board. For this purpose, a semiconductor chip package of a multi-row lead frame having leads having two or more arrays for connecting a chip and an external circuit to each other has been attracting attention.

도 1 및 도 2의 (a) 내지 (g)는 일본 특허공보 1997-162348호에 게시된 반도체 장치의 제조방법을 도시한 것이다.1 and 2 (a) to (g) show a method for manufacturing a semiconductor device disclosed in Japanese Patent Laid-Open No. 1997-162348.

도 1은 위 일본 특허공보 1997-162348호에 게시된 제조방법의 공정순서를 나타낸 흐름도로, 구체적으로 (a)리드프레임 구성하는 금속기재에 에칭레지스트를 도포하고, (b) 이후에 상기 리드프레임 원소재인 금속기재를 패터닝하고, (c) 이후, 패터닝된 패턴을 마스크로 하여 리드프레임 원소재를 하프 에칭하며, (d) 하프 에칭된 부분에 도금을 형성하고, (e) 이후 칩 실장과 (f) 와이어 본딩과정, (g) 에폭시 몰딩을 통해 반도체 장치를 형성한다. 이러한 공정을 구체적으로 도 2a 및 도 2b를 통해 살펴보면 다음과 같다.1 is a flowchart showing a manufacturing process of the manufacturing method disclosed in Japanese Patent Publication No. 1997-162348, specifically, (a) applying an etching resist to the metal substrate constituting the lead frame, (b) after the lead frame Patterning the metal substrate as the raw material, (c) and then half-etched the lead frame material using the patterned pattern as a mask, (d) forming a plating on the half-etched portion, and (e) then chip mounting and (f) wire bonding, and (g) forming a semiconductor device through epoxy molding. This process will be described in detail with reference to FIGS. 2A and 2B.

도 2a에 제시된 것처럼, (a) 공정에서 금속기재(21)인 리드프레임 원소재의 양면에 에칭레지스트(24)를 도포하고, (b) 공정에서 마스크를 이용하여 노광 및 현상공정을 거쳐 에칭레지스트(24)의 패턴을 형성한다. (c) 이후에, 금속기재의 상면을 하프에칭을 수행하게 되며, 그 결과 도시된 것과 같은, 금속기재(21)의 홈(22)이 형성되고, 지그구멍(23)이 형성된다. 남은 에칭 레지스트의 패턴(24a)은 이후 제거된다. 이후 (d) 공정에 제시된 것처럼, 리드프레임(20)의 하프 에칭된 부분에 도금을 수행하게 된다. 이는 도금 공정에서 홈(22)의 바닥면에 금속 막(13c)이 다수 층으로 적층되는 구조로 도금이 형성된다. (e) 공정에서 이후 고정수지(15)를 이용하여 반도체 소자(11)을 올리고, 전극패드(14)를 형성한 후, (f)와이어(18)를 본딩을 수행하게 된다. 이후 (g) 공정처럼 에폭시 등의 몰딩처리(12)를 수행하여 반도체 장치를 완성하게 된다.As shown in FIG. 2A, the etching resist 24 is applied to both surfaces of the lead frame element, which is the metal substrate 21, in the process (a), and the etching resist is subjected to the exposure and development processes using a mask in the process (b). The pattern of 24 is formed. After (c), half etching of the upper surface of the metal substrate is performed. As a result, the grooves 22 of the metal substrate 21 are formed as shown, and the jig hole 23 is formed. The pattern 24a of the remaining etching resist is then removed. Thereafter, as shown in step (d), plating is performed on the half-etched portion of the leadframe 20. In the plating process, the plating is formed in a structure in which the metal film 13c is laminated in multiple layers on the bottom surface of the groove 22. In the process (e), after the semiconductor device 11 is raised using the fixed resin 15 and the electrode pad 14 is formed, the (f) wire 18 is bonded. Thereafter, as in step (g), molding 12, such as epoxy, is performed to complete the semiconductor device.

특히 도 2b에 도시된 것은, 상기 반도체 장치를 형성하여 홈(22)에 에폭시가 삽입되는 수지돌기(17) 부분과, 홈(22)에 적층형성되는 금속 막(13B)을 도시한 것이다. 도시된 금속 막 층은 4층 구조(Au/Pd/Ni/Pd)를 도시하고 있기는 하나, 여러 물질을 적층 하는 방식, 이를 테면 Au/ Pd로 적층 하거나, 또는 Au/Ni/Au, Pd/Ni/Pd등의 복층구조로 적층이 이루어질 수 있다. 이처럼 일본 특허공보 1997-162348호에서는 하프에칭된 위치에 금속 막을 입히어 I/O 패드를 형성하는 방식을 이른바, BCC(Bump Chip Carrier) 패키지 방법이라 하며, 이러한 방식으로 종래의 BGA(Ball Grid Array) 방식에 비해 실장 면적이 넓으며, 제조비용이 낮고 소형화가 구현된다는 것을 제시하고 있다. 그러나 이러한 공법은 실제로 소형화에 한계를 드러내고 있다. 즉 이러한 종래 기술에 의한 공법에 의해 만들 수 있는 패키지에 가능한 I/O Pad Pin 수는 최대 116개(현재 제품으로 상용화되고 있는 것)이며, Pin 수를 늘릴 경우에는 제품의 크기가 커져야 하는 문제가 발생하게 된다. 특히, 상술한 제조공정에서 리드프레임 원소재에 하프에칭을 통하여 I/O 패드를 형성하는 경우, 하프에칭의 정도에 따라 패키지의 두께가 증가하게 되는 경향이 현저하며, 본딩(bonding)거리가 늘어나 비용증가가 발생하게 되는 문제도 아울러 발생하게 된다. In particular, shown in FIG. 2B, a portion of the resin protrusion 17 in which the epoxy is inserted into the groove 22 to form the semiconductor device, and the metal film 13B stacked on the groove 22 are illustrated. Although the illustrated metal film layer shows a four-layer structure (Au / Pd / Ni / Pd), a method of stacking various materials, such as Au / Pd, or Au / Ni / Au, Pd / Lamination may be performed in a multilayer structure such as Ni / Pd. As described above, Japanese Patent Publication No. 1997-162348 forms a method of forming an I / O pad by coating a metal film at a half-etched position, a so-called bump chip carrier (BCC) package method. In this way, a conventional ball grid array (BGA) is used. Compared to the proposed method, it has a larger mounting area, lower manufacturing cost, and smaller size. However, this technique is actually showing a limit to miniaturization. In other words, the maximum number of I / O pad pins available for a package that can be made by such a prior art method is 116 (which is currently commercialized as a product). Will occur. In particular, when the I / O pad is formed on the lead frame raw material through half etching in the above-described manufacturing process, the thickness of the package tends to increase according to the degree of half etching, and the bonding distance increases. There is also a problem of increased cost.

나아가 하프에칭을 수행하는 위 일본 특허공보 1997-162348호의 제시기술은 에칭의 깊이(depth)가 기본적으로 80㎛로, 전체 리드의 두께가 에칭 깊이에 의해 결정되게 되며, 이로 인해 구현가능한 리드피치가 약 240㎛ 정도로 크게 되어 구현가능한 I/O 핀의 수도 116개로 한정되게 되는 현실상의 문제를 가지게 된다. 나아가 도금층을 형성하는 기본 하지층인 Cu carrier의 도금면적이 직선형으로 구현되기 어려우며, 이로써, 도금 두께의 편차관리가 힘들어지며, 정밀한 패턴을 구현할 수 없게 되는 단점도 아울러 발생하게 된다.Furthermore, the technique of Japanese Patent Laid-Open Publication No. 1997-162348, which performs half etching, basically shows that the depth of etching is 80 占 퐉, and the thickness of the entire lead is determined by the etching depth. As large as about 240 μm, the number of realizable I / O pins is limited to 116. Furthermore, the plating area of the Cu carrier, which is a basic base layer for forming the plating layer, is difficult to be implemented in a straight line, thereby making it difficult to manage the variation of the thickness of the plating, and also cause a disadvantage in that a precise pattern cannot be realized.

도 3은 종래의 기술로 미국특허 US 6964918호에 게시된 반도체 패키지의 제조방법에 관한 도면을 나타낸 것이다.3 is a view illustrating a method of manufacturing a semiconductor package disclosed in US Pat. No. 6,964,918 in the prior art.

도 3에 도시된 바와 같이, 이 기술은 금속프레임(copper) 위에 마스크패턴을 이용하여 다이패드 및 I/O패드를 다층 도금하여 구현한 후 칩을 실장하고 몰딩하여 반도체 패키지를 형성하는 방법으로 구현된다. 이는 일본 특허공보 1997-162348호에 제시된 기술과는 달리 하프에칭을 하지 않고 도금으로 회로구현을 시키는 기술에 관한 것이다. 구체적으로는 Ni/Cu/Ni로 구성된 도금층 위에 반도체 칩(26)을 실장하고, 와이어(38)를 본딩한 후, 몰딩(28)을 통해서 반도체 패키지(20)를 완성하게 되는 공정으로 이루어진다. 이는 아래의 리드프레임 부분(Z)의 확대한 부분확대부분을 통해 살펴보면, 금속프레임(30) 상에 초기층으로 Cu flash 도금을 진행한 후, Au, Ni, Cu, Ni, Au 순으로 도금을 하여 회로를 형성하게 된다. 여기에서 식별부호의 명칭은 콘택트 패드(24), 다이어태치패드(22), 캐퍼시터(36), 도금마스크(32)이다.As shown in FIG. 3, this technique is implemented by forming a semiconductor package by mounting and molding a chip after multilayer die plating and I / O pads are implemented by using a mask pattern on a metal frame. do. This relates to a technique for circuit realization by plating without half etching, unlike the technique disclosed in Japanese Patent Publication No. 1997-162348. Specifically, the semiconductor chip 26 is mounted on a plating layer made of Ni / Cu / Ni, the wire 38 is bonded, and the semiconductor package 20 is completed through the molding 28. This is seen through the enlarged portion enlarged portion of the lead frame portion (Z) below, after performing the flash flash plating to the initial layer on the metal frame 30, the plating in the order of Au, Ni, Cu, Ni, Au. To form a circuit. The names of the identification codes are the contact pads 24, the die attach pads 22, the capacitors 36 and the plating mask 32.

그러나 이러한 순차 도금방식의 진행은 기본 도금층의 수가 많기 때문에 도금 공정 및 도금 후 수세 공정이 증가하는 단점이 존재하게 된다. However, the progress of the sequential plating method has a disadvantage in that the plating process and the washing process after plating increase due to the large number of basic plating layers.

또한, 칩 실장 및 몰딩 후에 하지층으로 사용된 금속(Cu)뿐 아니라 flash 도금된 Cu층 까지 알칼리 에칭으로 제거하고 솔더(42) 형성을 위한 패턴(40)형성을 추가로 진행해야 하므로 공정 및 비용의 추가가 발생하는 문제도 있다.In addition, after chip mounting and molding, not only the metal (Cu) used as the underlying layer but also the flash plated Cu layer should be removed by alkali etching, and the pattern 40 for forming the solder 42 should be further processed. There is also a problem that the addition of.

세부적인 문제로는 Au, Ni 도금층의 경우에 1.0㎛ 이하로 얇게 도금을 진행하게 되나, Cu의 경우에는 리드프레임을 대신하는 지지층으로 도금진행이 되기 때문에 76~102㎛ 정도에 해당하는 두께로 도금을 진행해야 하는 문제가 발생한다. 이는 도금 두께의 증가로 인한 공정의 지연을 필연적으로 초래하게 되는바, 이는 비용증가로 직결되게 되는 문제가 있다.As a detailed problem, Au and Ni plating layers are thinly plated to 1.0 μm or less, but Cu is plated to a thickness of about 76 to 102 μm because the plating proceeds to a support layer instead of a lead frame. There is a problem that needs to proceed. This inevitably leads to a delay of the process due to the increase in the plating thickness, which is a problem that is directly connected to the increase in cost.

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 리드프레임을 제조하는 공정 시, 원소재에 하프에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감을 극대화할 수 있는 다열 리드리스 프레임 및 그 제조방법을 제공하는 데 있다.The present invention has been made to solve the above-described problems, the object of the present invention is to implement a circuit using only a plating pattern without half-etching the raw material in the process of manufacturing the lead frame I / O by a simple plating process The present invention provides a multi-row leadless frame and a method of manufacturing the same, by forming a part and a die pad part, which can simplify a process and maximize manufacturing cost.

또한, 도금패턴에서의 도금두께를 최소화하여 반도체 패키지의 슬림화가 가능하며, 그 특성은 우수한 반도체 패키지용 다열 리드 프레임을 제공하는 데 있다.In addition, it is possible to reduce the thickness of the semiconductor package by minimizing the plating thickness in the plating pattern, and its characteristics are to provide an excellent multi-row lead frame for semiconductor packages.

본 발명은 상술한 과제를 해결하기 위한 발명의 구성으로서, 리드프레임원소재에 감광성 물질을 도포하여 1차패턴부을 형성하는 1단계; 상기 1차패턴부에 적어도 1 이상의 도금패턴을 형성하는 2단계; 를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지용 다열 리드 프레임의 제조방법을 제공한다. 이 경우 상기 도금패턴을 Ni, Pd, Au, Sn, Ag, Co, Cu 중에 선택되는 1원 또는 2원, 3원의 합금층을 사용하여, 단층 또는 다층으로 형성하는 단계인 것이 바람직하며, 더욱 바람직하게는 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층을 형성하는 것을 특징으로 한다. 이를 통해 플래쉬(flash)도금 없이 바로 다층 도금이 진행되며, 리드프레임 원소재에 하프에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감을 극대화할 수 있도록 한다.The present invention as a configuration of the invention for solving the above problems, the first step of forming a primary pattern portion by applying a photosensitive material to the lead frame raw material; Forming at least one plating pattern on the primary pattern portion; It provides a method of manufacturing a multi-row lead frame for a semiconductor package comprising a. In this case, it is preferable that the plating pattern is formed in a single layer or multiple layers by using one, two, or three member alloy layers selected from Ni, Pd, Au, Sn, Ag, Co, and Cu. Preferably, the plating pattern is characterized by forming a Pd, Ni, Pd layer using Au as an initial layer. Through this, multi-layer plating proceeds immediately without flash plating, and circuit implementation is possible only by plating pattern without half-etching the lead frame raw material, thereby forming I / O part and die pad part by simple plating process. Simplify and maximize manufacturing cost savings.

특히, 상술한 제조공정에서 상기 1단계의 1차 패턴부는 I/O 부 또는 다이패드부인 것을 특징으로 한다.In particular, the first pattern portion of the first step in the above-described manufacturing process is characterized in that the I / O portion or the die pad portion.

특히, 이 경우 상기 도금패턴의 적층구조에서 상기 Ni 층을 1㎛ ~ 70㎛ 으로 형성하여 특성치를 극대화하는 한편, 와이어 본딩 시 가해지는 압력에 의한 손상을 방지할 수 있으며, 나아가 Pd 층은 0.1㎛ ~ 1.5㎛로 형성하는 것을 특징으로 하여 특성치의 향상을 도모할 수 있도록 한다.In particular, in this case, the Ni layer may be formed to have a thickness of 1 μm to 70 μm in the lamination structure of the plating pattern to maximize the characteristic value, while preventing damage due to pressure applied during wire bonding, and the Pd layer may have a thickness of 0.1 μm. It is characterized by the fact that it is formed to ~ 1.5㎛ to improve the characteristic value.

또한, 상술한 제조공정에서 상기 2단계는, 상기 Pd층을 형성하되, 그 표면에 불규칙적인 요철을 구비하도록 처리하는 단계를 더 포함하는 것을 특징으로 하여, 표면적을 넓힐 수 있도록 하여, 와이어 본딩시 밀착력을 높여주고, 몰딩 에폭시와의 결합력을 향상시켜 디라미네이션(delamination)현상을 줄일 수 있도록 한다.In addition, in the above-described manufacturing process, the second step may include forming the Pd layer and treating the surface to have irregular irregularities on the surface thereof, so as to increase the surface area, thereby bonding the wire. It improves the adhesion and improves the bonding force with the molding epoxy to reduce the delamination.

특히, 상기 2단계는, 상기 Ni 층을 형성하되, 그 표면에 불규칙적인 요철을 구비하도록 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지용 다열 리드 프레임의 제조방법을 제공하여, 최상층의 도금층이 두께가 얇아지는 경우에도 자연스럽게 표면에 불규칙한 요철을 구현할 수 있도록 하여 표면적을 넓힐 수 있도록 한다.In particular, the second step is to provide a method of manufacturing a multi-layered lead frame for a semiconductor package, characterized in that it further comprises the step of forming the Ni layer, the surface having irregular irregularities, plating layer of the top layer Even if the thickness is thin, the surface irregularities can be naturally realized to increase the surface area.

위 과정에서 상기 도금패턴의 최상위층을 형성하는 Pd층은 Co와의 합금인 Pd-Co로 형성하는 것을 특징으로 하는 반도체 패키지용 다열 리드 프레임의 제조방법을 제공할 수 있도록 해, 높은 부식저항을 구비하며, Ni의 확산방지효과를 향상시킴으로써, 품질향상 및 비용절감을 구현할 수 있도록 한다.In the above process, the Pd layer forming the uppermost layer of the plating pattern can provide a method for manufacturing a multi-row lead frame for a semiconductor package, which is formed of Pd-Co, an alloy with Co, and has high corrosion resistance. By improving the diffusion preventing effect of Ni, it is possible to realize quality improvement and cost reduction.

본 발명에서는 상술한 반도체 패키지용 다열 리드 프레임을 이용하여 반도체 패키지를 제조하는 방법을 구현할 수 있도록 한다.In the present invention, it is possible to implement a method for manufacturing a semiconductor package using the above-described multi-row lead frame for a semiconductor package.

이는, 구체적으로 리드프레임원소재에 감광성 물질을 도포하여 1차 패턴을 형성하는 1단계; 상기 1차패턴에 적어도 1 이상의 도금패턴을 형성하는 2단계; 상기 감광성 물질을 박리하고, 반도체칩을 실장, 와이어본딩, 에폭시 몰딩을 수행하고, 물리화학적 방법으로 상기 리드프레임 원소재를 제거하여 반도체 패키지를 완성하는 3단계; 를 포함하여 이루어질 수 있다. 이 경우, 상술한 리드프레임의 공정에서 제시한 것과 같이, 상기 2단계는, 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층을 형성할 수 있음은 상기의 리드프레임의 제조단계에서 상술한 바와 같다.This is specifically, the first step of forming a primary pattern by applying a photosensitive material to the lead frame raw material; Forming at least one plating pattern on the primary pattern; Peeling the photosensitive material, mounting the semiconductor chip, performing wire bonding, and epoxy molding, and removing the leadframe raw material by a physical chemical method to complete a semiconductor package; . ≪ / RTI > In this case, as shown in the above-described lead frame process, in the second step, the plating pattern is Au as an initial layer, it is possible to form a Pd, Ni, Pd layer is the manufacturing step of the lead frame As described above.

상술한 제조공정을 이용하여, 본 발명에서는 리드프레임 원소재의 상부 평면에, 적어도 1 이상의 도금패턴으로 형성되는 I/O 부 또는 다이패드부가 형성되는 것을 특징으로 하는 반도체 패키지용 다열 리드 프레임을 제공할 수 있다. 물론, 이 경우 제조되는 리드프레임은 제조공정상의 특수성을 구비한 것으로, 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층으로 형성될 수 있다.By using the above-described manufacturing process, the present invention provides a multi-row lead frame for a semiconductor package, characterized in that an I / O portion or a die pad portion formed with at least one plating pattern is formed on the upper plane of the lead frame raw material. can do. Of course, in this case, the lead frame to be manufactured is equipped with specific characteristics in the manufacturing process, and the plating pattern may be formed of Pd, Ni, and Pd layers using Au as an initial layer.

특히, 종래의 기술에서는 구현이 어려운 상기 다이패드부의 리드피치는 200㎛ 이하로 형성할 수 있으며, 상기 도금패턴의 전체두께는 최소 1.1㎛ 이상에서 71.5㎛ 으로 자유롭게 형성 가능하다. 아울러 상술한 Au를 초기층으로 하여, Pd, Ni, Pd 층으로 형성되는 4중 구조의 도금패턴층에서 상기 Ni 층을 1㎛ 이상으로 형성하거나, 상기 Pd 층은 0.1 ~ 1.5㎛로 형성할 수 있다. 이러한 미세구조의 리드피치의 구현으로 종래의 기술로는 구현하기 힘든 120개 이상의 I/O 핀 수를 가지는 리드프레임 패키지의 구현이 가능하게 되며, 전체적으로 슬림화를 꾀할 수 있게 된다.In particular, the lead pitch of the die pad portion, which is difficult to implement in the related art, may be formed to 200 μm or less, and the overall thickness of the plating pattern may be freely formed to be 71.5 μm at least 1.1 μm or more. In addition, the above-described Au as an initial layer, in the plating pattern layer having a quadruple structure formed of Pd, Ni, Pd layer, the Ni layer may be formed at 1 μm or more, or the Pd layer may be formed at 0.1 to 1.5 μm. have. By implementing the lead pitch of the microstructure, it becomes possible to implement a leadframe package having more than 120 I / O pin counts, which is difficult to implement in the prior art, and to achieve overall slimming.

아울러, 상술한 제조방법에서 제시한 것과 같이, Au를 초기층으로 하여, Pd, Ni, Pd 층의 도금패턴을 구현하되, 상기 Pd층의 표면은 불규칙적인 요철이 형성되도록 하거나, 상기 Ni 층의 표면에 불규칙적인 요철이 형성되도록 해, 보다 용이하게 도금 패턴의 상부 면의 표면적을 넓혀, 와이어본딩 시의 밀착력 향상과 에폭시 몰딩재와의 결합력을 향상시킬 수 있도록 하여, 제품의 신뢰성을 확보할 수 있게 된다. 아울러, 제조공정 단계에서 제시한 것처럼, 상기 도금패턴의 최상위층을 형성하는 Pd층은 Co와의 합금인 Pd-Co로 형성시킬 수 있다.In addition, as shown in the above-described manufacturing method, using Au as an initial layer, to implement the plating pattern of the Pd, Ni, Pd layer, the surface of the Pd layer to form irregular irregularities, or Irregular irregularities are formed on the surface, which makes it easier to increase the surface area of the upper surface of the plating pattern, thereby improving adhesion between the wire bonding and bonding strength with the epoxy molding material, thereby ensuring reliability of the product. Will be. In addition, as shown in the manufacturing process step, the Pd layer forming the uppermost layer of the plating pattern may be formed of Pd-Co, an alloy with Co.

본 발명에서는 상술한 다열 리드 프레임을 이용하여, 상기 리드프레임의 다열 리드프레임에 반도체 칩과 와이어 본딩과 에폭시 몰딩을 포함하여 형성되는 반도체 패키지를 제공할 수 있다. 물론, 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층을 형성하되, 최상위인 Pd 층 또는 Ni 층의 표면에 불규칙한 요철이 형성된 것을 특징으로 하는 반도체 패키지가 구현될 수 있음은 상술한 리드프레임의 다양한 적용례가 적용됨을 고려할 때 명확하다 할 것이다.According to the present invention, a semiconductor package including a semiconductor chip, wire bonding, and epoxy molding may be provided in a multi-row lead frame of the lead frame by using the multi-row lead frame described above. Of course, the plating pattern is a Au layer as an initial layer, to form a Pd, Ni, Pd layer, the semiconductor package, characterized in that irregularities are formed on the surface of the top Pd layer or Ni layer can be implemented It will be clear when considering the various applications of a leadframe.

본 발명에 따르면, 리드프레임을 제조하는 공정 시, 플래쉬(flash)도금 없이 바로 다층 도금이 진행되며, 리드프레임 원소재에 하프에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감을 극대화할 수 있는 효과가 있다.According to the present invention, in the process of manufacturing the lead frame, multi-layer plating proceeds immediately without flash plating, and circuit implementation is possible only by the plating pattern without half-etching the lead frame material. By forming the O portion and the die pad portion, there is an effect to maximize the simplification of the process and the reduction of the manufacturing cost.

특히, 본 발명에서는 도금패턴에서의 도금두께를 최소화하여 반도체 패키지의 슬림화가 가능하며, 그 특성은 우수한 반도체 패키지용 다열 리드 프레임을 제공할 수 있는 효과도 있다.Particularly, in the present invention, the thickness of the plating pattern in the plating pattern can be minimized to reduce the thickness of the semiconductor package, and the characteristics thereof can provide an excellent multi-row lead frame for the semiconductor package.

아울러 솔더링(soldering)형성을 위한 별도의 패턴형성작업이 필요치 않는바, 공정의 간소화는 더욱 극대화될 수 있게 되는 장점도 있다.In addition, there is no need for a separate pattern forming operation for soldering, so the simplification of the process may be further maximized.

도 1 및 도 2의 (a) 내지 (g)는 일본 특허공보 1997-162348호에 게시된 반도체 장치의 제조방법을 도시한 것이다.
도 3은 종래의 기술로 미국특허 US 6964918호에 게시된 반도체 패키지의 제조방법에 관한 도면을 나타낸 것이다.
도 4a 내지 도 4c는 본 발명에 따른 다열리드프레임의 제조공정을 도시한 도면이며, 도 4d는 종래기술과 본 발명의 작용을 비교하기 위한 비교도면이며, 도 4e는 본 발명에 따른 본딩특성 효율을 나타낸 실험표이다.
도 5a 및 도 5b는 본 발명에 따른 다열 리드프레임을 이용하여 반도체 패키지를 제조하는 공정을 도시한 도면이다.1 and 2 (a) to (g) show a method for manufacturing a semiconductor device disclosed in Japanese Patent Laid-Open No. 1997-162348.
3 is a view illustrating a method of manufacturing a semiconductor package disclosed in US Pat. No. 6,964,918 in the prior art.
Figure 4a to 4c is a view showing a manufacturing process of the multi-lead lead frame according to the present invention, Figure 4d is a comparative view for comparing the operation of the prior art and the present invention, Figure 4e is the efficiency of the bonding characteristics according to the present invention Is an experimental table.
5A and 5B illustrate a process of manufacturing a semiconductor package using a multi-row leadframe according to the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 반도체 패키지용 다열 리드프레임과 그 제조방법 및 이를 이용한 반도체 패키지의 제조에 대한 구체적인 구성과 작용을 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a specific configuration and operation of the multi-layered lead frame for a semiconductor package, a method for manufacturing the same and the manufacturing of a semiconductor package using the same.

도 4a 및 도 4b를 참조하여, 본 발명에 따른 다열 리드프레임의 제조과정과 다열 리드프레임의 구성을 설명하기로 한다. 도 4a는 본 발명에 따른 다열 리드프레임 제조과정의 흐름도이며, 도 4b는 제조과정의 구체적인 개념도를 도시한 것이다.4A and 4B, a manufacturing process and a configuration of a multi-lead lead frame according to the present invention will be described. Figure 4a is a flow chart of a multi-row leadframe manufacturing process according to the present invention, Figure 4b shows a specific conceptual diagram of the manufacturing process.

도 4a에 제시된 것처럼, 본 발명에 따른 다열 리드프레임의 제조공정은 리드프레임 원소재에 감광재를 도포하고, 1차 패턴을 형성한 후, 도금패턴을 형성하고, 감광제를 박리하는 공정으로 리드 프레임을 제조하게 된다. 즉 본 발명에서는 리드프레임 원소재의 하프 에칭 과정이나 Flash 도금의 공정의 진행단계 없이, 리드프레임 원소재에 바로 감광재를 이용하여 마스크 패턴(1차 패턴)을 구현하고, 다층도금을 진행함으로써, 공정단계를 간소화는 것을 요지로 한다.As shown in Figure 4a, the manufacturing process of the multi-row lead frame according to the present invention is a process of applying a photosensitive material to the lead frame raw material, forming a primary pattern, then forming a plating pattern, peeling the photosensitive agent It will be prepared. That is, in the present invention, without the half-etching process of the lead frame raw material or the flash plating process, a mask pattern (primary pattern) is immediately implemented by using a photosensitive material on the lead frame raw material, and the multilayer plating is performed. The idea is to simplify the process steps.

도 4b를 참조하면, 리드프레임 원소재(110)를 준비한다(S 1). 이 경우 본 발명의 적용일례로는 Cu carrier를 기본소재로 적용할 수 있다. 다음으로, 감광성물질(120)을 상기 리드프레임 원소재에 도포하고(S 2), 패턴마스크(미도시)를 씌워 노광, 현상공정을 거쳐서 1차 패턴부를 형성한다. (S 3, S 4). 이후, 1차 패턴의 형성으로 노출된 리드프레임 원소재 부위에 도금패턴(130)부를 형성한다(S 5). 이후, 감광성 물질을 박리하여 다열 리드프레임을 구현하게 된다(S 6).Referring to FIG. 4B, a lead frame raw material 110 is prepared (S 1). In this case, as an application example of the present invention, Cu carrier may be applied as a base material. Next, the photosensitive material 120 is applied to the lead frame raw material (S 2), and a pattern mask (not shown) is covered to form a primary pattern portion through exposure and development processes. (S 3, S 4). Thereafter, the plating pattern 130 is formed on the lead frame raw material region exposed by the formation of the primary pattern (S 5). Subsequently, the photosensitive material is peeled off to implement the multi-level lead frame (S 6).

상술한 제조공정에서 구현되는 도금패턴층(130)은 1차 패턴부의 형성으로 노출되는 리드프레임 원소재 부위에 적어도 1 이상 형성될 수 있다. 즉, 추후에 반도체 칩이 장착되는 다이패드부와 I/O 패드부가 구현될 수 있으며, 다이패드부가 될 부분에 도금층이 없는 구조로 I/O패드부만으로 구현하는 것도 가능하다.The plating pattern layer 130 implemented in the above-described manufacturing process may be formed on at least one lead frame raw material portion exposed by the formation of the primary pattern portion. That is, the die pad unit and the I / O pad unit in which the semiconductor chip is mounted later may be implemented, and the die pad unit may be implemented by using only the I / O pad unit in a structure without a plating layer.

상기 도금패턴층(130) 다양한 도금패턴층을 구현하는 것이 가능하며, 일례로는 도금패턴을 Ni, Pd, Au, Sn, Ag, Co, Cu 중에 선택되는 1원 또는 2원, 3원의 합금층을 사용하여, 단층 또는 다층으로 형성하는 것이 가능하다. 더욱 바람직한 본 발명에 따른 일실시예로서, 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층으로 구현하는 4중 구조의 패턴층을 형성할 수 있다. 이 경우 4중 구조를 형성하는 경우를 도 4c를 참조하여 구체적으로 설명하기로 한다.The plating pattern layer 130 may implement various plating pattern layers. For example, the plating pattern may be a one-, two- or three-membered alloy selected from Ni, Pd, Au, Sn, Ag, Co, and Cu. Using layers, it is possible to form single or multiple layers. As a preferred embodiment according to the present invention, the plating pattern may be a Au layer as an initial layer, to form a pattern layer of a quadruple structure implemented as a Pd, Ni, Pd layer. In this case, a case in which the quadruple structure is formed will be described in detail with reference to FIG. 4C.

도 4c의 (a)에 제시된 것처럼, 위 제조공정단계에서 1차패턴의 형성으로 리드프레임 원소재가 노출된 부분의 적어도 어느 하나의 개소에 다층도금을 실시한다. 즉 리드프레임원소재(110)에 Cu carrier가 노출된 곳을 Au(111)를 초기층(하지층)으로 하여, Pd 도금(112), Ni도금(113), 다시 Pd 도금(114) 순으로 진행한 후, 감광성 물질을 제거함으로써, 리드프레임의 다이패드, I/O 패드 회로를 구현하게 된다. 초기층으로 Au(111)를 도금하는 경우, Cu의 확산을 막아주면서, Cu carrier를 제거시, 에칭액으로부터의 도금 손상을 막을 수 있을 정도의 도금을 수행함이 바람직하다.As shown in (a) of FIG. 4C, multilayer plating is performed on at least one portion of the exposed portion of the leadframe raw material by forming the primary pattern in the manufacturing process step. That is, the Cu carrier is exposed to the lead frame raw material 110 in the order of Au (111) as the initial layer (base layer), Pd plating 112, Ni plating 113, then Pd plating 114 in order After proceeding, the photosensitive material is removed to implement the die pad and I / O pad circuit of the leadframe. In the case of plating Au (111) as an initial layer, it is preferable to perform plating to prevent the diffusion of Cu and to prevent plating damage from the etching solution when removing the Cu carrier.

특히, Ni 도금층(113)은 추후 리드프레임을 이용하여 와이어 본딩을 수행하는 패키징 작업시, 와이어본딩을 위해 가해지는 압력에 의한 손상을 막을 수 있도록 1㎛ 이상 도금을 수행함이 바람직하며, 특히 바람직하게는 1~70㎛의 범주에서 형성시킬 수 있다. 즉, 이는 패키징 작업에서 와이어 본딩을 수행하는 경우, 본딩시 가해지는 압력으로 리드층이 눌리게 되며, 이때 Ni 도금 두께가 얇게 되면 하지층으로 있는 Au/Pd 도금층까지 압력을 받아 데미지(damage)를 받게 되므로, 중간층으로 존재하는 Ni도금은 충격을 흡수할 수 있도록 최소한 1㎛ 이상으로 구현함이 바람직하다.In particular, the Ni plating layer 113 is preferably carried out plating of 1㎛ or more so as to prevent damage due to the pressure applied for the wire bonding during the packaging operation to perform the wire bonding later using a lead frame, particularly preferably Can be formed in the range of 1 ~ 70㎛. That is, when wire bonding is performed in the packaging operation, the lead layer is pressed by the pressure applied during the bonding, and when the Ni plating thickness becomes thin, the pressure is applied to the Au / Pd plating layer serving as the underlying layer to cause damage. Since the Ni plating, which is present as an intermediate layer, is preferably implemented at least 1 μm to absorb shocks.

또한, Pd 도금층(114)은 와이어 본딩 패드의 역할을 담당하는데, 이 경우 0.1 ~ 1.5㎛로 도금을 수행할 수 있으며, 이 경우 해당 두께 영역에서의 와이어 본딩 특성치는 평균 6.0g 이상으로 높게 나타나게 된다. In addition, the Pd plating layer 114 serves as a wire bonding pad, and in this case, plating may be performed at 0.1 to 1.5 μm. In this case, the wire bonding characteristic value in the corresponding thickness region may be higher than 6.0 g on average. .

도 4c의 (b), (c)를 참조하면, 상술한 도금층을 형성하는 경우, 최상층으로 구현되는 Pd 층(114) 표면층을 불규칙한 요철을 가지도록 처리할 수 있다. 불규칙한 요철이란 표면상태가 평평하지 않은 것을 의미하는 것이며, 균일한 요철, 러프(rough)한 표면처리 등을 포괄하는 개념이다. 이처럼 표면을 러프하게 처리하면 표면적이 넓어지게 되며, 따라서 추후 패키징 작업 시 와이어 본딩의 밀착력이 향상되고, 에폭시 몰딩이 결합력이 향상되게 되어, 디 라미네이션(delamination) 현상을 현저하게 줄임으로써, 신뢰성이 향상되게 된다. Referring to (b) and (c) of FIG. 4C, when the above-described plating layer is formed, the surface layer of the Pd layer 114 implemented as the uppermost layer may be processed to have irregular irregularities. Irregular unevenness means that the surface state is not flat, and is a concept encompassing uniform unevenness and rough surface treatment. Rough surface treatment thus increases the surface area, thus improving the adhesion of the wire bonding during the subsequent packaging work, and the bonding strength of the epoxy molding, thereby significantly reducing the delamination, thereby improving reliability. Will be.

특히, 최상층 Pd 층(114)을 0.1㎛ 정도로 도금 두께를 얇게 구현하는 경우에는 Pd 층 자체만으로 이러한 러프한 표면처리를 구현하기가 매우 어려워지는바, 이련 경우에는 Ni 층(113)의 표면을 러프(rough)하게 처리하면, 상층의 Pd층(114)도 자연스럽게 러프한 표면을 구현할 수 있게 된다.In particular, when the uppermost Pd layer 114 has a thin plating thickness of about 0.1 μm, it is very difficult to implement such a rough surface treatment with only the Pd layer itself. In this case, the surface of the Ni layer 113 is rough. When roughly processed, the upper layer of Pd layer 114 can also realize a rough surface naturally.

도 4c의 (d)를 참조하면, 도금패턴의 최상층인 Pd 층(114)을 Co와의 합금으로 형성하는 것을 제시한 것이다. Co의 경우 Ni과 비슷한 물리화학적 특성을 가지고 있으며, Pd-Co 합금은 Ni 확산방지가 우수할 뿐만 아니라, 높은 부식저항성을 가지게 되어, 품질향상과 더불어 저비용으로 층구현이 가능하게 되는 장점도 있게 된다.Referring to FIG. 4C (d), it is proposed to form the Pd layer 114, which is the uppermost layer of the plating pattern, with an alloy with Co. Co has similar physicochemical properties to Ni, and Pd-Co alloy not only has excellent Ni diffusion prevention, but also has high corrosion resistance, which can improve layer quality at low cost. .

도 4d는 본 발명에 따른 다열 리드프레임의 제조방법에 따른 특성을 종래의 기술과 비교하여 설명하기 위한 비교도면이다.Figure 4d is a comparative view for explaining the characteristics according to the manufacturing method of the multi-row lead frame according to the present invention in comparison with the prior art.

본 발명의 바람직한 일 실시예로서의 도금패턴으로 Cu carrier(110)상에 Au(111)를 초기층(하지층)으로 하여, Pd 도금(112), Ni도금(113), 다시 Pd 도금(114)을 구현한 경우를 토대로, 도 1에서 종래 기술로서 제시한 일본 특허공보 1997-162348호의 경우를 비교하여 설명하기로 한다.In the plating pattern according to the preferred embodiment of the present invention, the Pd plating 112, the Ni plating 113, and the Pd plating 114 are further formed on the Cu carrier 110 using Au (111) as an initial layer (base layer). Based on the implementation, the case of Japanese Patent Publication No. 1997-162348 presented as a prior art in FIG. 1 will be described by comparison.

도 4d의 (a)는 일본 특허공보 1997-162348호의 도금패턴층이 4층으로 순차로 Au/Pd/Ni/Pd로 형성되는 구조를 확대한 개념도이며, (b)는 본 발명에 따른 도금패턴 층의 형성되는 구조를 도시한 것이다. 종래의 (a)의 경우, 최소 리드피치(P) 구현이 400㎛까지 가능하게 된다. FIG. 4D is a conceptual diagram illustrating an enlarged structure in which the plating pattern layer of Japanese Patent Publication No. 1997-162348 is sequentially formed of Au / Pd / Ni / Pd as four layers, and (b) is a plating pattern according to the present invention. The structure formed of the layer is shown. In the case of the conventional (a), the minimum lead pitch P can be realized up to 400 μm.

즉, 에칭 팩터(factor)를 고려하였을 때에도 깊이(Y1)가 80㎛의 깊이일 때, X1이 240㎛ 이하로 좁혀지게 되면, 도금이 측면과 평면에 모두 되어야 한다는 단점으로 인해 도금층 각각의 두께 제어가 어려워진다. 이처럼, 종래의 기술에서 제시되는 BCC(Bump Chip Carrier) 패키지 방법에서 구현가능한 리드피치는 매우 크기 때문에, 구현 가능한 I/O 핀 수도 최대 116개로 한정되게 된다. That is, even when considering the etching factor, when the depth (Y1) is a depth of 80㎛, when X1 is narrowed to 240㎛ or less, the thickness control of each plating layer due to the disadvantage that the plating should be on both side and plane Becomes difficult. As such, since the lead pitch that can be implemented in the BCC (Bump Chip Carrier) package method proposed in the related art is very large, the number of I / O pins that can be implemented is limited to a maximum of 116.

그러나 (b)에 제시된 본 발명에 따른 패턴형성은 리드프레임 원소재에서 하프에층을 구현하지 않고 바로 도금을 수행하게 되는바, 곡선형태가 아닌 평평한 Cu carrier(110)로부터, 200㎛ 이하의 리드피치(X2)를 가지는 도금층의 구현이 가능하게 된다. 따라서 종래의 BCC (Bump Chip Carrier) 패키지 방법에서는 구현하기가 힘들었던, 120개 이상의 I/O 핀 수를 가지는 다열 리드프레임의 구현이 가능하게 되는 장점이 있다.However, in the pattern formation according to the present invention shown in (b), the plating is performed immediately without implementing a half layer in the leadframe raw material. From the flat Cu carrier 110, which is not curved, a lead of 200 μm or less It is possible to implement a plating layer having a pitch X2. Accordingly, there is an advantage in that a multi-lead leadframe having more than 120 I / O pins, which is difficult to implement in the conventional BCC package method, can be implemented.

또한, 종래의 BCC (Bump Chip Carrier) 패키지 방법에서는 하지층으로 있는 Cu carrier의 도금 면적이 직선형으로 이루어져 있지 않기 때문에, 도금 두께의 편차관리가 어려워지므로 도금 두께를 1.5㎛ 이하로 구현하기 어려워진다. 아울러 중간층으로 가지고 가는 Ni 도금층이 두꺼워 지면 'U'자 모양을 넘어서 리드피치가 넓어지거나, 에칭 깊이(depth) 위로 도금이 되어, 패턴이 쉽게 흐트러지게 된다. 따라서 Ni 도금 두께가 얇게 도금이 되어야 하고, 이에 상층의 Pd 도금 두께도 같이 얇아지게 되면, 후공정에서 Cu 즉, 리드프레임 원소재부분에 대한 물리화학적인 방법에 의한 제거(이를 테면, 백에칭) 후에 Z1 영역 부분이 얇아져 쉽게 무너지는 문제가 발생하게 되는바, 최상층의 Pd 두께 또한 1.5㎛ 이하로 구현하기 어려워지는 단점이 발생하게 된다. 아울러 종래 기술에서 Pd 층의 두께를 낮추게 되면, grain boundary 혹은 결정 입자 틈 사이로 Ni 확산이 일어나기 쉽고, Ni 산화층 형성이 발생할 수 있어 본딩(bonding) 특성이 떨어지게 되는 문제도 아울러 발생하게 된다.In addition, in the conventional BCC (Bump Chip Carrier) package method, since the plating area of the Cu carrier in the underlying layer is not linear, it is difficult to manage the thickness of the plating, so that the plating thickness is less than 1.5 μm. In addition, when the Ni plating layer taken to the intermediate layer becomes thick, the lead pitch is widened beyond the 'U' shape or plated over the etching depth, and the pattern is easily disturbed. Therefore, when Ni plating thickness is to be thinly plated and Pd plating thickness of the upper layer is also thinned, it is eliminated by physicochemical method on Cu, that is, lead frame raw material part in the post process (for example, back etching). Later, the Z1 region becomes thinner and easily collapses, which causes a disadvantage that the Pd thickness of the uppermost layer is also difficult to be implemented at 1.5 μm or less. In addition, when the thickness of the Pd layer is reduced in the prior art, Ni diffusion easily occurs between grain boundaries or crystal grain gaps, and Ni oxide layer formation may occur, resulting in a problem that the bonding property is degraded.

그러나 본 발명에서는 1.5㎛ 이하의 두께를 가지는 Pd 도금층의 구현이 가능하며, 그 특성치 또한 우수하게 구현할 수 있게 되는바, Pd 도금두께는 얇아지면서 전체의 제조 비용의 절감이 가능해지게 된다. 나아가 표면조직이 치밀한 Pd 도금층을 구현하며, 1.5㎛ 이하에서도 와이어 본딩 등의 신뢰성 특성이 유지할 수 있게 된다. 도 4e를 참조하여보면, 본 발명에 따른 Pd 도금층의 1.5㎛ 이하에서의 본딩특성을 수치화한 것을 도시한 표이다. (a)는 메뉴얼타입(Manual Type)으로 수동으로 와이어 본딩하는 장비를 이용해 측정한 것이고, (b)는 실제 양산라인에서 사용하는 자동 와이어 본딩 장비를 이용하여 실시한 것이다. (c)는 (b)의 샘플에 해당하는 도금 두께의 측정자료이다. 일반적으로 유효한 본딩 특성수치는 3.0 이상이면 양호함을 나타내는바, 본 발명에 따른 Pd 도금두께 1.0㎛, 0.7㎛, 0.5㎛, 0.3㎛으로 형성한 경우 즉, 1.5㎛ 이하로 형성한 경우라도 와이어 본딩의 신뢰성 특성이 양호한 것을 확인할 수 있다. ((b)의 Rough는 0.7㎛에 Rough처리를 한 경우의 Data를 나타낸 것이다.)However, in the present invention, it is possible to implement a Pd plating layer having a thickness of 1.5 μm or less, and the characteristic value thereof can also be excellently implemented, and the Pd plating thickness becomes thin, and the overall manufacturing cost can be reduced. Furthermore, it realizes the Pd plating layer having a dense surface structure, and it is possible to maintain reliability characteristics such as wire bonding even under 1.5 μm. Referring to FIG. 4E, it is a table showing the numerical value of the bonding characteristics at 1.5 μm or less of the Pd plating layer according to the present invention. (a) is a manual type (manual type) was measured using a manual wire bonding equipment, (b) was carried out using an automatic wire bonding equipment used in the actual production line. (c) is the measurement data of the plating thickness corresponding to the sample of (b). In general, the effective bonding characteristic value indicates that it is satisfactory at 3.0 or more. Wire bonding in the case of the Pd plating thickness of 1.0 μm, 0.7 μm, 0.5 μm, 0.3 μm according to the present invention, i.e., 1.5 μm or less, is performed. It can be confirmed that the reliability characteristic of is favorable. (Rough in (b) shows the data when rough processing is done at 0.7㎛.)

일본 특허공보 1997-162348호의 BCC (Bump Chip Carrier) 패키지 방법에서는 에칭 깊이(depth)가 기본 80㎛로 전체 리드의 두께가 에칭 깊이(depth)에 의해 결정되는 것을 알 수 있다. 그러나 본 발명에서는 도금층의 두께가 리드(lead)두께를 결정짓기 때문에 도금 두께를 조절함으로써 리드의 두께를 조절할 수 있으며, 이로써 전체 패키지의 두께를 더욱 슬림화할 수 있다는 장점도 구현되게 된다. In the BCC (Bump Chip Carrier) package method of JP-A-1997-162348, it can be seen that the etching depth is basically 80 µm, and the thickness of the entire lead is determined by the etching depth. However, in the present invention, since the thickness of the plating layer determines the lead thickness, the thickness of the lead can be adjusted by adjusting the plating thickness, thereby realizing the advantage that the thickness of the entire package can be further slimmed.

도 5a 및 도 5b는 상술한 제조공정에 의해 제조된 다열 리드프레임을 이용하여 반도체 패키지를 제조하는 제조공정을 설명하기 위한 공정흐름도와 개념도를 각각 도시한 것이다.5A and 5B illustrate a process flow diagram and a conceptual diagram for explaining a manufacturing process of manufacturing a semiconductor package using a multi-row lead frame manufactured by the above-described manufacturing process, respectively.

패키징 공정은 상술한 제조공정에 따른 다열리드 프레임의 다이패드부에 반도체 칩을 실장하고, 와이어 본딩을 수행하며, 에폭시 몰딩을 과정을 거치게 된다. 이후 Cu carrier 부분을 물리화학적 방법을 통해 제거(예를 들어, 리드프레임 원소재부분을 에칭하는 백에칭 등)하여 하나의 반도체 패키지를 완성하게 되며, 완성된 반도체 패키지는 추가로 별도의 솔더패턴 형성과정을 거치지 않고, 바로 솔더링을 수행할 수 있게 된다.In the packaging process, the semiconductor chip is mounted on the die pad of the multi-row lead frame according to the above-described manufacturing process, wire bonding is performed, and epoxy molding is performed. Subsequently, the Cu carrier portion is removed through a physicochemical method (for example, back etching for etching the leadframe raw material portion) to complete one semiconductor package, and the completed semiconductor package further forms a separate solder pattern. Soldering can be performed immediately without going through the process.

도 5b를 통해 이 공정을 구체적으로 설명하면, 우선 다층 도금으로 형성된 다이패드(131)영역에 반도체 칩(140)을 실장하고(S 7), 다음으로 반도체 칩에 와이어 본딩(150)을 수행하며(S 8), 이후에 에폭시(160)를 몰딩하는 단계(S 9)를 수행하게 된다. Referring to FIG. 5B, the semiconductor chip 140 is first mounted on a region of the die pad 131 formed of multilayer plating (S 7), and then wire bonding 150 is performed on the semiconductor chip. (S 8), thereafter, the step (S 9) of molding the epoxy 160 is performed.

그리고 S 10단계에서는 물리, 화학적인 방법을 이용하여 패키지의 하부의 리드프레임 원소재부분을 제거하는 공정이 수행되게 된다. 이러한 제거방법의 바람직한 일례로는 에칭을 이용할 수 있다. 에칭을 이용하는 경우, 하부 면을 에칭하는 백에칭(back etching)을 수행할 수 있으며, 이러한 백에칭을 통하여 상기의 Cu carrier 부분이 제거되어 하나의 반도체 패키지를 완성할 수 있다.In step S10, a process of removing the leadframe raw material portion of the lower part of the package is performed by using physical and chemical methods. As a preferable example of such a removal method, etching can be used. When etching is used, back etching may be performed to etch the lower surface, and the Cu carrier portion may be removed through such back etching to complete one semiconductor package.

이후, 완성된 반도체 패키지는 추가로 별도의 패턴 마스크를 통해 솔더패턴을 형성하는 공정없이, 바로 솔더링 공정을 수행하게 된다(S11). Subsequently, the completed semiconductor package is further subjected to the soldering process without additionally forming a solder pattern through a separate pattern mask (S11).

이상과 같은 본 발명에 따른 리드프레임과 반도체 패키지 제조공정에 따르면, Cu Carrier 소재에 하프에칭 단계가 없이 바로 다층 도금을 통해 다이패드와 I/O 패드를 형성하게 되는바, 공정의 간소화가 이루어지며, 종래에 수행되던 플래쉬(flash) 도금 후 패드를 형성하는 도금층 형성공정이 수행되는 대신, 플래쉬(flash) 도금 없이 바로 다이패드와 I/O 패드를 형성하게 되는 기본층 도금이 이루어지기 때문에 공정단계가 간소화 되게 된다. 또한, 도금의 두께를 낮추어 반도체 패키지의 슬림화가 가능하면서 본딩특성은 우수한 리드리스 프레임 패키지를 구현할 수 있는 장점도 구현되게 된다. 즉, 본 발명을 통해 형성될 수 있는 도금패턴 층의 두께는 상기 도금패턴의 전체두께는 1.1㎛ 이상으로 형성됨이 바람직하며, 더욱 바람직하게는 1.1㎛ ~ 71.5㎛ 로 형성할 수 있다.According to the lead frame and semiconductor package manufacturing process according to the present invention as described above, the die pad and I / O pad is formed through the multi-layer plating without the half-etching step in the Cu Carrier material, the process is simplified Instead of performing a plating layer forming process of forming a pad after flash plating, which is conventionally performed, a base layer plating is performed to form die pads and I / O pads immediately without flash plating. Will be simplified. In addition, the thickness of the plating can be reduced to make the semiconductor package slim, and the advantage of implementing a leadless frame package having excellent bonding characteristics is also realized. That is, the thickness of the plating pattern layer that can be formed through the present invention is preferably formed in the entire thickness of the plating pattern is 1.1㎛ or more, more preferably 1.1㎛ ~ 71.5㎛ can be formed.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 복수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.As described above and described with reference to a preferred embodiment for illustrating the technical idea of the present invention, the present invention is not limited to the configuration and operation as shown and described as such, without departing from the scope of the technical idea It will be understood by those skilled in the art that many suitable modifications and variations of the present invention are possible. Accordingly, all such suitable modifications and variations and equivalents should be considered to be within the scope of the present invention.

110: 리드프레임원소재
120: 감광성 물질
130: 도금패턴
111: Au 도금층
112: Pd 도금층
113: Ni 도금층
114: 최상위 Pd 도금층
131: 다이패드
140: 반도체 칩
150: 와이어
160: 에폭시110: lead frame material
120: photosensitive material
130: plating pattern
111: Au plating layer
112: Pd plating layer
113: Ni plating layer
114: top Pd plating layer
131: die pad
140: semiconductor chip
150: wire
160: epoxy

Claims (6)

리드프레임원소재 상에 직접 감광성물질을 도포하고, 패턴마스크를 이용해 노광 및 현상하여 상기 리드프레임원소재를 노출시킴으로써 1차패턴부을 형성하는 1단계;
상기 1단계 직후, 상기 1차패턴부 중 상기 리드프레임원소재가 노출된 부분에 Au를 초기층으로 하여, Pd, Ni, Pd 층이 형성된 적어도 1 이상의 도금패턴을 형성함으로써 다열의 I/O부 및 다이패드부를 형성하되, 최상부의 상기 Pd층 또는 상기 Ni층의 표면에 불규칙한 요철을 형성하는 2단계;
상기 감광성물질을 박리하는 3단계; 를 포함하여 이루어지고,
상기 도금패턴의 두께는 1.1㎛ ~ 71.5㎛의 범위에서 형성되는 다열 리드 프레임의 제조방법.
Applying a photosensitive material directly onto a lead frame material, and exposing and developing the lead frame material by using a pattern mask to form a primary pattern portion;
Immediately after the first step, a multi-line I / O part was formed by forming at least one plating pattern having Pd, Ni, and Pd layers formed with Au as an initial layer in the portion of the primary pattern part where the lead frame material was exposed. And forming a die pad part, and forming irregular irregularities on a surface of the uppermost Pd layer or the Ni layer;
3 steps of peeling the photosensitive material; , ≪ / RTI >
The thickness of the plating pattern is a method of manufacturing a multi-row lead frame is formed in the range of 1.1㎛ ~ 71.5㎛.
삭제delete 삭제delete 삭제delete 삭제delete 청구항 1에 있어서,
상기 도금패턴의 최상부의 상기 Pd층은 Co와의 합금인 Pd-Co로 형성하는 것을 특징으로 하는 다열 리드 프레임의 제조방법.The method according to claim 1,
And the Pd layer on the top of the plating pattern is formed of Pd-Co, which is an alloy with Co.
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